JPH03237802A

JPH03237802A - 遅延線

Info

Publication number: JPH03237802A
Application number: JP2034953A
Authority: JP
Inventors: Haruyo Bandai; 萬代　治代; Giichi Kodo; 義一児堂; Atsushi Tojo; 淳東條
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1990-02-14
Filing date: 1990-02-14
Publication date: 1991-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明は、ストリップラインを利用した遅延線に関し、
特に、入出力端子の構造が改良されたストリップライン
型遅延線に関する。

（従来の技術〕従来のストリップライン型遅延線の構造を第２図（ａ）
に示す。セラミックスｌ内に遅延回路を構成するための
ストリップライン２が埋設されている。このストリップ
ライン２とセラミック層を介して隔てられるように、セ
ラミックスｌの両主面にアース電極３．４が形成されて
いる。ストリンプライン２は図面の紙表−紙背方向に延
ばされており、かつ蛇行等の形状が与えられることによ
り遅延回路を構成している。

ところで、上記遅延線を部品として構成する場合、第２
図（ｂ）に示すように、周囲を樹脂外装５で被覆し、か
つ金属製のリード端子６．７を入出力端子として設けた
ものが一般的である。金属製のリード端子６．７は、上
述したストリップライン２の入出力端に電気的に接続さ
れており、この遅延線を外部と接続するために設けられ
ているものである。なお、第２図（ｂ）では図示されて
いないが、アース電極３．４に接続されたリード端子も
アース端子として樹脂外装５から外部に引出されている
。

〔発明が解決しようとする技術的課題〕上記した従来の
遅延線では、入出力端子が金属製のリード端子６．７で
構成されている。このようなリード端子６．７は、〜数
１００ＭＨｚの通常の周波数帯域で用いる分ではさほど
問題はない。

しかしながら、高周波数帯域で使用した場合には、外部
との接続部分においてインピーダンスを整合することが
難しい、従って、同軸ケーブルや七ごリジッド・ケーブ
ルとリード端子６．７とを接続した場合、接続部分にお
いてインピーダンスの不整合により反射等が生じがちで
あった。

本発明の目的は、周波数に対して平坦な特性インピーダ
ンスを有し、かつ高周波域における特性劣化の生し難い
ストリップライン型遅延線を提供することにある。

〔技術的課題を解決するための手段］本発明は、遅延回路を構成するためのストリンブライン
がセラミックス内に埋設されており、ストリップライン
とセラミック層を介して隔てられるようにアース電極が
設けられたストリップライン型の遅延線であって、下記
の構成を備えることを特徴とする。

すなわち、セラミックスの表面に、上記ストリップライ
ンと電気的に接続されたマイクロストリップラインが入
出力端子として形成されていることを特徴とする。

〔作用〕

入出力端子が、セラミックスの表面に形成されたマイク
ロストリップラインで構成されている。

マイクロストリップラインからなるものであるため、幅
や長さの調節が容易であり、かつ同軸ケーブルや接続ラ
ンドとの接続部分の面積を容易に調整することができる
。従って、入出力端子と外部との接続部分におけるイン
ピーダンス整合が容易となる。

〔実施例の説明〕

第１図及び第３図は、本発明の一実施例が適用されたス
トリップライン型遅延線の断面図及び外観斜視図を示す
、ストリップライン型遅延線１１は、矩形のセラミック
積層体１２を用いて構成されている。このセラミック積
層体１２内に、遅延回路を構成するためのストリンブラ
イン１３及びアース電極１４．１５が異なる高さ位置に
配置されている。

ストリップライン１３及びアース電極１４．１５は、第
４図に分解斜視図で示す平面形状を有する。なお、第４
図は、セラミック積層体１２を構成するためのセラミッ
ク生シート１６〜１９及び各セラミック生シート上に形
成された電極の平面形状を示す。

セラミック生シート１８上にはストリップライン１３が
蛇行するように形成されている。このストリップライン
１３は、遅延回路を構成するために設けられているもの
であり、セラミック生シート１８の端縁１８ａ、１８ｂ
に至らないように設けられている。

アース電極１４．１５はセラミック生シート１７．１９
の上面のほぼ全面に印刷されている。もっとも、セラミ
ック生シート１７にはピアホール２０が形成されており
、該ピアホール２０と電気的に接続されないように、ピ
アホール２０の周囲を除いた領域にアース電極１４が形
成されている。

また、アース電極１４．１５は、端面電極で接続される
。

セラミック生シート１６の上面には、マイクロストリッ
プライン２１．２２が所定距離を隔てて形成されている
。また、セラミック生シート１６にはマイクロストリッ
プライン２１．２２と電気的に接続されるピアホール２
３．２３が形成されている。ピアホール２３．２３及び
上記ピアホール２０．２０は、マイクロストリップライ
ン２１゜２２をストリップライン１３と電気的に接続さ
せるために設けられているものである。この電気的接続
を、第１図の断面図では、破線Ａで略図的に示す。

第４図のセラミック生シート１６〜１９を積層した状態
で一体焼成することにより、第１図及び第３図に示した
ストリップライン型遅延ｗＡ１１を得ることができる。

もっとも、一体焼成法を用いる必要は必ずしもない０例
えば、複数枚のセラミック基板上に第４図に示す各電極
を形成した後、貼り合わせることにより、第１図及び第
３図に示したストリップライン型遅延＆１１１１と同様
の構造を得ることも可能である。

第５図（ａ）及び（ｂ）は、本実施例のストリップライ
ン型遅延線１１を外部と接続する状態を説明するための
各側面図である。

第５図（ａ）に示すように、セミリジット・ケーブル２
４．２５間にストリップライン型遅延線１１を接続する
場合を考える。この場合、セミリジット・ケーブル２４
．２５の中心導体２４ａ。

２５ａをマイクロストリップライン２１．２２Ｃ接合す
ればよいが、マイクロストリップライン２１．２２はセ
ラミック積層体１２の表面に平面的に形成されるもので
ある。従って、該マイクロストリップライン２１．２２
の幅や長さは容易に調整することができ、セミリジット
・ケーブル２４２５とのインピーダンス整合を簡単にと
ることができる。

同様に、第５図（ｂ）に示すように、プリント基板上に
形成された接続ランド２６．２７間に本実施例のストリ
ップライン型遅延線１１を挿入する場合も、マイクロス
トリップライン２１．２２の幅や長さを容易に１１節し
得るため、インピーダンス整合を簡単にとることができ
る。しかも、マイクロストリンブライン２１．２２はセ
ラミック積層体１２の表面に平面的に形成されるもので
あるため、接続ランド２６．２７との接合作業も簡単に
行い得る。

第６図は、本発明のストリンプライン型遅延線の他の実
施例を示す斜視図である０本実施例のストリップライン
型遅延線３１では、セラミック積層体３２内に、遅延回
路を構成するためのストリップライン３３が埋設されて
いる。また、ストリ、７ブライン３３と異なる高さ位置
にアース電極３４．３５が配置されている。ここまでは
、前述した実施例と同様である。

異なるところは、入出力端子を構成するためのマイクロ
ストリップライン３６．３７がセラミックス３２の上面
において対角線方向に隔てられて配置されており、アー
ス電極を取り出すための端面電極３８．３９がセラミッ
クス３２の側面に配置されていることにある。各マイク
ロストリップライン３６．３７と、ストリンプライン３
３との電気的接続は、バイアホールやスルーホール接続
法を利用することにより行われる。

なお、上述した各実施例のストリップライン型遅延線１
１．３１では、ストリップラインの上下に一対のアース
電極１４，１５．３４．３５を形成したが、アース電極
は遅延回路を構成するためのストリップラインの一方側
においてのみ形成されたものであってもよい。

さらに、アース電極は、セラミックスの内部に形成され
ている必要は必ずしもなく、例えばセラミック積層体１
２．３２の下面に形成したものであってもよい。

また、遅延回路を構成するためのストリップライン１３
．３３の平面形状は、所望とする遅延時間に応して適宜
の形状に構成され得ることは言うまでもない。

〔発明の効果〕

本発明によれば、ストリップライン型遅延線において入
出力端子がセラミックス表面に形成されたマイクロスト
リップラインで構成されているため、外部との接続部分
におけるインピーダンス整合を容易に取ることが可能と
なる。従って、高周波域で使用した場合であっても、入
出力端子と外部との接続部分での反射が効果的に低減さ
れるため、高周波域における特性の劣化を防止すること
ができる。

よって、周波数帯域に関わらず優れた特性を有する遅延
線を実現することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のストリップライン型遅延線
の断面図であり、第３図のＩ−１線に沿う断面図、第２
図（ａ）及び（ｂ）は、それぞれ、従来のストリップラ
イン型遅延線の断面図及び外観を示す側面図、第３図は
本発明の一実施例のストリップライン型遅延線の外観を
示す斜視図、第４図は本発明の実施例のストリップライ
ン型遅延線の分解斜視図、第５図（ａ）及び（ｂ）は本
発明の一実施例のストリップライン型遅延線を外部と接
続する形態を説明するための各側面図、第６図は本発明
の他の実施例のストリップライン型遅延線を説明するた
めの斜視図である。図において、１１はストリンブライン型遅延線、１２は
セラミック積層体、１３はストリップライン、１４．１
５はアース電極、２１．２２はマイクロストリップライ
ンを示す。

Claims

【特許請求の範囲】

（１）セラミックスと、該セラミックス内に埋設された
遅延回路を構成するためのストリップラインと、前記ス
トリップラインとセラミック層を介して隔てられて設け
られたアース電極とを備えるストリップライン型遅延線
において、前記セラミックスの表面に、ストリップラインと電気的
に接続されたマイクロストリップラインが入出力端子と
して形成されていることを特徴とする遅延線。