JPH04207701A

JPH04207701A - プログラマブルディレイライン

Info

Publication number: JPH04207701A
Application number: JP33918690A
Authority: JP
Inventors: Kazuya Kitamura; 北村　一哉; Yoshihiko Yamaguchi; 嘉彦山口
Original assignee: Nippon Avionics Co Ltd
Current assignee: Nippon Avionics Co Ltd
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ＩＣデスクやコンピュータのデジタル回路な
どにおけるタイミング回路、エンコーダ、デコーダ、パ
ルス変換回路、発振器などに用いられデイレイラインに
関し、特に外部から供給される制ｍ信号に応じて遅延時
間が変えられるプログラマブルディレィラインに関する
。

（従来の技術）デイレイラインの両端の間に複数のタップを設けておき
、どのタップから信号を取り出すかにより、遅延時間を
選べるようにしたプログラマブルディレィラインが従来
からある。第４図（ａ）は集中定数のインダクタンスで
あるコイルＬ　ｌ　１　Ｌ　２　＋Ｌ３と接地板１８と
でなる従来のプログラマブルディレィラインを示す概念
図であり、同図（ｂ）はそのデイレイラインをＴ形フィ
ルタ回路で表わした等価回路図であり、同図（Ｃ）！１
そのデイレイラインをπ形フィルタ回路で表わした等価
回路図である０本図のプログラマブルディレィラインで
は、コイルＬ＋　、Ｌ２　、　Ｌｓは１つの共通の棒状
磁心に導線を巻いて形成されており、これらのコイルと
接地板１８との間の容量Ｃはコイルと接地板１８との距
離ｄを調整することにより任意に選択できる。第４図（
ｂ）又は（Ｃ）の等価回路図から明らかなように、この
プログラマブルディレィラインはタップＴ、とＴ、−タ
ップＴＩとＴ、−タップＴ２とＴ３との間に集中定数で
なる単位遅延回路をそれぞれ配置したものとして見るこ
とができる。

その各単位遅延回路の遅延時間τ、は、ｒ　ａ　＝　Ｆ
「で　　　　　　　　（１）で与えられる。そこで、所
定のτｄを得るには、距Ｍｄを調整し、コイルＬｌ　、
Ｌ２　、　Ｌｓと接地板１８とを樹脂によりモールディ
ングして固定することにより、Ｃを設定の値にする。こ
のように距１１１１ｄを調整して容量Ｃを設定すること
により、Ｌは予め一定であるから、式（１）から所定の
τ６が得られる。

上述の手順により遅延時間τ４を設定しておけば、タッ
プＴ、、Ｔｒ　、’ｒ２．Ｔ３のうちから任意のタップ
を信号の入力端および出力端として選ぶことにより、遅
延時間τ、、２τ６，３τ６の３種類のデイレイライン
のうちのいずれかを構成することができる。

（発明が解決しようとする課題）上述の如く、第４図に示した従来のプログラマブルディ
レィラインでは、コイルＬ、、Ｌ、、、Ｌ、と接地板１
８との距、ｌｄを調整することにより遅延時間τ、を所
定値に設定せざるを得ない。ところが、このように各製
品ごとに個別に機械的に距Ｍｄを調整するには多くの時
間を要するから、所定の遅延時間τ４のものを安定に製
造するには多くの費用がかかった。さらに、第４図の構
造で′は個別部品のコイルを用いるから組立工程が複雑
であり、この点も製造費の低減を困雛にしている。

このように、従来のプログラマブルディレィラインには
製造費の低廉化において解決すべき課題があった。本発
明の目的は、遅延時間を所定値に設定するのが容易であ
って、ひいては均一な品質に安価に製造できるプログラ
マブルディレィラインの提供にある。

（課題を解決するための手段）前述の課題を解決するために本発明が提供するプログラ
マブルディレィラインは、互いに間隔を置いて複数のタ
ップがストリップ導体に設けられているストリップ線路
と、外部から供給される選択信号に応じて前記複数のタ
ップのうちから１つのタップを選び、選ばれた該１つの
タップを出力端子に接続する選択回路とを備えてなり、
前記ストリップ線路はプリント基板として形成してある
ことを特徴とする。

本発明のプログラマブルディレィラインは、前記ストリ
ップ線路が多層プリント基板で構成されていることが望
ましい。

（作用）本発明では遅延回路としてストリップ線路を用いる。ス
トリップ線路は分布定数回路であり、その遅延時間τ−
は長さしと、誘電体の誘電率ε。

及び透磁率μ、で決定される。第３図はストリップ線路
の一例を示す部分斜視図であり、本図において２１．２
３は銅箔でなる接地板、２２はガラス板にエポキシ樹脂
を含浸させ乾燥硬化してなる誘電体基板、２４は＃１箔
でなるストリップ導体である。このストリップ線路２０
では、誘電体基板２２の誘電率μ、はほぼ１であり、光
速をＶ。とすると、遅延時間τ６は τａ　＝Ｌ−Ｆｌ］−／Ｖ。　　　　（２）で表わされ
る。また、誘電体基板２２の厚さをＢ、ストリップ導体
２４の厚さを１．ｇｌをＷとすると、このストリップ線
路の特性インピーダンスＺ０は近似的に０４ＢＺｏ＝　　　　Ｉｎ□ 凸−〇、６７π（０，，８Ｗ　＋　ｔ　）となる。

プリント基板の製造においては、第３図におけるストリ
ップ導体２４の如き回路のパターンが印刷技術により原
版フィルムの通りに一定の形に精密に形成できるし、誘
電体基板２２も板であるから容易に均質に製作できる。

しかも、回路パターンの印刷及び誘電体基板の製作には
確立された自動製造技術が適用できる。そこで、第３図
の構造のストリップ線路は、均一な寸法および材料特性
に、しかも安価に製造できる。

本発明ではこのような特性のストリップ線路におけるス
トリップ導体に互いに間隔を置いて複数のタップを設け
るとともに、外部から供給される選択信号に応じてそれ
らタップのうちの１つを選んで出力端子に接続する選択
回路を備えている。

タップはストリップ導体と同様にプリント基板にパター
ンとして形成できる。また、選択回路は、集積回路化が
容易であるから、ストリップ導体およびタップが形成さ
れているプリント基板に搭載することができる。

（実施例）次に実施例を挙げ本発明を一層詳しく説明する。

第１図は本発明の一実施例におけるストリップ線路を構
成する多層プリント基板の分解斜視図、第２図はその実
施例を示す回路図である。これら図において、１０は実
施例のプログラマブルディレィライン、１１，１３．１
４はＮＯＲ回路、１２は０Ｒ−ＮＯＲ回路、１５はマル
チプレクサの名称で市販されている選択回路、ａ、ｂ、
・・・、ｊはプログラマブルディレィラインの端子であ
る。そして、ＩＮは入力信号、０１ＪＴは出力信号、Ｄ
ｏ。

Ｄ、、Ｄ、、Ｄ、は外部回路から供給される選択信号で
あり、これら信号はいずれもＥＣＬレベルである。また
−ＤＬＩ、ＤＬ２．・・・、Ｄ　Ｌ　８はストリップ線
路で構成されているデイレイラインであり、これらデイ
レイラインは第１図の多層プリント基板に形成されてい
る。第２図の回路における抵抗Ｒ，，Ｒ，は５１Ω、Ｒ
２，Ｒ３は２００Ω、容量Ｃ＋　、Ｃ−、Ｃｓ　、Ｃ４
は０．１μＦである。

−２Ｖ、−５Ｖ、ａＮＤは外部ｔ１から与えられ、選択
回路１５、ＮＯＲ回協１ｌ、１３．１４及び０Ｒ−ＮＯ
Ｒ回路１２にはそれら電源が供給されている。

第１図の分解斜視図に示すように、この実施例に用いる
多層プリント基板は、プリント基板１゜３．５．７の間
にプリプレグ２．４．６を挟んで、１〜７を一体として
接着してなる。プリプレグは半硬化状態のエポキシ樹脂
をガラス布に含浸せしめたボンディングシートであり、
多層プリント基板において上下のプリント基板を互いに
接着する。

多層プリント基板として仕上げられた後に加熱により硬
化される。

プリント基板１は、誘電体基板１ｂと、誘電体基板１ｂ
の下側のほぼ全面に貼り付けられている接地板ＩＣと、
誘電体基板１ｂの上側の面に形成されている複数の矩形
の導体パターン（ランド）１ａ及び配線のためのマイク
ロストリップ線路とからなっている。プリント基板３は
、誘電体基板３ｂと、誘電体基板３ｂの下側のほぼ全面
に貼り付けられている接地板３ｃと、誘電体基板３ｂの
上側の面に蛇行する形に形成されている導体パターン３
ａとで構成されている。導体パターン３ａは幅の狭い線
状の部分と小円形の部分とでなっている。プリント基板
５は誘電体基板５ｂと、誘電体基板５ｂの下側のほぼ全
面に貼り付けられている接地板５ｃと、誘電体基板５ｂ
の上側の面に蛇行する形に線状に形成されている導体パ
ターン５ａとから構成されている。プリント基板７は誘
電体基板７ｂと、誘電体基板７ｂの下側の面に形成され
ているＣ、Ｒを搭載するための導体パターン７Ｃとでな
っている。上記各誘電体基板１ｂ。

３ｂ、５ｂ、７ｂは、ガラス布にエポキシ樹脂を含浸さ
せ乾燥させて形成されている。

第１図の多層プリント基板には導体層としては符号１ａ
、ｌｃ、３ａ、３ｃ、５ａ、５ｃ、７ｃで示すものがあ
る。これら導体層はいずれも銅箔でなっている。ただし
、導体パターンｌａ、３ａ。

５ａ、７ｃは、各誘電体基板の片面全面に貼り付けられ
ていな銅箔に印刷技術による選択的エツチングを施すこ
とにより精密な寸法で所定の形に形成されている。また
、接地板１ｃ、３ｃ、５ｃにも同様の工程で部分的に穴
が明けられており、これら六を介して上下の導体パター
ンを接続する導体が通されている。

接地板ＩＣ、プリプレグ２、導体パターン３ａ、誘電体
基板３ｂおよび接地板３Ｃが第１のストリップ線路をな
している。また、接地板３ｃ、プリプレグ４、導体パタ
ーン５ａ、誘電体基板５ｂおよび接地板５Ｃが第２のス
トリップ線路をなしている。導体パターン３ａは第１の
ストリップ線路のストリップ導体をなし、このストリッ
プ導体には小円形のタップＴ、、Ｔ、、Ｔ、、・・・、
Ｔ７か設けられている。タップＴ０とＴ１との間のスト
リップ導体と、このストリップ導体を挟む上下の誘電体
（グリプレグ２及び誘電体基板３ｂ）と、更にその外側
の接地板１ｃ、３ｃとでＤＬＩをなしている。同様に、
タップＴ、とＴ２との間のストリップ導体、並びにこれ
を挟む誘電体および接地板でＤｌ２をなしている。以下
、同様に、タップＴ２、Ｔ１間でＤｌ３、タップＴ３．
７４間でＤｌ４、タップＴ　４．　Ｔ　ｓ間でＤｌ５、
タップＴｓ。

１６間でＤｌ６、タップＴ、、７７間でＤｌ７をそれぞ
れ構成している。これらデイレイラインＤＬ１〜ＤＬ７
における遅延時間はいずれも２５０ｐｓである。従って
、第１のストリップ線路の全体の遅延時間は１．７５ｎ
Ｓである。他方、第２のストン・ｙグ線路では導体パタ
ーン５ａがストリップ導体をなしており、この第２のス
トリップ線路がデイレイラインＤＬ８をなしており、そ
の遅延時間は２ｎｓである。

次に本実施例の作動を説明する。この実施例では、Ｄｏ
、Ｄｌ、Ｄｌ　、Ｄ−で表わされる４ビツトの選択信号
に応じて遅延時間か決定される。ここでは、論理信号に
おける高電位（ハイレベル）をＨ，低電位（ローレベル
ンをＬで表わすこととする。いま、Ｄ、がＨであるとき
、端子ｄから入力された信号ＩＮはＮＯＲ回路１１を経
てＤｌ８に加えられ、Ｄｌ８で２ｎｓの時間遅延を受け
てＮＯＲ回８＠１４に入力され、さらにタップＴ０へ導
かれる。選択回路１５は、Ｄ、、Ｄ、、Ｄｌで表わされ
る２進数に応じて入力端子Ｋ　、　、　Ｋ　、、、、、
、に７のうちのいずれかを出力端子りへ接続するマルチ
プレクサである。Ｈのとき論理値が１、Ｌのとき論理値
が０とすると、例えばＤｏかＨ，Ｄ、がり、Ｄ、かＨの
ときり。、Ｄ、、Ｄｌで表わされる２進数は１０１　（
１０進数では５）であり、このとき選択回路１５は端子
に、を信号入力端子として選択し、信号出力端子りには
端子に、の信号を導く。このときタップＴ。に加えられ
た信号はＤＬＩ、Ｄｌ２・・・Ｄｌ５を経てタップＴ、
から取り出されるから、第１のストリップ線路では２５
０　ｐＳＸ　５　＝　１２５０１）Ｓ＝　１．２５ｎＳ
の時間遅延を受けて端子ｊから出力される。選択信号Ｄ
ｏ、Ｄ＋。

Ｄｌに応じて選択される入力端子およびそのときのタッ
グＴ０と端子りとの間の遅延時間を表形式で第５図に示
す。但し、タップＴ０と端子りとの間の遅延時間には主
に選択回路１５内の線路に起因してＩｎｓ程度の一定の
時間αが加算されるが、その時間α（オフセット時間）
は省略して示しである０本図から明らかなように、選択
信号Ｄｏ。

Ｄｌ、Ｄｌにより第１のストリップ線路における遅延時
間を０〜１．７５ｎｓの間に０．２５ｎｓ間隔で任意に
選択できる。

次に、選択信号ＤｓがＬになると、Ｄｌ８から出力され
た信号はＮＯＲ回路１４で阻止され、ＮＯＲ回路１１か
ら出力された信号はＮＯＲ回路１３を経てタップＴ０へ
供給される。したがって、ＤｌをＨにするかＬにするか
により実施例の遅延回路に遅延時ｒＷＪ２ｎｓのＤｌ８
を挿入し又は除去することができる。

以上のところから明らかなように、本実施例では選択信
号り。、Ｄｌ、Ｄｌ　、Ｄｓにより遅延時間を０〜３．
７５ｎＳの間で１６通りに選択することができる。そし
て、この遅延時間は、プリント基板に印刷されている導
体パターンの長さにより圧確に定まるから、プリント基
板を製作した段階で設計値通りに設定され、遅延時間を
調整するための作業工程は本実施例の製造では全く必要
でない。

第１図に示すように本実施例のプログラマブルディレィ
ラインでは信号遅延手段としてストリップ線路を用い、
そのストリップ線路をプリント基板で構成している。前
述の々ａくプリント基板で構成することにより製品が安
価に、しかも均一な品質に製造できる。また、選択回路
は論理回路であるから容易に集積回路（ＩＣ）化でき、
実施例の選択回路１５はマルチプレクサなる名称で市販
されているＩＣで実現した。そして、このＩＣはプリン
ト基板１の上面に搭載し、その端子を導体パターン（ラ
ンド）Ｉａに接続しな。また、ＮＯＲ回路１１．１３，
１４．０Ｒ−ＮＯＲ回路１２も１つのＩＣ”Ｃ″楕成て
プリント基板１の上面に搭載し、また抵抗Ｒ１〜Ｒ４、
容量Ｃ１〜Ｃ４はプリント基板７の下面に搭載し、実施
例全体を１つの多層プリント基板に搭載されたハイブリ
ッドＩＣとして実現した。

なお、以上には実施例を挙げ本発明の詳細な説明したが
、本発明はこの実施例に限定されるもの標〕ン、セラミック等）、積層数、面積を選ぶことによりよ
り長時間の遅延も可能であるし、タップの数やタップ間
の遅延時間も任意に設計できるし、回路構成も第２図の
ものに限らず各種の回路が必要に応じて設計できる。

（発明の効果）以上に実施例を挙げて詳しく説明したように、本発明に
よれば、遅延時間を所定値に設定するのが容易であって
、ひいては均一な品質に安価に製造できるプログラマブ
ルディレィラインが提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例における多層プリント基板を
示す分解斜視図、第２図はその実施例の回路図、第３図
はストリップ線路の一例を示す斜視図、第４図は従来の
プログラマフルデイレイラインを示す図、第５図は第２
図に示す実施例における選択信号と遅延時間との関係を
示す図である。１．３，５．７・・・プリント基板、２．４．６・・・
プリプレグ、ｌａ、３ａ、５ａ、７ｃ・・・導体パター
ン、ｌｂ、３ｂ、５ｂ、７ｂ・・・誘電体基板、１ｃ、
３ｃ、５ｃ・・・接地板、１５・・・選択回路、２０・
・・ストリップ線路、２１．２３・・・接地板、２２・
・・誘電体基板、２４・・・ストリップ導体。代理人　弁理士　本　庄　仲　介Ｔ□　　　　Ｔｌ　　　　Ｔ２　　　　Ｔ３（ａ）第４図第　　５　　図

Claims

【特許請求の範囲】

（１）互いに間隔を置いて複数のタップがストリップ導
体に設けられているストリップ線路と、外部から供給さ
れる選択信号に応じて前記複数のタップのうちから１つ
のタップを選び、選ばれた該１つのタップを出力端子に
接続する選択回路とを備えてなり、前記ストリップ線路
はプリント基板として形成してあることを特徴とするプ
ログラマブルディレイライン。
（２）前記ストリップ線路が多層プリント基板で構成さ
れていることを特徴とする請求項１に記載のプログラマ
ブルディレイライン。