JPS59229915A - 厚膜遅延線路とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （本発明の背景） 本発明は、厚膜製造技術により製造される小型遅延線路
に関する。更に詳細に言えば、小型であり、かつ増幅器
等、その他の構成要素と組合せることによって、能動遅
延線路となり、かつ他の構成要素を組合せることなく、
単独で使用する場合には、受動遅延線路となる遅延線路
に関する。

従来の遅延線路は、何らかの欠点を持っている。

また、従来の製造方法によっては、遅延線路を、容易に
かつ迅速に大量生産することは困難である。

従来の遅延線路の製造には、厚膜のプリント技術は利用
されていない。

さらに、従来技術の遅延線路は、多くの場合、相当大き
な空間を占め、かつ各回路を小型化するのに適さない構
造となっている。

従来の遅延回路における他の描進上の問題点は、衝撃又
は振動を受けると、損傷し易いことである。

一度衝撃、又は振動を受けると、その電気的特性が変化
してしまうことが多い。

さらに別の問題点は、従来の遅延回路が、適応性に欠け
ることである。これらは、一般に、１つの遅延時間のみ
を与えるように構成されており、複数の異なる遅延時間
を得たい場合には、特別の回路が必要であった。

（本発明の目的） 従って、本発明の第１の目的は、改良された小型遅延線
路を提供することである。

本発明の第２の目的は、容易にかつ迅速に大量生産しう
るような方法によって製造される遅延線路を提供するこ
とである。

本発明の第３の目的は、最重量の材料で、非常に廉価に
製造しうる遅延線路を提供することである。

本発明の第４の目的は、厚膜技術を利用して製造するこ
とができ、かつそれによって、製造に必要な工数を大幅
に削減しうるような遅延線路を提供す“ることである。

本発明の第５の目的は、その占有空間が、非常に小さい
遅延線路を提供することである。

本発明の第６の目的は、堅固であり、かつその電気的特
性を変化せずに、衝撃及び振動を吸収しうるような遅延
線路を提供することである。

本発明の第７の目的は、従来の厚膜製造方法、及び従来
の厚膜材料及び製造装置を利用して製造しうるような遅
延線路を提供することである。

本発明の第８の目的は、単一の装置で、複数の異なる遅
延時間がタップされるようになっている遅延線路を提供
することである。

本発明の第９の目的は、安価に製造することができ、使
用に際して耐久力があり、かつ機能における効率のよい
遅延線路を提供することである。

（本発明の要旨） 本発明による遅延線路は、複数の遅延回路が、プリント
されて互いに積み重ねられたセラミック製の基盤を備え
ている。

前記各遅延回路は、前記基盤上にプリントされて、遅延
線路の分布容量の接地側を形成する固体導体パターンか
らなっている。

次に、遅延線路の電気的特性を所望のものとするために
、適正な容易及び誘電率を有する第１誘電体膜層を、前
記固体導体パターン上にプリントする。

この第１誘電体膜層の上面に、渦巻状の導体パターンを
プリントし、その渦巻の外端を、前記基盤の縁部にある
第１接点に接続し、かつ同じく内端を、前記基盤の縁部
にある第２接点に接続する。

この内端を、前記基盤の外縁部に持って来るためには、
その渦巻状導体パターンの一部と交差させねばならない
。その際に、前記内端と渦巻状導体パターンの一部との
間に、電気的接触が生ずるのを防止するために、小さな
誘電体膜片を、それらの間に介設する。

次に、第２誘電体膜層を、前記渦巻状導体パターンの上
に、それを完全に被覆するようにして、プリン１〜する
。

前記第１遅延回路の」二に、第２固体導体パターンをプ
リントし、次に、前記第１遅延回路の場合と同様にして
、渦巻状パターンを積層することによって、第２遅延回
路を形成する。

このようにして、複数の誘電体回路が、順番に積み重ね
られる。

各遅延線路の全ての固体導体パターンは、共通の接地タ
ーミナルに接続される。しかしながら、各遅延回路の渦
巻導体パターンは、ある遅延回路の渦巻導体の内端を、
隣接する他の遅延回路の渦巻導体の外端と接続すること
により、互いに直列し、接続される。

従って、前記遅延線路の縁部にある接点を、様様に組合
せてタップすることによって、各遅延回路によって起こ
される遅延を、様々に変化させることができる。

例えば、第１遅延回路と第２遅延回路とのタップをはず
して、第２遅延回路から第５遅延回路までを使用しない
ようにすることができる。さらに、第１遅延回路から第
５遅延回路までのタップをはずすことによって、全ての
遅延回路を組合せて使用することも可能である。

それぞれが平板状の渦巻コイルからなる遅延回路を、互
いに積み重ねることによって、前記渦巻コイル間に、相
互インダクタンスが発生する。この相互インダクタンス
によって、積み重ねられたコイル全体としての総インダ
クタンスは、各コイルが別個に有するインダクタンスの
積算値よりも、はるかに大きな値となる。

通常のものよりも細長く延長された１枚大型基盤上の各
部分にプリントすることによって、容易に多量の遅延線
路を製造することができる。

前記基盤は、細長いセラミック製の基盤であり、その上
には、予め直線が引かれており、遅延線路の各遅延回路
のプリント及び焼成後、その直線に沿って、２０個から
４０個の部分に分割することができる。

本発明による遅延線路は、その各大刀端及び出力端に１
位相反転器を附設することによって、能動遅延線路とし
て使用できる。

前記位相反転器には、遅延線路が備えている１４個の脚
部と対応する１４個の脚部を配設することができる。こ
のような構造とすることによって、前記遅延線路及び位
相反転器を、一体に形成して、接続させることができる
。

（本発明の詳細な説明） 以下、添４＝Ｊ図面を参照しつつ、本発明の実施例につ
いて説明する。

図において、符号（１０）は、本発明による遅延線路の
一実施例を示す。遅延回路（１０）は、硬質の基盤（１
２）と、複数の接点（１４ａ）、・・・（１４ｇ）　、
　（１６ａ）　、・・・（１６ｇ）と、複数の遅延回路
アッセンブリ（１８ａ）、・・・（１８ｅ）とからなっ
ている。

第１図示の遅延線路（１０）は、その外側全体が、誘電
体材料で被覆されており、外部からの影響が、内部に及
ばないように、保設している。

複数のリード端子（２２ａ）、・・・（２２ｇ）　、　
（２４ａ）　、・・・（２４ｇ）が、それぞれ接点（１
４ａ）、・・・（１４ｇ）、（１６ａ）、・・（Ｉｈ）
と電気的に接触し、かつ、カプセル（２０）から」二方
に突出している。

第１図示の遅延回路（１０）は、誘電体材料で被覆され
て構成されるが、トランジスタ、抵抗器等と組合わせて
、成型材料に埋込んで組立てることも基盤（１２）は、
その形状が、上面（２６）と、下面（２７）と、左右の
端縁（２８）　（３０）と１前後の側縁（３２）（３４
）とを備える長方形であると好都合である。

第３ａ図乃至第３ｄ図に示すように、上面（２６）に、
第１遅延回路アッセブリ（１８ａ）を取付ける。

第１遅延回路アッセンブリ（１８ａ）の最下層部は、導
電性材料の堅い薄板（３６）からなり、公知の技術によ
って、基盤（１２）の上面（２６）にプリントされる。

導電性のリード線（３８）も同様に、上面（２６）にプ
リン１−されて、薄板（３６）を接点（１８ａ）と接続
する。

第３ｂ図を用いて、遅延回線（１８ａ）の製造工程の第
２段階について説明する。

第１誘電体薄膜（４０）を、導電性薄板（３６）の」二
に、それを完全に被覆するようにして被着する。遅延線
路の電気的特性が所望のものとなるように、第１誘電体
薄膜（４０）の厚さ及び材質は、適正な容量又は誘電率
を有するものを選択する。前記誘電体薄膜の厚さ及び材
料は、関連技術者においては公知の手段により、適正な
ものが選択される。

第３Ｃ図により、第１遅延回路（］、８ａ）の第３段階
の製造工程を説明する。

第１誘電体薄膜（４０）の上に、渦巻状の導線（４２）
をプリントする。渦巻導線（４２）の外端（１１１υは
、接点（１４ｇ）と電気的に接続され、かつその内端（
／１Ｇ）は、その外側にある渦巻導線（４２）の上に配
設されている交叉リード線（４８）を介して、接点（１
４ｆ）と電気的に接続されている。誘電体からなる小介
在片（５０）が、交叉リード線（４８）と、それと交叉
する渦巻導線（４２）とが電気的接触するのを防止する
ために、それらの間に設けられている。

第３ｄ図により、第１遅延回路（１８ａ）の最＃段階の
製造工程を説明する。

第２誘電体薄膜（５１）を、渦巻導線（４２）の全体を
被覆するように、それに重合させて被着する。

別の遅延回路（１８ｂ）を、第１の遅延回路（１８ａ）
と同様の手法により形成し、第３ｄ図に示す第２誘電体
薄膜（５１）の上に設置する。

第１の遅延回路（１８ａ）と第２の遅延回路（１８ｂ）
とは渦巻導線の内端（４６）及び外端（４４）の接点に
対する接続要領のみが相違している。

第４ａ図乃至第４ｄ図に示すように、これらの全ての遅
延回路の渦巻導線（４２）は、相互に直列に接続トれて
いる。

第３Ｃ図に示すように、第１遅延回路（１８ａ）の渦巻
導線（４２）の外端は接点（１４ｇ）と、同じく内端は
接点（１４ｆ）と、それぞれ接続されている。

第４ａ図に示すように、第２遅延回路（１８ｂ）の渦巻
導線の外端（４４）は、接点（１４ｆ）と、同じく内端
（４６）は接点（１４ｅ）と、それぞれ接続されている
。

第４ｂ図に示すように、遅延回路（１８ｃ）の外端（４
４）は接点（１８ｅ）と、同じく内端（４６）は接点（
１４ｄ）と接続されている。

第４０図示の遅延回路（１８ｄ）の渦巻導線の外端（４
４）は接点（１４ｄ）と、同じく内端（４６）は接点（
１４ｃ）と接続されている。

第４ｄ図示の遅延回路（１８ｅ）も、同様に、その渦巻
導線の外端（４４）は接点（１４ｃ）と、同じく内端は
接点（１４ｂ）と、それぞれ接続されている。

このようにして、全ての遅延回路（１８ａ）、・・・（
１８ｅ）が、相互に直列に接続されている。

図においては、５個の遅延回路（１８ａ）、・・・（］
、１３ｅ）のみが示されているが、接点（１／ｌｂ）か
ら接点（１，４ｇ）までと、接点（１６ａ）から接点（
］、６６ｇまでとを利用して、最大１１個までの相異な
る遅延回路を積層して組立てることが可能である。

接点（１４ａ）は、全ての遅延回路（１８ａ）、・・・
（１８ｅ）の各導電性薄板（３６）に関して、共通の端
子として使用される。従って、薄板（３６）を、共通の
接地と接続して、遅延線路（１０）内における分布容量
の接地側を形成するようにすることができる。

複数のリード端子（２２）　（２４）は、従来技術によ
り、それぞれ接点（１４ａ）、・・・（１４ｇ）及び（
１６ａ）、・・（１６ｇ）と接続させることができる。

各リード端子（２２ａ）、・・・（２２ｇ）、　（２４
ａ）、・・（２４ｇ）の形状は、本発明の機能及び作用
効果に支障なく、変形させることができる。

例えば、各回に示されているリード端子は、Ｊｉ；直リ
ード軸部（５２）を備え、その下端には、上側水平脚（
５４）と、下側水平脚（５６）と、前記両水平脚を連結
する垂直脚（５８）とからなるＣ字型部材を備えている
。

前記リード端子は、上述のような形状とすることによっ
て、各水平脚（５４）　（５６）は、バネ作用により、
各接点の上端面及び基盤（１２）の下面との間に生ずる
摩擦力によって、容易に動かないようにして、それらを
挟むようにして嵌合される。さらに、はんだ伺け、また
は他の従来手段により、固定してもよい。

各図に示されている実施例において、各リード端子（２
２）は、遅延線路（１０）の上面から上方に延出する垂
直部材（５２）を備えているが、これらのリード端子を
、前記遅延線路の下面から下方へ延出させたり、基盤（
１２）の表面と平行をなす平面上の一方向、又は他の所
望の方向へ延出させても、本発明の作用効果が損なわわ
れることはない。

各リード端子（２２）を取付けると、装置全体を。

誘電体からなるカプセル、又はプラスチックカプセル（
２０）に収容する。この際垂直部材（５２）のみが、カ
プセル（２０）から外方へ延出する。

第２図に示すように、各接点（１４ａ）、・・（１’ｆ
）　。

（１（ｉａ）、・・（１６ｇ）の長さは、各遅延回路（
ＩＢａ）、・・・（１８ｄ）の高さに対して、十分に大
きい。従って、各接点（１４）　（１６）は、その適当
な高さにおいて、各遅延回路（１８ａ）、・・・（ｌｋ
）の渦巻導体の各外端（４４）及び内端（４６）と接続
することとなる。

上述の厚膜プリント技術を用いて、標準型の１個の大型
セラミック製基盤」二に、２０個からＩ！ＩＯ個の遅延
線路を、１度にプリン１へし、かつプリン１−が完成し
た後に、小さな各部分に切１ノ１シて分割することによ
って、１度に、多量の遅延線ｂ′ζ）を（１（Ｊ造する
ことができる。

能動遅延線路、すなわち位相反転器が、茜入力端及び出
力端に接続されている遅延線路が必′櫻な場合には、遅
延線路を、その接続部においＣ位４１１反転器と接続し
、次にその両装置を、成形材料を・用して、又は埋込み
によって、一体をなすように成形する。

そうでない場合には、遅延線路は、他の部品とは別個に
使用するために、第１図に示すように、プラスチックカ
プセル（２０）内に成形することができる。

本発明による遅延線路は、上述のような構成とし、かつ
上述したような製造方法により、容易にかつ迅速に、大
量生産することができる。

本発明によれば、最小限の材料を用いて、非常に安価に
製造することができるとともに、厚膜製造方法を利用す
ることにより、必要な工数を大幅に削減することができ
る。

また、本発明による遅延線路は、その占有空間を、非常
に小さくすることができ、かつその構成」二並びに製造
工程上、剛性が大であるから、電気的特性をほとんど変
化させることなく、衝撃及び振動を吸収することができ
る。

さらに、本発明による遅延線路は、従来の厚膜製造方法
材料及び装置を利用して、製造することができる。

本発明の別の利点は、使用者が、タップを変えて接続す
ることによって、異なる遅延時間を得ることができると
いうことである。

たとえば、接点（１４ｂ）と接点（１，４ｇ）を接続し
てタップすると、全体として、遅延回路（１８ａ）から
遅延回路（１８ｅ）を組合せた遅延が得られることとな
る。

より短い遅延が必要な場合には、接点（１４ｄ）と（Ｉ
ｈ）のタップをはずせばよい。また、接点の組合せを変
えて、タップをはずしても、別の遅延時間が得られる。

すなわち、本発明による遅延線路は、様々に変化させて
使用することのできる広い応用性を備えている。

このように、本発明による遅延線路は、冒頭に述べた目
的を十分に達成しうるちのである。

【図面の簡単な説明】 第１図は、本発明による遅延線路の１実施例を示す斜視
図である。 第２図は、第１図の実施例の内部を示す斜視図である。 第３ａ図乃至第３ｄ図は、本発明による遅延回路を構成
する各膜層を示す平面図である。 第４ａ図乃至第４ｄ図は、第１図の実施例を構成する遅
延回路の渦巻状導体の異った配線を示す平面図である。 第５図は、第１図における５−５線拡大縦断面図である
。 （１０）遅延線路　　　　　（１２）基盤（１４）　（
１４Ｆ３）　、　・−（１４ｇ）　（１６ａ）　、　−
（１６ｇ）接点（１８ａ）・・（１８ｅ）遅延回路アッ
センブリ（２０）カプセル （２２）　（２２ａ）　、・・・（２２ｇ）　（２４）
　（２４ａ）　、・・・（２４ｇ）リード端子（２６）
上面　　　　　　　（２７）下面（２８）　（３０）端
縁　　　　　（３２）　（３４）側縁（３６）薄板　　
　　　　　　（３８）リード線（４０）第１誘電体薄膜
　　（４２）渦巻導体（４４）外端　　　　　　　（４
６）内端（４８）交叉リード線　　　（５０）介在片（
５１）第２誘電体薄膜　　（５２）垂直リード軸部（５
４）上側水平脚　　　　（５Ｇ）下側水平脚図面の浄書
（内容に変更なし） 手続補ｘＥ　１に（方式） 昭和５９年７月斗日 １１゛許庁長官　志賀　学　殿 １、事イ１１の表示 昭和５９年特許願第０５６３６９号 ２、発明の名称 厚膜遅延線路とその製造方法 ゛つ、補正をする者 事件との関係　　　特許出願人 名　称　　　ディル　エレクトロニクスインコーホレイ
テッド ４、代理人

Claims (7)

【特許請求の範囲】
1. （１）上面と、下面と、複数の周縁とを有する基盤と、 電気的リード端子が接触しうるように、少なくとも前記
   周縁部の一部分に沿って、互いに離隔して配設されてい
   る複数の導電接点と、 最上層部の遅延回路アッセンブリと最下層部の遅延回路
   アッセンブリとを有し、前記基盤の上面に、互いに積層
   状態に重合して取付けられる複数の遅延回路アッセンブ
   リとからなり、 前記遅延回路アッセンブリは、 導電材料からなる硬質の導電板と、 前記固体導電板上に重合されている第１誘電体膜層と、 前記第１誘電体膜層上にプリントされ、かつ内端と外端
   とを有する渦巻形状をなすとともに、前記内端が、その
   渦巻状導体の外側部分と交差して、前記基盤と隣接する
   周縁部に終結するようになっている渦巻状導体と、 前記渦巻状導体の内端と交差部分とが、電気的に接触す
   るのを防止するために、それらの間に介設されている誘
   電体部材と、 前記渦巻状導体上に、その全面を被覆するように重合さ
   れている第２誘電体膜層とからなり、前記各固体導電板
   が、共通の接点に接続されており、かつ 前記各膜層における前記内端及び外端が、そｉ−ｂぞれ
   別個の前記接点と接続されていることを特徴とする厚膜
   遅延線路。
2. （２）複数の電気的リード端子が、１個ずつ各導電接点
   と１機械的に、かつ電気的に接続されていることを特徴
   とする特許請求の範囲第（１）項に記載の厚膜遅延線路
   。
3. （３）基盤が、長方形をなし、かつ１対の端縁と１対の
   側縁とを備え、各導電接点が、前記側縁と近接して前記
   基盤に取付けられていることを特徴とする特許請求の範
   囲第（２）項に記載の厚膜遅延線路。
4. （４）各導電接点が、基盤から、その上面の上方に所定
   の高さまで延出しており、かつ前記高さが、複数の遅延
   回路を積層して得られる厚さの合計と概ね同一であるこ
   とを特徴とする特許請求の範囲第（３）項に記載の厚膜
   遅延線路。
5. （５）基盤と、導電接点と、遅延回路の積層体とが、誘
   電体材料で囲繞され、かつ被包されていることを特徴と
   する特許請求の範囲第（４）項に記載の厚膜遅延線路。
6. （６）　Ｊ：、面と、下面と、複数の周縁を右ずｚＩ誘
   電体基盤に対して、複数の導電性接点を、少な４とも１
   つの前記周縁に沿って、互いに離隔して配設する工程と
   、 第１導電板状部材を、前記基盤の上面にプリントし、そ
   れを第１誘電体膜層で被覆し、その」二に、渦巻コイル
   状導体を印刷し、前記渦巻コイル状導体の外端を前記導
   電性接点の中の第１接点と、かつ同じく内端を第２接点
   と接続し、さらに、前記渦巻コイル状導体を、第２誘電
   体膜層と被覆することによって、前記基盤の上面に、第
   １遅延回路アッセンブリを配置する工程と、 前記第１遅延回路アッセンブリの上に、それと同一であ
   る少なくとも１個の第２遅延回路アッセンブリを配置す
   る工程と、 前記第２遅延回路アッセンブリの渦巻コイル状導体の外
   端を前記第２接点と接続し、かつ同じく内端を第３接点
   と接続することによって、前記第２遅延回路アッセンブ
   リの渦巻コイル状導体と前記第１遅延回路アッセンブリ
   の渦巻コイル状導体とを、連続的に接続する工程 とからなることを特徴とする厚膜遅延線路の製造方法。
7. （７）各遅延回路アッセンブリの渦巻コイル状導体の内
   端を、その外側にある前記導体の一部分と交差させて、
   第２接点と近接する位置に配置し、かつ前記内端と前記
   導体の交差部分とが電気的に接触しないように、それら
   の間に誘電体部材を介設することによって、前記内端を
   、前記第２接点と接続させることを特徴とする特許請求
   の範囲第（６）項に記載の製造方法。