JPH0110654Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は、電源遮断時の揮発性メモリから不
揮発性メモリへのデータ転送を確実にしたデータ
転送信号発生回路に関する。

最近電子機器や産業機械などにおいてマイクロ
コンピユータが広く用いられる傾向にある。マイ
クロコンピユータは、基本的には、外部から入力
される指令やデータを内部での処理に適した形に
変換する入力インターフエースと、入力インター
フエースを介して入力された指令やデータを所定
のプログラムに従つて演算処理する中央処理装置
（いわゆるCPU）と、外部から入力された指令や
データを記憶するRAMなどで構成されたメモリ
と、CPUで演算処理された結果を外部に出力す
る際外部での処理に適した形に変換するインター
フエースとから成つている。

ところで、マイクロコンピユータのCPUとメ
モリとの間のデータの送受はデータバスを介して
行なわれるが、通常メモリにはRAMなどの揮発
性メモリが用いられるので、電源が遮断される
と、記憶されているデータがすべて消失するの
で、消失したくないデータの場合には電源の遮断
と同時にメモリ内のデータをCPUの不揮発性領
域に強制的に転送するという方法をとつている。
第１図はこのような電源遮断時のデータ転送に用
いられる従来のデータ転送回路であり、１は
CPU、２はRAMで構成された揮発性メモリ、３
はデータ転送信号すなわちセーブ信号発生回路で
ある。電源オフ信号がセーブ信号発生回路３に入
力すると、所定時間遅れてセーブ信号発生回路３
からメモリ２にセーブ信号Ｓが送られ、メモリ２
はその内容をCPU１の不揮発性領域に転送する。
ところが、従来のデータ転送回路では、CPU１
とセーブ信号発生回路３とが無関係に動作してい
るため、換言すればセーブ信号ＳがCPUの動作
と無関係に出力されるためメモリ内容がCPUの
不揮発性メモリに転送されない場合がある。すな
わち、CPU１がメモリ２をアクセス中にセーブ
信号Ｓが発生したときや逆にメモリ２の内容を
CPU１の不揮発性メモリに転送中にCPU１がメ
モリ２をアクセスしたときにはデータの転送が実
行できないという問題がある。たとえば、CPU
が揮発性メモリをアクセス中にセーブ信号が出力
した場合を考えると、CPUは一度に多数のデー
タをアクセスするわけではなく、８ビツトの
CPUであれば、通常１バイト（８ビツト）ずつ
何回にも分けてアクセスする。そのためにCPU
が揮発性メモリをアクセス中にセーブ信号が出力
すると、揮発性メモリから不揮発性メモリに転送
されるデータがアクセス前のデータかアクセス後
のデータかが保証されず、通常は両者が混つたも
のとなるという不具合がある。

この考案は上記の点にかんがみ、電源が遮断し
たときは揮発性メモリ内のデータが確実に不揮発
性メモリに転送できるようにしたもので、揮発性
メモリがアクセス中か否かを表わすメモリアクセ
ス信号と電源のオンオフ状態を表わす電源オンオ
フ信号とを入力し、データの転送をトリガーする
転送トリガー信号とメモリアクセス信号との否定
論理積をとり、その論理積を反転して転送トリガ
ー信号とし、この転送トリガー信号に基づいてデ
ータ転送信号すなわちセーブ信号を発生するよう
にしたものである。

このようにすれば、揮発性メモリをアクセス中
にセーブ信号が出力したり不揮発性メモリへのデ
ータ転送中に揮発性メモリをアクセスしたりする
ことがなくなり、揮発性メモリから不揮発性メモ
リへのデータの転送が確実にできる。また上記否
定論理積の反転を遅延させることにより、不揮発
性メモリへのデータ転送中に電源が再投入された
ときでも揮発性メモリをアクセスすることがなく
なり、揮発性メモリから不揮発性メモリへのデー
タ転送がやはり確実にできる。

以下この考案を図面に基づい説明する。

第２図はこの考案によるデータ転送信号発生回
路の一実施例を示しており、CPU１と揮発性メ
モリ２とはデータバスにより接続されており、
CPU１は１つの入力端子Ａと１つの出力端子Ｂ
とを有する。入力端子Ａはリセツト端子であり、
“Ｌ”信号がこの端子Ａに入力されるとCPU１は
リセツトされる。また出力端子ＢはCPU１がメ
モリ２をアクセス中であるときは“Ｈ”レベルと
なり、アクセス中でないときは“Ｌ”レベルとな
る。メモリ２はセーブ信号発生回路３からのセー
ブ信号Ｓによりメモリ内容をCPU１の不揮発性
領域すなわちメモリに転送する。

セーブ信号発生回路３の入力側には、アンドゲ
ート４１と、ベースがアンドゲート４１の出力端
子に接続されエミツタが接地されコレクタが抵抗
Ｒを介して電源＋Ｂに接続されたトランジスタ４
２と、バツフア４３と、一方の入力端子がCPU
１の入力端子Ａにまた他方の入力端子がCPU１
の出力端子Ｂにそして出力端子がアンドゲート４
１の一方の入力端子に接続されたナンドゲート４
４とから成るセーブ信号発生制御回路４（破線で
囲んで示す）が接続されており、セーブ信号発生
制御回路４から“Ｌ”レベルが出力したとき、そ
れが転送トリガー信号となつてセーブ信号発生回
路３からデータ転送信号すなわちセーブ信号が出
力する。セーブ信号発生制御回路４の出力信号は
セーブ信号発生回路３とCPU１の入力端子Ａと、
ナンドゲート４４の一方の入力端子とに与えられ
る。なお、電源オンオフ信号は電源がオンのとき
“Ｌ”、電源がオフのとき“Ｈ”とする。

次に上記回路の動作を説明する。

通常の動作状態すなわち電源がオンしており
CPU１がメモリ２をアクセスしていない状態で
は、CPU１の出力端子Ｂは“Ｌ”レベルである
ためナンドゲート４４の出力レベルは“Ｈ”とな
り、アンドゲート４１への電源オンオフ信号が
“Ｌ”であるためアンドゲート４１への出力レベ
ルは“Ｌ”となり、トランジスタ４２が非導通に
なりバツフア４３の出力は“Ｈ”レベルとなる。
その結果セーブ信号発生回路３からはセーブ信号
Ｓが出力せずCPU１はリセツトされない。

いま電源が遮断したとすると、電源オンオフ信
号が“Ｈ”レベルとなる。この瞬間ナンドゲート
４４の出力レベルは“Ｈ”であるからアンドゲー
ト４１のアンド条件が成立し、トランジスタ４２
が導通する。その結果バツフア４３の出力は
“Ｌ”レベルの転送トリガー信号としてセーブ信
号発生回路３からセーブ信号Ｓが出力されるとと
もにCPU１の入力端子Ａにリセツト信号として
入力されるのでCPU１はリセツトされる。揮発
性メモリ２はセーブ信号Ｓに基づきデータを
CPU１の不揮発性メモリに転送する。ここで電
源が遮断したときCPU１がメモリ２をアクセス
中であるとすると、このときCPU１の出力端子
Ｂのレベルは“Ｈ”となつているからナンドゲー
ト４４の出力レベルは“Ｌ”となり、アンドゲー
ト４１の出力レベルは“Ｌ”のままである。従つ
てトランジスタ４２は非導通状態を維持し、バツ
フア４３の出力レベルは“Ｈ”のままとなり、セ
ーブ信号Ｓも出力されずCPU１もリセツトされ
ない。すなわちCPU１がメモリアクセス中はた
とえば電源が遮断してもセーブ信号Ｓは出力せず
且つCPU１もリセツトされず、CPU１のアクセ
ス動作が終了した時点（このときCPU１の入力
端子Ｂは“Ｌ”レベルに変る）で初めてトランジ
スタ４２が導通しセーブ信号発生回路３とCPU
１の入力端子Ａに“Ｌ”レベル信号が与えられセ
ーブ信号Ｓが発生されるとともにCPU１はリセ
ツトされる。

こうして電源が遮断したときCPU１がメモリ
アクセス中ならばそのアクセス終了後にまたアク
セス中でなければ電源遮断と同時にCPU１はリ
セツトされセーブ信号Ｓが発生してメモリ２中の
データがCPU１の不揮発性メモリに転送される。
その後電源電圧が供給されるとCPU１の状態に
かかわらずトランジスタ４２が非導通になる。そ
の結果コンテンサＣが抵抗Ｒを流れる電流により
充電され始めコンデンサＣの電位がCR時定数で
上昇していく。電源供給後ある時間の間はコンデ
ンサＣの電位が所定レベル以下であるのでバツフ
ア４３の出力は“Ｌ”レベルとなり、CPU１は
リセツトされる。しかしこのときセーブ信号発生
回路３からはセーブ信号が出力されず、（セーブ
信号発生回路３はその入力が“Ｈ”レベルから
“Ｌ”レベルに変化したときセーブ信号Ｓを発生
する。）メモリ２内のデータはCPU１の不揮発性
メモリに転送されない。その後コンデンサＣの充
電電位が上昇し所定レベルを越えるとバツフア４
３の出力は“Ｈ”レベルとなり、CPU１のリセ
ツト状態が解除されメモリ２をアクセスするよう
になる。このようにCR遅延回路は、電源電圧供
給時にCPU１を一但リセツトするとともに、電
源供給が瞬断したような場合にはその後の電源再
投入などによる電源回復時に、メモリ２内のデー
タ転送がまだ終了していないことが考えられ、デ
ータ転送が終了するまでの時間CPU１をリセツ
ト状態に保ちその間CPU１がメモリ２をアクセ
スしないようにする。

このように上記実施例においては、電源が遮断
してもCPUが揮発性メモリをアクセス中はセー
ブ信号ＳもCPUリセツト信号も出力せず。アク
セス終了後セーブ信号およびCPUリセツト信号
を出力し、さらにセーブ信号Ｓに基づいてて揮発
性メモリのデータを不揮発性メモリに転送中は
CPUが揮発性メモリをアクセスしないようにし
たので電源遮断時に揮発性メモリのデータを不揮
発メモリへ確実に転送できる。また、実施例にお
いてはアンドゲート４１の出力に遅延特性をもた
せたが、これは考案の目的を達成する上で本質的
なことではない。

以上説明したように、この考案においては遮断
時に揮発性メモリのデータを不揮発性メモリへ転
送するに当り、揮発性メモリがアクセス中か否か
を表わすメモリアクセス信号と電源のオンオフ状
態を表わす電源オンオフ信号とを入力し、データ
の転送をトリガーする転送トリガー信号とメモリ
アクセス信号との否定論理積をとり、その否定論
理積と電源オンオフ信号との論理積をとり、その
論理積を反転して転送トリガー信号とし、この転
送トリガー信号に基づいてデータ転送信号すなわ
ちセーブ信号を発生するようにしたので電源遮断
時のデータ転送がが確実にできデータを誤つて消
失するという致命的な欠点を回避することができ
る。

【図面の簡単な説明】

第１図は従来のデータ転送回路、第２図はこの
考案によるデータ転送信号発生回路の一実施例で
ある。 １……CPU、２……揮発性メモリ、３……セ
ーブ信号発生回路、４……セーブ信号発生制御回
路、４１……アンドゲート、４２……トランジス
タ、４３……バツフア、４４……ナンドゲート。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) 電源遮断時に揮発性メモリのデータを不揮発
   性メモリへ転送するデータ転送信号を発生する
   データ転送信号発生回路において、前記揮発性
   メモリがアクセス中か否かを表わすメモリアク
   セス信号と転送トリガー信号との否定論理積を
   とる第１の論理回路と、電源のオン、オフ状態
   を表わす電源オン、オフ信号と前記第１の論理
   回路との論理積をとる第２の論理回路と、該第
   ２の論理回路の出力を反転する反転回路とを設
   け、前記反転回路の出力を転送トリガー信号と
   し該転送トリガー信号に基づいてデータ転送信
   号を発生することを特徴とするデータ転送信号
   発生回路。 (2) 前記反転回路が遅延特性を有することを特徴
   とする実用新案登録請求の範囲第１項に記載の
   データ転送信号発生回路。