JPH011050A - バイト順序変換機構をもつ計算機システム - Google Patents
バイト順序変換機構をもつ計算機システムInfo
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- JPH011050A JPH011050A JP63-39362A JP3936288A JPH011050A JP H011050 A JPH011050 A JP H011050A JP 3936288 A JP3936288 A JP 3936288A JP H011050 A JPH011050 A JP H011050A
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- 230000015654 memory Effects 0.000 claims description 48
- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 29
- 238000010586 diagram Methods 0.000 description 10
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- 238000006731 degradation reaction Methods 0.000 description 2
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- 230000006870 function Effects 0.000 description 2
- 241000951471 Citrus junos Species 0.000 description 1
- 241001655798 Taku Species 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ワードアクセス方式の異なるプロセッサが共
通のメモリをアクセスしたり、ワードアクセス方式の異
なるプロセッサと入出力制御装置との間でデータ転送す
るシステム罠係シ、特にワードアクセス方式に関してア
ーキテクチャの異なるプロセッサや入出力制御装置ｔを
共存させるのに好適な計１１．機システムに関する。
通のメモリをアクセスしたり、ワードアクセス方式の異
なるプロセッサと入出力制御装置との間でデータ転送す
るシステム罠係シ、特にワードアクセス方式に関してア
ーキテクチャの異なるプロセッサや入出力制御装置ｔを
共存させるのに好適な計１１．機システムに関する。
ある柚のマイクロプロセッサ（以下ＭＰ Ｕ−Ａと称す
）は、たとえばインテル、社発行のｒｉｈｐｘ８６マク
ロアセンプラ言語 プログラミングマニーアルＪ（１９
８１年発行）の第１５頁にみられるように、２バイトよ
り構成されるワードは「下位アドレスロケーションに下
位バイトを上位アドレスロケーションに上位バイト？設
定する」と定義されている。このワードアクセス方式は
、他のマイクロプロセッサ（以下ＭＰＵ−Ｂと称す）の
ワード定義と逆である。
）は、たとえばインテル、社発行のｒｉｈｐｘ８６マク
ロアセンプラ言語 プログラミングマニーアルＪ（１９
８１年発行）の第１５頁にみられるように、２バイトよ
り構成されるワードは「下位アドレスロケーションに下
位バイトを上位アドレスロケーションに上位バイト？設
定する」と定義されている。このワードアクセス方式は
、他のマイクロプロセッサ（以下ＭＰＵ−Ｂと称す）の
ワード定義と逆である。
弔５図は、この問題の具体例を示すもので、第５図（α
） 、 （ｂ）はいずれもメモリの（１０００）Ｌ６番
地から始まる１ワードのエリアに（０１２５）１６とい
う値を格納する方式を示している。第５図（α）はＭＰ
Ｕ−Ｂの場合であシ、アドレスロケーションの下位にワ
ード値の上位バイトが入る。第５図（ｂ）はＭＰＵ−Ａ
の場合であり、アドレスロケーションの下位にワード値
の下位バイトが入る。
） 、 （ｂ）はいずれもメモリの（１０００）Ｌ６番
地から始まる１ワードのエリアに（０１２５）１６とい
う値を格納する方式を示している。第５図（α）はＭＰ
Ｕ−Ｂの場合であシ、アドレスロケーションの下位にワ
ード値の上位バイトが入る。第５図（ｂ）はＭＰＵ−Ａ
の場合であり、アドレスロケーションの下位にワード値
の下位バイトが入る。
上記従来技術は、ワードアクセス方式の異なるマイクロ
プロセッサが共通のメモリをアクセスする場合、ワード
の上位／下位バイトを反転しなければならぬ点について
配慮がされておらず、いずれか一方のマイクロプロセッ
サのプログラムによってワードの上位／下位バイトを反
転させる必要があり、処理能力が低下する問題があった
。
プロセッサが共通のメモリをアクセスする場合、ワード
の上位／下位バイトを反転しなければならぬ点について
配慮がされておらず、いずれか一方のマイクロプロセッ
サのプログラムによってワードの上位／下位バイトを反
転させる必要があり、処理能力が低下する問題があった
。
同様の問題は、ローカルメモリ方式で動作する入出力制
御装置（あるいは■０アダプタ）についても生じている
。たとえばＭ Ｐ Ｕ −Ａ方式のプロセッサにＭＰｔ
Ｊ−Ｂ方式の■０アダプタを接続する場合に、プロセッ
サとＩＯアダプタ間で転送されるワードについてその上
位／下位バイトを反転しなければならず、同様にマイク
ロプロセッサのプログラムによって上位／下位パイ）１
反転させる必要があった。
御装置（あるいは■０アダプタ）についても生じている
。たとえばＭ Ｐ Ｕ −Ａ方式のプロセッサにＭＰｔ
Ｊ−Ｂ方式の■０アダプタを接続する場合に、プロセッ
サとＩＯアダプタ間で転送されるワードについてその上
位／下位バイトを反転しなければならず、同様にマイク
ロプロセッサのプログラムによって上位／下位パイ）１
反転させる必要があった。
本発明の目的は、ワードアクセス方式の異なる２つのプ
ロセッサが共通のメモリ全アクセスするシステムにおい
て、両プロセッサのワードアクセス方式の相異を吸収し
、性能低下を防ぐことにある０ 本発明の池の目的は、ワードアクセス方式の異なるプロ
セッサと入出力制御装置との間でデータ転送するシステ
ムにおいて、同装置のワードアクセス方式の相異″に吸
収し、性能低下？防ぐことにある。
ロセッサが共通のメモリ全アクセスするシステムにおい
て、両プロセッサのワードアクセス方式の相異を吸収し
、性能低下を防ぐことにある０ 本発明の池の目的は、ワードアクセス方式の異なるプロ
セッサと入出力制御装置との間でデータ転送するシステ
ムにおいて、同装置のワードアクセス方式の相異″に吸
収し、性能低下？防ぐことにある。
上記目的は、共通のメモリとプロセッサとの間にこのプ
ロセッサから送られる制御信号に応じて１ワードを構成
する各バイトの順序を逆転するかあるいはそのまま通過
させる手段を設けることにより達成される。
ロセッサから送られる制御信号に応じて１ワードを構成
する各バイトの順序を逆転するかあるいはそのまま通過
させる手段を設けることにより達成される。
また上記能の目的は、入出力制御装置とプロセッサとの
間にこのプロセッサから送られる制御信号に応じて１ワ
ードを構成する各バイトの順序を逆転するかあるいはそ
のまま通過させる手段を設けることにより達成される。
間にこのプロセッサから送られる制御信号に応じて１ワ
ードを構成する各バイトの順序を逆転するかあるいはそ
のまま通過させる手段を設けることにより達成される。
共通メモリとプロセッサとの間にワードを構成する各バ
イトの順序全逆転させる機構ヲ設けるので、プロセッサ
が本来もつ性能を維持しながらワードアクセス方式の異
なる２種のプロセッサを同一システム内に共存させるこ
とができる。
イトの順序全逆転させる機構ヲ設けるので、プロセッサ
が本来もつ性能を維持しながらワードアクセス方式の異
なる２種のプロセッサを同一システム内に共存させるこ
とができる。
また大田力制御装置とプロセッサとの間にワード全構成
する各バイトの順序を逆転させる機構を設けるので、プ
ロセッサが本来もつ性能を維持しながらワードト千アク
セス方式の異なる２種の入出力制御装置を同一システム
内に共存させることができる。
する各バイトの順序を逆転させる機構を設けるので、プ
ロセッサが本来もつ性能を維持しながらワードト千アク
セス方式の異なる２種の入出力制御装置を同一システム
内に共存させることができる。
以下本発明の実施例について図面音用℃・て説明する。
第１図は本発明の一実施例の構成全示すブロック図であ
る。マイクロプロセッサ（ＭＰＵ ）１は、上記ＭＰ
［Ｊ−Ａのワードアクセス方式全とるプロセッサ、ＭＰ
Ｕ ２は上記ＭＰＵ−Ｂのワードアクセス方式をとるプ
ロセッサであり、ＭＰＵ１とＭＰＵ２は共通のメモリ１
９をアクセスする。信号Ｓｏ 、 訂および邸−はＭＰ
Ｕ １の状態全示す信号である。信号Ｂ ＨＥ （Ｂｙ
ｔｅ Ｈｌｇｈ Ｅｎａｂｌｅ ）はワード中の上位バ
イトｒアクセスする時０になる信号である。８ 、９
、１０ 、２２ 、２５ 、２６はイン／（−タ、１１
はナンド回路、１２ 、１３はアンド回路である。これ
らの回路はＭＰＵ１側およびＭＰＵ２側の両者に設けら
れる。信号訂は信号鞠５とインバータ９を介し、信号訂
は信号＃ＪＩ４とイン・（−タ８全介し、信号Ωは信号
線５を介してそれぞれナンド回路１１の入力側に接続さ
れる。信号ＢＨＥは信号線６とインバータ２２全介し、
信号ＡＤｏは信号線７とインバータ１０全介してそれぞ
れアンド回路１２に接続される。ナンド回路１１の出力
とアンド回路１２の出力はアンド回路１５に入力されて
いる。１６は１６本（１６ビツト分）の双方向性バスを
駆動するトランシーバである。トラフＶ−パ１６はメモ
リやＩ１０ボートの数が増加してマイクロプロセッサ自
身のドライブ能力が不充分な時に双方向パスラインのバ
ッファドライバとして有効である。Ｍ Ｐ ＴＪ １の
信号ＡＤｏ〜ＡＤ１５はデータバス１４を介してトラン
シーバ１６に接続される。ＡＤａはデータの第１ビツト
であり、上記ＡＤｏであるｏＭＰＬ］２の信号Ｂ Ｄｏ
−Ｂ Ｄ、ｓはデータバス１５を介してトランシーバ
１６に接続される。２９ 、５０はトランシーバ１６の
出力であるデータ信号Ｄｏ ＝ Ｄ７またはＤＩＩ−Ｄ
＋ｓのいずれか一方全選択するセレクタである。５１
、５２はメモリ１９の出力であるデータ信号り。−Ｄ７
またはり、〜Ｉ）＋ｓのいずれか一方全選択するセレク
タである。
る。マイクロプロセッサ（ＭＰＵ ）１は、上記ＭＰ
［Ｊ−Ａのワードアクセス方式全とるプロセッサ、ＭＰ
Ｕ ２は上記ＭＰＵ−Ｂのワードアクセス方式をとるプ
ロセッサであり、ＭＰＵ１とＭＰＵ２は共通のメモリ１
９をアクセスする。信号Ｓｏ 、 訂および邸−はＭＰ
Ｕ １の状態全示す信号である。信号Ｂ ＨＥ （Ｂｙ
ｔｅ Ｈｌｇｈ Ｅｎａｂｌｅ ）はワード中の上位バ
イトｒアクセスする時０になる信号である。８ 、９
、１０ 、２２ 、２５ 、２６はイン／（−タ、１１
はナンド回路、１２ 、１３はアンド回路である。これ
らの回路はＭＰＵ１側およびＭＰＵ２側の両者に設けら
れる。信号訂は信号鞠５とインバータ９を介し、信号訂
は信号＃ＪＩ４とイン・（−タ８全介し、信号Ωは信号
線５を介してそれぞれナンド回路１１の入力側に接続さ
れる。信号ＢＨＥは信号線６とインバータ２２全介し、
信号ＡＤｏは信号線７とインバータ１０全介してそれぞ
れアンド回路１２に接続される。ナンド回路１１の出力
とアンド回路１２の出力はアンド回路１５に入力されて
いる。１６は１６本（１６ビツト分）の双方向性バスを
駆動するトランシーバである。トラフＶ−パ１６はメモ
リやＩ１０ボートの数が増加してマイクロプロセッサ自
身のドライブ能力が不充分な時に双方向パスラインのバ
ッファドライバとして有効である。Ｍ Ｐ ＴＪ １の
信号ＡＤｏ〜ＡＤ１５はデータバス１４を介してトラン
シーバ１６に接続される。ＡＤａはデータの第１ビツト
であり、上記ＡＤｏであるｏＭＰＬ］２の信号Ｂ Ｄｏ
−Ｂ Ｄ、ｓはデータバス１５を介してトランシーバ
１６に接続される。２９ 、５０はトランシーバ１６の
出力であるデータ信号Ｄｏ ＝ Ｄ７またはＤＩＩ−Ｄ
＋ｓのいずれか一方全選択するセレクタである。５１
、５２はメモリ１９の出力であるデータ信号り。−Ｄ７
またはり、〜Ｉ）＋ｓのいずれか一方全選択するセレク
タである。
セレクタ２９ 、５０ 、５１および５２はバイトＭｌ
ｌ序を変換する回路を構成し、メモリ１９側に設けられ
る。トランシーバ１６が入出力する信号Ｄｏ −１ｈ’
に転送するデータバス２７はセレクタ２９の入力側Ｄｑ
〜Ｄ７端子、セレクタ５０の入力側Ｄ８〜Ｄ＋ｓ端子お
よびセレクタ５１の出力側に接続される。トランシーバ
１６が入出力する信号Ｄｓ ＝ Ｉ）Ｉ ｓを転送する
データバス２８はセレクタ２９の入力側Ｄｓ ＝ Ｄ＋
ｓ ’ＪＡ子、セレクタ３０の入力側Ｄｏ ＝ Ｄｙ端
子およびセレクタ３２の出力側に接続される。メモリ１
９の入出力する信号Ｄｏ〜Ｄ７を転送する信号線５３は
セレクタ３１の入力側ＤＯ〜Ｄ７端子、セレクタ３２の
入力側Ｄ８〜Ｉ）＋ｓ端子およびセレクタ２９の出力側
に接続される。メモリ１９の入出力する信号り、〜Ｄｔ
ｓｋ転送する信号ｌＲ３４はセレクタ５１の入力側Ｄ８
〜Ｄｏｓ端子、セレクタ５２の入力側Ｄｏ −Ｄ７端子
およびセレクタ５０の出力側に接続される。アンド回路
１５の出力はセレクタ２９〜５２のセレクト端子に接続
される。アンド回路１３の出力が０のとき罠はセレクタ
２９〜５２はその入力側Ｄｏ ＝ Ｄ７端子の信号を選
択して出力し、アンド回路１５の出力が１のときにはセ
レクタ２９〜３２はその入力側Ｄ・〜Ｄ＋ｓ端子の信号
を選択して出力する。ＭＰＵ１のメモリ１９からの読み
込みを要求する信号「下は信号線２５およびインバータ
２５に介してセレクタ３１ 、５２のイネーブル端子に
接続される。Ｍ Ｐ Ｕｌのメモリ１９への書き込みを
要求する信号ＷＲは信号線２４およびインバータ２６を
介してセレクタ２９ 、５Ｃ１のイネーブル端子に接続
される。メモリ読み込みのときにはセレクタ５１ 、５
２がイネーブルとされ、メモリ書き込みのときにはセレ
クタ２９ 、５０がイネーブルとされる。
ｌ序を変換する回路を構成し、メモリ１９側に設けられ
る。トランシーバ１６が入出力する信号Ｄｏ −１ｈ’
に転送するデータバス２７はセレクタ２９の入力側Ｄｑ
〜Ｄ７端子、セレクタ５０の入力側Ｄ８〜Ｄ＋ｓ端子お
よびセレクタ５１の出力側に接続される。トランシーバ
１６が入出力する信号Ｄｓ ＝ Ｉ）Ｉ ｓを転送する
データバス２８はセレクタ２９の入力側Ｄｓ ＝ Ｄ＋
ｓ ’ＪＡ子、セレクタ３０の入力側Ｄｏ ＝ Ｄｙ端
子およびセレクタ３２の出力側に接続される。メモリ１
９の入出力する信号Ｄｏ〜Ｄ７を転送する信号線５３は
セレクタ３１の入力側ＤＯ〜Ｄ７端子、セレクタ３２の
入力側Ｄ８〜Ｉ）＋ｓ端子およびセレクタ２９の出力側
に接続される。メモリ１９の入出力する信号り、〜Ｄｔ
ｓｋ転送する信号ｌＲ３４はセレクタ５１の入力側Ｄ８
〜Ｄｏｓ端子、セレクタ５２の入力側Ｄｏ −Ｄ７端子
およびセレクタ５０の出力側に接続される。アンド回路
１５の出力はセレクタ２９〜５２のセレクト端子に接続
される。アンド回路１３の出力が０のとき罠はセレクタ
２９〜５２はその入力側Ｄｏ ＝ Ｄ７端子の信号を選
択して出力し、アンド回路１５の出力が１のときにはセ
レクタ２９〜３２はその入力側Ｄ・〜Ｄ＋ｓ端子の信号
を選択して出力する。ＭＰＵ１のメモリ１９からの読み
込みを要求する信号「下は信号線２５およびインバータ
２５に介してセレクタ３１ 、５２のイネーブル端子に
接続される。Ｍ Ｐ Ｕｌのメモリ１９への書き込みを
要求する信号ＷＲは信号線２４およびインバータ２６を
介してセレクタ２９ 、５Ｃ１のイネーブル端子に接続
される。メモリ読み込みのときにはセレクタ５１ 、５
２がイネーブルとされ、メモリ書き込みのときにはセレ
クタ２９ 、５０がイネーブルとされる。
以下本実施例の動作について説明する。ＭＰＵ１がメモ
リ１９に対してワードアクセスするときには、信号Ｂ［
（Ｅと信号ＡＤｏとがともにＯになり、アンド回路１２
の出力が１となる。ＭＰＵ１が共通データ以外を要求し
てメモリ１９をアクセスするとぎ（たとえば命令フェッ
チのときなど）には、（Ｓｏ＋５ｚｔＳ２）−（０，０
＋’）となるので、ナンド回路１１の出力は０となる。
リ１９に対してワードアクセスするときには、信号Ｂ［
（Ｅと信号ＡＤｏとがともにＯになり、アンド回路１２
の出力が１となる。ＭＰＵ１が共通データ以外を要求し
てメモリ１９をアクセスするとぎ（たとえば命令フェッ
チのときなど）には、（Ｓｏ＋５ｚｔＳ２）−（０，０
＋’）となるので、ナンド回路１１の出力は０となる。
ＭＰＵ１が命令フェッチ等の状態でなく共通データを要
求してメモ１ノ１９をアクセスするときナンド回路１１
の出力は１となる。すなわちＭＰＵ１が共通データを要
求してメモリ１９をワードアクセスするときにはアン計
°回路１３の出力は１となるので、セレクタ２９〜５２
は入力側Ｄｓ ＝ Ｄｔｓ端子の信号が選択される。従
ってメモリ読み込み時で信号ＲＤが００ときにはセレク
タ５１ 、５２がイネーブルとなシ、メモリ１９から読
み出された信号Ｄｏ ＝ Ｄｙはセレクタ５２によって
選択されてトランシーバ１６のＤｓ ＝ Ｉ）＋５端子
に人力され、メモリ１９から読み出された信号Ｄ６〜Ｄ
Ｉ５はセレクタ３１によって選択されてトランシーバ１
６のＤｏ＝Ｄ７端子に入力される。すなわちワードの上
位／下位バイトが反転してＭＰＵ１に入力される。また
メモリ書き込み時で信号ＷＲが０のときにはセレクタ２
９ 、５０がイネーブルとなり、ＭＰＵ１からトランシ
ーバ１６を介して送られた信号Ｄｏ ＝ Ｄｙはセレク
タ３０によって選択されてメモリ１９のＤｓ ”＝ Ｄ
＋ｓ端子に入力され、ＭＰＵ１からトランシーバ１６全
介して送られた信号Ｄｓ＝Ｄ＋ｓはセレクタ２９によっ
て選択されてメモリ１９のＤｏ＝Ｄ７端子に入力される
。
求してメモ１ノ１９をアクセスするときナンド回路１１
の出力は１となる。すなわちＭＰＵ１が共通データを要
求してメモリ１９をワードアクセスするときにはアン計
°回路１３の出力は１となるので、セレクタ２９〜５２
は入力側Ｄｓ ＝ Ｄｔｓ端子の信号が選択される。従
ってメモリ読み込み時で信号ＲＤが００ときにはセレク
タ５１ 、５２がイネーブルとなシ、メモリ１９から読
み出された信号Ｄｏ ＝ Ｄｙはセレクタ５２によって
選択されてトランシーバ１６のＤｓ ＝ Ｉ）＋５端子
に人力され、メモリ１９から読み出された信号Ｄ６〜Ｄ
Ｉ５はセレクタ３１によって選択されてトランシーバ１
６のＤｏ＝Ｄ７端子に入力される。すなわちワードの上
位／下位バイトが反転してＭＰＵ１に入力される。また
メモリ書き込み時で信号ＷＲが０のときにはセレクタ２
９ 、５０がイネーブルとなり、ＭＰＵ１からトランシ
ーバ１６を介して送られた信号Ｄｏ ＝ Ｄｙはセレク
タ３０によって選択されてメモリ１９のＤｓ ”＝ Ｄ
＋ｓ端子に入力され、ＭＰＵ１からトランシーバ１６全
介して送られた信号Ｄｓ＝Ｄ＋ｓはセレクタ２９によっ
て選択されてメモリ１９のＤｏ＝Ｄ７端子に入力される
。
すなわちワードの上位／下位バイトが反転してメモリ１
９に書き込まれる。ＭＰＵ＋が上記以外でメモリ１９を
アクセスするときには、アンド回路１５の出力が０とな
るので、セレクタ２９〜５２はその入力側Ｄｏ −Ｄｙ
端子の信号が選択され、よってＭＰＵ １のワードアク
セス方式に従ってＭ Ｐ Ｕｌおよびメモリ１９間のデ
ータ転送が行われる。
９に書き込まれる。ＭＰＵ＋が上記以外でメモリ１９を
アクセスするときには、アンド回路１５の出力が０とな
るので、セレクタ２９〜５２はその入力側Ｄｏ −Ｄｙ
端子の信号が選択され、よってＭＰＵ １のワードアク
セス方式に従ってＭ Ｐ Ｕｌおよびメモリ１９間のデ
ータ転送が行われる。
またＭＰＵ２がメモリ１９ヲアクセスするときには、常
にアンド回路１５の出力がないので、セレクタ２９〜３
２はその入力側Ｄｏ＝Ｄ＞端子の信号が選択され、よっ
てＭＰＵ２のワードアクセス方式に従ってＭＰＵ２およ
びメモリ１９間のデータ転送が行われる。
にアンド回路１５の出力がないので、セレクタ２９〜３
２はその入力側Ｄｏ＝Ｄ＞端子の信号が選択され、よっ
てＭＰＵ２のワードアクセス方式に従ってＭＰＵ２およ
びメモリ１９間のデータ転送が行われる。
第２図は本発明の他の実施例の構成を示すブロック図で
ある。本実施例は１ワード３２ビツト（４バイト）で構
成されるマイクロプロセッサ（７） 例である。図に示
したもの以外の構成については。
ある。本実施例は１ワード３２ビツト（４バイト）で構
成されるマイクロプロセッサ（７） 例である。図に示
したもの以外の構成については。
ＭＰＵ １の信号Ａ Ｄｏ ” Ａ Ｄ＋ｓの代シに信
号ＡＤ０〜Ａ Ｄｓ＋Ｍ Ｐ Ｕ ２ （Ｄ信号Ｂ Ｄ
ｏ 〜Ｂ Ｄ＋ｓの代りに信号Ｂ Ｄｏ ＝ Ｂ Ｄｉ
、となり、データバス１４ 、１５が５２本（３２ヒツ
ト分）の信号線で構成されること全除いて第１図に示す
構成図がそのまま適用される。
号ＡＤ０〜Ａ Ｄｓ＋Ｍ Ｐ Ｕ ２ （Ｄ信号Ｂ Ｄ
ｏ 〜Ｂ Ｄ＋ｓの代りに信号Ｂ Ｄｏ ＝ Ｂ Ｄｉ
、となり、データバス１４ 、１５が５２本（３２ヒツ
ト分）の信号線で構成されること全除いて第１図に示す
構成図がそのまま適用される。
第２図において、４０ 、４＋ 、 ４２ 、４３はそ
れぞれトランシーバ１６の出力であるデータ信号Ｄｏ〜
Ｄ７． Ｄａ〜Ｄ＋５ 、 Ｄ＋６〜Ｄ２３ 、 Ｄ２
４〜Ｄｓ＋またはデータ信号Ｄ２４〜Ｄ３１． Ｄ、６
〜Ｔｈｉ 、 Ｄｓ〜Ｄｏｓ 、 ＤＯ−Ｄ７のいずれ
か一方を選択するセレクタである。４４゜４５ 、４６
、４７はそれぞれメモリ１９の出力であるデータ信号
Ｄｏ ＝ Ｄ７ 、 Ｄｓ −Ｄｏｓ 、 ＤＩ＋〜Ｄ
２３ 、 Ｄ２４〜Ｄｓ＋ またはデータ信号Ｄ２４〜
Ｄｓ＋ 、 Ｄｎ〜Ｄ２３゜Ｄ８〜Ｄ＋ｓ 、 Ｄｏ
−Ｄ７のいずれか一方を選択するセレクタである。図で
信号線４８〜５５はそれぞれ８ビット並列転送の信号線
であるっトランシーバ１６、メモリ１９、セレクタ４０
〜４７、アンド回路１５、インバータ２５およびインバ
ータ２６間の接続は第２図に示す通シである。
れぞれトランシーバ１６の出力であるデータ信号Ｄｏ〜
Ｄ７． Ｄａ〜Ｄ＋５ 、 Ｄ＋６〜Ｄ２３ 、 Ｄ２
４〜Ｄｓ＋またはデータ信号Ｄ２４〜Ｄ３１． Ｄ、６
〜Ｔｈｉ 、 Ｄｓ〜Ｄｏｓ 、 ＤＯ−Ｄ７のいずれ
か一方を選択するセレクタである。４４゜４５ 、４６
、４７はそれぞれメモリ１９の出力であるデータ信号
Ｄｏ ＝ Ｄ７ 、 Ｄｓ −Ｄｏｓ 、 ＤＩ＋〜Ｄ
２３ 、 Ｄ２４〜Ｄｓ＋ またはデータ信号Ｄ２４〜
Ｄｓ＋ 、 Ｄｎ〜Ｄ２３゜Ｄ８〜Ｄ＋ｓ 、 Ｄｏ
−Ｄ７のいずれか一方を選択するセレクタである。図で
信号線４８〜５５はそれぞれ８ビット並列転送の信号線
であるっトランシーバ１６、メモリ１９、セレクタ４０
〜４７、アンド回路１５、インバータ２５およびインバ
ータ２６間の接続は第２図に示す通シである。
以下第２図に示す他の実施例の動作について説明する。
ＭＦ’Ｕ １が共通データ全要求してメモリ１９をワー
ドアクセスするときにはアンド回ｕ１５の出力は１とな
るので、セレクタ４０〜４７はそれぞれ２番目の入力側
端子の信号が選択される。従つてメモリ読み込み時で信
号ｒ下が０のときにはセレクタ４４〜４７がイネーブル
となり、メモリ１９から読み出された信号ＤＯ〜Ｄ７は
セレクタ４７によって選択されてトランシーバ１６のＤ
２４〜Ｄｓ＋ １Ｍ子に入力され、同信号Ｄ８〜Ｄ＋ｓ
はセレクタ４６によって選択されてトランシーバ１６の
Ｉ）＋６〜Ｄ２３ 端子に入力され、同イに号Ｄｉｄ〜
Ｄ２５はセレクタ４５によって選択されてトランシーバ
１６のＤａ＝Ｄ１ｇ端子に入力され、同信号Ｄ２４〜Ｄ
ｉ＋はセレクタ４４によって選択されてトランシーバ１
６のＤｏ ＝Ｄ７ｆ１４ 子に入力される。すなわちワ
ードの各バイト順序が逆転してＭＰＵ１に入力される。
ドアクセスするときにはアンド回ｕ１５の出力は１とな
るので、セレクタ４０〜４７はそれぞれ２番目の入力側
端子の信号が選択される。従つてメモリ読み込み時で信
号ｒ下が０のときにはセレクタ４４〜４７がイネーブル
となり、メモリ１９から読み出された信号ＤＯ〜Ｄ７は
セレクタ４７によって選択されてトランシーバ１６のＤ
２４〜Ｄｓ＋ １Ｍ子に入力され、同信号Ｄ８〜Ｄ＋ｓ
はセレクタ４６によって選択されてトランシーバ１６の
Ｉ）＋６〜Ｄ２３ 端子に入力され、同イに号Ｄｉｄ〜
Ｄ２５はセレクタ４５によって選択されてトランシーバ
１６のＤａ＝Ｄ１ｇ端子に入力され、同信号Ｄ２４〜Ｄ
ｉ＋はセレクタ４４によって選択されてトランシーバ１
６のＤｏ ＝Ｄ７ｆ１４ 子に入力される。すなわちワ
ードの各バイト順序が逆転してＭＰＵ１に入力される。
またメモリ書き込み時で信号ＷＲが０のときにはセレク
タ４０〜４３がイネーブルとなり、ＭＰＵ１からトラン
シーバ１６全介して送られた１３号Ｄｏ ＝ Ｄｙはセ
レクタ４３によって選択されてメモリ１９のＤ２４〜Ｄ
ｉ＋端子に入力され、同信号Ｄ＠〜Ｄ１５はセレクタ４
２によって選択されてメモリ１９のＤ＋６〜Ｄ２Ｍ端子
に人力され、同信号Ｄ１６〜Ｄ２５はセレクタ４１によ
って選択されてメモリ１９のＤ８〜Ｉ）＋ｓ端子に入力
され、同信号Ｄ２４〜Ｄｓ＋はセレクタ４０によって選
択されてメモリ１９のＤｏ ＝ Ｄ７端子に入力される
。すなわちワードの各バイト順序が逆転してメモリ１９
に書き込まれる。ＭＰ［］１が上記以外の条件でメモリ
１９ｆｔアクセスするときにはワードの各バイト順序は
そのままの順序でトランシーバ１６トメ％ ｌ７１９間
金通過することは容易に理解できる。
タ４０〜４３がイネーブルとなり、ＭＰＵ１からトラン
シーバ１６全介して送られた１３号Ｄｏ ＝ Ｄｙはセ
レクタ４３によって選択されてメモリ１９のＤ２４〜Ｄ
ｉ＋端子に入力され、同信号Ｄ＠〜Ｄ１５はセレクタ４
２によって選択されてメモリ１９のＤ＋６〜Ｄ２Ｍ端子
に人力され、同信号Ｄ１６〜Ｄ２５はセレクタ４１によ
って選択されてメモリ１９のＤ８〜Ｉ）＋ｓ端子に入力
され、同信号Ｄ２４〜Ｄｓ＋はセレクタ４０によって選
択されてメモリ１９のＤｏ ＝ Ｄ７端子に入力される
。すなわちワードの各バイト順序が逆転してメモリ１９
に書き込まれる。ＭＰ［］１が上記以外の条件でメモリ
１９ｆｔアクセスするときにはワードの各バイト順序は
そのままの順序でトランシーバ１６トメ％ ｌ７１９間
金通過することは容易に理解できる。
第５図は、本発明のさらに他の実施例の構成を示すブロ
ック図である。本実施例は第１図に示す構成と同じ機能
をもつ他の構成であり、セレクタ２９ 、５０ 、５１
および５２で構成されるバイト順序を変換する回ｊ！８
をＭＰＵＩ側に設けるものである。
ック図である。本実施例は第１図に示す構成と同じ機能
をもつ他の構成であり、セレクタ２９ 、５０ 、５１
および５２で構成されるバイト順序を変換する回ｊ！８
をＭＰＵＩ側に設けるものである。
同じ符号をつけられた構成要素は同じものである。
第１図においてトランシーバ１６から出るデータバス２
７ 、２８の代シに第３図ではＭＰＵ１から出るデータ
バス５５ 、５６に置き換えている。なお第５図および
第２図から、第３図の構成を１ワードが４バイトの場合
に拡張することは容易である。
７ 、２８の代シに第３図ではＭＰＵ１から出るデータ
バス５５ 、５６に置き換えている。なお第５図および
第２図から、第３図の構成を１ワードが４バイトの場合
に拡張することは容易である。
第４図は、本発明のさらに他の実施例の構成を示すブロ
ック図である。Ｉ ＯＡ Ｉ２１は、ＭＰＵ−Ａのワー
ドアクセス方式をとる■０アダプタ、ｌ０Ａ１２２はＭ
ＰＵ−Ｂのワードアクセス方式をとるＩＯアダプタであ
り、Ｉ ＯＡ １２１とＩ ＯＡ １２２は、ＭＰＵ−
Ａのワードアクセス方式をとるプロセッサＭ Ｐ Ｕ
１ｏｔによυアクセスされる。信号Ｓｓは、Ｍ Ｐ Ｕ
１ｏ１の状ａｔ示す信号である。１０９゜１１０ 、
＋１１および１１２はインバータ、１１５および１１
１１はアンド回路である。これらの回路はＭＰ［Ｊ１０
１側に設けられる。１１５および１１６はＭ Ｐ Ｕ＋
ｏ１の出力であるデータ信号Ａ Ｄｏ〜ＡＤ７またはＡ
Ｄａ〜Ａ Ｄｏｓのいずれか一方を選択するセレクタで
ある。１１７および１１８はＩＯアダプタからの出力で
あるデータ信号Ｄｏ ＝ ＤｙまたはＤ８〜Ｄ＋ｓのい
ずれか一方を選択するセレクタである。セレクタ１１５
゜１１６ 、１１７および１１８で構成されるバイト順
序を変換する回路はＭＰＵ１０１側に設けられる。ＭＰ
Ｕ１０１の工０アダプタ１２１からの読み込みｔ−１’
求する信号ＲＤは信号線１ＯＳおよびイン゛バータ１１
１を介してセレクタ１１７ 、１１８のイネーブル端子
に接続される。ＭＰＵ１ｏ１のＩＯアダプタ１２１への
書き込みを要求する信号ＷＲは信号線１０６およびイン
バータ１１２ （１−介してセレクタ１１５ 、１１６
に接続される。工０アダプタ読み込みのときにはセレク
タ１１７ 、１１８がイネーブルとされ、ＩＯアダプタ
書き込みのときにはセレクタ１４５ 、１１（Ｓがイネ
ーブルされる。
ック図である。Ｉ ＯＡ Ｉ２１は、ＭＰＵ−Ａのワー
ドアクセス方式をとる■０アダプタ、ｌ０Ａ１２２はＭ
ＰＵ−Ｂのワードアクセス方式をとるＩＯアダプタであ
り、Ｉ ＯＡ １２１とＩ ＯＡ １２２は、ＭＰＵ−
Ａのワードアクセス方式をとるプロセッサＭ Ｐ Ｕ
１ｏｔによυアクセスされる。信号Ｓｓは、Ｍ Ｐ Ｕ
１ｏ１の状ａｔ示す信号である。１０９゜１１０ 、
＋１１および１１２はインバータ、１１５および１１
１１はアンド回路である。これらの回路はＭＰ［Ｊ１０
１側に設けられる。１１５および１１６はＭ Ｐ Ｕ＋
ｏ１の出力であるデータ信号Ａ Ｄｏ〜ＡＤ７またはＡ
Ｄａ〜Ａ Ｄｏｓのいずれか一方を選択するセレクタで
ある。１１７および１１８はＩＯアダプタからの出力で
あるデータ信号Ｄｏ ＝ ＤｙまたはＤ８〜Ｄ＋ｓのい
ずれか一方を選択するセレクタである。セレクタ１１５
゜１１６ 、１１７および１１８で構成されるバイト順
序を変換する回路はＭＰＵ１０１側に設けられる。ＭＰ
Ｕ１０１の工０アダプタ１２１からの読み込みｔ−１’
求する信号ＲＤは信号線１ＯＳおよびイン゛バータ１１
１を介してセレクタ１１７ 、１１８のイネーブル端子
に接続される。ＭＰＵ１ｏ１のＩＯアダプタ１２１への
書き込みを要求する信号ＷＲは信号線１０６およびイン
バータ１１２ （１−介してセレクタ１１５ 、１１６
に接続される。工０アダプタ読み込みのときにはセレク
タ１１７ 、１１８がイネーブルとされ、ＩＯアダプタ
書き込みのときにはセレクタ１４５ 、１１（Ｓがイネ
ーブルされる。
以下本実施例の動作について説明する。ＭＰＵ１０１が
■０アダプタ１２１に対してワードアクセスするときに
は、信号ＢＨＥと信号Ａ Ｄｏがともに０となυ、アン
ド回路１１５の出力が１となる。ＭＰＵ１０１がＭＰ
Ｕ−Ａのワードアクセス方式全とるＩＯアダプタ１２１
をアクセスするとき、５３−０となるので、アンド回路
１１４の出力は０となる。Ｍｐ［ＪｌｏｌがＭＰＬＩ−
Ｂのワードアクセス方式をとるＩＯアダプタ１２２ヲア
クセスするとき、Ｓ！−１となるのでアンド回路１１４
の出力は１となる。すなわちＭＰＬ］ｔｏｔがｌ０Ａ１
２２からのデータをワードアクセスするときには、アン
ド回路１１４の出力は１となシ、ＩＯアダプタからのデ
ータ読み込み信号ＲＤ−０となるので、セレクタＮ７
、１１８がイネーブルとなり、Ｉ ＯＡ Ｉ２２から読
み出された信号データＤｏ〜Ｄ７はセレクタ１１Ｂによ
って選択され、ＭＰＵ１０１のＤ８〜Ｄ＋ｓ端子に入力
され、ｌ０Ａ１２２から読み出されたデータＤ８〜Ｄ＋
ｓはセレクタ１１７によって選択されて、Ｍ Ｐ Ｕ
１ｏ１のり。
■０アダプタ１２１に対してワードアクセスするときに
は、信号ＢＨＥと信号Ａ Ｄｏがともに０となυ、アン
ド回路１１５の出力が１となる。ＭＰＵ１０１がＭＰ
Ｕ−Ａのワードアクセス方式全とるＩＯアダプタ１２１
をアクセスするとき、５３−０となるので、アンド回路
１１４の出力は０となる。Ｍｐ［ＪｌｏｌがＭＰＬＩ−
Ｂのワードアクセス方式をとるＩＯアダプタ１２２ヲア
クセスするとき、Ｓ！−１となるのでアンド回路１１４
の出力は１となる。すなわちＭＰＬ］ｔｏｔがｌ０Ａ１
２２からのデータをワードアクセスするときには、アン
ド回路１１４の出力は１となシ、ＩＯアダプタからのデ
ータ読み込み信号ＲＤ−０となるので、セレクタＮ７
、１１８がイネーブルとなり、Ｉ ＯＡ Ｉ２２から読
み出された信号データＤｏ〜Ｄ７はセレクタ１１Ｂによ
って選択され、ＭＰＵ１０１のＤ８〜Ｄ＋ｓ端子に入力
され、ｌ０Ａ１２２から読み出されたデータＤ８〜Ｄ＋
ｓはセレクタ１１７によって選択されて、Ｍ Ｐ Ｕ
１ｏ１のり。
〜Ｄ７端子に入力される。すなわちＩ ＯＡ １２２の
データをアクセスする時には、ワードの上位／下位が反
転してＭＰＵ１０１に人力される。ライトの場合も同様
にしてＭ Ｐ Ｕ １＋Ｈからのワードデータの上位／
下位が反転してｌ０Ａ１２２へ入力される。
データをアクセスする時には、ワードの上位／下位が反
転してＭＰＵ１０１に人力される。ライトの場合も同様
にしてＭ Ｐ Ｕ １＋Ｈからのワードデータの上位／
下位が反転してｌ０Ａ１２２へ入力される。
ＭＰＵ１０１がＩ ＯＡ １２１をアクセスするときに
は、アンド回路１１４の出力が０となるので、セレクタ
１１５ 、 Ｎ６は入力側のワードデータがそのまま出
力側に伝達される。セレクタ１１７ 、１１８につ（・
ても同様に入力側のワードデータがそのままＭＰ Ｕ
１０１側に出力される。よってＭ Ｐ Ｕｌｏｌはｌ０
Ａ１２１のワードアクセス方式に従って、ＭＰＵ１０１
およびＩ ＯＡ １２１間のデータ転送が行われる。
は、アンド回路１１４の出力が０となるので、セレクタ
１１５ 、 Ｎ６は入力側のワードデータがそのまま出
力側に伝達される。セレクタ１１７ 、１１８につ（・
ても同様に入力側のワードデータがそのままＭＰ Ｕ
１０１側に出力される。よってＭ Ｐ Ｕｌｏｌはｌ０
Ａ１２１のワードアクセス方式に従って、ＭＰＵ１０１
およびＩ ＯＡ １２１間のデータ転送が行われる。
なお第４図および第２図から、第４図の構成を１バイト
が４バイトの場合に拡張することは容易である。
が４バイトの場合に拡張することは容易である。
なお上記実施例において、セレクタで構成されるバイト
順序変換回路とそれが付属する親装置とを次のような１
つの装置としてまとめることができる。
順序変換回路とそれが付属する親装置とを次のような１
つの装置としてまとめることができる。
（１） 第１図に示すセレクタ２９〜５２をメモＩＪ
１９と合わせて記憶装置としてまとめてもよい。
１９と合わせて記憶装置としてまとめてもよい。
（２） 第３図に示すセレクタ２９〜５２は演算処理
装置であるＭＰ［Ｊｌに付属しているが、ＭＰＵ １と
合わせてプロセッサとしてまとめてもよい。
装置であるＭＰ［Ｊｌに付属しているが、ＭＰＵ １と
合わせてプロセッサとしてまとめてもよい。
（３） 第４図に示すセレクタ１１５〜１１８は演算
処理装置であるＭＰ［Ｊ １に付属しているが、ＭＰＵ
１０１と合わせてプロセッサとしてまとめてもよい。
処理装置であるＭＰ［Ｊ １に付属しているが、ＭＰＵ
１０１と合わせてプロセッサとしてまとめてもよい。
本発明によれば、ワードアクセス方式の異るプロセッサ
が共通のメモリをアクセスするシステムにおいて、いず
れか一方のプロセッサのプログラムによってワードを構
成する各バイトの順序を逆転させるという処理が不要に
なり、システムの性能向上をはかることができる。
が共通のメモリをアクセスするシステムにおいて、いず
れか一方のプロセッサのプログラムによってワードを構
成する各バイトの順序を逆転させるという処理が不要に
なり、システムの性能向上をはかることができる。
またワードアクセス方式の異る入出力制御装置が１つの
プロセッサに接続されるシステムにおいて、プロセッサ
のプログラムによってワードデータする各バイトの順序
を逆転させるといつ処理が不要になり、システムの性能
向上をはかることができる。
プロセッサに接続されるシステムにおいて、プロセッサ
のプログラムによってワードデータする各バイトの順序
を逆転させるといつ処理が不要になり、システムの性能
向上をはかることができる。
【図面の簡単な説明】
第１図はプロセッサと共通メモリとの間に変換回路を置
く本発明の一実施例を示すブロック図、第２図は第１図
に示す構成の他の実施例を示すブロック図、第３図は第
１図に示す構成の他の実施例全示すブロック図、第４図
はプロセッサと入出力制御装置との間に変換回路を置く
本発明の他の実施例を示すブロック図、第５図はワード
アクセス方式の異なるプロセッサのメモリアクセス方法
を説明する図である。 １・・・マイクロプロセラｔ（ＭＰＵ−Ａ）、２・・・
マイクロプロセッサ（ＭＰＵ−Ｂ）、１９・・・メモリ
、 ２９〜５２・・・セレクタ、 ４０〜４７・・・セレクタ、 １０１・・・マイクロプロセンサ、 １１５〜１１８・・・セレクタ、 １２１ 、１２２−Ｉ ０７ タプタ。 、Ｉ 晃ｌカ 晃２目 尾４０ ｔｏｌ 拓５０ （α） （ｂ）
く本発明の一実施例を示すブロック図、第２図は第１図
に示す構成の他の実施例を示すブロック図、第３図は第
１図に示す構成の他の実施例全示すブロック図、第４図
はプロセッサと入出力制御装置との間に変換回路を置く
本発明の他の実施例を示すブロック図、第５図はワード
アクセス方式の異なるプロセッサのメモリアクセス方法
を説明する図である。 １・・・マイクロプロセラｔ（ＭＰＵ−Ａ）、２・・・
マイクロプロセッサ（ＭＰＵ−Ｂ）、１９・・・メモリ
、 ２９〜５２・・・セレクタ、 ４０〜４７・・・セレクタ、 １０１・・・マイクロプロセンサ、 １１５〜１１８・・・セレクタ、 １２１ 、１２２−Ｉ ０７ タプタ。 、Ｉ 晃ｌカ 晃２目 尾４０ ｔｏｌ 拓５０ （α） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、情報を記憶する記憶装置と、前記記憶装置に対して
複数バイトから構成される１ワードを単位として前記情
報を読み書きするプロセッサとを有する計算機システム
であって、前記記憶装置と前記プロセッサとの間に前記
プロセッサから送られる制御信号に応じて前記１ワード
を構成する各バイトの順序を逆転するかあるいはそのま
まで転送する変換手段を設けたことを特徴とする計算機
システム。 ２、前記１ワードは２バイトの情報から構成されること
を特徴とする特許請求の範囲第１項記載の計算機システ
ム。 ３、前記４ワードは４バイトの情報から構成されること
を特徴とする特許請求の範囲第１項記載の計算機システ
ム。 ４、前記変換手段と前記記憶装置との間に前記情報を表
現する信号をドライブして転送するトランシーバを介入
させることを特徴とする特許請求の範囲第１項記載の計
算機システム。 ５、情報を記憶するメモリと、前記メモリと前記メモリ
に対して複数バイトから構成される１ワードを単位とし
て前記情報を読み書きするプロセッサとの間に設けられ
、前記プロセッサから送られる制御信号に応じて前記１
ワードを構成する各バイトの順序を逆転するかあるいは
そのままで転送する変換手段とを有することを特徴とす
る記憶装置。 ６、前記１ワードは２バイトの情報から構成されること
を特徴とする特許請求の範囲第５項記載の記憶装置。 ７、前記１ワードは４バイトの情報から構成されること
を特徴とする特許請求の範囲第５項記載の記憶装置。 ８、情報を記憶する記憶装置と接続され前記記憶装置に
対して複数バイトから構成される４ワードを単位として
前記情報を読み書きする処理装置と、前記処理装置と前
記記憶装置との間に設けられ、前記処理装置から送られ
る制御信号に応じて前記１ワードを構成する各バイトの
順序を逆転するかあるいはそのままで転送する変換手段
とを有することを特徴とするプロセッサ。 ９、前記１ワードは２バイトの情報から構成されること
を特徴とする特許請求の範囲第８項記載のプロセッサ。 １０、前記１ワードは４バイトの情報から構成されるこ
とを特徴とする特許請求の範囲第８項記載のプロセッサ
。 １１、入出力装置を制御する入出力制御装置と、前記入
出力制御装置に対して複数バイトから構成される１ワー
ドを単位として情報を読み書きするプロセッサとを有す
る計算機システムであって、前記入出力制御装置と前記
プロセッサとの間に前記プロセッサから送られる制御信
号に応じて前記１ワードを構成する各バイトの順序を逆
転するかあるいはそのままで転送する変換手段を設けた
ことを特徴とする計算機システム。 １２、前記１ワードは２バイトの情報から構成されるこ
とを特徴とする特許請求の範囲第１１項記載の計算機シ
ステム。 １３、前記１ワードは４バイトの情報から構成されるこ
とを特徴とする特許請求の範囲第１１項記載の計算機シ
ステム。 １４、入出力装置を制御する入出力制御装置と接続され
前記入出力制御装置に対して複数バイトから構成される
１ワードを単位として情報を読み書きする処理装置と、
前記処理装置と前記入出力制御装置との間に設けられ、
前記処理装置から送られる制御信号に応じて前記１ワー
ドを構成する各バイトの順序を逆転するかあるいはその
ままで転送する変換手段とを有することを特徴とするプ
ロセッサ。 １５、前記１ワードは２バイトの情報から構成されるこ
とを特徴とする特許請求の範囲第１４項記載のプロセッ
サ。 １６、前記１ワードは４バイトの情報から構成されるこ
とを特徴とする特許請求の範囲第１４項記載のプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3936288A JPS641050A (en) | 1987-03-18 | 1988-02-24 | Computer system provided with byte order conversion mechanism |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6101187 | 1987-03-18 | ||
| JP62-61011 | 1987-03-18 | ||
| JP3936288A JPS641050A (en) | 1987-03-18 | 1988-02-24 | Computer system provided with byte order conversion mechanism |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH011050A true JPH011050A (ja) | 1989-01-05 |
| JPS641050A JPS641050A (en) | 1989-01-05 |
Family
ID=26378725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3936288A Pending JPS641050A (en) | 1987-03-18 | 1988-02-24 | Computer system provided with byte order conversion mechanism |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS641050A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02255930A (ja) * | 1989-01-24 | 1990-10-16 | Mitsubishi Electric Corp | データ処理システム |
| JPH087738B2 (ja) * | 1989-11-17 | 1996-01-29 | 株式会社日立製作所 | エンディアン変換方式 |
| US5446865A (en) * | 1990-03-13 | 1995-08-29 | At&T Corp. | Processor adapted for sharing memory with more than one type of processor |
| JPH0414159A (ja) * | 1990-05-07 | 1992-01-20 | Fujitsu Ltd | データバス切替回路 |
| JPH06103227A (ja) * | 1992-09-22 | 1994-04-15 | Agency Of Ind Science & Technol | メモリアクセス装置 |
| JP2732768B2 (ja) * | 1993-01-18 | 1998-03-30 | 株式会社富士通ソーシアルサイエンスラボラトリ | データ処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60129868A (ja) * | 1983-12-19 | 1985-07-11 | Ricoh Co Ltd | メモリ・システム |
| JPS61235969A (ja) * | 1985-04-11 | 1986-10-21 | Ricoh Co Ltd | メモリ装置 |
-
1988
- 1988-02-24 JP JP3936288A patent/JPS641050A/ja active Pending
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