JP7634603B2 - リフローされた金属間誘電体層を有するパワー半導体デバイス - Google Patents

リフローされた金属間誘電体層を有するパワー半導体デバイス Download PDF

Info

Publication number
JP7634603B2
JP7634603B2 JP2023108125A JP2023108125A JP7634603B2 JP 7634603 B2 JP7634603 B2 JP 7634603B2 JP 2023108125 A JP2023108125 A JP 2023108125A JP 2023108125 A JP2023108125 A JP 2023108125A JP 7634603 B2 JP7634603 B2 JP 7634603B2
Authority
JP
Japan
Prior art keywords
pattern
reflowed
dielectric material
gate
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023108125A
Other languages
English (en)
Other versions
JP2023115346A (ja
Inventor
ブラント、エドワード アール． ヴァン
ジェイ． リヒテンヴァルナ―、ダニエル
サブリ、シャディ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Wolfspeed Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wolfspeed Inc filed Critical Wolfspeed Inc
Publication of JP2023115346A publication Critical patent/JP2023115346A/ja
Application granted granted Critical
Publication of JP7634603B2 publication Critical patent/JP7634603B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/232—Emitter electrodes for IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本出願は２０１９年５月１６日に出願の米国特許出願シリアル番号１６／４１３，９２１に基づく優先権を主張する。この出願の内容全体はその全体が記載されたかのように引用によって本願明細書に組み入れられたものとする。
本発明は半導体デバイスに関し、特に、パワー半導体デバイスに関する。
パワー半導体デバイスは、大電流を通し高電圧をサポートするために用いられる。例えば、パワー金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）、絶縁ゲートバイポーラトランジスタ（「ＩＧＢＴ」）、及び、他の様々のデバイスを含む技術において、多種多様なパワー半導体デバイスが知られている。これらのパワー半導体デバイスは、通常、炭化ケイ素又は窒化ガリウム系材料のようなワイド・バンドギャップ半導体材料から作製される（本願明細書において、「ワイド・バンドギャップ半導体」という用語は、少なくとも１．４ｅＶのバンドギャップを有するあらゆる半導体を含む）。パワー半導体デバイスは、高電圧及び／又は大電流を、（順方向又は逆方向の阻止状態において）ブロックする、又は、（順方向の導通状態において）通すように設計される。例えば、パワー半導体デバイスは、阻止状態において、数百又は数千ボルトの電位にも耐えるように設計され得る。
パワー半導体デバイスは横型又は縦型の構造を有し得る。横型構造を有するデバイスにおいて、デバイスの端子（例えば、パワーＭＯＳＦＥＴのドレイン、ゲート、及び、ソース端子）は、半導体層構造の同じ主要面（すなわち、上側表面又は下面）上にある。これに対して、縦型の構造を有するデバイスでは、半導体層構造の各主要面上に少なくとも１つの端子が設けられている（例えば、縦型ＭＯＳＦＥＴにおいて、ソース及びゲートは半導体層構造の上側表面にあり得、ドレインは半導体層構造の底面にあり得る）。縦型の構造は、高電流密度に耐えることができ高電圧をブロックすることができる厚い半導体ドリフト層を可能にするので、典型的には、非常に大きい電力を扱う用途に用いられる。本願明細書において、「半導体層構造」という用語は、半導体基板及び／又は半導体エピタキシャル層のような１つ又は複数の半導体層を含む構造を意味する。
従来の炭化ケイ素縦型パワーＭＯＳＦＥＴは、例えば、炭化ケイ素ウェーハのような、炭化ケイ素基板上に形成されるエピタキシャル層構造を含む。（１つ又は複数の別々の層を含むことができる）エピタキシャル層構造は、パワー半導体デバイスのドリフト領域として機能する。ＭＯＳＦＥＴは、その中に１つ又は複数の半導体デバイスが形成されるドリフト領域の上に、及び／又は、の内に形成されるアクティブ領域と、アクティブ領域を囲むことができる終端領域とを有し得る。アクティブ領域は、逆バイアス方向の電圧をブロックし順バイアス方向の電流を提供するための主接合として機能する。パワーＭＯＳＦＥＴは典型的にはユニット・セル構造を備えている。ユニット・セル構造とは、アクティブ領域が、単一のパワーＭＯＳＦＥＴとして機能するように電気的に並列に接続されている多数の個別の「ユニット・セル」ＭＯＳＦＥＴを含むことを意味する。大電力の用途においては、そのようなデバイスは数千又は数万ものユニット・セルを含む場合がある。
本発明の実施例によれば、ワイド・バンドギャップ半導体層構造と、ワイド・バンドギャップ半導体層構造の上側表面上のゲート電極構造と、リフロー可能でない誘電体物質パターン及びリフローされた誘電体物質パターンを含む、ゲート電極構造上の金属間誘電体パターンと、金属間誘電体パターン上のソース・メタライゼーション構造とを含む半導体デバイスが提供される。ゲート電極構造はワイド・バンドギャップ半導体層構造及び金属間誘電体パターンの間にあり、金属間誘電体パターンはゲート電極構造とソース・メタライゼーション構造との間にある。
幾つかの実施例においては、リフロー可能でない誘電体物質パターンは、ゲート電極構造とリフローされた誘電体物質パターンとの間にある。
幾つかの実施例においては、リフロー可能でない誘電体物質パターンの最小厚さは、半導体デバイスの通常動作中、金属間誘電体パターンの破壊を回避するには十分であるように選択され得る。
幾つかの実施例においては、リフロー可能でない誘電体物質パターンの上側の角（ｃｏｒｎｅｒ）の厚さは、半導体デバイスの通常動作中、金属間誘電体パターンの破壊を回避するには十分であるように選択され得る。
幾つかの実施例においては、ゲート電極構造は、複数のゲート絶縁フィンガーのそれぞれによってワイド・バンドギャップ半導体層構造から離される複数のゲート・フィンガーを含むことができ、リフロー可能でない誘電体物質パターンは、ゲート・フィンガーそれぞれの上側表面及び側面をコンフォーマルに囲む複数のリフロー可能でない誘電体フィンガーを含むことができる。
幾つかの実施例においては、リフローされた誘電体物質パターンは、丸みのある横断面を有することができる。
幾つかの実施例においては、金属間誘電体パターンの最小厚さに対するゲート電極構造のゲート・フィンガーの上面の中心より上方の金属間誘電体パターンの厚さの比率は４：１未満であり得る。
幾つかの実施例においては、リフローされた誘電体物質パターンのうち、リフロー可能でない誘電体物質パターンの上側の角に隣接する部分は、リフローされた誘電体物質パターンの最小厚さを有する部分であり得る。
幾つかの実施例においては、リフローされた誘電体物質パターンは、ほうりんけい酸ガラス（「ＢＰＳＧ」：ｂｏｒｏ－ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）パターンを含み得る。
幾つかの実施例においては、半導体デバイスはＭＯＳＦＥＴであり得、ワイド・バンドギャップ半導体層構造内に複数のソース領域が設けられ、ソース・メタライゼーション・パターンがソース領域に電気的接続されており、デバイスは、ワイド・バンドギャップ半導体層構造上のソース・メタライゼーション構造の反対側にドレイン・コンタクトを更に含む。
幾つかの実施例においては、ソース・メタライゼーション構造は、拡散バリア層、及び、拡散バリア層上の金属のソース・コンタクト層であり得る。
幾つかの実施例においては、半導体デバイスは、絶縁ゲート・バイポーラ・ジャンクション・トランジスタであり得る。
幾つかの実施例においては、リフローされた誘電体物質パターンがゲート電極構造とリフロー可能でない誘電体物質パターンとの間にあり得る。
本発明の更なる実施例によれば、ワイド・バンドギャップ半導体層構造と、ワイド・バンドギャップ半導体層構造の上側表面上のゲート電極構造と、リフローされた誘電体物質パターンを含む、ゲート電極構造上の金属間誘電体パターンと、金属間誘電体パターン上のソース・メタライゼーション構造とを含む半導体デバイスが提供される。リフローされた誘電体物質パターンの下側部分は実質的に垂直な側壁を有する。
幾つかの実施例においては、リフローされた誘電体物質パターンの上側部分は、丸みのある横断面を有することができる。
幾つかの実施例においては、ゲート電極構造は、複数のゲート絶縁フィンガーのそれぞれによってワイド・バンドギャップ半導体層構造から離される複数のゲート・フィンガーを含むことができる。
幾つかの実施例においては、ゲート絶縁フィンガーは、ワイド・バンドギャップ半導体層構造の上側表面に対して垂直な方向に第１の厚さを有し、リフローされた誘電体物質パターンの下側部分は第１の厚さ以上である第２の厚さを有することができる。
幾つかの実施例においては、リフローされた誘電体物質パターンの下側部分の厚さは、少なくとも０．１ミクロンであり得る。
幾つかの実施例においては、ゲート電極構造はワイド・バンドギャップ半導体層構造と金属間誘電体パターンとの間にあり得、金属間誘電体パターンはゲート電極構造とソース・メタライゼーション構造との間にあり得る。
幾つかの実施例においては、リフローされた誘電体物質パターンは、ほうりんけい酸ガラス（「ＢＰＳＧ」）パターンを含み得る。
幾つかの実施例においては、金属間誘電体パターンの最小厚さに対するゲート電極構造のゲート・フィンガーの上面の中心より上の金属間誘電体パターンの厚さの比率は、少なくとも１：１で、且つ、４：１未満であり得る。
本発明の更なる実施例によれば、半導体デバイスを製作する方法が提供される、この方法においては、ワイド・バンドギャップ半導体層構造が形成される。ワイド・バンドギャップ半導体層構造の上側表面上に、伝導性パターンが形成される。伝導性パターンの上に、リフロー可能でない誘電体物質パターンが形成される。伝導性パターンの上に、リフロー可能な誘電体物質を含むリフロー可能な誘電体物質層が形成される。リフロー可能な誘電体物質がリフローされる。ソース・メタライゼーション構造が金属間誘電体パターンの上に形成される。金属間誘電体パターンは、リフロー可能でない誘電体物質パターン、及びリフロー可能な誘電体物質の少なくとも一部を含むリフローされた誘電体物質パターンを含む。
幾つかの実施例においては、リフロー可能でない誘電体物質パターンは、伝導性パターンとリフローされた誘電体物質パターンとの間にあり得る。
幾つかの実施例においては、リフローされた誘電体物質パターンは、伝導性パターンとリフロー可能でない誘電体物質パターンとの間にあり得る。
幾つかの実施例においては、方法は、リフロー可能な誘電体物質を含むリフロー可能な誘電体物質層をリフローして、リフローされた誘電体物質層を形成することと、それからリフローされた誘電体物質層をエッチングして、リフローされた誘電体物質パターンを形成することとを更に含むことができる。
幾つかの実施例においては、方法は、リフロー可能な誘電体物質を含むリフロー可能な誘電体物質層をエッチングして、リフロー可能な誘電体物質パターンを形成することと、それからリフロー可能な誘電体物質パターンをリフローして、リフローされた誘電体物質パターンを形成することとを更に含むことができる。
幾つかの実施例においては、伝導性パターンは複数のゲート・フィンガーを含むことができる。
幾つかの実施例においては、リフロー可能でない誘電体物質パターンを形成することは、リフロー可能でない誘電体フィンガーを、それぞれのゲート・フィンガーの各々の上にコンフォーマルに形成することを含むことができる。
幾つかの実施例においては、リフローされた誘電体物質パターンは、ほうりんけい酸ガラス・パターンであり得る。
幾つかの実施例においては、リフロー可能でない誘電体物質パターンはゲート・フィンガーの側壁上に形成され得る。
幾つかの実施例においては、リフローされた誘電体物質パターンはゲート・フィンガーの側壁に直接接触することができる。
幾つかの実施例においては、伝導性パターンは半導体パターンを含むことができ、リフロー可能でない誘電体物質パターンを伝導性パターンの上に形成することは、半導体パターンの露出された表面を酸化することを含むことができる。
幾つかの実施例においては、半導体パターンは複数のポリシリコンのゲート・フィンガーを含むことができ、ワイド・バンドギャップ半導体層構造が炭化ケイ素半導体層構造を含み得る。
幾つかの実施例においては、方法は、ゲート・フィンガーのうちの隣り合うものの間に定められるギャップに、それぞれの犠牲となる構造（ｓａｃｒｉｆｉｃｉａｌ ｓｔｒｕｃｔｕｒｅ）を形成することを更に含むことができる。そして、犠牲となる構造は、リフロー可能な誘電体物質をリフローしている間にリフロー可能な誘電体物質の横方向の拡がりを制限するように配置される。
幾つかの実施例においては、リフロー可能でない誘電体物質パターンの最小厚さは、半導体デバイスの通常動作中、金属間誘電体パターンの破壊を回避するには十分であるように選択され得る。
幾つかの実施例においては、リフロー可能でない誘電体物質パターンの上側の角の厚さは、半導体デバイスの通常動作中、金属間誘電体パターンの破壊を回避するには十分であるように選択され得る。
幾つかの実施例においては、リフローされた誘電体物質パターンは、丸みのある横断面を有することができる。
幾つかの実施例においては、金属間誘電体パターンの最小厚さに対する伝導性パターンのゲート・フィンガーの上面の中心より上の金属間誘電体パターンの厚さの比率は４：１未満であり得る。
本発明の更に他の実施例によれば、半導体デバイスを製作する方法が提供される。この方法においては、ワイド・バンドギャップ半導体層構造が形成され、それから、間隔を置いて配置された複数のゲート・フィンガーがワイド・バンドギャップ半導体層構造の上側表面上に形成される。リフロー可能な誘電体物質を含むリフロー可能な誘電体物質層がゲート・フィンガー上に形成される。ゲート・フィンガー同士の間のギャップにおいて、ワイド・バンドギャップ半導体層構造上に犠牲となる構造が形成される。リフロー可能な誘電体物質はリフローされる。ソース・メタライゼーション・パターンは金属間誘電体パターンの上に形成される。金属間誘電体パターンは、リフロー可能な誘電体物質の少なくとも一部を含むリフローされた誘電体物質パターンを含む。
幾つかの実施例においては、リフロー可能な誘電体物質層をゲート・フィンガー上に形成することは、リフロー可能な誘電体物質層を、それぞれのゲート・フィンガーの各々の上にコンフォーマルに形成することを含むことができる。
幾つかの実施例においては、リフローされた誘電体物質パターンは、ほうりんけい酸ガラス・パターンであり得る。
幾つかの実施例においては、ゲート・フィンガーは、ポリシリコンのゲート・フィンガーを含むことができ、ワイド・バンドギャップ半導体層構造が炭化ケイ素半導体層構造を含むことができる。
幾つかの実施例においては、犠牲となる構造は、リフロー可能な誘電体物質をリフローしている間にリフロー可能な誘電体物質の横方向の拡がりを制限するように配置され得る。
幾つかの実施例においては、方法は、犠牲となる構造を取り除くことを更に含むことができる。
幾つかの実施例においては、リフローされた誘電体物質パターンの下側部分が実質的に垂直な側壁を有することができ、リフローされた誘電体物質パターンの上側部分が丸みのある横断面を有することができる。
本発明の更なる実施例によれば、ワイド・バンドギャップ半導体層構造と、ワイド・バンドギャップ半導体層構造の上側表面上のゲート電極構造と、ゲート電極構造上の金属間誘電体パターンであって、金属間誘電体パターンは少なくとも第１の酸化シリコン・パターン及び第２の酸化シリコン・パターンを含み、第２の酸化シリコン・パターンは第１の酸化シリコン・パターンと異なる材質を含む、金属間誘電体パターンと、金属間誘電体パターン上のソース・メタライゼーション構造とを含む半導体デバイスが提供される。ゲート電極構造はワイド・バンドギャップ半導体層構造及び金属間誘電体パターンの間にあり、金属間誘電体パターンはゲート電極構造とソース・メタライゼーション構造との間にあり、金属間誘電体パターンの最小厚さに対する金属間誘電体パターンの最大厚さの比率が４：１未満である。
幾つかの実施例においては、第１の酸化シリコン・パターンがリフロー可能でない材料パターンを含むことができ、第２の酸化シリコン・パターンがリフローされた材料パターンを含むことができる。
幾つかの実施例においては、金属間誘電体パターンの最小厚さはゲート電極構造の上側の角に隣接していてもよい。
幾つかの実施例においては、金属間誘電体パターンの最大厚さがゲート電極構造のゲート・フィンガーの上面の中心の上にあり得る。
幾つかの実施例においては、金属間誘電体パターンの最小厚さに対する金属間誘電体パターンの最大厚さの比率は１：１超であり得る。
幾つかの実施例においては、金属間誘電体パターンの最小厚さに対するゲート電極構造のゲート・フィンガーの上面の中心より上の金属間誘電体パターンの厚さの比率は１：１超であり得る。
幾つかの実施例においては、金属間誘電体パターンの最小厚さがゲート電極構造の上側の角に隣接していてもよい。
パワーＭＯＳＦＥＴの幾つかのユニット・セルのための上側ソース・メタライゼーション構造の概略横断面図である。 図１のＭＯＳＦＥＴにおけるゲート・フィンガーのうちの１つ及び周囲の構造の拡大横断面図である。 リフロー可能な金属間誘電体パターンを使用して形成されたパワーＭＯＳＦＥＴの幾つかのユニット・セルのための上側ソース・メタライゼーション構造の概略横断面図である。 本発明の実施例に従う複数のパワーＭＯＳＦＥＴを含む半導体のウェーハの概略平面図である。 図４の半導体のウェーハに含まれるパワーＭＯＳＦＥＴの１つの概略平面図である。 上側ソース・メタライゼーション構造、ゲート・ボンド・パッド、及び、金属間誘電体パターンを省略した、図５ＡのパワーＭＯＳＦＥＴの概略平面図である。 図５Ａのライン５Ｃ－５Ｃに沿う概略断面図である。 図５Ｃのライン５Ｄ－５Ｄに沿う概略断面図である。 ソース・メタライゼーション構造を省略した図５Ｃに示されるユニット・セルのうちの１つの拡大図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンを形成する方法を例示する概略断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンを形成する方法を例示する概略断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンを形成する方法を例示する概略断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンを形成する方法を例示する概略断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンを形成する方法を例示する概略断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンを形成する他の方法を例示する断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンを形成する他の方法を例示する断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンの代わりに使われ得る金属間誘電体パターンを形成する方法を例示する断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンの代わりに使われ得る金属間誘電体パターンを形成する方法を例示する断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンの代わりに使われ得る金属間誘電体パターンを形成する方法を例示する断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンの代わりに使われ得る金属間誘電体パターンを形成する方法を例示する断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンの代わりに使われ得る金属間誘電体パターンを形成する方法を例示する断面図である。 図５Ａから５ＥまでのＭＯＳＦＥＴの金属間誘電体パターンの代わりに使われ得る金属間誘電体パターンを形成する方法を例示する断面図である。 本発明の更なる実施例に従ってＭＯＳＦＥＴを形成する方法を例示する概略断面図である。 本発明の更なる実施例に従ってＭＯＳＦＥＴを形成する方法を例示する概略断面図である。 本発明の更なる実施例に従ってＭＯＳＦＥＴを形成する方法を例示する概略断面図である。 本発明の更なる実施例に従ってＭＯＳＦＥＴを形成する方法を例示する概略断面図である。 ソース・メタライゼーションを省略した本発明の更なる実施例によるパワーＭＯＳＦＥＴの１つのユニット・セルの横断面図である。 本発明の実施例に従うｎチャネルＩＧＢＴの簡略回路図である。 図１１ＡのＩＧＢＴの一対のユニット・セルの概略断面図である。 本発明の実施例に従ってパワーＭＯＳＦＥＴを形成する方法のフローチャートである。 本発明の更なる実施例に従ってパワーＭＯＳＦＥＴを形成する方法のフローチャートである。
パワーＭＯＳＦＥＴ又はパワーＩＧＢＴのようなパワー半導体デバイスは、デバイスの端子を外部構造に接続するために用いる上側メタライゼーション構造を含む。例えば、縦型パワーＭＯＳＦＥＴは、半導体層構造と、デバイスのソース端子として機能する上側ソース・メタライゼーション構造と、デバイスのゲート端子として機能する上側ゲート・メタライゼーション構造と、デバイスの底面上に形成され、ＭＯＳＦＥＴのためのドレイン端子として機能する「裏側」ドレイン・メタライゼーション構造とを含む。図１は、従来のパワーＭＯＳＦＥＴ１０の幾つかのユニット・セルの上側部分の概略横断面図である。
図１に示されるように、従来のパワーＭＯＳＦＥＴ１０は、半導体層構造２０（半導体層構造２０の上側部分だけが図１に示される）と、ゲート電極構造３０と、金属間誘電体パターン５０と、半導体層構造２０及びゲート電極構造３０の上側表面上に形成される上側ソース・メタライゼーション構造６０とを含む。半導体層構造２０は、例えば、炭化ケイ素半導体基板（図示せず）を含むことができる。炭化ケイ素半導体基板は、その上にエピタキシャルに成長した炭化ケイ素ドリフト領域２４を有する。ドリフト領域２４の逆導電型を有するウェル領域２６は、ドリフト領域２４の上側表面内に形成される。ソース領域２８はウェル領域２６の中に形成される。図１には示されていないが、半導体層構造２０の底面上にドレイン・コンタクトが形成される。
ゲート電極構造３０は、半導体層構造２０の上側表面上に形成された複数のゲート・フィンガー３４を含む。各ゲート・フィンガー３４は棒形の半導体又は金属のパターンを有し、ゲート・フィンガー３４は互いに平行に延びているようにできる。ゲート・フィンガー３４を半導体層構造２０から絶縁するために、ゲート電極構造３０は、それぞれのゲート・フィンガー３４と半導体層構造２０の上側表面との間に形成された複数のゲート絶縁フィンガー３２を更に含む。ゲート絶縁フィンガー３２は、酸化シリコンのストライプを含み得る。金属間誘電体パターン５０は、複数の誘電体フィンガー５２を含み、ゲート絶縁フィンガー３２及びゲート・フィンガー３４の形成の後、半導体層構造２０の上側表面上に形成される。各誘電体フィンガー５２は、ゲート絶縁フィンガー３２のうちのそれぞれ１つ及びゲート・フィンガー３４のうちのそれぞれ１つの、側壁及び上側表面を覆うことができる。隣り合う誘電体フィンガー５２の間にギャップ４０が設けられ、半導体層構造２０の上側表面のソース領域２８を露出させる。隣り合う誘電体フィンガー５２間のピッチは小さくすることができ、それ故、ギャップ４０は対応する（例えば、１～５ミクロンのような）狭い幅を有する。
上側ソース・メタライゼーション構造６０は、導電性拡散バリア層６２及び金属のソース・コンタクト層６４を含む。拡散バリア層６２は、半導体層構造２０の上側表面において、金属間誘電体パターン５０、並びに、露出したウェル領域２６及びソース領域２８の上にコンフォーマルに形成され得る。拡散バリア層６２は、（例えば、湿式のエッチング液のような）物質が金属間誘電体パターン５０内に拡散することを防止し得る適度に良好な導体であるように設計され得る。ソース・コンタクト層６４は高伝導金属層を含み得る。ギャップ４０の一部又は全部の上方のソース・コンタクト層６４の上側表面に「鍵穴」と呼ばれる凹部６６が存在し得る。
ＭＯＳＦＥＴ１０の製造の間に湿式のエッチング液のような化学物質がソース・コンタクト層６４に適用され得る。特にソース・コンタクト層６４の上側表面が深い鍵穴６６を含む場合、湿式のエッチング液を完全に洗い落すことは困難な場合がある。潜在的には、如何なる残留する湿式のエッチング液（又は他の腐食性物質）も、ソース金属の結晶粒界に沿って上側ソース・メタライゼーション構造６０の中に深く拡散する可能性がある。通常、導電拡散バリア層６２は、ソース・コンタクト層６４の底に到達した化学物質が更に拡散することを防止するが、拡散バリア層の金属は狭いギャップ４０を必ずしも完全には満たすことができないので、拡散バリア層６２には、特に、ギャップ４０内には、小さい隙間が存在し得る。拡散バリア層６２に隙間が存在する場合、化学物質は隙間を通過し、それから金属間誘電体パターン５０を侵すことができる。金属間誘電体パターン５０が継ぎ目又は他の通路を含む場合、化学物質は継ぎ目に沿って進行することができ、且つ／又は、拡大することができ、上側ソース・メタライゼーション構造６０とゲート・フィンガー３４との間に経路を作る。これにより、潜在的には、上側ソース・メタライゼーション構造６０とゲート・フィンガー３４との間に電気的短絡を作る可能性がある。そのような電気的短絡は、単一のユニット・セルに発生しても、結果としてＭＯＳＦＥＴ１０を損傷又は破壊する場合がある。
図２は、図１のＭＯＳＦＥＴ１０のゲート・フィンガー３４のうちの１つの、一定の比率で拡大された、拡大横断面図である。図２に示されるように、金属間誘電体パターン５０の誘電体フィンガー５２は、ゲート・フィンガー３４及びその下にあるゲート絶縁フィンガー３２の上に実質的にコンフォーマルに形成される。誘電体フィンガー５２の側壁及び半導体層構造２０の上側表面は、一対の内向きに対向する角度α１及びα２を定める。図２に示されるように、角度α１及びα２は、各々約９０度であり得る。典型的な例である図示された実施例においては、角度α１及びα２は各々約８０度であり、それ故、ギャップ４０の側壁は約１００度の角度で上方へ延びる。ギャップ４０の側壁がそのような鋭い角度を有するときには、完全にギャップ４０を埋めることが困難な場合がある。それにより、上述のように、結果として拡散バリア層６２に隙間が形成され得る。
図３は、図１のＭＯＳＦＥＴ１０の金属間誘電体パターン５０とは異なる形状を有する金属間誘電体パターン５０Ａを含む、図１のＭＯＳＦＥＴ１０の修正版であるＭＯＳＦＥＴ１０Ａの一部分の概略横断面図である。図３を参照すると、拡散バリア層６２において隙間が形成されるという可能性を減らすための１つの技術は、角度α１及びα２の大きさを減少させることである。それにより、ギャップ４０の側壁が半導体層構造２０の上側表面と共に定める角度を増加させる。ギャップ４０の側壁によって定義される角度が増加するにつれて、拡散バリア層の金属が隙間を形成すること無くギャップ４０を埋めることがより容易になる。図３に示されるように、角度α１及びα２の大きさを減少させる（そして、それ故、ギャップ４０の側壁によって定義される角度を増加させる）１つの方法は、例えば、ほうりんけい酸ガラス（「ＢＰＳＧ」：ｂｏｒｏ－ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）のような、リフロー可能な誘電体物質を使用して（図３に示されない）リフロー可能な金属間誘電体パターンをゲート電極構造３０の上面及び側壁上にコンフォーマルに形成することである。ＢＰＳＧの金属間誘電体パターンは、ゲート電極構造３０上にコンフォーマルに形成された後、昇温状態（例えば、５００℃～１０００℃間の温度）でリフローされ、リフローされた金属間誘電体パターン５０Ａを提供することができる。リフロー・プロセスは誘電体物質の密度を増加させることができ、物質の継ぎ目を減少させるか又は除去することに資する。加えて、リフローされたＢＰＳＧ物質の表面張力は、結果として、図３に示されるように、一般に半楕円形又は半円形の横断面を有するリフローされた金属間誘電体パターン５０Ａを形成する別々の誘電体フィンガー５２Ａを作ることができる。この一般に「丸みのある」輪郭は角度α１及びα２を減らすことができ、重大な隙間を形成すること無くギャップ４０に拡散バリア層６２Ａを形成することをより容易にすることができる。
リフロー可能な誘電体物質を用いて金属間誘電体パターン５０Ａを形成することは、拡散バリア層６２Ａのギャップ埋め特性を大幅に向上させる（それ故、その中での隙間形成を減らす）ことができるが、各ゲート・フィンガー３４を覆うリフローされたＢＰＳＧ物質の厚さは均一でない。特に、図３に示されるように、リフローされたＢＰＳＧ物質の厚さは、ゲート・フィンガー３４の上面の中央の上に最大厚さを有し得、ゲート・フィンガー３４の上面の側端に隣接して著しく薄くなり得る。場合によっては、ゲート・フィンガー３４の上側端に隣接するリフローされた金属間誘電体パターン５０Ａの厚さ（図３の領域５３を参照）は、ゲート・フィンガー３４の上面の中央から上方のリフローされたＢＰＳＧ物質の厚さの僅か１０％～４０％の厚さしか有しない場合がある。加えて、リフロー・プロセスは各誘電体フィンガー５２Ａの横方向の幅を延ばす傾向があり得、それにより、ギャップ４０の幅を減らす。リフローされた誘電体フィンガー５２Ａの上側の薄い「角」領域は、デバイスの動作中、破壊に対して脆弱であり得る。その結果、ゲート・フィンガー３４とソース・メタライゼーション構造６０との間に短絡を起こし得、それは結果としてデバイスを故障させ得る。加えて、ギャップ４０が小さいほど、ソース接触抵抗を増加させ得、且つ／又は、拡散バリア層６２Ａの付着の間に隙間が形成される可能性を増加させ得る。したがって、リフロー可能な金属間誘電体パターン５０Ａの使用が１つの問題を解決し得るが、別の問題を発生させ得る。
本発明の特定の実施例によれば、少なくとも１つのリフロー可能な誘電体物質パターン及び少なくとも１つのリフロー可能でない誘電体物質パターンを含む多層金属間誘電体パターンを含むパワー半導体デバイスが提供される。リフロー可能でない誘電体物質パターンは、ゲート・フィンガーの露出した上面上、及び、ゲート絶縁フィンガー及びゲート・フィンガーの露出した側面上に形成され得る。リフロー可能な誘電体物質パターンは、リフロー可能でない誘電体物質パターン上に形成され得る。或いは、リフロー可能な誘電体物質パターンは、ゲート・フィンガーの露出した上面に、そして、フィンガー及びゲート・フィンガーを絶縁するゲートの露出した側面に形成され得る。それから、リフローされた誘電体物質パターンを形成するためにリフロー可能な誘電体物質パターンはリフローされ得、リフロー可能でない誘電体物質パターンはリフローされた誘電体物質パターンの上に形成され得る。
何れの場合にも、リフロー可能でない誘電体物質パターンは、例えば、金属間誘電体パターンの破壊を防止するには十分な厚さを有することができる。したがって、ゲート・フィンガーの上側の角に隣接するリフロー可能な誘電体物質パターンの厚さがリフロー・プロセスの間に著しく減らされる場合であっても、誘電体物質の十分な総厚さが依然あり、破壊を避けるであろう。更に、リフロー可能でない誘電体物質パターン及びリフロー可能な誘電体物質パターンの組合せは、図３の実施例のリフロー可能な誘電体物質パターンの厚さとほぼ同じ厚さを有することができる。したがって、リフロー可能な誘電体物質パターンは、より小さい厚さを有し得、それ故、リフロー中に隣り合うゲート・フィンガー間のギャップに入り込むまでには拡がらないであろう。したがって、本発明の実施例に従う金属間誘電体パターンは、完全にリフロー可能な金属間誘電体パターンと関連した潜在的に不利な点を減らすか又は最小化しつつ、完全にリフロー可能な金属間誘電体パターンの有利な点を有し得る。
本発明の更なる実施例によれば、リフロー・プロセスの間の金属間誘電体パターンのリフロー可能な誘電体物質の横方向の拡がりを制限するためにダムのような犠牲となる構造を用いて形成された、リフローされた金属間誘電体パターンを含むパワー半導体デバイスが提供される。そのようなダムの使用はゲート・フィンガーの側端に沿う誘電体物質の量を増加させ、金属間誘電体パターンが十分な最小厚さを有し金属間誘電体パターンの破壊を回避することを確実にすることができる。犠牲となるダムはリフロー可能な誘電体物質の横方向の拡がりを防止し得、それにより、隣り合う誘電体フィンガー間のギャップの大きさを維持し得る。
金属間誘電体パターンは、例えば、リフロー可能でない層及びリフロー可能な層を有する多層金属間誘電体パターンを含み得る。金属間誘電体パターンの最小厚さに対する金属間誘電体パターンの最大厚さの比率は、幾つかの実施例においては８：１より小さく、他の実施例では６：１より小さく、更に他の実施例では４：１より小さい。各々の場合において、金属間誘電体パターンの最小厚さに対する金属間誘電体パターンの最大厚さの比率は少なくとも１：１である。
本願明細書においては説明がパワーＭＯＳＦＥＴデバイスに集中しているが、本願明細書において開示される技術がそのようなデバイスに限られていないことは理解されるであろう。例えば、本願明細書において開示される技術はＩＧＢＴデバイスにおいても用いられ得る。
以下では、本発明の実施例について、本発明の代表的な実施例が示される図４から図１３までを参照して更に詳細に説明されるであろう。
図４は、本発明の実施例に従う複数のパワーＭＯＳＦＥＴ１１０を含む半導体のウェーハ１００の概略平面図である。包装及びテストのために個々のパワーＭＯＳＦＥＴ１１０を分離するためにウェーハ１００は後で切り離され（例えば、ダイシングされ）得るように、パワーＭＯＳＦＥＴ１１０は行及び列に並べて形成され互いに間隔を置いて配置され得る。幾つかの実施例においては、例えば、ウェーハ１００は、（例えば、エピタキシャル成長によって）その上に形成された１つ又は複数の炭化ケイ素層を有する４Ｈの炭化ケイ素基板を含み得る。他の半導体層（例えば、ポリシリコン層）、絶縁層、及び／又は、金属層が炭化ケイ素半導体層構造の上に形成され、パワーＭＯＳＦＥＴ１１０を形成することができる。場合によっては、他の半導体層がその上に形成された後、炭化ケイ素基板は薄くされる、又は、除去されることができる。
図５Ａは、図４の半導体のウェーハ１００に含まれるパワーＭＯＳＦＥＴ１１０のうちの１つの概略平面図である。図５Ｂは、上側ソース・メタライゼーション構造、ゲート・ボンド・パッド、及び、金属間誘電体パターンを省略した、図５ＡのパワーＭＯＳＦＥＴの概略平面図である。
図５Ａに示されるように、ゲート・ボンド・パッド１１２及び１つ又は複数のソース・ボンド・パッド１１４－１、１１４－２は、ＭＯＳＦＥＴ１１０の半導体層構造１２０（図５Ｃ）の上側表面上に形成され得る。（図５Ａに点線のボックスとして示される）ドレイン・ボンド・パッド１１６はＭＯＳＦＥＴ１１０の底面に設けられ得る。各結合パッド１１２、１１４、１１６は、ボンド・ワイヤが熱圧着又は半田付けのような従来技術によって容易に接続され得る金属（例えば、アルミニウムのような）で形成され得る。
後で詳しく述べるように、ＭＯＳＦＥＴ１１０は、ＭＯＳＦＥＴ１１０の半導体層構造１２０のソース領域１２８を外部デバイスに電気的に接続する上側ソース・メタライゼーション構造１６０を含む。上側メタライゼーション構造１６０の重要な部分はポリイミド層のような保護層１１８によって覆われているので、上側ソース・メタライゼーション構造１６０は図５Ａの破線のボックスによって示される。幾つかの実施例においては、ソース・ボンド・パッド１１４－１、１１４－２は、保護層１１８の開口部を通して露出する上側メタライゼーション構造１６０の部分であり得る。ゲート・ボンド・パッド１１２及びソース・ボンド・パッド１１４－１、１１４－２を外部回路等に接続するために用いられ得るボンド・ワイヤ１１９が図５Ａに示される。
図５Ｃは、図５Ｂの線５Ｃ－５Ｃに沿う概略断面図である。図５Ｄは、図５Ｃの線５Ｄ－５Ｄに沿う概略横断面図である。図５Ｃ及び図５Ｄが、１つのユニット・セルの全体を図示し、更に、前後関係を示すためにその両側の２つのユニット・セルの部分を図示するものであることは理解されるであろう。図５Ｅは、図５Ｃに示されるユニット・セルのうちの１つの、ソース・メタライゼーション構造を省略した、拡大図である。
図５Ｂから図５Ｄまでを参照して、複数のゲート絶縁フィンガー１３２（図５Ｃ）、複数のゲート・フィンガー１３４（図５Ｂから図５Ｄ）、ゲート・パッド１３６（図５Ｂ）、及び、１つ又は複数のゲート・バス１３８（図５Ｂ）を含むゲート電極構造１３０が提供され得、１つ又は複数のゲート・バス１３８は、ゲート・フィンガー１３４をゲート・パッド１３６に電気的に接続する。ゲート・フィンガー１３４、ゲート・バス１３８、及び、ゲート・パッド１３６の間の電気的接続は、従来通りでもよく、それ故、本願明細書においては説明されないか又は図示されない。ゲート絶縁フィンガー１３２は、例えば、酸化シリコンを含むことができ、ゲート・フィンガー１３４を下にある半導体層構造１２０から絶縁することができる。幾つかの実施例においては、ゲート・フィンガー１３４は、例えば、ポリシリコン・パターンを含み得るが、金属又は他の伝導性パターンも使用し得る。ゲート・フィンガー１３４は、デバイス全体に水平に拡がっているようにできる、或いは、半導体層構造１２０の上側表面全体に拡がっている平坦層を含むことができ、平坦層には開口部があり、これらの開口部を通して、上側ソース・メタライゼーション構造１６０（後述する）が半導体層構造１２０のソース領域１２８に接続される。幾つかの実施例においては、ゲート・パッド１３６は、ゲート・ボンド・パッド１１２の直ぐ下にあり得、ゲート・ボンド・パッド１１２に電気的に接続され得る。他の複実施例において、ゲート・パッド１３６は、ゲート・ボンド・パッド１１２としても使用できる。他の構成も可能である。代表的な実施例においては、ゲート・パッド１３６及びゲート・バス１３８は、ポリシリコン及び／又は金属を含み得る。
図５Ｃから図５Ｄに示されるように、金属間誘電体パターン１５０は、それぞれのゲート・フィンガー１３４及びゲート・バス１３８を覆う複数の個別の誘電体フィンガー１５２を含むことができる。金属間誘電体パターン１５０はゲート電極構造１３０をソース・メタライゼーション構造１６０から絶縁することができる。上記のように、電極構造１３０のゲート・フィンガー１３４は、ポリシリコンのゲート・フィンガーであり得る。したがって、幾つかの実施例においては、「金属間」誘電体パターン１５０が、２つの金属のパターンを互いに絶縁することとは対照的に、半導体パターンを金属のパターンから絶縁するために形成されたパターンであり得ると理解される。
上側ソース・メタライゼーション構造１６０は金属間誘電体パターン１５０上に形成され得る。上側ソース・メタライゼーション構造１６０は拡散バリア層１６２及びソース・コンタクト層１６４を含む。ＭＯＳＦＥＴ１１０は並列に電気的接続される複数のユニット・セル・トランジスタを含む。以下では、ＭＯＳＦＥＴ１１０の個別の層／パターンについてより詳細に説明される。
図５Ｃから図５Ｅまでを参照すると、ユニット・セル・トランジスタは、例えば、ｎ型不純物によって（例えば、１×１０１８原子／ｃｍ３～１×１０２１原子／ｃｍ３の）高濃度にドーピングされた４Ｈの単結晶炭化ケイ素半導体基板のような、ｎ型炭化ケイ素半導体基板１２２上に形成され得る。本願明細書において、半導体材料の「ドーピング濃度」とは、半導体材料が特定の導電型（すなわち、ｎ型又はｐ型）を有するようにさせるドーパント原子の、半導体材料の１立方センチメートル内に存在し二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）のような標準測定技術を用いて測定されるような、数のことである。幾つかの実施例においては、基板１２２は、任意の適切な厚さ（例えば、１００～５００ミクロン厚）を有することができ、部分的又は完全に除去され得る。図５Ｃでは基板１２２の厚さが一定の拡大比率に従って描かれているものではないことは理解されるであろう。
半導体基板１２２の下側表面上にドレイン・コンタクトが形成され得る。ドレイン・コンタクトは、半導体基板１２２へのオーミック・コンタクトとして、そして、ＭＯＳＦＥＴ１１０のドレイン端子と外部デバイスとの間の電気的接続を提供するドレイン・ボンド・パッド１１６としてという両方の働きをすることができる。他の実施例においては、ドレイン・コンタクトは、ドレイン・ボンド・パッド１１６とは別であり得る（例えば、ドレイン・コンタクト上にドレイン・ボンド・パッド１１６として機能する第２層が形成され得る）。ここに説明される実施例においては、オーミック・ドレイン・コンタクト及びドレイン・ボンド・パッドの両方として機能する単一の金属層１１６が半導体基板１２２の下側表面上に形成される。ドレイン・コンタクト／ドレイン・ボンド・パッド１１６は、例えば、ニッケル、チタン、タングステン及び／又はアルミニウムのような金属並びに／或いは合金、並びに／或いは、これら及び／又は類似物質の薄い積層スタックを含み得る。
低濃度にドーピングされたｎ型（ｎ－）の炭化ケイ素ドリフト領域１２４は基板１２２の上側表面上に設けられる。ｎ型炭化ケイ素ドリフト領域１２４は、例えば、炭化ケイ素基板１２２上のエピタキシャル成長によって形成され得る。ｎ型炭化ケイ素ドリフト領域１２４は、例えば、１×１０１４～５×１０１６ドーパント／ｃｍ３のドーピング濃度を有することができる。ｎ型炭化ケイ素ドリフト領域１２４は、例えば、基板１２２上に垂直方向の高さ３～１００ミクロンを有する厚い領域であり得る。図５Ｃではドリフト領域１２４の厚さが一定の拡大比率に従って描かれているものではないことは理解されるであろう。図５Ｃに示されていないが、幾つかの実施例においては、ｎ型炭化ケイ素ドリフト領域１２４の上側部分に電流拡散層を提供するために、ｎ型炭化ケイ素ドリフト領域１２４の上側部分は、その下側部分より高濃度（例えば、１×１０１６～１×１０１７ドーパント／ｃｍ３のドーピング濃度）にドーピングされ得る。
ｐ型ウェル領域１２６がｎ型ドリフト領域１２４の上側部分に形成される。それから、高濃度にドーピングされたｎ型（ｎ＋）の炭化ケイ素ソース領域１２８が、例えば、イオン・インプランテーションによってウェル領域１２６の上側部分に形成され得る。チャネル領域１２７はウェル領域１２６の側方において定められる。基板１２２、ドリフト領域１２４、ウェル領域１２６、及び、ソース領域１２８は共にＭＯＳＦＥＴ１１０の半導体層構造１２０を構成することができる。
ｎ型ソース領域１２８が形成された後、（それら全体でゲート絶縁パターンを構成する）複数のゲート絶縁フィンガー１３２が半導体層構造１２０の上側表面上に形成され得る。各ゲート絶縁フィンガー１３２は、例えば、酸化シリコン、窒化シリコン、酸窒化ケイ素等のような誘電体物質の細長いストリップを含み得る。ポリシリコンのゲート・フィンガー１３４のようなゲート・フィンガー１３４は、それぞれのゲート絶縁フィンガー１３２上に形成される。ゲート・フィンガー１３４及びゲート絶縁フィンガー１３２は全体でゲート電極構造１３０を構成する。上記のように、ソース領域１２８と各ゲート・フィンガー１３４の直ぐ下にあるドリフト領域１２４の部分との間にあるウェル領域１２６の上下方向に延びる部分は、チャネル領域１２７を構成する。十分なバイアス電圧がゲート・フィンガー１３４に印加されるときに、チャネル領域１２７はｎ型ソース領域１２８をドリフト領域１２４に電気的に接続する。バイアス電圧がゲート・フィンガー１３４に印加されるときに、電流はｎ型ソース領域１２８からチャネル領域１２７を通ってドリフト領域１２４に、そして、ドレイン・コンタクト１１６まで流れることができる。
複数の誘電体フィンガー１５２を含むことができる金属間誘電体パターン１５０は、間隔を置いて配置された誘電体物質のストライプの形で形成される。金属間誘電体パターン１５０は、第１のリフロー可能でない誘電体パターン１５４及び第２のリフローされた誘電体パターン１５８を含む多層誘電体パターンを含み得る。後で詳しく述べるように、第２のリフローされた誘電体パターン１５８は、第２のリフロー可能な誘電体パターン１５６を形成し、それからデバイスを加熱して第２のリフロー可能な誘電体パターン１５６の材料をリフローすることによって形成される。第２のリフロー可能な誘電体パターン１５６は、図５Ｃに示されず、図６Ｄにおいて示される（図６Ａ～図６Ｅは図５Ｃの金属間誘電体パターン１５０を形成する方法を例示する）。
第１のリフロー可能でない誘電体パターン１５４は、幾つかの実施例においては、ゲート・フィンガー１３４の露出した上面上に、そして、ゲート絶縁フィンガー１３２及びゲート・フィンガー１３４の露出した側面上に形成され得る。したがって、第１のリフロー可能でない誘電体パターン１５４は、それぞれのゲート・フィンガー１３４の上面及び側面並びに下にあるゲート絶縁フィンガー１３２の側面を覆う、複数のリフロー可能でない誘電体フィンガー１５２Ａを含むことができる。第１のリフロー可能でない誘電体パターン１５４は、例えば、酸化シリコン・パターン、窒化シリコン・パターン、又は、それぞれがリフロー可能なパターンでない酸化シリコン・パターン及び窒化シリコン・パターンの組合せであり得る。例えば、アンドープの、燐だけによってドーピングされた、又は、燐及び少量だけのホウ素によってドーピングされた酸化シリコン・パターンがリフロー可能でないパターンであり得る。しかしながら、多種多様な他のリフロー可能でない誘電体物質（例えば、酸化アルミニウム、酸化マグネシウム、或いは、ケイ酸塩又は酸窒化物混合誘電体を形成するこれら又は他の酸化物及び窒化物と二酸化ケイ素の混合物）が第１のリフロー可能でない誘電体パターン１５４を形成するために用い得ると理解されるであろう。適切な材料は、比較的大きい（例えば、５ｅＶより大きい）バンドギャップ及び比較的高い破壊電圧を示すことができる。幾つかの実施例においては、第１のリフロー可能でない誘電体パターン１５４は、リフロー可能でない誘電体物質の複数の層を含むことができる。
上記のように、本発明の実施例に従う金属間誘電体パターンは、リフロー可能でない誘電体層／パターン及びリフロー可能な誘電体層／パターンの両方を含むことができる。その温度がガラス転移温度に接近するか又は超えるとき、リフロー可能な誘電体層及びパターンは低粘性を有する。
第１のリフロー可能でない誘電体パターン１５４は、ゲート・フィンガー１３４上、及び、その下にあるゲート絶縁フィンガー１３２上にコンフォーマルに形成され得る。したがって、第１のリフロー可能でない誘電体物質１５４は、比較的均一な厚さを有することができる。幾つかの実施例においては、第１のリフロー可能でない誘電体パターン１５４の厚さは、デバイスの動作中、金属間誘電体パターン１５０の破壊を防止するには十分な厚さであり得る。このような実施例においては、第２のリフローされた誘電体パターン１５８が極めて薄い領域を有する場合であっても、第１のリフロー可能でない誘電体パターン１５４はゲート・フィンガー１３４をソース・メタライゼーション構造１６０から切り離すことができ、ＭＯＳＦＥＴ１１０の通常動作中の破損を防止するには十分な厚さを有することができる。例えば、リフローされた誘電体物質パターン１５８の最小厚さは、幾つかの実施例では少なくとも０．１ミクロンであり得、又は他の実施例では少なくとも０．２ミクロンであり得る。他の実施例においては、第１のリフロー可能でない誘電体パターン１５４の厚さは金属間誘電体パターン１５０の破壊を防止するには十分な厚さより少ない場合もあるが、第１のリフロー可能でない誘電体パターン１５４及び第２のリフローされた誘電体パターン１５８を合わせた最小限の厚さは破壊を防止するには十分であり得る。更に他の実施例においては、第１のリフロー可能でない誘電体パターン１５４の厚さは、ゲート絶縁フィンガー１３２の厚さ以上であり得る。
幾つかの実施例においては、第２のリフロー可能な誘電体パターン１５６は、第１のリフロー可能でない誘電体パターン１５４の上に直接形成され得る。上記のように、第１のリフロー可能でない誘電体パターン１５４は、それぞれのゲート・フィンガー１３４の上面及び側面、並びに、その下にあるゲート絶縁フィンガー１３２の側面を覆う複数のリフロー可能でない誘電体フィンガー１５２Ａを含むことができる。第２のリフロー可能な誘電体パターン１５６は、それぞれのリフロー可能でない誘電体フィンガー１５２Ａの上面及び側面を覆う複数のリフロー可能な誘電体フィンガー１５２Ｂ（図６Ｄを参照）を含むことができる。第２のリフロー可能な誘電体パターン１５６は、例えば、ＢＰＳＧであり得る。ＢＰＳＧは、例えば、５００℃～１０００℃の間の温度でリフロー可能な、ホウ素及び燐がドーピングされた酸化シリコン材料である。ホウ素及び燐以外の他の混合元素が流動可能なガラスにおいて用いられ得、且つ／又は、他の流動可能な誘電体物質が用いられ得る。第２のリフロー可能な誘電体パターン１５６は、その中の誘電体物質をリフローして第２のリフローされた誘電体パターン１５８を形成するために加熱され得る。第２のリフローされた誘電体パターン１５８は、複数の誘電体フィンガー１５２Ｃを含むことができる。代表的な実施例においては、第２のリフロー可能な誘電体パターン１５６の厚さに対するリフロー可能でない誘電体パターン１５４の厚さの比率は、２：１、１：２、１：４、１：７、及び、１：１０であり得る。すなわち、第２のリフロー可能な誘電体パターン１５６の厚さに対するリフロー可能でない誘電体パターン１５４の厚さの比率は、２：１と１：１０との間にあり得る。大部分の用途では、リフロー可能でない誘電体パターン１５４の厚さは、第２のリフロー可能な誘電体パターン１５６の厚さより小さい。
図６Ａ～図６Ｅを参照してより詳細に述べられるように、第２のリフロー可能な誘電体パターン１５６は第１のリフロー可能でない誘電体パターン１５４の上にコンフォーマルに形成され得、それから、第２のリフロー可能な誘電体パターン１５６を例えば８００℃～１０００℃の温度まで加熱することによってリフローされ得、第２のリフロー可能な誘電体パターン１５６を第２のリフローされた誘電体パターン１５８に変換することができる。第２のリフロー可能な誘電体パターン１５６がリフローされるときに、第２のリフローされた誘電体パターン１５８を構成するリフローされた誘電体物質の表面張力は、図５Ｃに示されるように、第２のリフローされた誘電体パターン１５８に一般に半楕円又は半円形の横断面を有するようにさせることができる。ゲート・フィンガー１３４の上側端に最も近い第２のリフローされた誘電体パターン１５８の部分（１つのそのような部分は図５Ｃの点線の円で囲まれている）の厚さは、第２のリフローされた誘電体パターン１５８の他の部分の厚さより実質的に小さい場合がある。例えば、図５Ｃの小部分の（ソース・メタライゼーション構造１６０を省略した）拡大図である図５Ｅに示されるように、ゲート・フィンガー１３４の上側表面端に隣接する第２のリフローされた誘電体パターン１５８の厚さＴ１は、第２のリフローされた誘電体パターン１５８の上側部分の厚さＴ２より著しく小さい場合がある。幾つかの実施例においては、厚さＴ２は、厚さＴ１の少なくとも２倍、３倍、４倍、５倍、又は、６倍である場合がある。第２のリフローされた誘電体パターン１５８の下に第１のリフロー可能でない誘電体パターン１５４を設けることは、ゲート・フィンガー１３４の上側端に隣接する金属間誘電体パターン１５０の総厚さが破損を防止するには十分であり得ることを確実にすることができる。例えば、図５Ｅに示されるように、ゲート・フィンガー１３４の上側端における金属間誘電体パターン１５０の厚さを示す距離Ｔ３は、破損を回避するには十分であるように設計され得る。
幾つかの実施例においては、金属間誘電体パターン１５０の最大厚さは、ゲート・フィンガー１３４の中心の上面の上（すなわち、Ｔ４）にある場合がある。金属間誘電体パターン１５０の最大厚さが、ゲート・フィンガー１３４の上側端に隣接する（すなわち、ゲート・フィンガー１３４の上の角に隣接する）場合がある。本発明の種々の実施例においては、金属間誘電体パターン１５０の最小厚さ（典型的には、図５ＥのＴ３）に対するゲート・フィンガー１３４の中心の上面より上の金属間誘電体パターン１５０の厚さ（すなわち、Ｔ４）の比率は、８：１より小さい、６：１より小さい、５：１より小さい、４：１より小さい、３：１より小さい、又は、更に２：１より小さい場合さえあり得る。そして、これらの実施例の各々において少なくとも１：１であり得る。
幾つかの実施例においては、リフロー可能でない誘電体パターン１５４及び第２のリフローされた誘電体パターン１５８の組合せは、図３の実施例におけるリフローされたＢＰＳＧ金属間誘電体パターン５０Ａの厚さとほぼ同じ厚さを有することができる。したがって、第２のリフローされた誘電体パターン１５８は図３のリフローされたＢＰＳＧ金属間誘電体パターン５０Ａより小さい厚さを有することができ、それ故、リフロー中に第２のリフロー可能な誘電体パターン１５６はさほど横には拡がらなく、それにより、ギャップ１４０のための適切な幅を維持することができる。したがって、本発明の実施例に従う金属間誘電体パターン１５０は、完全にリフロー可能な金属間誘電体パターンと関連する潜在的に不利な点を減らすか又は最小化しつつ、完全にリフロー可能な金属間誘電体パターンの有利な点を有することができる。
再び図５Ｃを参照して、隣り合うリフローされた誘電体フィンガー１５２Ｃの間のギャップ１４０においてｎ型ソース領域１２８が露出する。上記のように、炭化ケイ素パワーデバイスにおいては、各ギャップ１４０の幅は、およそ１から５ミクロン程度のような非常に狭い場合があり得る。更に、技術が発達し続けるにつれて、ギャップ１４０はより小さくなっており、近い将来、０．５ミクロン程度の小さいギャップ１４０が市販装置で実現され得る。そのような小ギャップ１４０では、上側ソース・メタライゼーション構造１６０内に隙間を形成すること無く上側ソース・メタライゼーション構造１６０を充填する（後述する）ことが困難な場合がある。
第２のリフローされた誘電体パターン１５８は丸みのある稜線を有し得、したがって、角度α１及びα２（図５Ｅを参照）はより小さくなり得る。そして、結果として完全に拡散バリア層の金属で充填することがより容易なギャップ１４０が作られる。したがって、ＭＯＳＦＥＴ１１０は、ギャップ１４０内にある拡散バリア層１６２の部分における隙間の形成の影響をより受け難くなり得る。
上側ソース・メタライゼーション構造１６０は、金属間誘電体パターン１５０上に、そして、ギャップ１４０において露出する半導体層構造１２０のウェル領域１２６及びｎ型ソース領域１２８上に形成される。上側ソース・メタライゼーション構造１６０は、拡散バリア層１６２、及び、拡散バリア層１６２の上に形成されるソース・コンタクト層１６４を含む。拡散バリア層１６２は、隣接層に関して比較的不活性で、その中を通る他の材料の拡散を遅延させるか又は実質的に防止する金属又は金属を含む層であり得る。拡散バリア層１６２は、例えば、チタン、タングステン、タンタル、ニッケル、ハフニウム、及び／又は、インジウムを含む連続導電層を含み得る。例えば、拡散バリア層１６２は、チタン、タンタル、ニッケル、ハフニウム、タングステン、窒化チタン、窒化タングステン、酸化インジウム、又は、窒化タンタル、或いは、上述した材料の合金を含むことができる。拡散バリア層１６２は、半導体層構造１２０の露出部分上に（例えば、ウェル領域１２６及びソース領域１２８上に）、そして、金属間誘電体パターン１５０上にコンフォーマルに形成され得る。拡散バリア層１６２は、典型的には、ソース・コンタクト層１６４に含まれる金属より伝導性の低い金属で形成される。このように、拡散バリア層１６２は、上側ソース・メタライゼーション構造１６０の抵抗に与える影響を減らすために比較的薄い層であり得る。
ソース・コンタクト層１６４は拡散バリア層１６２上にコンフォーマルに形成され得る。ソース・コンタクト層１６４は、例えば、ニッケル、チタン、タングステン及び／又はアルミニウムのような金属及び／又は合金、並びに／或いは、これら及び／又は類似物質の薄い積層スタックを含み得る。幾つかの実施例においては、ソース・コンタクト層１６４はアルミニウム層を含み得る。これは、アルミニウムは比較的安価で伝導性が高く堆積が容易で、他の金属のための良好なシード層（ｓｅｅｄ ｌａｙｅｒ）として機能することができるからである。ソース・コンタクト層１６４は、拡散バリア層１６２よりかなり厚くできる。ソース・コンタクト層１６４の厚さは、上側ソース・メタライゼーション構造１６０の（低いことが望ましい）抵抗とソース領域１２８の上にあるソース・コンタクト層１６４の部分において形成される傾向がある鍵穴１６６の深さの間のトレードオフを反映し得る。一般的に言って、ソース・コンタクト層１６４の厚さが増加するにつれて、ソース・コンタクト層１６４の抵抗は増加するが、鍵穴１６６の平均深さは減らされる。図５Ｃに示されるように、ゲート電極構造１３０はワイド・バンドギャップ半導体層構造１２０と金属間誘電体パターン１５０との間にあって、金属間誘電体パターン１５０はゲート電極構造１３０とソース・メタライゼーション構造１６０との間にある。
図６Ａ～図６Ｅは、図５Ａ～図５ＥのＭＯＳＦＥＴの金属間誘電体パターン１５０の形成を例示する概略断面図である。図６Ａ～図６Ｅは図５Ｅの拡大図に対応し、図面の簡素化のために単一のユニット・セルを示す。
図６Ａに示されるように、リフロー可能でない誘電体層１５５が、ゲート・フィンガー１３４とゲート絶縁フィンガー１３２の側壁とを覆うように、当該デバイスの上面上にコンフォーマルに形成される。図６Ｂに示されるように、それから、リフロー可能でない誘電体層１５５は第１のリフロー可能でない誘電体パターン１５４を形成するために選択的にエッチングされる。第１のリフロー可能でない誘電体パターン１５４は複数の誘電体フィンガー１５２Ａ（１つだけが図６Ｂに示される）を含み、複数の誘電体フィンガー１５２Ａは、それぞれのゲート・フィンガー１３４とそれぞれのゲート絶縁フィンガー１３２の側壁とを覆う。図６Ｃに示されるように、第１のリフロー可能でない誘電体パターン１５４の上に、リフロー可能な誘電体層１５７がコンフォーマルに形成される。図６Ｄに示されるように、それから、リフロー可能な誘電体層１５７は第２のリフロー可能な誘電体パターン１５６を形成するために選択的にエッチングされる。第２のリフロー可能な誘電体パターン１５６は、それぞれの誘電体フィンガー１５２Ａを覆う複数の誘電体フィンガー１５２Ｂ（１つだけが図６Ｄに示される）を含む。図６Ｅに示されるように、最後に、当該デバイスは、例えば、５００℃～１０００℃の間の温度まで加熱される。その結果、第２のリフロー可能な誘電体パターン１５６の材料をリフローし、第２のリフロー可能な誘電体パターン１５６を第２のリフローされた誘電体パターン１５８に変換し、個々のリフロー可能な誘電体フィンガー１５２Ｂをリフローされた誘電体フィンガー１５２Ｃに変換する。最後に、第２のリフローされた誘電体パターン１５８上に、そして、ウェル領域１２６及びソース領域１２８の露出部分上に、拡散バリア層１６２がコンフォーマルに形成され得る。上述の通り、金属間誘電体パターン１５０が第１のリフロー可能でない誘電体パターン１５４を含むことは、金属間誘電体パターン１５０の最小厚さが、デバイス動作中の破損を防止するには十分であることを確実にすることができる。
図６Ａ～図６Ｅを参照して上に説明した金属間誘電体パターン１５０のための製造プロセスにおいて、第２のリフロー可能な誘電体パターン１５６は、最初に、ソース領域１２８を露出させるためにエッチングされ、それから、第２のリフローされた誘電体パターン１５８を形成するためにリフローされる。しかしながら、他の実施例においては、第２のリフロー可能な誘電体層１５７がリフローされた誘電体層を形成するためにリフローされ得ること、及び、リフローされた誘電体層がそれから、ソース領域１２８を露出させる第２のリフローされた誘電体パターン１５８を形成するようにエッチングされ得ることは理解されるであろう。第２のリフロー可能な誘電体層１５７をリフローすること（すなわち、エッチングの前にリフローを実行すること）は特定の用途において有利であり得る。なぜならば、それにより、リフロー・プロセスの間に横に膨張するリフローされた誘電体層の複数の部分の除去を可能にし、ソース領域１２８を露出させる金属間誘電体パターン１５０の開口部の適切な寸法を維持することができるからである。
図７Ａ及び図７Ｂは、図５Ａ～図５ＥのＭＯＳＦＥＴ１１０の金属間誘電体パターン１５０を形成する他の方法を例示する概略断面図である。図７Ａに示されるように、複数のゲート絶縁フィンガー１３２及び複数のゲート・フィンガー１３４を含むゲート電極構造が半導体層構造１２０の上側表面上に形成される。ゲート絶縁フィンガー１３２及びゲート・フィンガー１３４は、図６Ａ～図６Ｅの実施例に含まれる、対応するゲート絶縁フィンガー１３２及びゲート・フィンガー１３４より幅広であり得、ゲート・フィンガー１３４は、図６Ａ～図６Ｅの実施例に含まれる、対応するゲート・フィンガー１３４より厚くできる。次に、図７Ｂに示されるように、リフロー可能でない誘電体パターン１５４が、ゲート・フィンガー１３４の露出した上面及び側面を酸化させることによって形成される。ゲート・フィンガー１３４は、例えば、ホウ素をドーピングされないポリシリコンのゲート・フィンガー１３４を含むことができる。それ故、ゲート・フィンガー１３４の酸化処理は各ゲート・フィンガー１３４の上側部分及び側面部分をそれぞれのリフロー可能でない誘電体フィンガー１５２Ａに変換する。酸化プロセスは、各ゲート・フィンガー１３４上に所望の厚さを有する第１のリフロー可能でない誘電体パターン１５４を形成するために、各ゲート・フィンガー１３４の外側部分の所定の厚さを酸化させるように設計され得る。酸化プロセスは、ポリシリコンを酸化させるには十分高いが炭化ケイ素を酸化させるには十分高くない温度で実施され得る。その結果、露出した炭化ケイ素のソース領域１２８は酸化プロセスの間には感知できるほどには酸化されない。第１のリフロー可能でない誘電体パターン１５４が酸化プロセスによって形成された後、第２のリフロー可能な誘電体パターン１５６が形成され得、それから、図６Ｃ～図６Ｅを参照して上に説明された方法でリフローされ得る。注目すべきことに、第１のリフロー可能でない誘電体パターン１５４を形成するために酸化プロセスを用いることによって、図６Ｂを参照して上に説明されたエッチングステップは省略され得、それにより、製造プロセスを単純化することができる。
図８Ａ～図８Ｆは、図５Ａ～図５ＥのＭＯＳＦＥＴ１１０の金属間誘電体パターン１５０の代わりに使われ得る金属間誘電体パターン２５０を形成する方法を例示する断面図である。図８Ａに示されるように、ゲート絶縁層１３１及びゲート・フィンガー層１３３が、半導体層構造１２０上に形成され得る。次に、図８Ｂに示されるように、リフロー可能でない誘電体層２５５（例えば、二酸化ケイ素層）がゲート・フィンガー層１３３上に形成される。リフロー可能でない誘電体層２５５は、例えば、プラズマ強化化学蒸着、低圧化学蒸着、又は、ゲート電極構造１３０の上面の酸化によって形成され得る。図８Ｃに示されるように、ゲート絶縁層１３１、ゲート・フィンガー層１３３、及び、リフロー可能でない誘電体層２５５をエッチングしてソース領域１２８を露出させるためにエッチングのステップが実行される。それにより、ゲート絶縁層１３１、ゲート・フィンガー層１３３、及び、リフロー可能でない誘電体層２５５を、複数のゲート絶縁フィンガー１３２、複数のゲート・フィンガー１３４、及び、複数の誘電体フィンガー２５２Ａを含む第１のリフロー可能でない誘電体パターン２５４に変換する。なお、本実施例においては、誘電体フィンガー２５２Ａは、ゲート・フィンガー１３４のそれぞれの上面のみを覆い、ゲート・フィンガー１３４の側面を覆わないことに注意すべきである。
図８Ｄに示されるように、第２のリフロー可能な誘電体層２５７が当該デバイス上にコンフォーマルに形成される。図８Ｅに示されるように、それから、第２のリフロー可能な誘電体層２５７は、第２のリフロー可能な誘電体パターン２５６を形成するために選択的にエッチングされる。第２のリフロー可能な誘電体パターン２５６はそれぞれの誘電体フィンガー２５２Ａを覆う複数のリフロー可能な誘電体フィンガー２５２Ｂを含む。図８Ｆに示されるように、最後に、第２のリフロー可能な誘電体パターン２５６を第２のリフローされた誘電体パターン２５８に変換するために第２のリフロー可能な誘電体パターン２５６の材料をリフローするべく、当該デバイスは、例えば、５００℃～１０００℃の間の温度まで加熱される。第２のリフローされた誘電体パターン２５８は複数のリフロー可能な誘電体フィンガー２５２Ｃを含む。金属間誘電体パターン２５０を形成するためのこの技術は、更に、図６Ａ～図６Ｅを参照して上に説明した技術より、必要とするエッチングステップを１つ少なくし得る。或いは、他の実施例においては、第２のリフロー可能な誘電体層２５７がリフローされ得、それから、第２のリフローされた誘電体パターン２５８を形成するためにエッチングされ得ることは理解されるであろう。
本発明の更なる実施例によれば、リフロー・プロセスの間に犠牲となる構造を用いて形作られるリフローされた金属間誘電体パターンを含むパワー半導体デバイスが提供される。特に、犠牲となる構造は、リフロー可能な誘電体パターンの形成の前か後に、デバイス上に堆積させることができる。これらの犠牲となる構造は、リフロー・プロセスの間は適所に残されて、（１）リフロー・プロセスの間はリフロー可能な誘電体物質の側方流動を制限し、且つ／又は、（２）リフロー・プロセスが完了した後、ゲート・フィンガー１３４の側端に隣接するリフロー可能な誘電体物質の量を増加させるために用いることができる。そのようなパワー半導体デバイスを形成する方法が図９Ａ～図９Ｄに図示される。
図９Ａに示されるように、半導体層構造１２０は、ゲート絶縁フィンガー１３２及びその上に形成されるゲート・フィンガー１３４を有して形成され得る。図９Ｂを参照すると、リフロー可能な誘電体層（図示せず）が、デバイスの上側表面を覆うように形成され、それから、それぞれのゲート・フィンガー１３４の上面及び側面と、それぞれのゲート絶縁フィンガー１３２の側面とを覆う誘電体フィンガーを含むリフロー可能な誘電体パターン３５６を形成するためにエッチングされる。次に、犠牲となるダム３９０がギャップ１４０内に形成される。犠牲となるダム３９０はギャップ１４０に選択的に堆積され得る。又は、その代わりに、犠牲となる層がデバイスの上面上にコンフォーマルに形成され得、それから、犠牲となるダム３９０を形成するために選択的にエッチングされ得る。ポリシリコンはＢＰＳＧリフローされた誘電体パターンに対して高い選択性をもってエッチングされ得るので、代表的な実施例においては、犠牲となるダム３９０はポリシリコンを含むことができる。
図９Ｃに示されるように、それから、デバイスはリフロー可能な誘電体パターン３５６をリフローするために加熱され得、それにより、リフロー可能な誘電体パターン３５６を複数の誘電体フィンガー３５２Ｃを含むリフローされた誘電体パターン３５８に変換する。上記のように、そのようなリフロー・プロセスは、一般には、リフロー可能な誘電体物質に横に広がらせた形状を変えさせて半楕円又は半円形の横断面を有するようにさせる。しかしながら、犠牲となるダム３９０は、リフロー可能な誘電体物質が横に拡がることを妨げる。それ故、ギャップ１４０の大きさを維持することができる。このように、リフローされた誘電体物質パターン３５８の下部は、図９Ｃに示されるように、実質的に垂直な側壁を有する。加えて、リフロー可能な誘電体物質が横に拡がることを防ぐので、より多くのリフロー可能な誘電体物質がゲート・フィンガー１３４の側壁に沿って保たれる。このことは、ゲート・フィンガー１３４の側端に沿う誘電体フィンガー３５２Ｃの厚さを増加させるように作用する。したがって、犠牲となるダム３９０の使用は、金属間誘電体パターン１５０がリフロー可能な誘電体物質を用いて形成されるときに起こり得る、図３を参照して上に説明した２つの潜在的な問題を減らすか又は防止することができる。図９Ｄを参照すると、リフロー・プロセスが完了した後、犠牲となるダム３９０は選択性エッチングによって取り除かれ得る。上の説明においてはリフロー可能な誘電体パターン３５６が形成された後に犠牲となるダム３９０が形成されるが、他の実施例においては、リフロー可能な誘電体パターン３５６が形成される前に犠牲となるダム３９０が形成され得る点に留意する必要がある。
リフロー可能でない誘電体パターン及びリフロー可能な誘電体パターンの両方を有する金属間誘電体パターンを含む実施例についての上の説明において、リフロー可能でない誘電体パターンがゲート・フィンガーとリフロー可能な誘電体パターンとの間にあるように、リフロー可能でない誘電体パターンはリフロー可能な誘電体パターンの前に形成される。しかしながら、本発明の実施例は、そのようなことには限定されないことは理解されるであろう。特に、リフロー可能でない誘電体パターン及びリフロー可能な誘電体パターンの両方を有する金属間誘電体パターンを含む上に説明された実施例の各々は、リフロー可能な誘電体パターン（又は層）が最初に（例えば、直にゲート・フィンガー上に）形成され、それからリフローされ、そして、リフロー可能でない誘電体パターンがリフローされた誘電体パターンの上に形成されるように、変更され得る。例えば、図１０は、図５Ａ～図５ＥのＭＯＳＦＥＴ１１０の変更版であるＭＯＳＦＥＴ４１０のユニット・セルの（そのソース・メタライゼーションの一部の図示が省略された）概略断面図である。図１０に示されるように、ＭＯＳＦＥＴ４１０の金属間誘電体パターン４５０は、直接ゲート・フィンガー１３４の上に形成されるリフローされた誘電体パターン４５８及びリフローされた誘電体パターン４５８の上に形成されるリフロー可能でない誘電体パターン４５４を含む。
上に説明したＭＯＳＦＥＴはその上側表面上のソース・コンタクト層１６４及びその底面上のドレイン・コンタクト１１６を有するｎ型デバイスであるが、ｐ型デバイスでは、これらの位置が逆転することは理解されるであろう。更に、上に説明したパワーＭＯＳＦＥＴ１１０、及び、本願明細書において説明した他のデバイスが炭化ケイ素ベースの半導体デバイスであるとして示されるが、本発明の実施例がそれらに限定されないことは理解されるであろう。その代わりに、半導体デバイスは、例えば、窒化ガリウム・ベースの半導体デバイス、及び、ＩＩ～ＶＩ族化合物半導体デバイスを含む、パワー半導体デバイスの用途に適するあらゆるワイド・バンドギャップ半導体をも含むことができる。
本願明細書において説明される金属間誘電体パターンを形成するリフロー可能でない、及び／又は、リフロー可能な誘電体層／パターンは各々、単層を含んでも、多層構造を含んでもよいこともまた理解されるであろう。多くの用途において、多層構造は、拡散バリアとして、及び／又は、周囲の層に化学的適合性を提供するために、より効果的であり得る。
本願明細書において開示される改良された金属間誘電体パターンが縦型パワーＭＯＳＦＥＴデバイス以外のパワー半導体デバイスにおいて用いられ得ることも理解されるであろう。例えば、これらの金属間誘電体パターンが、パワーＩＧＢＴデバイスで用いられることもできる。パワーＩＧＢＴデバイスは、当業者に知られているように、ＢＪＴ及びＭＯＳＦＥＴの組合せであって、ＭＯＳＦＥＴは、ＢＪＴを電流制御デバイスから電圧制御デバイスへ転換させるためにＢＪＴのベースへフィードする。
図１１Ａは、本発明の複数の実施例に従うＩＧＢＴ５００の小部分の概略断面図である。図１１Ａに示されるように、ＩＧＢＴ５００は、ベース５０４、エミッタ５０６、及び、コレクタ５０８を有するｐ－ｎ－ｐ炭化ケイ素ＢＪＴ５０２を含む。ＩＧＢＴ５００は、ゲート１３０、ソース１６０、及び、ドレイン１１６を有する炭化ケイ素ＭＯＳＦＥＴ５１０を更に含む。ＭＯＳＦＥＴ５１０のソース１６０はＢＪＴ５０２のベース５０４に電気的に接続され、炭化ケイ素ＭＯＳＦＥＴ５１０のドレイン１１６はＢＪＴ５０２のコレクタ５０８に電気的に接続される。慣例により、ＢＪＴ５０２のコレクタ５０８はＩＧＢＴ５００の「エミッタ」であり、ＢＪＴ５０２のエミッタ５０６はＩＧＢＴ５００の「コレクタ」であり、ＭＯＳＦＥＴ５１０のゲート１３０はＩＧＢＴ５００の「ゲート」である。
図１１Ｂは、図１１ＡのＩＧＢＴ５００の小部分の概略横断面図である。図１１Ｂに示されるように、ＩＧＢＴ５００は、例えば、高濃度にドーピングされた（ｐ＋）ｐ型炭化ケイ素層１２１の上に形成され得る。Ｐ型層１２１は、例えば、炭化ケイ素基板上にエピタキシャル成長され得、基板はその後で除去され得る。ｐ＋層１２１は、ＩＧＢＴ５００のコレクタとして（及び、ＢＪＴ５０２のエミッタ５０６としても）機能する。低濃度にドーピングされたｎ型（ｎ－）炭化ケイ素ドリフト領域１２４が、ＢＪＴ５０２のベースとして、そして、ＭＯＳＦＥＴ５１０のソースとして機能するＰ型層１２１上に設けられている。中程度にドーピングされたｐ型ウェル領域１２６が、ｎ型ドリフト領域１２４の上側部分に設けられている。各ｐ型ウェル１２６の上側部分はｐ型ドーパントによってより高濃度にドーピングされて、ＢＪＴ５０２のコレクタとしても機能する高濃度にドーピングされたｐ＋エミッタ領域を形成し得る。高濃度にドーピングされた（ｎ＋）ｎ型ドレイン領域１２８もまた、ＩＧＢＴ５００のための共用ドレインとして機能する各ｐ型ウェル１２６の上側部分に形成され得る。ソース・メタライゼーション構造１６０がｐ型ウェル領域１２６及びｎ＋ドレイン領域１２８に接触するために形成され、ｐ＋炭化ケイ素層１２１の下側面上にオーミック・コンタクト１１６が形成される。
ゲート絶縁フィンガー１３２及びゲート・フィンガー１３４は、半導体層構造の上側表面上に設けられている。（各々上で詳述した）第１のリフロー可能でない誘電体パターン５５４及び第２のリフローされた誘電体パターン５５８を含む金属間誘電体パターン５５０が形成される。ギャップ１４０が隣り合う誘電体フィンガーの間に設けられ、ｎ型ソース領域１２８及びｐ型ウェル領域１２６を露出させる。上側ソース・メタライゼーション構造１６０は、金属間誘電体パターン５５０上に、そして、露出したｎ型ソース領域１２８及びｐ型ウェル領域１２６の上に形成される。上側メタライゼーション構造１６０は、拡散バリア層１６２及びソース・コンタクト層１６４を含む。金属間誘電体パターン５５０が本願明細書において開示される金属間誘電体パターンの何れとも置き換えられ得ることは理解されるであろう。
図１２は、本発明の実施例に従ってパワー半導体デバイスを形成する方法のフローチャートである。図１２に示されるように、動作は、複数の半導体層を含むワイド・バンドギャップ半導体層構造（「ＳＬＳ」）の形成（ブロック６００）から開始され得る。次に（ブロック６１０）、例えば、複数のゲート・フィンガーを含むことができる伝導性パターンが、ワイド・バンドギャップ半導体層構造の上側表面上に形成される。（ブロック６２０）第１のリフロー可能でない誘電体物質パターンが伝導性パターン上に形成される。（ブロック６３０）第２のリフロー可能な誘電体物質パターンが第１のリフロー可能でない誘電体物質パターン上に形成される。（ブロック６４０）リフロー可能な誘電体物質パターンが、リフロー可能でない誘電体物質パターン及びリフローされた誘電体物質パターンを含む金属間誘電体パターンを形成するためにリフローされる。（ブロック６５０）ソース・メタライゼーション構造が、金属間誘電体パターン上に、そして、ワイド・バンドギャップ半導体層構造の露出した上側表面上に形成される。
図１３は、本発明の更なる実施例に従ってパワー半導体デバイスを形成する方法のフローチャートである。図１３に示されるように、動作は、複数の半導体層を含むワイド・バンドギャップ半導体層構造の形成（ブロック７００）から開始され得る。次に（ブロック７１０）、間隔を置いて配置された複数のゲート・フィンガーが、ワイド・バンドギャップ半導体層構造の上側表面上に形成される。（ブロック７２０）リフロー可能な誘電体物質パターンが、ゲート・フィンガー・パターン上に形成される。（ブロック７３０）犠牲となる構造が、リフロー可能な誘電体物質パターンにおけるそれぞれのギャップに形成される。（ブロック７４０）リフロー可能な誘電体物質パターンが、金属間誘電体パターンを形成するためにリフローされる。（ブロック７５０）ソース・メタライゼーション・パターンが、金属間誘電体パターンの上に形成される。
したがって、本発明の実施例によれば、破損を回避するための最小限の所望の厚さを依然維持しつつ形状を改善し密度を増加させた金属間誘電体パターンを提供したことにより、ゲートからソースへの電気的短絡に起因するデバイス故障が起き難くなり得たパワーＭＯＳＦＥＴが提供され得る。これらの改良された金属間誘電体パターンは、水気又は湿式エッチング液が金属間誘電体パターンを通して拡散する経路を与える継ぎ目を実質的に無くし得、ゲートとソース・メタライゼーションとの間の電気的短絡の可能性を減らす。このように、本発明の実施例によるパワーＭＯＳＦＥＴは故障率を低くすることができる。
本発明の実施例に従う技術によって対処される問題は、例えば、炭化ケイ素及び／又は窒化ガリウム・ベースのデバイスのようなワイド・バンドギャップ・パワー半導体デバイスに特有な問題である傾向がある。そのようなデバイスにおいては、隣り合う誘電体フィンガー（例えば、誘電体フィンガー１５２）間のギャップ（例えば、ギャップ１４０）は、シリコン・ベースのデバイスのようなナロー・バンドギャップ半導体デバイスに形成されるＭＯＳＦＥＴに設けられる対応するギャップより非常に小さくできる。そのことについては、シリコンＭＯＳＦＥＴでは、ソース・コンタクト層における隙間が隣り合う誘電体フィンガー間のギャップにおいて形成される傾向が無く、ギャップのサイズが非常に大きいので、形成される如何なる鍵穴も非常に浅い傾向がある。したがって、ナロー・バンドギャップ・デバイスでは、湿式のエッチング液はソース・コンタクト・メタライゼーションを通して浸潤しない傾向があり、それ故、金属間誘電体パターンの密度を高める必要性、及び／又は、金属間誘電体パターンの形状を丸める必要性は弱いか又は無い。
図１を参照して上に説明した従来のパワーＭＯＳＦＥＴ１０の上側ソース・メタライゼーション構造６０を通して拡散する腐食性物質の問題に対処する他の潜在的な方法があることには留意する必要がある。１つの例として、ギャップ４０のアスペクト比は、例えば、ソース領域２８の幅を拡大することによって小さくされ得る。このことにより、上側ソース・メタライゼーション構造６０のギャップ充填特性を改善することができる。他の１つの例として、デポジション・パラメータの変更が、ソース・コンタクト層６４の材料のギャップ充填特性を改善するために用いられ得る（例えば、デポジション温度の上昇は、改善されたギャップ充填を促進し得る）。更に、ギャップ充填特性は高精度デポジション装置を用いて改善され得る。加えて、より安定した被覆を獲得し隙間を減少させる又は防止するためには、ソース・メタライゼーション構造１６０の部分（例えば、ギャップ４０の部分）を形成するために、例えば、原子層堆積のような、他のデポジション技術が用いられ得る。
以上、本発明の実施例が示される添付の図面を参照して、本発明について説明した。しかしながら、本発明は、多くの異なる形態で実施され得、本願明細書において記述された実施例に限定されるように解釈されるべきでない。むしろ、これらの実施例は、本開示が完全で行き届いたものとなり本発明の技術範囲を当業者に詳細に伝えるものとなるようにという目的で提供されている。図面においては、層及び領域の大きさ及び相対寸法は明確化のために誇張されている場合がある。エレメント又は層が、他のエレメント又は層、「の上に」ある、「に接続される」、又は、「に結合される」と言及されるときには、直接に、他のエレメント又は層、の上にある、それに接続される、又は、それに結合される場合もあり得るが、或いは、間に介在するエレメント又は層が存在する場合もあり得ることは理解されるであろう。対照的に、エレメントが「直に」又は「直接に」他のエレメント又は層、「の上に」ある、「に接続される」、又は、「に結合される」と言及されるときには、間に介在するエレメント又は層は存在しない。本願明細書において使われるとき、「及び／又は」という語句は、関連して列挙されたアイテムの１つ又は複数からなる任意のそして全ての組合せを含む。本開示全体を通して類似の参照符号は類似のエレメントを示す。
本願明細書において「第１の」及び「第２の」という語句が様々の領域、層、及び／又は、エレメントを記述するために使われるが、これらの領域、層、及び／又は、エレメントがこれらの語句によって限定されるべきではないことは理解されるであろう。これらの語句は、１つの領域、層、又は、エレメントを他の領域、層、又は、エレメントと区別するために用いられるだけである。したがって、本発明の要旨を逸脱しない範囲で、以下に記述される第１の領域、層、又は、エレメントは第２の領域、層、又は、エレメントと称され得、同様に、第２の領域、層、又は、エレメントは第１の領域、層、又は、エレメントと称され得る。
本願明細書において、例えば、「下側の」又は「底の」、及び、「上側の」又は「上の」のような相対的語句は、図面に示されるような１つのエレメントの他のエレメントに対する関係を記述するために使われる場合がある。相対的語句は、図面において描かれる向きだけでなく、デバイスの様々の向きを包含することを意図していることは理解されるであろう。例えば、図中のデバイスが回転されると、他のエレメントの「下」側にあると記載されたエレメントは、この他のエレメントの「上」側に向けられるであろう。したがって、例に取り挙げた語句「下側」は、図の特定の向きによって、「下側」及び「上側」の両方の向きを包含し得る。同様に、図のうちの１つの中のデバイスが回転されると、他のエレメント「の下に」又は「の下方に」として記述されたエレメントは、この他のエレメント「の上方に」向けられるであろう。したがって、例に取り挙げた語句「の下に」又は「の下方に」は上下両方の向きを包含し得る。
本願明細書において用いられる用語は、具体的な実施例だけを記載するためのものであって、本発明を限定することを意図しない。本願明細書において使われるとき、文脈が別の状況を明確に示さない限り、単数形「１つの（ａ）」、「ある（ａｎ）」、及び、「その（ｔｈｅ）」は複数形も同様に含むことを意図する。本願明細書において使われるとき、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「を含む（ｉｎｃｌｕｄｅｓ）」、及び／又は、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という語句は、記述された特徴、エレメント、及び／又は、コンポーネントの存在を特定するものであって、１つ若しくは複数の他の特徴、エレメント、コンポーネント、及び／又は、それらのグループの存在又は付加を排除しないということも更に理解されるであろう。
本願明細書において、本発明の実施例は、模式的な図である断面図を参照して記述されている。結果として（例えば、製造技術及び／又は許容範囲に関して）図示の形態からの変形が想起され得る。したがって、本発明の実施例は、本願明細書において例示される領域の特別な形状に限定されると解釈されるべきではなく、例えば、製造からもたらせられる形状の逸脱を含むことになる。例えば、長方形として図示されたインプラントされた領域は、通常、その端部においては、丸みがあるか湾曲した特徴、及び／又は、インプラントされた領域からインプラントされていない領域への２値的な変化ではなく、インプラント濃度の勾配を有する。したがって、図面に図示される領域は、本質的に模式的なものであって、それらの形状はデバイスの領域の実際の形状を図示することを意図したものではなく、本発明の技術範囲を限定することを意図しない。
本願明細書において開示される実施例が結合され得ることは理解されるであろう。
したがって、第１の実施例に関して描かれ、且つ／又は、記述されている特徴は第２の実施例においても同様に含まれ得、逆もまた同じである。
上記実施例は特定の図を参照して記述されるが、本発明の幾つかの実施例が付加的な及び／若しくは介在する層、構造、又は、エレメントを含むことができ、且つ／或いは、特定の層、構造、又は、エレメントは削除し得ることは理解すべきである。本発明の幾つかの代表的実施例が記述されたが、本発明の新規な教示及び利点から実質的に逸脱すること無く、多くの変更が代表的実施例において可能であることは当業者は容易に理解するであろう。したがって、全てのそのような変更は、請求項に記載の本発明の技術範囲内に含まれることを意図している。したがって、ここまでに述べたことは本発明の例示であって、開示される特定の実施例に限定されているように解釈されるべきではなく、開示された実施例に対する変更が他の実施例と同様に添付の請求項の技術範囲に含まれることが意図されていることは理解されるべきである。本発明は、以下の請求項（中で含まれる請求項の同等物を有する）によって定義される。

Claims (12)

  1. ワイド・バンドギャップ半導体層構造と、
    前記ワイド・バンドギャップ半導体層構造の上側表面上のゲート電極構造であって、前記ワイド・バンドギャップ半導体層構造の上側表面によって定義される面に垂直な方向に実質的に均一な厚さを有するゲート絶縁フィンガーによって前記ワイド・バンドギャップ半導体層構造から離されるゲート・フィンガーを含む、ゲート電極構造と、
    リフローされない誘電体物質パターン及びリフローされた誘電体物質パターンを含む、前記ゲート電極構造上の金属間誘電体パターンと、
    前記金属間誘電体パターン上のソース・メタライゼーション構造と
    を含み、
    前記ゲート電極構造が前記ワイド・バンドギャップ半導体層構造及び前記金属間誘電体パターンの間にあり、
    前記金属間誘電体パターンが前記ゲート電極構造と前記ソース・メタライゼーション構造との間にあり、
    前記ゲート電極構造の中心より上方の前記リフローされた誘電体物質パターンの厚さが、前記ゲート電極構造の上側端に隣接する前記リフローされた誘電体物質パターンの厚さの少なくとも３倍である、半導体デバイス。
  2. 前記ゲート電極構造が、複数のゲート絶縁フィンガーの各々によって前記ワイド・バンドギャップ半導体層構造から離される複数のゲート・フィンガーを含み、前記リフローされない誘電体物質パターンが、前記ゲート・フィンガーの各々の上面及び側面をコンフォーマルに囲む複数のリフローされない誘電体フィンガーを含み、請求項１に記載の半導体デバイス。
  3. 前記リフローされた誘電体物質パターンの上面が、半楕円の横断面を有する、請求項１に記載の半導体デバイス。
  4. 前記リフローされない誘電体物質パターンの厚さが、前記リフローされた誘電体物質パターンの最小厚さを超え、かつ前記リフローされた誘電体物質パターンの最大厚さを超えない、請求項１に記載の半導体デバイス。
  5. 前記リフローされない誘電体物質パターンの上方の角に隣接する前記リフローされた誘電体物質パターンの一部は、前記最小厚さを有する前記リフローされた誘電体物質パターンの一部である、請求項４に記載の半導体デバイス。
  6. 前記リフローされた誘電体物質パターンは、ほうりんけい酸ガラス（ＢＰＳＧ：ｂｏｒｏ－ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）パターンを含む、請求項１に記載の半導体デバイス。
  7. 前記リフローされた誘電体物質パターンの最小厚さに対する前記ゲート電極構造の前記ゲート・フィンガーの上面の中心の上方の前記リフローされた誘電体物質パターンの厚さの比率が、３：１より大きい、請求項１に記載の半導体デバイス。
  8. 前記ゲート電極構造の上方にある前記リフローされた誘電体物質パターンが半楕円の上面を有し、前記リフローされた誘電体物質パターンが垂直な外側の側壁を有する、請求項１に記載の半導体デバイス。
  9. 前記リフローされない誘電体物質パターンの最小厚さが、前記半導体デバイスの通常動作中、前記金属間誘電体パターンの破損を回避するのに十分であるように選択される、請求項１に記載の半導体デバイス。
  10. ワイド・バンドギャップ半導体層構造と、
    前記ワイド・バンドギャップ半導体層構造の上側表面上のゲート電極構造と
    前記ゲート電極構造上の金属間誘電体パターンであって、少なくとも第１のリフローされた誘電体物質パターンと、前記第１のリフローされた誘電体物質パターンと異なる物質を含む第２のリフローされない誘電体物質パターンとを含む、金属間誘電体パターンと、
    前記金属間誘電体パターン上のソース・メタライゼーション構造と
    を含み、
    前記ゲート電極構造が前記ワイド・バンドギャップ半導体層構造及び前記金属間誘電体パターンの間にあり、
    前記金属間誘電体パターンが前記ゲート電極構造と前記ソース・メタライゼーション構造との間にあり、
    前記金属間誘電体パターンの最大厚さが、前記ゲート電極構造の中心の上面の上にある、半導体デバイス。
  11. 前記第１のリフローされた誘電体物質パターンが、半楕円の上面及び垂直な外側の側壁を有する、請求項１０に記載の半導体デバイス。
  12. 前記第１のリフローされた誘電体物質パターンの上面及び前記第２のリフローされない誘電体物質パターンの上面の各々が、半楕円の横断面を有する、請求項１０に記載の半導体デバイス。
JP2023108125A 2019-05-16 2023-06-30 リフローされた金属間誘電体層を有するパワー半導体デバイス Active JP7634603B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/413,921 US10998418B2 (en) 2019-05-16 2019-05-16 Power semiconductor devices having reflowed inter-metal dielectric layers
US16/413,921 2019-05-16
PCT/US2020/030926 WO2020231647A1 (en) 2019-05-16 2020-05-01 Power semiconductor devices having reflowed inter-metal dielectric layers
JP2021568331A JP7307818B2 (ja) 2019-05-16 2020-05-01 リフローされた金属間誘電体層を有するパワー半導体デバイス

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2021568331A Division JP7307818B2 (ja) 2019-05-16 2020-05-01 リフローされた金属間誘電体層を有するパワー半導体デバイス

Publications (2)

Publication Number Publication Date
JP2023115346A JP2023115346A (ja) 2023-08-18
JP7634603B2 true JP7634603B2 (ja) 2025-02-21

Family

ID=70847525

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021568331A Active JP7307818B2 (ja) 2019-05-16 2020-05-01 リフローされた金属間誘電体層を有するパワー半導体デバイス
JP2023108125A Active JP7634603B2 (ja) 2019-05-16 2023-06-30 リフローされた金属間誘電体層を有するパワー半導体デバイス

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2021568331A Active JP7307818B2 (ja) 2019-05-16 2020-05-01 リフローされた金属間誘電体層を有するパワー半導体デバイス

Country Status (6)

Country Link
US (1) US10998418B2 (ja)
EP (1) EP3970198A1 (ja)
JP (2) JP7307818B2 (ja)
KR (1) KR102727914B1 (ja)
CN (1) CN114026700B (ja)
WO (1) WO2020231647A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230319A (ja) 1999-12-29 2001-08-24 Hynix Semiconductor Inc 平坦化膜の流動に基づく下部配線と上部配線の間の電気的ショートを防止するための半導体素子の製造方法
JP2008112823A (ja) 2006-10-30 2008-05-15 Denso Corp 炭化珪素半導体装置の製造方法
JP2008192691A (ja) 2007-02-01 2008-08-21 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2016039074A1 (ja) 2014-09-09 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
JPS62185375A (ja) 1986-02-10 1987-08-13 Nec Corp 集積回路装置の製造方法
KR940009599B1 (ko) 1991-10-30 1994-10-15 삼성전자 주식회사 반도체 장치의 층간 절연막 형성방법
JPH07106330A (ja) * 1993-10-08 1995-04-21 Nippon Precision Circuits Kk 半導体装置における絶縁層の形成方法
DE59711481D1 (de) * 1996-02-05 2004-05-06 Infineon Technologies Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5930630A (en) 1997-07-23 1999-07-27 Megamos Corporation Method for device ruggedness improvement and on-resistance reduction for power MOSFET achieved by novel source contact structure
KR100854971B1 (ko) * 2007-01-23 2008-08-28 삼성전자주식회사 자기정렬 금속막 션트 공정을 이용하는 반도체 장치의 제조방법
JP2011060901A (ja) * 2009-09-08 2011-03-24 Sumitomo Electric Ind Ltd 半導体装置および半導体装置の製造方法
KR101574107B1 (ko) * 2010-02-11 2015-12-04 삼성전자 주식회사 반도체 장치의 제조 방법
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
KR101904991B1 (ko) * 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
US8432002B2 (en) * 2011-06-28 2013-04-30 International Business Machines Corporation Method and structure for low resistive source and drain regions in a replacement metal gate process flow
JP5929741B2 (ja) * 2012-01-23 2016-06-08 株式会社デンソー 半導体装置の製造方法
JP2014138048A (ja) * 2013-01-16 2014-07-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2015041638A (ja) * 2013-08-20 2015-03-02 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015061001A (ja) * 2013-09-20 2015-03-30 株式会社東芝 半導体装置の製造方法
CN104867832B (zh) 2014-02-21 2017-10-20 北大方正集团有限公司 垂直双扩散金属氧化物半导体场效应管的制造方法
JP6301795B2 (ja) * 2014-09-19 2018-03-28 株式会社東芝 半導体装置
JP6267624B2 (ja) * 2014-10-24 2018-01-24 住友電気工業株式会社 炭化珪素半導体装置
KR102344881B1 (ko) * 2015-03-31 2021-12-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
WO2017047284A1 (ja) 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6668843B2 (ja) * 2016-03-14 2020-03-18 富士電機株式会社 半導体装置および製造方法
US11075264B2 (en) * 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
US9881865B1 (en) * 2016-07-27 2018-01-30 Samsung Electronics Co., Ltd. Semiconductor devices including electrically isolated patterns and method of fabricating the same
JP6692265B2 (ja) * 2016-09-16 2020-05-13 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6904774B2 (ja) * 2017-04-28 2021-07-21 富士電機株式会社 炭化珪素エピタキシャルウェハ、炭化珪素絶縁ゲート型バイポーラトランジスタ及びこれらの製造方法
JP6988175B2 (ja) * 2017-06-09 2022-01-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230319A (ja) 1999-12-29 2001-08-24 Hynix Semiconductor Inc 平坦化膜の流動に基づく下部配線と上部配線の間の電気的ショートを防止するための半導体素子の製造方法
JP2008112823A (ja) 2006-10-30 2008-05-15 Denso Corp 炭化珪素半導体装置の製造方法
JP2008192691A (ja) 2007-02-01 2008-08-21 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2016039074A1 (ja) 2014-09-09 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
CN114026700A (zh) 2022-02-08
EP3970198A1 (en) 2022-03-23
KR102727914B1 (ko) 2024-11-11
US10998418B2 (en) 2021-05-04
KR20220008330A (ko) 2022-01-20
US20200365708A1 (en) 2020-11-19
JP2023115346A (ja) 2023-08-18
JP7307818B2 (ja) 2023-07-12
CN114026700B (zh) 2023-11-21
WO2020231647A1 (en) 2020-11-19
JP2022533139A (ja) 2022-07-21

Similar Documents

Publication Publication Date Title
US11869961B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN101764160B (zh) 半导体装置
TWI389309B (zh) 利用下沉溝槽之具有頂部汲極的半導體功率元件
US20220130998A1 (en) Power semiconductor devices including angled gate trenches
CN108574000B (zh) 半导体装置和半导体装置的制造方法
US20220130997A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
JP2024091861A (ja) ＳｉＣ半導体装置
JP7288969B2 (ja) 埋設された粒子停止層を含む上側金属被膜構造を有するパワー半導体デバイス
JP7634603B2 (ja) リフローされた金属間誘電体層を有するパワー半導体デバイス
CN119678668A (zh) 具有改进的击穿性能的栅极沟槽功率半导体装置及形成此装置的方法
JP7786512B2 (ja) 半導体装置
JP2014241426A (ja) 半導体装置
JP7451981B2 (ja) 半導体装置
KR20250108996A (ko) 전력 반도체 소자
JP2025122620A (ja) 電力半導体素子
WO2023127253A1 (ja) 半導体装置
JP2025160495A (ja) ＳｉＣ半導体装置
CN117317009A (zh) 一种沟槽型半导体器件及其制作方法
CN119812146A (zh) 半导体装置
KR20250108997A (ko) 전력 반도체 소자

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250210

R150 Certificate of patent or registration of utility model

Ref document number: 7634603

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150