JP7477067B2 - 表示パネル及びその製作方法、表示装置及びその製作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 179
- 239000002184 metal Substances 0.000 claims description 179
- 239000000758 substrate Substances 0.000 claims description 79
- 230000002093 peripheral effect Effects 0.000 claims description 49
- 239000004065 semiconductor Substances 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 31
- 239000003990 capacitor Substances 0.000 claims description 30
- 230000017525 heat dissipation Effects 0.000 claims description 24
- 238000007789 sealing Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 34
- 239000010408 film Substances 0.000 description 25
- 238000002834 transmittance Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 10
- 238000005452 bending Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000007872 degassing Methods 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/80—Constructional details
- H10K59/88—Dummy elements, i.e. elements having non-functional features
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/84—Passivation; Containers; Encapsulations
- H10K50/841—Self-supporting sealing arrangements
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/87—Arrangements for heating or cooling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
- H10K71/10—Deposition of organic active material
- H10K71/191—Deposition of organic active material characterised by provisions for the orientation or alignment of the layer to be deposited
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- H—ELECTRICITY
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/1201—Manufacture or treatment
-
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- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
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- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/80—Constructional details
- H10K59/87—Passivation; Containers; Encapsulations
- H10K59/871—Self-supporting sealing arrangements
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Optics & Photonics (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Geometry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
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Description
表示パネルであって、
基板上に設けられた表示領域と周辺領域とを含み、
前記表示パネルは、前記表示領域に設けられた複数の画素セルを含み、
前記周辺領域は、前記表示領域と表示パネルの縁との間の領域を含み、
前記表示パネルは、複数のアクティブ駆動回路及び複数の冗長駆動回路を更に含み、
前記複数のアクティブ駆動回路及び前記複数の冗長駆動回路は、前記周辺領域に設けられ、
前記複数のアクティブ駆動回路のうちの少なくとも1つのアクティブ駆動回路は、前記複数の画素セルのうちの少なくとも1つの画素セルに電気的に接続されて画素セルを表示駆動し、前記冗長駆動回路は、基板上に設けられた少なくとも1つの電極層を含み、
前記周辺領域は、平面領域と曲面領域とを含み、ここで、少なくとも一部の前記冗長駆動回路は、前記平面領域に含まれる平坦な冗長駆動回路領域に位置し、
前記平坦な冗長駆動回路領域は、少なくとも2つの位置合わせマーク領域をみ、
前記位置合わせマーク領域内に、少なくとも1つの前記電極層がくり抜かれ、及び/又は、少なくとも1つの前記電極層が満たされ、
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きい。
前記最大画素縁長は、前記複数の画素セルの画素縁長のうちの最大値であり、
前記画素縁長は、前記画素セルの前記基板への正射影の縁の長さである。
前記所定面積は、最大画素面積であり、
前記最大画素面積は、前記複数の画素セルの画素面積のうちの最大値であり、前記画素面積は、前記画素セルの基板への正射影の面積である。
前記上面及び前記下面は、共に平面であり、
前記第1側面、前記第2側面、前記第3側面及び前記第4側面は、いずれも湾曲した側面であり、
前記下面と平行である第1平面への前記第1側面の正射影と、前記平面領域の前記第1平面への正射影とは、重ならず、
前記第2側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならず、
前記第3側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならず、
前記第4側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの下側辺に設けられ、
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左下フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右下フィレットとの最長距離は、前記所定距離未満である。
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの上側辺に設けられ、
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左上フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右上フィレットとの最長距離は、前記所定距離未満である。
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの下側辺に設けられ、
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左上フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右上フィレットとの最長距離が、前記所定距離未満である。
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの上側辺に設けられ、
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左下フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右下フィレットとの最長距離は、前記所定距離未満である。
前記位置合わせマーク領域には、前記ゲート金属層及び前記ソースドレイン金属層が共にくり抜かれている。
前記位置合わせマーク領域には、前記アノード層に開口が設けられておらず、前記アノード層が満たされている。
前記位置合わせマーク領域には、前記アノード層がくり抜かれている。
前記位置合わせマーク領域には、前記アノード層に位置合わせマークパターンが含まれている。
前記位置合わせマーク領域には、前記第1ゲート金属層及び前記第2ゲート金属層が共にくり抜かれている。
前記表示パネルは、前記半導体層と前記第1ゲート金属層との間に設けられた第1絶縁層と、前記第1ゲート金属層と前記第2ゲート金属層との間に設けられた第2絶縁層と、前記第2ゲート金属層と前記ソースドレイン金属層との間に設けられた第3絶縁層と、前記ソースドレイン金属層と前記アノード層との間に設けられた第4絶縁層とを更に含み、
前記位置合わせマーク領域には、前記第1絶縁層、前記第2絶縁層、前記第3絶縁層及び前記第4絶縁層のいずれもくり抜かれていない。
前記平坦な冗長駆動回路領域は、前記駆動回路領域に含まれている。
前記冗長発光制御回路は、前記冗長ゲート駆動回路の表示領域から遠い側に設けられ、冗長発光制御信号出力線を含み、
前記位置合わせマーク領域には、前記冗長発光制御信号出力線がくり抜かれている。
前記平坦な冗長駆動回路領域の前記位置合わせマーク領域以外の領域には、前記蓄積キャパシタの第2電極板は、冗長駆動回路に含まれる出力トランジスタに結合されていない。
前記シフトレジスタユニットは、対応する行の画素セルに結合され、対応する行の画素セルにゲート駆動信号及び/又は発光制御信号を供給する。
表示パネルを製作するための表示パネルの製作方法であって、
前記表示パネルは、基板上に設けられた表示領域と周辺領域とを含み、
前記周辺領域は、前記表示領域と表示パネルの縁との間の領域を含み、
前記周辺領域は、平面領域と曲面領域とを含み、
前記平面領域は、平坦な冗長駆動回路領域を含み、
前記表示パネルの製作方法において、
前記表示領域に複数の画素セルを設け、前記周辺領域に複数のアクティブ駆動回路及び複数の冗長駆動回路を設けることと、
前記基板上に設けられた少なくとも1つの電極層を含む少なくとも一部の前記冗長駆動回路を、前記平坦な冗長駆動回路領域に設けることと、
前記平坦な冗長駆動回路領域に位置合わせマーク領域を設けることと、
前記位置合わせマーク領域で少なくとも1つの前記電極層をくり抜き、及び/又は、少なくとも1つの前記電極層を満たすこととを含み、
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きい。
前記最大画素縁長は、前記複数の画素セルの画素縁長のうちの最大値であり、
前記画素縁長は、前記画素セルの前記基板への正射影の縁の長さである。
前記第4側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは重ならない。前記第1側面は、左側面であり、前記第2側面は、下側面であり、前記第3側面は、上側面であり、前記第4側面は、右側面であり、
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの下側辺又は前記表示パネルの上側辺に設けられ、
前記表示装置は、前記下面、前記第1側面、前記第2側面、前記第3側面及び前記第4側面に貼り合わされる放熱フィルムを更に含む。
前記第5側面、前記第6側面、前記第7側面及び前記第8側面は、いずれも湾曲した側面であり、
前記第1面は、前記上面に、前記第5側面は、前記第1側面に、前記第6側面は、前記第2側面に、前記第7側面は、前記第3側面に、前記第8側面は、前記第4側面に、それぞれ貼り合わされる。
表示装置を製作するための表示装置の製作方法であって、
前記表示装置は、表示パネルと、放熱フィルムと、封止カバーとを含み、
前記表示パネルは、基板上に設けられた表示領域と周辺領域とを含み、
前記周辺領域は、前記表示領域と表示パネルの縁との間の領域を含み、
前記周辺領域は、平面領域と曲面領域とを含み、
前記平面領域は、平坦な冗長駆動回路領域を含み、
前記表示装置の製作方法において、
前記表示領域に複数の画素セルを設け、前記周辺領域に複数のアクティブ駆動回路及び複数の冗長駆動回路を設けることと、
前記基板上に設けられた少なくとも1つの電極層を含む少なくとも一部の前記冗長駆動回路を、前記平坦な冗長駆動回路領域に設けることと、
前記平坦な冗長駆動回路領域に位置合わせマーク領域を設けることと、
前記位置合わせマーク領域で少なくとも1つの前記電極層をくり抜き、及び/又は、少なくとも1つの前記電極層を満たすことと、
前記位置合わせマーク領域を利用して、前記表示パネルと前記封止カバーとを位置合わせして貼り合わせ、前記表示パネルと前記放熱フィルムとを位置合わせして貼り合せることとを含み、
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きい。
表示パネルの周辺領域は、前記表示パネルに含まれる前記表示領域と前記表示パネルの縁201との間の領域である。
図1Bにおいて、201は、前記表示パネルの縁であり、203-1は、表示パネルの左側曲面領域であり、203-2は、表示パネルの下側曲面領域であり、203-3は、表示パネルの上側曲面領域であり、203-4は、表示パネルの右側曲面領域である。
図1Bにおいて、L1は、第1点線であり、前記第1点線L1と表示パネルの縁とで囲まれた表示パネルの左側の領域は、表示パネルの左側曲面領域203-1である。
L2は、第2の点線であり、前記第2点線L2と表示パネルの縁とで囲まれた表示パネルの下側の領域は、表示パネルの下側曲面領域203-2である。
L3は、第3点線であり、前記第3点線L3と表示パネルの縁とで囲まれた表示パネルの上側の領域は、表示パネルの上側曲面領域203-3である。
L4は、第4点線であり、前記第4点線L4と表示パネルの縁とで囲まれた表示パネルの右側の領域は、表示パネルの右側曲面領域203-4である。
前記表示パネルの周辺領域における平面領域は、前記表示パネルの周辺領域のうち、前記左側曲面領域203-1、前記下側曲面領域203-2、前記上側曲面領域203-3及び前記右側曲面領域203-4によって覆われていない領域である。前記曲面領域は、前記周辺領域に前記平面領域以外の領域である。
図1Bにおいて、11は、表示パネルの平面領域に含まれる第1平面領域であり、12は、表示パネルの平面領域に含まれる第2平面領域であり、13は、表示パネルの平面領域に含まれる第3平面領域であり、14は、表示パネルの平面領域に含まれる第4平面領域である。即ち、4面湾曲表示パネルにおいて、平面領域は、表示領域の左上側、左下側、右上側及び右下側に隣接して位置する。
前記第1平面領域11は、表示領域境界202の左下フィレットに近い。前記第2平面領域12は、表示領域境界202の右下フィレットに近い。第3平面領域13は、表示領域境界202の左上フィレットに近い。第4平面領域14は、表示領域境界202の右上フィレットに近い。
具体的な実施において、前記回路板20が表示パネルの下側辺に設けられた場合、回路板に折り曲げの位置合わせマークを設けてもよい。回路板に設けられた折り曲げの位置合わせマークと、前記第1平面領域11及び/又は第2平面領域12に設けられた位置合わせマークとの両方により、折り曲げの位置合わせを行う。
具体的な実施において、前記回路板20が表示パネルの上側辺に設けられた場合、回路板に折り曲げの位置合わせマークを設けてもよい。回路板に設けられた折り曲げの位置合わせマークと、前記第3平面領域13及び/又は第4平面領域14に設けられた位置合わせマークとの両方により、折り曲げの位置合わせを行う。前記表示パネルの周辺領域には、前記表示領域から離れる方向に、Fanout(ファンアウト)領域、駆動回路領域及び信号線領域が順に設けられる。
前記ファンアウト領域は、表示領域におけるデータ線とソースドライバとの接続線が位置する領域である。前記ファンアウト領域には、高電圧信号VDDを供給するための高電圧信号線が設けられる。
前記信号線領域には、低電圧信号VSSを供給するための低電圧信号線が設けられる。前記駆動回路領域は、駆動回路領域と冗長駆動回路領域とを含む。前記冗長駆動回路領域は、平坦な冗長駆動回路領域を含む。
前記駆動回路領域には、複数段のシフトレジスタユニットを含むアクティブ駆動回路が設けられる。前記アクティブ駆動回路は、表示領域の複数行の画素セルのそれぞれにゲート駆動信号を供給するためのゲート駆動回路を含む。選択可能に、前記アクティブ駆動回路は、表示領域の複数行の画素セルのそれぞれに発光制御信号を供給するための発光制御回路を含む。
前記冗長駆動回路領域には、冗長駆動回路が設けられる。前記冗長駆動回路は、少なくとも1段の冗長シフトレジスタユニットを含む。前記冗長シフトレジスタユニットは、表示領域の画素セルに結合されず、エッチングの均一性及びレイアウトの適正性を保つためにのみ残置される。前記冗長シフトレジスタユニットの信号線には、前記駆動回路領域のアクティブ駆動回路への信号遷移の影響を低減するために、固定電圧信号が入力される。
前記ソースドレイン金属層は、低電圧信号線を含む。
前記信号線領域には、前記ソースドレイン金属層上にアノード層を設ける目的は、表示領域における発光素子のカソードを前記低電圧信号線に接続するためである(ソースドレイン金属層の上方に被覆されるアノード層の面積は、低電圧信号線とカソードとの接続状況で決定される)。
前記平面領域が冗長駆動回路領域の少なくとも一部の領域を含む場合、前記冗長駆動回路領域の少なくとも一部の領域は、平坦な冗長駆動回路領域である。
ここで、前記複数のアクティブ駆動回路のうちの少なくとも1つのアクティブ駆動回路は、前記複数の画素セルのうちの少なくとも1つの画素セルに電気的に接続されて画素セルを表示駆動する。前記冗長駆動回路は、基板上に設けられた少なくとも1つの電極層を含む。
前記周辺領域は、平面領域と曲面領域とを含む。ここで、少なくとも一部の前記冗長駆動回路は、前記平面領域に含まれる平坦な冗長駆動回路領域に位置する。
前記平坦な冗長駆動回路領域は、少なくとも2つの位置合わせマーク領域を含む。
前記位置合わせマーク領域内に、少なくとも1つの前記電極層がくり抜かれ、及び/又は、少なくとも1つの前記電極層が満たされている。
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きい。本開示の少なくとも1つの実施例に係る表示パネルは、平坦な冗長駆動回路領域に位置合わせマーク領域を設ける。
前記位置合わせマーク領域内には、位置合わせマーク領域の光透過率が周囲領域の光透過率よりも高くなり、正確な位置合わせができるように、前記電極層の少なくとも1つがくり抜かれており、及び/又は、
前記位置合わせマーク領域には、少なくとも1つの前記電極層が満たされており、そのため、この電極層が光を反射して他の領域と強い明暗のコントラストを形成して位置合わせを実現することができる。
前記最大画素縁長は、前記複数の画素セルの画素縁長のうちの最大値である。
前記画素縁長は、前記画素セルの前記基板への正射影の縁の長さである。
前記所定面積は、最大画素面積である。
前記最大画素面積は、前記複数の画素セルの画素面積のうちの最大値であり、前記画素面積は、前記画素セルの基板への正射影の面積である。
前記位置合わせマーク領域内に、前記少なくとも1つの半導体層がくり抜かれ、及び/又は、満たされている。
前記第1領域は、前記平坦な冗長駆動回路領域に前記位置合わせマーク領域を囲む領域である。
前記上面及び前記下面は、共に平面である。
前記第1側面、前記第2側面、前記第3側面及び前記第4側面は、いずれも湾曲した側面である。
前記下面と平行である第1平面への前記第1側面の正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記第2側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記第3側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記第4側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左下フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右下フィレットとの最長距離は、前記所定距離未満である。
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左上フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右上フィレットとの最長距離は、前記所定距離未満である。
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左上フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右上フィレットとの最長距離が、前記所定距離未満である。
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左下フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右下フィレットとの最長距離は、前記所定距離未満である。
前記位置合わせマーク領域には、前記ゲート金属層及び前記ソースドレイン金属層が共にくり抜かれている。
前記位置合わせマーク領域には、位置合わせカメラが前記位置合わせマーク領域を認識できるように、前記アノード層に開口が設けられておらず、前記アノード層が満たされている。
平坦な冗長駆動回路領域71は、駆動回路領域に含まれる。前記駆動回路領域は、前記平坦な冗長駆動回路領域71の他に、第1駆動回路領域721及び第2駆動回路領域722を更に含む。前記平坦な冗長駆動回路領域71は、位置合わせマーク領域70を含む。
前記表示パネルは、基板上に順に配置された半導体層、第1ゲート金属層、第2ゲート金属層、ソースドレイン金属層及びアノード層を含む。
前記平坦な冗長駆動回路領域71の前記位置合わせマーク領域70を除いた領域には、少なくとも1段の冗長シフトレジスタユニットが設けられる。前記第1駆動回路領域721及び第2駆動回路領域722には、複数段のシフトレジスタユニットを含むアクティブ駆動回路が設けられている。
位置合わせマーク領域70の光透過率が、駆動回路領域のうち位置合わせマーク領域70に近い領域の光透過率よりも十分に高くなり、前記位置合わせマーク領域を位置合わせカメラが正確に認識できるようにするために、前記位置合わせマーク領域70において前記半導体層、前記ゲート金属層及び前記ソースドレイン金属層のいずれもがくり抜かれている。また、位置合わせマークを設置する別途の空間を必要とせず、表示パネルの額縁を縮小しながら工程の精密な位置合わせを可能にする。
前記位置合わせマーク領域70には、位置合わせカメラが前記位置合わせマーク領域70を認識できるように、前記アノード層には開口が設けられておらず、前記アノード層は、満たされている。
駆動回路領域に前記位置合わせマーク領域70以外の領域には、有機膜層を脱ガスするための複数の開口が前記アノード層に離間して設けられている。
図5Bは、平坦な冗長駆動回路領域に、前記半導体層の上方に設けられた第1ゲート金属層に含まれる第1ゲート金属パターン82の少なくとも1つの実施例の平面図である。
図5Cは、平坦な冗長駆動回路領域に、図5Aと図5Bを重ね合わせた概略図である。
図5Dは、平坦な冗長駆動回路領域に、第2ゲート金属層に含まれる第2ゲート金属パターン83を図5Cに追加した概略図である。
図5Eは、平坦な冗長駆動回路領域に半導体層、第1ゲート金属層及び第2ゲート金属層を順に設けた後に複数のビアH0を設けた概略図である。
図5Fは、平坦な冗長駆動回路領域に複数のビアH0を設けた後に、ソースドレイン金属層S0を更に設けた概略図である。
図5Fに示すように、前記位置合わせマーク領域70には、前記第1ゲート金属層、前記第2ゲート金属層、前記半導体層及び前記ソースドレイン金属層は、いずれもくり抜かれている。
前記位置合わせマーク領域には、前記アノード層がくり抜かれている。
前記位置合わせマーク領域には、前記アノード層に開口が設けられておらず、前記アノード層が満たされており、前記ゲート金属層及び前記ソースドレイン金属層がくり抜かれている。
前記位置合わせマーク領域には、前記アノード層に位置合わせマークパターンが含まれる。
前記シフトレジスタユニットは、対応する行の画素セルに結合され、対応する行の画素セルにゲート駆動信号及び/又は発光制御信号を供給する。
前記位置合わせマーク領域には、前記冗長発光制御信号出力線がくり抜かれている。
前記平坦な冗長駆動回路領域の前記位置合わせマーク領域以外の領域には、前記蓄積キャパシタの第2電極板は、冗長駆動回路に含まれる出力トランジスタに結合されていない。
前記第1出力トランジスタの第1電極は、前記第2出力トランジスタの第1電極としても利用可能である。前記第1電極は、ソース又はドレインである。
前記第1蓄積キャパシタの第1電極板は、前記第1出力トランジスタのゲートに結合され、前記第2蓄積キャパシタの第1電極板は、前記第2出力トランジスタのゲートに結合され、前記第1蓄積キャパシタの第2電極板は、第1電圧信号線に結合され、前記第2蓄積キャパシタの第2電極板は、前記ゲート駆動信号線に結合される。
本開示の少なくとも1つの実施例において、前記第1出力トランジスタは、前記ゲート駆動信号線を介して第1電圧信号を出力するように制御し、前記第2出力トランジスタは、前記ゲート駆動信号線を介した第2電圧信号を出力するように制御するが、これに限定されない。
図6Cの平坦な冗長駆動回路領域に含まれる部分領域61において、E1は、第1冗長発光制御信号出力線であり、E2は、第2冗長発光制御信号出力線である。平坦な冗長駆動回路領域に含まれる部分領域61の前記位置合わせマーク領域70を除いた領域には、第1冗長発光制御信号出力線E1及び第2冗長発光制御信号出力線E2は、前記平坦な冗長駆動回路領域に含まれる部分領域61よりも第1方向に延伸しているが、表示領域に位置する画素セルには結合されていない。本開示の少なくとも1つの実施例において、前記第1方向は、水平方向であるが、これに限定されない。
図6Gにおいて、S1は、第2出力トランジスタの第2電極に含まれる電極パターンとしても利用可能である。
本開示の少なくとも1つの実施例において、前記第1電極は、ソース又はドレインであり、前記第2電極は、ドレイン又はソースである。
図6Iに示すように、図6Cに加え、C1bは、第1蓄積キャパシタの第2電極板であり、C2bは、第2蓄積キャパシタの第2電極板である。図6A~図6Iに示すように、第1蓄積キャパシタの第2電極板C1bは、ビアを介して第1電圧信号線V1に結合され、第2蓄積キャパシタの第2電極板C2bは、ビアを介して前記ゲート駆動信号出力線G0に結合される。
図6A~図6Iに対応する実施例において、前記発光制御信号出力線E0は、駆動回路領域に含まれる部分領域62において、ゲート駆動回路に含まれるシフトレジスタユニットを横断して、表示領域の画素セルに発光制御信号を供給する。
冗長駆動回路の構成とアクティブ駆動回路の構成の違いは、以下の通りである。
図6Hに示すように、C1a1は、冗長駆動回路における第1蓄積キャパシタの第1電極板であり、C2a1は、冗長駆動回路における第2蓄積キャパシタの第1電極板である。冗長駆動回路では、C1a1とC2a1が互いに結合され、C1a1は、G01に結合されず、C2a1は、G02に結合されない。また、C1a1の面積は、C1aの面積よりも小さく、C2a1の面積は、C2aの面積よりも小さい。
図6Iに示すように、C1b1は、冗長駆動回路における第1蓄積キャパシタの第1電極板であり、C2b1は、冗長駆動回路における第2蓄積キャパシタの第1電極板である。冗長駆動回路では、C1b1とC2b1が互いに結合され、C2b1は、ゲート駆動信号出力線に結合されず、C1b1の面積は、C1bの面積よりも小さく、C2b1の面積は、C2bの面積よりも小さい。
前記位置合わせマーク領域70には、冗長駆動回路に含まれる1段目の冗長シフトレジスタユニットにおいて、第1出力トランジスタの電極層、第1出力トランジスタの活性層、第2出力トランジスタの電極層、及び、第2出力トランジスタの活性層がくり抜かれている。
前記位置合わせマーク領域70には、冗長駆動回路に含まれる2段目の冗長用シフトレジスタユニットにおいて、第1出力トランジスタの右半分の電極層、第1出力トランジスタの右半分の活性層、第2出力トランジスタの右半分の電極層、及び、第2出力トランジスタの右半分の活性層がくり抜かれている。
また、前記位置合わせマーク領域70には、冗長駆動回路に含まれる1段目の冗長シフトレジスタユニットと、冗長駆動回路に含まれる2段目の冗長シフトレジスタユニットとの間に設けられる冗長発光制御信号出力線は、くり抜かれている。
まず、駆動回路領域において、基板上に半導体層を形成し、前記半導体層に対して1回のパターニング工程を行って冗長駆動回路における各トランジスタの活性層を形成し、位置合わせマーク領域70において、半導体層をくり抜いてアクティブ駆動回路における各トランジスタの活性層を形成する。
前記活性層の前記基板と反対側の面に第1絶縁層を形成する。
その後、駆動回路領域において、前記半導体層の前記基板と反対側の面に第1ゲート金属層を製作し、前記第1ゲート金属層を1回のパターニング工程を行って冗長駆動回路の各トランジスタのゲート及び冗長駆動回路の各キャパシタの第1電極板を形成し、アクティブ駆動回路の各トランジスタのゲート及びアクティブ駆動回路の各キャパシタの第1電極板を形成し、位置合わせマーク領域70において、第1ゲート金属層をくり抜く。
前記各トランジスタのゲートをマスクとして、前記ゲートで覆われていない部分の活性層を不純物ドープすることにより、前記ゲートで覆われていない部分の活性層を導電部に、前記ゲートで覆われている部分の活性層をチャネル部に形成する。前記導電部は、トランジスタの入力電極又は出力電極として機能する。又は、前記導電部は、トランジスタの入力電極又は出力電極に結合される。
前記第1ゲート金属層の前記第1ゲート金属層と反対側の面に第2絶縁層を設ける。
前記第2絶縁層の前記第1ゲート金属層と反対側の面に第2ゲート金属層を設け、前記第2ゲート金属層を1回のパターニング工程を行って冗長駆動回路の各キャパシタの第2電極板と冗長駆動回路の出力信号線を形成し、アクティブ駆動回路の各キャパシタの第2電極板とアクティブ駆動回路の出力信号線を形成し、位置合わせマーク領域70において、第2ゲート金属層をくり抜く。
前記第2ゲート金属層の前記第2ゲート絶縁層と反対側の面に第3絶縁層を設ける。
活性層、第1絶縁層、第1ゲート金属層、第2絶縁層、第2ゲート金属層及び第3絶縁層が設けられた基板上に複数のビアを設ける。
前記第3絶縁層の前記第2ゲート金属層と反対側の面にソースドレイン金属層を設け、前記ソースドレイン金属層をパターニング工程を行って信号線及び導電接続部を形成し、前記位置合わせマーク領域70において前記ソースドレイン金属層をくり抜く。
前記ソースドレイン金属層の前記第3絶縁層と反対側の面に第4絶縁層を設ける。
前記第4絶縁層の前記ソースドレイン金属層と反対側の面にアノード層を設ける。前記アノード層には、位置合わせカメラが前記位置合わせマーク領域70を認識できるように、開口が設けられていない。前記駆動回路領域のうち、前記位置合わせマーク領域70以外の領域には、前記アノード層に複数の開口9g1が設けられている。
前記表示パネルの製作方法において、
前記表示領域に複数の画素セルを設け、前記周辺領域に複数のアクティブ駆動回路及び複数の冗長駆動回路を設けるステップと、
前記基板上に設けられた少なくとも1つの電極層を含む少なくとも一部の前記冗長駆動回路を、前記平坦な冗長駆動回路領域に設けるステップと、
前記平坦な冗長駆動回路領域に位置合わせマーク領域を設けるステップと、
前記位置合わせマーク領域で少なくとも1つの前記電極層をくり抜き、及び/又は、少なくとも1つの前記電極層を満たすステップとを含む。
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きい。
前記位置合わせマーク領域内には、
位置合わせマーク領域の光透過率が周辺領域の光透過率よりも高くなり、正確な位置合わせができるように、前記電極層の少なくとも1つがくり抜かれており、及び/又は、
前記位置合わせマーク領域には、少なくとも1つの前記電極層が満たされており、そのため、該電極層が光を反射して他の領域と強い明暗のコントラストを形成して位置合わせを実現することができる。
前記最大画素縁長は、前記複数の画素セルの画素縁長のうちの最大値である。
前記画素縁長は、前記画素セルの前記基板への正射影の縁の長さである。
前記所定面積は、最大画素面積である。
前記最大画素面積は、前記複数の画素セルの画素面積のうちの最大値であり、前記画素面積は、前記画素セルの基板への正射影の面積である。
前記表示パネルの製作方法において、前記位置合わせマーク領域内で、前記少なくとも1つの半導体層をくり抜き、及び/又は、満たすことを更に含む。
前記表示パネルの製作方法において、第1領域で前記電極層をくり抜くことを更に含む。
前記第1領域は、前記平坦な冗長駆動回路領域に前記位置合わせマーク領域を囲む領域である。
前記第1側面、前記第2側面、前記第3側面及び前記第4側面は、いずれも湾曲した側面である。
前記下面と平行である第1平面への前記第1側面の正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記第2側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記第3側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記第4側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならない。
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左下フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右下フィレットとの最長距離は、前記所定距離未満である。
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左上フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右上フィレットとの最長距離は、前記所定距離未満である。
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左上フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右上フィレットとの最長距離が、前記所定距離未満である。
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左下フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右下フィレットとの最長距離は、前記所定距離未満である。
基板に半導体層を設け、前記半導体層にパターニング工程をして活性パターンを形成するステップと、
前記半導体層の前記基板から遠い面にゲート金属層を設け、前記ゲート金属層にパターニング工程をしてゲート金属パターンを形成し、前記位置合わせマーク領域において前記ゲート金属層がくり抜かれるようにするステップと、
前記ゲート金属層の前記半導体層から遠い面にソースドレイン金属層を設け、前記ソースドレイン金属層にパターニング工程をしてソースドレイン金属パターンを形成し、前記位置合わせマーク領域において前記ソースドレイン金属層がくり抜かれるようにするステップとを含む。
基板に半導体層を設け、前記半導体層にパターニング工程をして活性パターンを形成し、前記位置合わせマーク領域において前記半導体層がくり抜かれるようにするステップと、
前記半導体層の前記基板から遠い面にゲート金属層を設け、前記ゲート金属層にパターニング工程をしてゲート金属パターンを形成し、前記位置合わせマーク領域において前記ゲート金属層がくり抜かれるようにするステップと、
前記ゲート金属層の前記半導体層から遠い面にソースドレイン金属層を設け、前記ソースドレイン金属層にパターニング工程をしてソースドレイン金属パターンを形成し、前記位置合わせマーク領域において前記ソースドレイン金属層がくり抜かれるようにするステップとを含む。
前記第1側面は、左側面であり、前記第2側面は、下側面であり、前記第3側面は、上側面であり、前記第4側面は、右側面である。前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの下側辺又は前記表示パネルの上側辺に設けられる。
前記表示装置は、前記下面、前記第1側面、前記第2側面、前記第3側面及び前記第4側面に貼り合わされて放熱する放熱フィルムを更に含む。
前記第5側面、前記第6側面、前記第7側面及び前記第8側面は、いずれも湾曲した側面である。
前記第1面は、前記上面に、前記第5側面は、前記第1側面に、前記第6側面は、前記第2側面に、前記第7側面は、前記第3側面に、前記第8側面は、前記第4側面に、それぞれ貼り合わされる。
選択可能に、前記封止カバーは、ガラスカバーであるが、これに限定されない。
前記表示装置の製作方法において、
前記表示領域に複数の画素セルを設け、前記周辺領域に複数のアクティブ駆動回路及び複数の冗長駆動回路を設けるステップと、
前記基板上に設けられた少なくとも1つの電極層を含む少なくとも一部の前記冗長駆動回路を、前記平坦な冗長駆動回路領域に設けるステップと、
前記平坦な冗長駆動回路領域に位置合わせマーク領域を設けるステップと、
前記位置合わせマーク領域で少なくとも1つの前記電極層をくり抜き、及び/又は、少なくとも1つの前記電極層を満たすステップと、
前記位置合わせマーク領域を利用して、前記表示パネルと前記封止カバーとを位置合わせして貼り合わせ、前記表示パネルと前記放熱フィルムとを位置合わせして貼り合せるステップとを含む。
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きい。
前記最大画素縁長は、前記複数の画素セルの画素縁長のうちの最大値である。
前記画素縁長は、前記画素セルの前記基板への正射影の縁の長さである。
前記所定面積は、最大画素面積である。
前記最大画素面積は、前記複数の画素セルの画素面積のうちの最大値である。前記画素面積は、前記画素セルの基板への正射影の面積である。
Claims (27)
- 表示パネルであって、
基板上に設けられた表示領域と周辺領域とを含み、
前記表示パネルは、前記表示領域に設けられた複数の画素セルを含み、
前記周辺領域は、前記表示領域と表示パネルの縁との間の領域を含み、
前記表示パネルは、複数のアクティブ駆動回路及び複数の冗長駆動回路を更に含み、
前記複数のアクティブ駆動回路及び前記複数の冗長駆動回路は、前記周辺領域に設けられ、
前記複数のアクティブ駆動回路のうちの少なくとも1つのアクティブ駆動回路は、前記複数の画素セルのうちの少なくとも1つの画素セルに電気的に接続されて画素セルを表示駆動し、前記冗長駆動回路は、基板上に設けられた少なくとも1つの電極層を含み、
前記周辺領域は、平面領域と曲面領域とを含み、ここで、少なくとも一部の前記冗長駆動回路は、前記平面領域に含まれる平坦な冗長駆動回路領域に位置し、
前記平坦な冗長駆動回路領域は、少なくとも2つの位置合わせマーク領域を含み、
前記位置合わせマーク領域内に、少なくとも1つの前記電極層がくり抜かれ、及び/又は、少なくとも1つの前記電極層が満たされ、
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きく、
前記周辺領域は、前記表示領域から離れる方向に順に設けられたファンアウト領域、駆動回路領域及び信号線領域を含み、
前記平坦な冗長駆動回路領域は、前記駆動回路領域に含まれ、
前記冗長駆動回路は、前記画素セルとは非結合の複数段の冗長シフトレジスタユニットを含み、
少なくとも1段の前記冗長シフトレジスタユニットは、前記位置合わせマーク領域を含み、かつ、他の冗長シフトレジスタユニットと異なり、
又は
前記平坦な冗長駆動回路領域の前記位置合わせマーク領域以外の領域には、蓄積キャパシタの第1電極板が設けられ、
前記平坦な冗長駆動回路領域の前記位置合わせマーク領域以外の領域には、前記蓄積キャパシタの第2電極板は、冗長駆動回路に含まれる出力トランジスタに結合されていない、表示パネル。 - 前記所定の位置合わせマーク距離は、最大画素縁長の10倍であり、
前記最大画素縁長は、前記複数の画素セルの画素縁長のうちの最大値であり、
前記画素縁長は、前記画素セルの前記基板への正射影の縁の長さである、請求項1に記載の表示パネル。 - 前記位置合わせマーク領域の前記基板への正射影の面積は、所定面積よりも大きく、
前記所定面積は、最大画素面積であり、
前記最大画素面積は、前記複数の画素セルの画素面積のうちの最大値であり、前記画素面積は、前記画素セルの基板への正射影の面積である、請求項1に記載の表示パネル。 - 前記位置合わせマーク領域内には、少なくとも1つの前記電極層が満たされ、前記平坦な冗長駆動回路領域に前記位置合わせマーク領域を囲む領域である第1領域には、前記電極層がくり抜かれている、請求項1に記載の表示パネル。
- 前記表示パネルは、上面、下面、第1側面、第2側面、第3側面及び第4側面を含み、
前記上面及び前記下面は、共に平面であり、
前記第1側面、前記第2側面、前記第3側面及び前記第4側面は、いずれも湾曲した側面であり、
前記下面と平行である第1平面への前記第1側面の正射影と、前記平面領域の前記第1平面への正射影とは、重ならず、
前記第2側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならず、
前記第3側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならず、
前記第4側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは、重ならない、請求項1に記載の表示パネル。 - 前記第1側面は、左側面であり、前記第2側面は、下側面であり、前記第3側面は、上側面であり、前記第4側面は、右側面であり、
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの下側辺に設けられ、
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左下フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右下フィレットとの最長距離は、前記所定距離未満である、請求項5に記載の表示パネル。 - 前記第1側面は、左側面であり、前記第2側面は、下側面であり、前記第3側面は、上側面であり、前記第4側面は、右側面であり、
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの上側辺に設けられ、
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左上フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右上フィレットとの最長距離は、前記所定距離未満である、請求項5に記載の表示パネル。 - 前記第1側面は、左側面であり、前記第2側面は、下側面であり、前記第3側面は、上側面であり、前記第4側面は、右側面であり、
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの下側辺に設けられ、
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左上フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右上フィレットとの最長距離が、前記所定距離未満である、請求項5に記載の表示パネル。 - 前記第1側面は、左側面であり、前記第2側面は、下側面であり、前記第3側面は、上側面であり、前記第4側面は、右側面であり、
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの上側辺に設けられ、
前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の左下フィレットとの最長距離は、所定距離未満であり、及び/又は、前記位置合わせマーク領域の前記第1平面への正射影と、前記表示パネルの表示領域の境界の前記第1平面への正射影の右下フィレットとの最長距離は、前記所定距離未満である、請求項5に記載の表示パネル。 - 前記位置合わせマーク領域の前記基板への正射影の縁は、円形、多角形、L形又はT字形である、請求項1に記載の表示パネル。
- 基板上に順に設けられた半導体層、ゲート金属層及びソースドレイン金属層を含み、
前記位置合わせマーク領域には、前記ゲート金属層及び前記ソースドレイン金属層が共にくり抜かれている、請求項1~10のいずれか一項に記載の表示パネル。 - 前記位置合わせマーク領域には、前記半導体層もくり抜かれ、又は、前記半導体層が満たされている、請求項11に記載の表示パネル。
- 前記ソースドレイン金属層の前記ゲート金属層から遠い面に設けられたアノード層を更に含み、
前記位置合わせマーク領域には、前記アノード層に開口が設けられておらず、前記アノード層が満たされている、請求項11に記載の表示パネル。 - 前記ソースドレイン金属層の前記ゲート金属層から遠い面に設けられたアノード層を更に含み、
前記位置合わせマーク領域には、前記アノード層がくり抜かれている、請求項11に記載の表示パネル。 - 前記平坦な冗長駆動回路領域に前記位置合わせマーク領域を囲む領域である第1領域には、前記アノード層がくり抜かれている、請求項13に記載の表示パネル。
- 前記ソースドレイン金属層の前記ゲート金属層から遠い面に設けられたアノード層を更に含み、
前記位置合わせマーク領域には、前記アノード層に位置合わせマークパターンが含まれている、請求項11に記載の表示パネル。 - 前記位置合わせマークパターンの前記基板への正射影は、円形、L形、T字形又は多角形である、請求項16に記載の表示パネル。
- 駆動回路領域の前記位置合わせマーク領域以外の領域には、前記アノード層に複数の開口が離間して設けられている、請求項13に記載の表示パネル。
- 前記ゲート金属層は、前記半導体層の前記基板から遠い面に順に設けられた第1ゲート金属層及び第2ゲート金属層を含み、
前記位置合わせマーク領域には、前記第1ゲート金属層及び前記第2ゲート金属層が共にくり抜かれている、請求項11に記載の表示パネル。 - 前記位置合わせマーク領域には、前記ソースドレイン金属層の前記ゲート金属層から遠い面に設けられたアノード層を更に含み、
前記表示パネルは、前記半導体層と前記第1ゲート金属層との間に設けられた第1絶縁層と、前記第1ゲート金属層と前記第2ゲート金属層との間に設けられた第2絶縁層と、前記第2ゲート金属層と前記ソースドレイン金属層との間に設けられた第3絶縁層と、前記ソースドレイン金属層と前記アノード層との間に設けられた第4絶縁層とを更に含み、
前記位置合わせマーク領域には、前記第1絶縁層、前記第2絶縁層、前記第3絶縁層及び前記第4絶縁層のいずれもくり抜かれていない、請求項19に記載の表示パネル。 - 前記アクティブ駆動回路は、複数段のシフトレジスタユニットを含み、
前記シフトレジスタユニットは、対応する行の画素セルに結合され、対応する行の画素セルにゲート駆動信号及び/又は発光制御信号を供給する、請求項1記載の表示パネル。 - 表示パネルを製作するための表示パネルの製作方法であって、
前記表示パネルは、基板上に設けられた表示領域と周辺領域とを含み、
前記周辺領域は、前記表示領域と表示パネルの縁との間の領域を含み、
前記周辺領域は、平面領域と曲面領域とを含み、
前記平面領域は、平坦な冗長駆動回路領域を含み、
前記表示パネルの製作方法において、
前記表示領域に複数の画素セルを設け、前記周辺領域に複数のアクティブ駆動回路及び複数の冗長駆動回路を設けることと、
前記基板上に設けられた少なくとも1つの電極層を含む少なくとも一部の前記冗長駆動回路を、前記平坦な冗長駆動回路領域に設けることと、
前記平坦な冗長駆動回路領域に位置合わせマーク領域を設けることと、
前記位置合わせマーク領域で少なくとも1つの前記電極層をくり抜き、及び/又は、少なくとも1つの前記電極層を満たすこととを含み、
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きく、
前記周辺領域は、前記表示領域から離れる方向に順に設けられたファンアウト領域、駆動回路領域及び信号線領域を含み、
前記平坦な冗長駆動回路領域は、前記駆動回路領域に含まれ、
前記冗長駆動回路は、前記画素セルとは非結合の複数段の冗長シフトレジスタユニットを含み、
少なくとも1段の前記冗長シフトレジスタユニットは、前記位置合わせマーク領域を含み、かつ、他の冗長シフトレジスタユニットと異なり、
又は
前記平坦な冗長駆動回路領域の前記位置合わせマーク領域以外の領域には、蓄積キャパシタの第1電極板が設けられ、
前記平坦な冗長駆動回路領域の前記位置合わせマーク領域以外の領域には、前記蓄積キャパシタの第2電極板は、冗長駆動回路に含まれる出力トランジスタに結合されていない、表示パネルの製作方法。 - 前記所定の位置合わせマーク距離は、最大画素縁長の10倍であり、
前記最大画素縁長は、前記複数の画素セルの画素縁長のうちの最大値であり、
前記画素縁長は、前記画素セルの前記基板への正射影の縁の長さである、請求項22に記載の表示パネルの製作方法。 - 請求項1~21のいずれか1項に記載の表示パネルを含む表示装置。
- 前記表示パネルは、上面、下面、第1側面、第2側面、第3側面及び第4側面を含み、前記第1側面、前記第2側面、前記第3側面及び前記第4側面は、いずれも湾曲した側面であり、前記下面と平行である第1平面への前記第1側面の正射影と、前記平面領域の前記第1平面への正射影とは重ならず、前記第2側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは重ならず、前記第3側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは重ならず、前記第4側面の第1平面への正射影と、前記平面領域の前記第1平面への正射影とは重ならず、
前記第1側面は、左側面であり、前記第2側面は、下側面であり、前記第3側面は、上側面であり、前記第4側面は、右側面であり、
前記表示パネルは、前記下面に設けられた回路板を更に含み、前記回路板は、前記表示パネルの下側辺又は前記表示パネルの上側辺に設けられ、
前記表示装置は、前記下面、前記第1側面、前記第2側面、前記第3側面及び前記第4側面に貼り合わされる放熱フィルムを更に含む、請求項24に記載の表示装置。 - 第1面と、前記第1面の近隣にある第5側面、第6側面、第7側面及び第8側面とを含む封止カバーを更に含み、
前記第5側面、前記第6側面、前記第7側面及び前記第8側面は、いずれも湾曲した側面であり、
前記第1面は、前記上面に、前記第5側面は、前記第1側面に、前記第6側面は、前記第2側面に、前記第7側面は、前記第3側面に、前記第8側面は、前記第4側面に、それぞれ貼り合わされる、請求項25に記載の表示装置。 - 表示装置を製作するための表示装置の製作方法であって、
前記表示装置は、表示パネルと、放熱フィルムと、封止カバーとを含み、
前記表示パネルは、基板上に設けられた表示領域と周辺領域とを含み、
前記周辺領域は、前記表示領域と表示パネルの縁との間の領域を含み、
前記周辺領域は、平面領域と曲面領域とを含み、
前記平面領域は、平坦な冗長駆動回路領域を含み、
前記表示装置の製作方法において、
前記表示領域に複数の画素セルを設け、前記周辺領域に複数のアクティブ駆動回路及び複数の冗長駆動回路を設けることと、
前記基板上に設けられた少なくとも1つの電極層を含む少なくとも一部の前記冗長駆動回路を、前記平坦な冗長駆動回路領域に設けることと、
前記平坦な冗長駆動回路領域に位置合わせマーク領域を設けることと、
前記位置合わせマーク領域で少なくとも1つの前記電極層をくり抜き、及び/又は、少なくとも1つの前記電極層を満たすことと、
前記位置合わせマーク領域を利用して、前記表示パネルと前記封止カバーとを位置合わせして貼り合わせ、前記表示パネルと前記放熱フィルムとを位置合わせして貼り合せることとを含み、
2つの隣り合う前記位置合わせマーク領域の前記基板への正射影の縁の間の最小距離は、位置合わせマーク距離であり、少なくとも1つの前記位置合わせマーク距離は、所定の位置合わせマーク距離よりも大きく、
前記周辺領域は、前記表示領域から離れる方向に順に設けられたファンアウト領域、駆動回路領域及び信号線領域を含み、
前記平坦な冗長駆動回路領域は、前記駆動回路領域に含まれ、
前記冗長駆動回路は、前記画素セルとは非結合の複数段の冗長シフトレジスタユニットを含み、
少なくとも1段の前記冗長シフトレジスタユニットは、前記位置合わせマーク領域を含み、かつ、他の冗長シフトレジスタユニットと異なり、
又は
前記平坦な冗長駆動回路領域の前記位置合わせマーク領域以外の領域には、蓄積キャパシタの第1電極板が設けられ、
前記平坦な冗長駆動回路領域の前記位置合わせマーク領域以外の領域には、前記蓄積キャパシタの第2電極板は、冗長駆動回路に含まれる出力トランジスタに結合されていない、表示装置の製作方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2020/089362 WO2021226744A1 (zh) | 2020-05-09 | 2020-05-09 | 显示面板及其制作方法和显示装置及其制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023533879A JP2023533879A (ja) | 2023-08-07 |
JP7477067B2 true JP7477067B2 (ja) | 2024-05-01 |
Family
ID=78526065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021565808A Active JP7477067B2 (ja) | 2020-05-09 | 2020-05-09 | 表示パネル及びその製作方法、表示装置及びその製作方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20220045140A1 (ja) |
EP (1) | EP4148785A4 (ja) |
JP (1) | JP7477067B2 (ja) |
CN (1) | CN114127922A (ja) |
WO (1) | WO2021226744A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
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- 2020-05-09 US US17/280,016 patent/US20220045140A1/en active Pending
- 2020-05-09 EP EP20897638.1A patent/EP4148785A4/en active Pending
- 2020-05-09 JP JP2021565808A patent/JP7477067B2/ja active Active
- 2020-05-09 CN CN202080000692.3A patent/CN114127922A/zh active Pending
- 2020-05-09 WO PCT/CN2020/089362 patent/WO2021226744A1/zh unknown
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Also Published As
Publication number | Publication date |
---|---|
EP4148785A4 (en) | 2023-06-21 |
EP4148785A1 (en) | 2023-03-15 |
CN114127922A (zh) | 2022-03-01 |
US20220045140A1 (en) | 2022-02-10 |
JP2023533879A (ja) | 2023-08-07 |
WO2021226744A1 (zh) | 2021-11-18 |
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---|---|---|---|
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|
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|
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