JP7465321B2 - アイソレータ - Google Patents

アイソレータ Download PDF

Info

Publication number
JP7465321B2
JP7465321B2 JP2022169144A JP2022169144A JP7465321B2 JP 7465321 B2 JP7465321 B2 JP 7465321B2 JP 2022169144 A JP2022169144 A JP 2022169144A JP 2022169144 A JP2022169144 A JP 2022169144A JP 7465321 B2 JP7465321 B2 JP 7465321B2
Authority
JP
Japan
Prior art keywords
electrode
dielectric
insulating portion
dielectric layer
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022169144A
Other languages
English (en)
Other versions
JP2022183358A (ja
Inventor
陽 石黒
亮平 根賀
慶彦 藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2022169144A priority Critical patent/JP7465321B2/ja
Publication of JP2022183358A publication Critical patent/JP2022183358A/ja
Application granted granted Critical
Publication of JP7465321B2 publication Critical patent/JP7465321B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/32—Non-reciprocal transmission devices
    • H01P1/36—Isolators
    • H01P1/375—Isolators using Faraday rotators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Near-Field Transmission Systems (AREA)
  • Coils Of Transformers For General Uses (AREA)

Description

本発明の実施形態は、アイソレータに関する。
アイソレータは、電流を遮断した状態で、磁界又は電界の変化を利用して信号を伝達する。このアイソレータについては、破壊が生じ難いことが望ましい。
米国特許出願公開第２０１８／０２８６８０２号明細書
本発明が解決しようとする課題は、破壊が生じる可能性を低減可能なアイソレータを提供することである。
実施形態に係るアイソレータは、第１電極と、前記第１電極の上に設けられる第１絶縁部と、前記第１絶縁部の上に設けられる第２電極と、前記第１電極から前記第２電極に向かう第１方向に垂直な第１面に沿って前記第２電極の周りに設けられ、前記第２電極に接する第２絶縁部と、前記第２電極の上および前記第２絶縁部の上に設けられる第１誘電体部と、前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第２電極に接する第２誘電体部と、を備える。前記第２電極は、前記第１絶縁部に対向する底面と、前記第１誘電体部に対向する上面と、前記上面および前記底面につながった側面と、を有する。前記第２誘電体部は、第１誘電体層と、第２誘電体層と、を含み、前記第１誘電体層は、前記第１絶縁部に接し、前記第２誘電体層は、前記第１誘電体層と前記第２絶縁部との間に設けられる。前記第１誘電体層の比誘電率は、前記第２誘電体層の比誘電率、前記第１絶縁部の比誘電率および前記第２絶縁部の比誘電率よりも大きい。
第１実施形態に係るアイソレータを表す平面図である。 図１のＡ１－Ａ２断面図である。 図２の一部を拡大した断面図である。 第１実施形態に係るアイソレータの製造方法を表す断面図である。 第１実施形態に係るアイソレータの製造方法を表す断面図である。 第１実施形態に係るアイソレータの製造方法を表す断面図である。 第１実施形態に係るコイルの製造方法を表す断面図である。 第１実施形態に係るコイルの製造方法を表す断面図である。 第１実施形態に係るコイルの製造方法を表す断面図である。 第１実施形態の変形例に係るコイルの製造方法を表す断面図である。 第１実施形態に係るアイソレータの特性を表す断面図である。 第１実施形態の変形例に係るアイソレータを表す断面図である。 第１実施形態の変形例に係るアイソレータを表す断面図である。 第１実施形態の変形例に係るアイソレータを表す断面図である。 第１実施形態の変形例に係るコイルの製造方法を表す模式断面図である。 第２実施形態の変形例に係るアイソレータを表す断面図である。 第３実施形態に係るアイソレータを表す平面図である。 第３実施形態に係るアイソレータの断面構造を表す模式図である。 第３実施形態の第１変形例に係るアイソレータを表す平面図である。 図１９のＡ１－Ａ２断面図である。 図１９のＢ１－Ｂ２断面図である。 第３実施形態の第１変形例に係るアイソレータの断面構造を表す模式図である。 第３実施形態の第２変形例に係るアイソレータを表す平面図である。 第３実施形態の第２変形例に係るアイソレータの断面構造を表す模式図である。 第３実施形態の第３変形例に係るアイソレータを表す模式図である。 第４実施形態に係るパッケージを表す斜視図である。 第４実施形態に係るパッケージの断面構造を表す模式図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係るアイソレータを表す平面図である。
図２は、図１のＡ１－Ａ２断面図である。
第１実施形態は、例えば、デジタルアイソレータ、ガルバニックアイソレータ、ガルバニック絶縁素子と呼ばれるデバイスに関する。図１及び図２に表したように、第１実施形態に係るアイソレータ１００は、第１回路１、第２回路２、基板５、第１電極１１、第２電極１２、第１絶縁部２１、第２絶縁部２２、絶縁部２８、絶縁部２９、誘電体部３１、誘電体部４１、誘電体部４２、及び導電体５０を含む。図１では、絶縁部２８及び２９が省略されている。
実施形態の説明では、ＸＹＺ直交座標系を用いる。第１電極１１から第２電極１２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、第１電極１１から第２電極１２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１電極１１と第２電極１２との相対的な位置関係に基づき、重力の方向とは無関係である。
図２に表したように、絶縁部２０は、基板５の上に設けられている。第１電極１１は、絶縁部２０中に設けられている。第１絶縁部２１は、第１電極１１及び絶縁部２０の上に設けられている。第２電極１２は、第１絶縁部２１の上に設けられている。第２絶縁部２２は、Ｚ方向に垂直なＸ－Ｙ面（第１面）に沿って、第２電極１２の周りに設けられている。第２絶縁部２２は、第２電極１２に接している。
図１及び図２に表した例では、第１電極１１及び第２電極１２は、Ｘ－Ｙ面に沿って螺旋状に設けられたコイルである。第１電極１１及び第２電極１２は、Ｚ方向において互いに対向している。第２電極１２の少なくとも一部は、Ｚ方向において、第１電極１１の少なくとも一部と並ぶ。
誘電体部３１は、Ｚ方向において、第１絶縁部２１と第２絶縁部２２との間に設けられている。誘電体部３１の少なくとも一部は、Ｘ－Ｙ面に沿って第２電極１２の周りに位置している。誘電体部３１は、第２電極１２に接している。
誘電体部３１は、例えば、第１誘電体層３１ｐと、第２誘電体層３１ｑと、第３誘電体層３１ｒと、を含む。第２誘電体層３１ｑは、第１誘電体層３１ｐと第３誘電体層３１ｒとの間に設けられる。例えば、第２誘電体層３１ｑは、第１誘電体層３１ｐおよび第３誘電体層３１ｒとは異なる組成を有する。また、一例として、第１誘電体層３１ｐおよび第３誘電体層３１ｒに用いられる材料の比誘電率は、第２誘電体層３１ｑに用いられる材料の比誘電率よりも高い。また、第１誘電体層３１ｐおよび第３誘電体層３１ｒは、第１絶縁部２１とは異なる組成を有する。また、一例として、第１誘電体層３１ｐおよび第３誘電体層３１ｒに用いられる材料の比誘電率は、第１絶縁部２１に用いられる材料の比誘電率よりも高い。
誘電体部４１は、第２電極１２および第２絶縁部２２の上に設けられている。例えば、誘電体部４１は、第２電極１２および第２絶縁部２２に接している。
導電体５０は、第１面に沿って第１電極１１及び第２電極１２の周りに設けられている。具体的には、導電体５０は、第１導電部５１、第２導電部５２、及び第３導電部５３を含む。第１導電部５１は、Ｘ－Ｙ面に沿って第１電極１１の周りに設けられている。第２導電部５２は、第１導電部５１の一部の上に設けられている。第２導電部５２は、第１導電部５１に沿って複数設けられている。第３導電部５３は、複数の第２導電部５２の上に設けられている。第３導電部５３は、Ｘ－Ｙ面に沿って第２電極１２の周りに位置する。
図１に表した例では、第１電極１１の一端（コイルの一端）は、配線６０を介して第１回路１と電気的に接続されている。第１電極１１の他端（コイルの他端）は、配線６１を介して導電体５０と電気的に接続されている。
第２電極１２の一端（コイルの一端）は、金属層６２及び配線６３を介して第２回路２と電気的に接続されている。第２電極１２の他端（コイルの他端）は、金属層６４及び配線６５を介して第２回路２と電気的に接続されている。例えば、金属層６２は、第２電極１２の一端の上に設けられている。金属層６４は、第２電極１２の他端の上に設けられている。金属層６２のＺ方向における位置及び金属層６４のＺ方向における位置は、第２電極１２のＺ方向における位置と同じでも良い。金属層６２及び６４は、第２電極１２と一体に形成されても良い。
図２に表したように、導電体５０の上には、金属層６６が設けられている。導電体５０は、金属層６６及び配線６７を介して、不図示の導電部材と電気的に接続される。例えば、導電体５０及び基板５は、基準電位に接続される。基準電位は、例えば接地電位である。導電体５０が基準電位に接続され、導電体５０が浮遊電位となることを防止できる。これにより、導電体５０の電位の変動により、導電体５０と各電極との間において、予期せぬ絶縁破壊が生じる可能性を低減できる。
また、基板５には、第１電極１１と電気的に接続される回路が設けられても良い。第１回路１は、例えば、基板５上に設けられた回路の一部である。この場合、導電体５０が基板５の上に設けられ、回路が基板５と導電体５０の間に設けられることで、基板５及び導電体５０の外部から基板５に向けた電磁波に対して、基板５の回路が導電体５０により遮蔽される。この結果、回路の動作をより安定化させることができる。
金属層６２及び６６の周りには、Ｘ－Ｙ面に沿って絶縁部２８が設けられている。絶縁部２９は、絶縁部２８の上に設けられている。
第１回路１及び第２回路２の一方は、送信回路として用いられる。第１回路１及び第２回路２の他方は、受信回路として用いられる。ここでは、第１回路１が送信回路であり、第２回路２が受信回路である場合について説明する。
第１回路１は、第１電極１１へ、伝達に適した波形の信号（電流）を送る。電流が第１電極１１を流れると、螺旋状の第１電極１１の内側を通る磁界が発生する。第１電極１１の少なくとも一部は、Ｚ方向において、第２電極１２の少なくとも一部と並ぶ。発生した磁力線の一部は、第２電極１２の内側を通る。第２電極１２の内側における磁界の変化により、第２電極１２に誘導起電力が生じ、第２電極１２を電流が流れる。第２回路２は、第２電極１２を流れる電流を検出し、検出結果に応じた信号を生成する。これにより、第１電極１１と第２電極１２との間で、電流を遮断（絶縁）した状態で、信号が伝達される。
アイソレータ１００の各構成要素の材料の一例を説明する。
第１電極１１、第２電極１２、及び導電体５０は、例えば金属を含む。第１電極１１、第２電極１２、及び導電体５０は、例えば、銅及びアルミニウムからなる群より選択された少なくとも１つの金属を含む。信号を伝達する際の第１電極１１及び第２電極１２における発熱を抑制するために、これらの電極の電気抵抗は、低いことが好ましい。電気抵抗の低減の観点から、第１電極１１及び第２電極１２は、銅を含むことが好ましい。
絶縁部２０、第１絶縁部２１、第２絶縁部２２、及び絶縁部２８は、シリコン及び酸素を含む。例えば、絶縁部２０、第１絶縁部２１、第２絶縁部２２、及び絶縁部２８は、酸化シリコンを含む。絶縁部２０、第１絶縁部２１、第２絶縁部２２、及び絶縁部２８は、さらに窒素を含んでも良い。
絶縁部２９は、ポリイミド、ポリアミドなどの絶縁性樹脂を含む。
誘電体部４１及び４２は、シリコン及び窒素を含む。例えば、誘電体部４１及び４２は、窒化シリコンを含む。
基板５は、シリコン及び不純物を含む。不純物は、ボロン、リン、ヒ素、及びアンチモンからなる群より選択された少なくとも１つである。
誘電体部３１は、シリコンと窒素を含む第１材料、アルミニウムと酸素を含む第２材料、タンタルと酸素を含む第３材料、ハフニウムと酸素を含む第４材料、ジルコニウムと酸素を含む第５材料、ストロンチウムとチタンと酸素を含む第６材料、ビスマスと鉄と酸素とを含む第７材料、及びバリウムとチタンと酸素を含む第８材料からなる群より選択された少なくとも１つを含む。
誘電体部３１の第１誘電体層３１ｐは、例えば、窒化シリコンを含む。第２誘電体層３１ｑは、例えば、酸化シリコンを含む。第３誘電体層３１ｒは、例えば、窒化シリコンを含む。第３誘電体層３１ｒの材料は、第１誘電体層３１ｐの材料と異なっても良い。
例えば、第１誘電体層３１ｐおよび第３誘電体層３１ｒはシリコン及び窒素を含み、第１絶縁部２１及び第２絶縁部２２はシリコン、酸素、及び窒素を含む。この場合、第１誘電体層３１ｐおよび第３誘電体層３１ｒにおける窒素濃度は、第１絶縁部２１における窒素濃度よりも高く、且つ第２絶縁部２２における窒素濃度よりも高い。
第２電極１２は、第１金属層１２ａ及び第２金属層１２ｂを含んでも良い。第２金属層１２ｂは、第１金属層１２ａと第１絶縁部２１との間、第１金属層１２ａと誘電体部３１との間、及び第１金属層１２ａと第２絶縁部２２との間に設けられている。第１電極１１は、第３金属層１１ｃ及び第４金属層１１ｄを含んでも良い。第４金属層１１ｄは、第３金属層１１ｃと絶縁部２０との間に設けられている。第１金属層１２ａ及び第３金属層１１ｃは、銅を含む。第２金属層１２ｂ及び第４金属層１１ｄは、タンタルを含む。第２金属層１２ｂ及び第４金属層１１ｄは、タンタルと、窒化タンタルと、の積層膜を含んでも良い。第２金属層１２ｂ及び第４金属層１１ｄが設けられることで、第１金属層１２ａ及び第３金属層１１ｃに含まれる金属材料の各絶縁部への拡散を抑制できる。
第１導電部５１は、金属層５１ａ及び５１ｂを含んでも良い。金属層５１ｂは、金属層５１ａと絶縁部２０との間に設けられている。第２導電部５２は、金属層５２ａ及び５２ｂを含んでも良い。金属層５２ｂは、金属層５２ａと第１絶縁部２１との間、及び金属層５２ａと第１導電部５１との間に設けられている。第３導電部５３は、金属層５３ａ及び５３ｂを含んでも良い。金属層５３ｂは、金属層５３ａと第２絶縁部２２との間、金属層５３ａと誘電体部３１との間、及び金属層５３ａと第２導電部５２との間に設けられている。金属層５１ａ～５３ａは、銅を含む。金属層５１ｂ～５３ｂは、タンタルを含む。金属層５１ｂ～５３ｂは、タンタルと、窒化タンタルと、の積層膜を含んでも良い。金属層５１ｂ～５３ｂが設けられることで、金属層５１ａ～５３ａに含まれる金属材料の各絶縁部への拡散を抑制できる。
図３は、図２の一部を拡大した断面図である。
図３に表したように、第２電極１２は、誘電体部３１と誘電体部４１との間に設けられる。誘電体部３１は、第１誘電体層３１ｐと、第２誘電体層３１ｑと、第３誘電体層３１ｒと、を含む。
第２誘電体層３１ｑは、第１誘電体層３１ｐと第３誘電体層３１ｒとの間に設けられる。第１誘電体層３１ｐは、第１絶縁部２１と第２誘電体層３１ｑとの間に位置する。第３誘電体層３１ｒは、第２誘電体層３１ｑと第２絶縁部２２の間に位置する。
第２誘電体層３１ｑは、第２電極１２が設けられない部分に設けられる。第２電極１２と第１絶縁部２１との間には、第１誘電体層３１ｐの一部と第３誘電体層３１ｒの一部とが配置される。
第２電極１２は、例えば、螺旋の中心を通るＸ－Ｚ平面に沿った断面において、２段のテーパ形状を有する。言い換えれば、第２電極１２は、第１絶縁部２１に対向する底面と側面との間の角を面取りされた形状を有する。
例えば、誘電体部３１に接する底面ＢＳのＸ方向の幅は、誘電体部４１に接する上面ＴＳのＸ方向の幅よりも狭い。また、第２電極１２は、第１側面ＳＳ１と第２側面ＳＳ２とを含む。第１側面は、底面ＢＳおよび第２側面ＳＳ２につながる。第２側面ＳＳ２は、第１側面ＳＳ１および上面ＴＳにつながる。第１側面ＳＳ１は、底面ＢＳに対して上方に傾斜する。第１側面ＳＳ１の底面ＢＳに対する傾斜角θ１は、第２側面ＳＳ２の底面ＢＳに対する傾斜角θ２よりも小さい。第２電極１２の底面ＢＳおよび第１側面ＳＳ１は、第３誘電体層３１ｒに接する。また、第２側面ＳＳ２は、第２絶縁部２２に接する。
図４～図６は、第１実施形態に係るアイソレータの製造方法を表す断面図である。
図４～図６を参照して、第１実施形態に係るアイソレータの製造方法の一例を説明する。図４～図６は、図１のＡ１－Ａ２線で示す位置における製造工程を表している。なお、以下の断面図では、第１電極１１の外縁を明確に表すために、導電体５０と第１電極１１をつなぐ配線６１の記載を省略している。
基板５の上に、化学気相堆積（ＣＶＤ）により絶縁部２０を形成する。絶縁部２０の上面に、反応性イオンエッチング（ＲＩＥ）により、開口ＯＰ１及びＯＰ２を形成する。開口ＯＰ１は、第１電極１１に対応する位置に形成される。開口ＯＰ２は、第１導電部５１に対応する位置に形成される。図４（ａ）に表したように、開口ＯＰ１及びＯＰ２が形成された絶縁部２０の上面に沿って、スパッタリングにより金属層ＭＬ１を形成する。
金属層ＭＬ１の上に、開口ＯＰ１及びＯＰ２を埋め込む別の金属層を形成する。別の金属層は、スパッタリングによるシード層の形成、及びめっきによるシード層上へのめっき層の形成によって形成される。続いて、絶縁部２０の上面が露出するまで、化学機械研磨（ＣＭＰ）を行う。図４（ｂ）に表したように、金属層ＭＬ１及び別の金属層を含む第１電極１１及び第１導電部５１が形成される。
第１電極１１及び第１導電部５１の上に、ＣＶＤにより誘電体部４２を形成する。誘電体部４２の上に、ＣＶＤにより第１絶縁部２１を形成する。第１絶縁部２１及び誘電体部４２を貫通し、第１導電部５１に達する開口ＯＰ３をＲＩＥにより形成する。図４（ｃ）に表したように、第１絶縁部２１の上面及び開口ＯＰ３の内面に沿って、スパッタリングにより金属層ＭＬ２を形成する。
金属層ＭＬ２の上に、スパッタリング及びめっきにより、開口ＯＰ３を埋め込む別の金属層を形成する。第１絶縁部２１の上面が露出するまで、ＣＭＰを行う。これにより、第２導電部５２が形成される。図５（ａ）に表したように、第１絶縁部２１及び第２導電部５２の上に、誘電体部ＤＬ１を形成する。誘電体部ＤＬ１の形成方法の詳細は後述する。
誘電体部ＤＬ１の上に、ＣＶＤにより第２絶縁部２２を形成する。ＲＩＥにより、第２絶縁部２２を貫通する開口ＯＰ４及びＯＰ５を形成する。開口ＯＰ４は、第２電極１２に対応する位置に形成され、第１電極１１の上に位置する。開口ＯＰ５は、第３導電部５３に対応する位置に形成され、第２導電部５２の上に位置する。また、誘電体部ＤＬ１を選択的に除去し、開口ＯＰ５の底面に第２導電部５２を露出させる。図５（ｂ）に表したように、開口ＯＰ４の内面、開口ＯＰ５の内面、及び第２絶縁部２２の上面に沿って、スパッタリングにより金属層ＭＬ３を形成する。
金属層ＭＬ３の上に、スパッタリング及びめっきにより、開口ＯＰ４及びＯＰ５を埋め込む別の金属層を形成する。続いて、第２絶縁部２２の上面が露出するまで、ＣＭＰを行う。これにより、金属層ＭＬ３及び別の金属層を含む第２電極１２及び第３導電部５３が形成される。誘電体部ＤＬ１は、誘電体部３１に対応する。図６（ａ）に表したように、第２電極１２及び第３導電部５３の上に、ＣＶＤにより誘電体部４１を形成する。
図６（ｂ）に表したように、誘電体部４１の上に、第２電極１２及び第３導電部５３とそれぞれ電気的に接続された金属層６２、金属層６６、金属層６４（図１参照）、絶縁部２８および２９を形成し、アイソレータ１００を完成させる。絶縁部２８は、誘電体部４１を覆い、金属層６２、６４および６６と誘電体部４１の間に位置する部分を含む第１絶縁層と、第１絶縁層上に設けられる第２絶縁層を含む。ここでは、第１絶縁層と第２絶縁層の境界を明示していない。
例えば、誘電体部４１上に第１絶縁層を形成した後、金属層６２、６４および６６を形成する。金属層６２および６４は、第１絶縁膜および誘電体部４１に設けられたコンタクトホールを介して、第２電極１２に電気的に接続されるように形成される。金属層６６は、第３導電部５３に電気的に接続されるように形成される。金属層６２、６６および６４は、例えば、スパッタリングを用いて形成され、選択メッキ法を用いて所定の厚さに形成される。
さらに、金属層６２、６４および６６を覆う第２絶縁層および絶縁部２９を形成した後、例えば、フォトリソグラフィを用いて、金属層６２、６４および６６の上方に位置する開口を絶縁部２９に形成する。その後、絶縁部２９の開口を介して、第２絶縁層を選択的に除去し、金属層６２、６４および６６を露出させる。絶縁部２８は、例えば、ＣＶＤにより形成されるシリコン酸化層である。絶縁部２９は、例えば、ポリイミドなどの感光性の樹脂である。
最後に、金属層６２、６４および６６に配線６３、配線６５（図１参照）および配線６７をそれぞれ接続する。
図７～図９は、第１実施形態に係るコイル（第２電極１２）の製造方法を表す模式断面図である。図７～図９は、図５（ａ）～図６（ａ）に記載の製造方法の詳細を表す模式断面図である。
図７（ａ）に示すように、第１絶縁部２１の上に、第１誘電体層３１ｐと、第２誘電体層３１ｑと、を形成する。第１誘電体層３１ｐおよび第２誘電体層３１ｑは、例えば、ＣＶＤもしくはスパッタリングを用いて形成される。
さらに、第２誘電体層３１ｑの上にエッチングマスクＥＭ１を形成する。エッチングマスクＥＭ１は、例えば、フォトリソグラフィを用いてパターニングされたレジスト層である。エッチングマスクＥＭ１は、第２電極１２が形成される領域に対応する開口ＭＯ１を有する。
図７（ｂ）に示すように、開口ＭＯ１に面した側面が傾斜するように、エッチングマスクＥＭ１を変形させる。エッチングマスクＥＭ１は、例えば、その軟化点よりも高い温度において熱処理される。
図７（ｃ）に示すように、第２誘電体層３１ｑをエッチングマスクＥＭ１と共にエッチングすることにより、第２誘電体層３１ｑにエッチングマスクＥＭ１の形状を転写する。第２誘電体層３１ｑおよびエッチングマスクＥＭ１は、例えば、ドライエッチングされる。第２誘電体層３１ｑは、例えば、第１誘電体層３１ｐがエッチングストッパとして機能する条件下でエッチングされる。第２誘電体層３１ｑは、開口ＭＯ１に面した側面３１ｑｓが傾斜するようにエッチングされる。
図７（ｄ）に示すように、エッチングマスクＥＭ１を除去した後、第１誘電体層３１ｐおよび第２誘電体層３１ｑを覆うように、第３誘電体層３１ｒを形成する。第３誘電体層３１ｒは、例えば、ＣＶＤを用いて形成される。
第３誘電体層３１ｒは、開口ＭＯ１に対応する位置に凹部を有するように形成される。第３誘電体層３１ｒは、第２誘電体層３１ｑの側面３１ｑｓに対応する斜面３１ｒｓを有する。第１誘電体層３１ｐ、第２誘電体層３１ｑおよび第３誘電体層３１ｒは、図５（ａ）に示す誘電体部ＤＬ１を構成する。
図８（ａ）に示すように、第３誘電体層３１ｒの上に第２絶縁部２２を形成する。第２絶縁部２２は、誘電体部ＤＬ１の凹部を埋め込み、その上面が平坦となるように形成される。第２絶縁部２２のＺ方向の厚さは、第２電極１２のＺ方向の厚さと略同一である。
図８（ｂ）に示すように、第２絶縁部２２の上にエッチングマスクＥＭ２を形成する。エッチングマスクＥＭ２は、例えば、フォトリソグラフィを用いてパターニングされたレジスト層である。エッチングマスクＥＭ２は、第２絶縁部２２の第２電極１２が形成される領域の上に開口ＭＯ２を有する。
図８（ｃ）に示すように、エッチングマスクＥＭ２を用いて、第２絶縁部２２を選択的に除去し、第２絶縁部２２に開口ＯＰ４を形成する。第２絶縁部２２は、例えば、ドライエッチングを用いて除去される。第２絶縁部２２は、例えば、第３誘電体層３１ｒがエッチングストッパとして機能する条件下でエッチングされる。
図９（ａ）に示すように、開口ＯＰ４が形成された第２絶縁部２２の上面に沿って金属層ＭＬ３を形成する（図５（ｂ）参照）。金属層ＭＬ３は、開口ＯＰ４の内面を覆うように形成される。
図９（ｂ）に示すように、金属層ＭＬ３の上に、例えば、スパッタリング及びめっきにより、開口ＯＰ４を埋め込む金属層ＭＬ４を形成する。
図９（ｃ）に示すように、第２絶縁部２２の上面が露出するまでＣＭＰを行い、開口ＯＰ４を埋め込んだ部分を残して、金属層ＭＬ４および金属層ＭＬ３を除去する。これにより、金属層ＭＬ３及び金属層ＭＬ４を含む第２電極１２が形成される（図６（ａ）参照）。
金属層ＭＬ４の一部は、第２電極１２の第１金属層１２ａとなり、金属層ＭＬ３の一部は、第２金属層１２ｂとなる。第２電極１２は、その底面ＢＳが第３誘電体層３１ｒに接するように形成される。また、第２電極１２の第１側面ＳＳ１は、第３誘電体層３１ｒを介して、第２誘電体層３１ｑの傾斜した側面に向き合うように形成される。第２側面ＳＳ２は、開口ＯＰ４の内壁に露出された第２絶縁部２２に接する。
図１０（ａ）～図１０（ｄ）は、第１実施形態の変形例に係るコイル（第２電極１２）の製造方法を表す模式断面図である。図１０（ａ）～図１０（ｄ）は、図７（ａ）～図７（ｄ）に示す製造方法に代わる製造方法を表している。
図１０（ａ）に示すように、第１絶縁部２１の上に、第１誘電体層３１ｐと、第２誘電体層３１ｑと、金属層３１ｆと、を形成する。第１誘電体層３１ｐおよび第２誘電体層３１ｑは、例えば、ＣＶＤを用いて形成される。金属層３１ｆは、例えば、スパッタリングを用いて、第２誘電体層３１ｑの上に形成される。金属層３１ｆは、例えば、ニッケル層である。
さらに、第２誘電体層３１ｑの上にエッチングマスクＥＭ３を形成する。エッチングマスクＥＭ３は、例えば、フォトリソグラフィを用いてパターニングされたレジスト層である。エッチングマスクＥＭ３は、第２電極１２が形成される領域に開口ＭＯ３を有する。
図１０（ｂ）に示すように、開口ＭＯ３を介して金属層３１ｆを選択的にエッチングする。金属層３１ｆは、エッチングマスクＥＭ３の側面よりも内側に後退するようにエッチングされる。すなわち、エッチングマスクＥＭ３の外縁に沿って、第２誘電体層３１ｑとエッチングマスクＥＭ３との間にスペースが形成されるようにエッチングされる。
図１０（ｃ）に示すように、エッチングマスクＥＭ３を用いて、第２誘電体層３１ｑを選択的にエッチングする。第２誘電体層３１ｑは、例えば、ウェットエッチングされ、第１誘電体層３１ｐがエッチングストッパとして機能する条件下でエッチングされる。この際、金属層３１ｆをエッチングマスクＥＭ３の外縁から後退させたことにより、第２誘電体層３１ｑの横方向（例えば、Ｘ方向）へのエッチングが進む。これにより、第２誘電体層３１ｑの開口ＭＯ３に面した側面３１ｑｓは、傾斜して形成される。
図１０（ｄ）に示すように、エッチングマスクＥＭ３および金属層３１ｆを除去した後、第１誘電体層３１ｐおよび第２誘電体層３１ｑを覆うように、第３誘電体層３１ｒを形成する。第３誘電体層３１ｒは、開口ＭＯ３に対応する位置に凹部を有するように形成される。第３誘電体層３１ｒは、第２誘電体層３１ｑの側面３１ｑｓに対応する斜面３１ｒｓを有する。第１誘電体層３１ｐ、第２誘電体層３１ｑおよび第３誘電体層３１ｒは、図５（ａ）に示す誘電体部ＤＬ１を構成する。
続いて、図８（ａ）～図９（ｃ）に示す工程を通して、第２電極１２を第２絶縁部２２中に形成する。
図１１（ａ）および（ｂ）は、第１実施形態に係るアイソレータ１００の特性を示す模式図である。図１１（ａ）は、図３に示す第２電極１２の断面を拡大した模式断面図である。図１１（ｂ）は、第２電極１２の下端ＬＥにおける電界強度と、第１側面ＳＳ１の傾斜角θ１と、の関係を示す模式図である。
アイソレータ１００では、第１電極１１と第２電極１２との間で信号が伝達される際、第１電極１１に対して正の電圧が第２電極１２に印加される。これにより、第１電極１１と第２電極１２との間、及び導電体５０と第２電極１２との間に、電位差が生じる。この時、第２電極１２の下端ＬＥ近傍に、電界集中が発生する。下端ＬＥ近傍の電界強度が高いと、絶縁破壊が生じ、アイソレータ１００は破壊される。このため、下端ＬＥ近傍の電界強度は、低いことが望ましい。
図１１（ａ）に示すように、アイソレータ１００の第２電極１２は、底面ＢＳに対する傾斜が異なる第１側面ＳＳ１および第２側面ＳＳ２を有する。第１側面ＳＳ１は、底面ＢＳと第２側面ＳＳ２との間に設けられ、底面ＢＳおよび第２側面ＳＳ２につながる。第１側面ＳＳ１の底面ＢＳに対する傾斜角θ１は、第２側面ＳＳ２の底面ＢＳに対する傾斜角θ２（図３参照）よりも小さい。このため、第２電極１２の下端ＬＥにおける底面ＢＳと第１側面ＳＳ１との間の内角ＩＡを、第２側面ＳＳ２を底面ＢＳに直接つなげる場合に比べて大きくすることが可能となる。これにより、第２電極１２の下端ＬＥにおける電界集中を緩和できる。
発明者らは、第２電極１２の下端ＬＥ近傍の電界強度をシミュレーションにより計算した。図１１（ｂ）にその結果を示す。図１１（ｂ）の縦軸は、下端ＬＥにおける電界強度である。横軸は、第１側面ＳＳ１の底面ＢＳに対する傾斜角θ１である。
図１１（ｂ）に示すように、下端ＬＥにおける電界強度は、傾斜角θ１を４５度とした場合に最小となる。傾斜角θ１を４５度から大きくするにしたがって、電界強度は上昇する。また、傾斜角θ１を４５度から小さくするにしたがって、電界強度は上昇する。
第１実施形態によれば、第２電極１２の第１絶縁部２１に対向する端を面取りされたように形成し、第１側面ＳＳ１を設けることにより、下端ＬＥ近傍の電界集中を緩和しつつ、リーク電流に起因する絶縁破壊の可能性を低減できる。
さらに、本実施形態に係るアイソレータ１００の製造方法によれば、第１側面ＳＳ１を再現性良く、安定して形成できる。例えば、誘電体部ＤＬ１を用いることなく、ウェットエッチングにより第２絶縁部２２を選択的に除去する場合でも、第２電極１２の第１絶縁部２１に対向する端を丸めた形状にすることができる。これにより、第２電極１２の下端における電界集中を緩和することも可能である。しかしながら、第２電極１２のウェットエッチングのみによる形状制御は、再現性に乏しく、安定した特性を得ることが難しい。
また、実施形態では、第２電極１２を第１側面ＳＳ１および第２側面ＳＳ２を有する形状に設けることにより、開口ＯＰ４の内面を金属層ＭＬ３により隙間なく覆うことが容易になる（図９（ａ）参照）。これにより、金属層ＭＬ３を薄層化し、クラック等の発生を抑制することができる。さらに、開口ＯＰ４の内部を金属層ＭＬ４により埋め込む場合に（図９（ｂ）参照）、ボイド等の埋め込み不良の発生を抑制することもできる。
図１２～図１４は、第１実施形態の変形例に係るアイソレータ１１０、１２０および１３０をそれぞれ表す模式断面図である。
図１２に示すアイソレータ１１０では、第２電極１２は、その底面ＢＳが第１絶縁部２１に接するように設けられる。第１側面ＳＳ１は、第１誘電体層３１ｐおよび第２誘電体層３１ｑに接するように設けられる。第３誘電体層３１ｒは、Ｚ方向において、第１側面ＳＳ１と第２側面ＳＳ２とがつながるレベルに位置する。
アイソレータ１１０は、例えば、図８（ｃ）に示す工程において、開口ＯＰ４の底面に露出される第３誘電体層３１ｒおよび第１誘電体層３１ｐを順にエッチングし、第１絶縁部２１を露出させることにより形成される。この際、第１誘電体層３１ｐおよび第３誘電体層３１ｒは、第１誘電体層３１ｐ、第２誘電体層３１ｑおよび第３誘電体層３１ｒのそれぞれのエッチング速度が略同一になる条件下でエッチングされる。
アイソレータ１１０においても、第２電極１２は、第１側面ＳＳ１および第２側面ＳＳ２を有する形状に設けられ、その下端ＬＥにおける電界集中を緩和することができる。
図１３に示すアイソレータ１２０では、第２電極１２は、Ｘ－Ｙ面に沿って螺旋状に設けられた第２電極１２の最外周において、第１側面ＳＳ１および第２側面ＳＳ２を有するように設けられる。第２電極１２の最外周の内側に位置する部分は、例えば、第２側面ＳＳ２が底面ＢＳに直接つながった形状を有する。また、第２電極１２の最外周よりも内側に位置する部分において、第２絶縁部２２と第１絶縁部２１との間には、第２誘電体層３１ｒが設けられず、第１誘電体層３１ｐと第３誘電体層３１ｒとが接した構造となる。
例えば、第１電極１１と第２電極１２との間の電位差に起因した電界集中は、最外周に位置する部分の下端ＬＥにおいて生じる。この例では、最外周に位置する部分に第１側面ＳＳ１を設けることにより、この電界集中を緩和し、破壊耐量を向上させることができる。
図１４は、アイソレータ１３０の第１電極１１の断面を示す模式図である。この例では、第１電極１１の第１絶縁部２１に対向する上端が面取りされ、第３側面ＳＳ３と第４側面ＳＳ４とを含む形状となっている。
第１電極１１は、上面ＴＳと底面ＢＳとをさらに有する。第３側面ＳＳ３は、上面ＴＳと第４側面ＳＳ４との間に位置し、上面ＴＳおよび第４側面ＳＳ４につながるように設けられる。第４側面ＳＳ４は、第３側面ＳＳ３と底面ＢＳとの間に位置し、第３側面ＳＳ３および底面ＢＳにつながるように設けられる。
第３側面ＳＳ３は、上面ＴＳに対して、下方に傾斜するように設けられる。これにより、第１電極１１の上端ＵＥにおける電界集中を緩和することができる。
図１５（ａ）～図１５（ｃ）は、実施形態の変形例に係るコイル（第１電極１１）の製造方法を表す模式断面図である。図１５（ａ）～図１５（ｃ）に表された製造過程は、図４（ｂ）に示す工程に対応する。
図１５（ａ）に示すように、開口ＯＰ１の内面を含む絶縁部２０の表面は、金属層ＭＬ１Ａにより覆われ（図４（ａ）参照）、開口ＯＰ１を埋め込んだ金属層ＭＬ１Ｂが設けられる。金属層ＭＬ１Ｂの上面には、エッチングマスクＥＭ４が設けられる。
エッチングマスクＥＭ４は、例えば、フォトリソグラフィを用いてパターンニングされたレジスト層である。エッチングマスクＥＭ４は、金属層ＭＬ１Ｂの開口ＯＰ１に埋め込まれた部分を覆うように形成される。
図１５（ｂ）に示すように、熱処理によりエッチングマスクＥＭ４を変形させる。エッチングマスクＥＭ４は、例えば、その軟化点よりも高い温度で熱処理される。これにより、エッチングマスクＥＭ４は、側面が傾斜した形状に変形される。
図１５（ｃ）に示すように、金属層ＭＬ１Ｂおよび金属層ＭＬ１ＡをエッチングマスクＥＭ４と共にエッチングし、開口ＯＰ１を埋め込んだ部分の上にエッチングマスクＥＭ４の形状を転写する。金属層ＭＬ１ＡおよびＭＬ１ＢおよびエッチングマスクＥＭ４は、例えば、それぞれのエッチング速度が略同一となる条件下で、ドライエッチングもしくはイオンミリングを用いてエッチングされる。これにより、上面ＴＳに対して下方に傾斜した第３側面ＳＳ３を形成することができる。
図１４に示す第１電極１１は、例えば、図３、図１２および図１３に示す第２電極１２と組み合わせることができる。これにより、アイソレータ１００、１１０および１２０の破壊耐量をさらに向上させることができる。
（第２実施形態）
図１６は、第２実施形態に係るアイソレータ２００を示す模式断面図である。アイソレータ２００では、第１電極１１および第２電極１２は、それぞれ平板状に設けられ、対向して配置される。アイソレータ２００をＺ方向に見た時、第１電極１１および第２電極１２は、例えば、円形、楕円形もしくは多角形の形状に設けられる。例えば、第１電極１１と第２電極１２は、第１電極１１の上面と第２電極１２の下面が平行となるように設けられる。
アイソレータ２００は、磁界の変化に代えて、電界の変化を利用して信号を伝達する。具体的には、第２回路２が第２電極１２へ電圧を印加すると、第１電極１１と第２電極１２との間に電界が発生する。第１回路１は、このときの電極間容量を検出し、検出結果に基づいて信号を生成する。これにより、第１電極１１と第２電極１２との間で、電流を遮断した状態で信号が伝達される。
この例でも、第２電極１２は、第１側面ＳＳ１と第２側面ＳＳ２とを含む。これにより下端ＬＥ近傍の電界強度を低減し、第２電極１２への電圧の印加時に、アイソレータの破壊が生じる可能性を低減できる。
（第３実施形態）
図１７は、第３実施形態に係るアイソレータを表す平面図である。
図１８は、第３実施形態に係るアイソレータの断面構造を表す模式図である。
第３実施形態に係るアイソレータ３００では、図１７に表したように、配線６１を介して、第１電極１１の外周部の一端が導電体５０と電気的に接続されている。第１電極１１の他端は、配線６０を介して第１回路１と電気的に接続されている。
図１８に表したように、第１回路１は、基板５中に設けられている。第２回路２は、基板５から離れた基板６中に設けられている。金属層６２は、配線６３を介して、基板６の上に設けられた金属層６９と電気的に接続されている。金属層６４は、配線６５を介して、基板６の上に設けられた金属層６８と電気的に接続されている。第２回路２は、金属層６８及び６９と電気的に接続されている。
アイソレータ３００において、基板５より上側の構造には、既に説明した各実施形態に係る構造を適用可能である。これにより、第２電極１２の端面の下端近傍における電界強度を低減できる。
図１９は、第３実施形態の第１変形例に係るアイソレータを表す平面図である。
図２０は、図１９のＡ１－Ａ２断面図である。図２１は、図１９のＢ１－Ｂ２断面図である。
図２２は、第３実施形態の第１変形例に係るアイソレータの断面構造を表す模式図である。
第１変形例に係るアイソレータ３１０は、図１９に表したように、第１構造体１０－１及び第２構造体１０－２を含む。
第１構造体１０－１は、図１９、図２０、及び図２２に表したように、電極１１－１、電極１２－１、絶縁部２１－１、絶縁部２２－１、誘電体部３１ａ、誘電体部４１ａ、誘電体部４２ａ、導電体５０ａ、金属層６２ａ、金属層６４ａ、及び金属層６６ａを含む。
電極１１－１、電極１２－１、絶縁部２１－１、絶縁部２２－１、誘電体部３１ａ、誘電体部４１ａ、誘電体部４２ａ、導電体５０ａ、金属層６２ａ、金属層６４ａ、及び金属層６６ａの構造は、例えば、図２に表した第１電極１１、第２電極１２、第１絶縁部２１、第２絶縁部２２、誘電体部３１、誘電体部４１、誘電体部４２、導電体５０、金属層６２、金属層６４、及び金属層６６の構造とそれぞれ同様である。
第２構造体１０－２は、図１９、図２１、及び図２２に表したように、電極１１－２、電極１２－２、絶縁部２１－２、絶縁部２２－２、誘電体部３１ｂ、誘電体部４１ｂ、誘電体部４２ｂ、導電体５０ｂ、金属層６２ｂ、金属層６４ｂ、及び金属層６６ｂを含む。
電極１１－２、電極１２－２、絶縁部２１－２、絶縁部２２－２、誘電体部３１ｂ、誘電体部４１ｂ、誘電体部４２ｂ、導電体５０ｂ、金属層６２ｂ、金属層６４ｂ、及び金属層６６ｂの構造は、例えば、図２に表した第１電極１１、第２電極１２、第１絶縁部２１、第２絶縁部２２、誘電体部３１、誘電体部４１、誘電体部４２、導電体５０、金属層６２、金属層６４、及び金属層６６の構造とそれぞれ同様である。
図１９に表したように、金属層６２ａは、配線６３によって金属層６２ｂと電気的に接続されている。金属層６４ａは、配線６５によって金属層６４ｂと電気的に接続されている。
金属層６６ａは、配線６７ａによって別の導電部材と電気的に接続されている。金属層６６ｂは、配線６７ｂによって別の導電部材と電気的に接続されている。
図２２に表したように、第１回路１は、基板５中に設けられている。第１構造体１０－１は、基板５の上に設けられている。第２回路２は、基板６中に設けられている。第２構造体１０－２は、基板６の上に設けられている。電極１１－１の一端は導電体５０ａと電気的に接続されている。電極１１－１の他端は第１回路１と電気的に接続されている。電極１１－２の一端は導電体５０ｂと電気的に接続されている。電極１１－２の他端は第２回路２と電気的に接続されている。
アイソレータ３１０において、基板５より上側の構造及び基板６より上側の構造には、既に説明した各実施形態に係る構造を適用可能である。これにより、電極１２－１の端面の下端近傍における電界強度を低減できる。また、電極１２－２の端面の下端近傍における電界強度を低減できる。図１９～図２２に表したアイソレータ３１０では、一対の電極１１－１及び電極１２－１が、一対の電極１１－２及び電極１２－２と直列に接続されている。換言すると、第１回路１と第２回路２との間は、直列に接続された二対の電極によって、二重に絶縁されている。アイソレータ３１０によれば、一対の電極によって一重に絶縁された構造に比べて、絶縁信頼性を向上できる。
図２３は、第３実施形態の第２変形例に係るアイソレータを表す平面図である。
図２４は、第３実施形態の第２変形例に係るアイソレータの断面構造を表す模式図である。
第３実施形態の第２変形例に係るアイソレータ３２０は、図２３及び図２４に表したように、第１電極１１の両端が第１回路１と電気的に接続されている点で、アイソレータ３００と異なる。導電体５０は、第１回路１及び第１電極１１とは電気的に分離されている。導電体５０が基準電位に設定されれば、第１回路１、第１電極１１、及び導電体５０の間の電気的な接続関係は、適宜変更可能である。
図２５は、第３実施形態の第３変形例に係るアイソレータを表す模式図である。
第３変形例に係るアイソレータ３３０は、第１構造体１０－１、第２構造体１０－２、第３構造体１０－３、第４構造体１０－４を含む。第１構造体１０－１は、電極１１－１及び電極１２－１を含む。第２構造体１０－２は、電極１１－２及び電極１２－２を含む。第３構造体１０－３は、電極１１－３及び電極１２－３を含む。第４構造体１０－４は、電極１１－４及び電極１２－４を含む。それぞれの電極は、コイルである。第１回路１は、差動ドライバ回路１ａ、容量Ｃ１、及び容量Ｃ２を含む。第２回路２は、差動受信回路２ａ、容量Ｃ３、及び容量Ｃ４を含む。
例えば、差動ドライバ回路１ａ、容量Ｃ１、容量Ｃ２、電極１１－１、電極１１－２、電極１２－１、及び電極１２－２は、不図示の第１基板の上に形成される。電極１１－１の一端は、第１の定電位に接続される。電極１１－１の他端は、容量Ｃ１に接続される。電極１１－２の一端は、第２の定電位に接続される。電極１１－２の他端は、容量Ｃ２に接続される。
差動ドライバ回路１ａの一方の出力は、容量Ｃ１に接続される。差動ドライバ回路１ａの他方の出力は、容量Ｃ２に接続される。容量Ｃ１は、差動ドライバ回路１ａと電極１１－１との間に接続される。容量Ｃ２は、差動ドライバ回路１ａと電極１１－２との間に接続される。
絶縁部を挟んで電極１１－１と電極１２－１が積層される。別の絶縁部を挟んで電極１１－２と電極１２－２が積層される。電極１２－１の一端は、電極１２－２の一端と接続されている。
例えば、差動受信回路２ａ、容量Ｃ３、容量Ｃ４、電極１１－３、電極１１－４、電極１２－３、及び電極１２－４は、不図示の第２基板の上に形成される。電極１１－３の一端は、第３の定電位に接続される。電極１１－３の他端は、容量Ｃ３に接続される。電極１１－４の一端は、第４の定電位に接続される。電極１１－４の他端は、容量Ｃ４に接続される。
差動受信回路２ａの一方の入力は、容量Ｃ３に接続される。差動受信回路２ａの他方の入力は、容量Ｃ４に接続される。絶縁部を挟んで電極１１－３と電極１２－３が積層される。別の絶縁部を挟んで、電極１１－４と電極１２－４が積層される。電極１２－３の一端は、電極１２－４の一端と接続されている。電極１２－３の他端は、電極１２－１の他端と接続される。電極１２－４の他端は、電極１２－２の他端と接続される。
動作について説明する。アイソレータでは、変調された信号が伝送される。図２５では、Ｖｉｎが変調された信号を表す。信号の変調には、例えば、エッジトリガ方式、又はＯｎ－Ｏｆｆ Ｋｅｙｉｎｇ方式が用いられる。いずれの方法においても、Ｖｉｎは、元の信号を高周波帯にシフトさせた信号である。
差動ドライバ回路１ａは、Ｖｉｎに応じて電極１１－１及び電極１１－２に互いに逆方向の電流ｉ０を流す。電極１１－１及び１１－２は、互いに逆向きの磁界（Ｈ１）を発生する。電極１１－１の巻数が電極１１－２の巻数と同じときは、発生する磁界の大きさが互いに等しくなる。
磁界Ｈ１によって電極１２－１に生じる誘導電圧は、磁界Ｈ１によって電極１２－２に生じる誘導電圧と加算される。電極１２－１及び１２－２に、電流ｉ１が流れる。電極１２－１及び１２－２は、電極１２－３及び電極１２－４とそれぞれボンディングワイヤで接続されている。ボンディングワイヤは、例えば金を含む。ボンディングワイヤの直径は、例えば３０μｍである。
電極１２－１及び１２－２で加算された誘導電圧は、電極１２－３及び１２－４に印加される。電極１２－３及び１２－４には、電極１２－１および電極１２－２に流れる電流ｉ１と同じ値の電流ｉ２が流れる。電極１２－３及び１２－４は、互いに逆向きの磁界（Ｈ２）を発生する。電極１２－３の巻数が電極１２－４の巻数と同じときは、発生する磁界の大きさが互いに等しくなる。
磁界Ｈ２によって電極１１－３に生じる誘導電圧の方向は、磁界Ｈ２によって電極１１－４に生じる誘導電圧の方向と逆である。電極１１－３及び１１－４に電流ｉ３が流れる。また、電極１１－３に生じる誘導電圧の大きさは、電極１１－４に生じる誘導電圧の大きさと同じである。差動受信回路２ａには、電極１１－３及び１１－４がそれぞれ発生させる誘導電圧の加算が印加され、変調された信号が伝送される。
図２６は、第４実施形態に係るパッケージを表す斜視図である。
図２７は、第４実施形態に係るパッケージの断面構造を表す模式図である。
第４実施形態に係るパッケージ４００は、図２６に表したように、金属部材８１ａ～８１ｆ、金属部材８２ａ～８２ｆ、金属層８３ａ～８３ｆ、金属層８４ａ～８４ｆ、封止部９０、及び複数のアイソレータ３３０を含む。
図示した例では、パッケージ４００は、４つのアイソレータ３３０を含む。すなわち、図２５に表した第１構造体１０－１～第４構造体１０－４の組が、４つ設けられている。
複数の第１構造体１０－１および第２構造体１０－２は、金属部材８１ａの一部の上に設けられている。例えば、複数の第１構造体１０－１および第２構造体１０－２は、１つの基板５の上に設けられている。基板５は、金属部材８１ａと電気的に接続されている。基板５中には、それぞれの第１構造体１０－１および第２構造体１０－２に対応する複数の第１回路１が設けられている。
複数の第３構造体１０－３および第４構造体１０－４は、金属部材８２ａの一部の上に設けられている。複数の第３構造体１０－３および第４構造体１０－４は、１つの基板６の上に設けられている。基板６は、金属部材８２ａと電気的に接続されている。基板６中には、それぞれの第３構造体１０－３および第４構造体１０－４に対応する複数の第２回路２が設けられている。
金属部材８１ａは、さらに金属層８３ａと電気的に接続されている。金属層８３ａは、各第１構造体１０－１および第２構造体１０－２の導電体５０ａと電気的に接続されている。金属部材８２ａは、さらに金属層８４ａと電気的に接続されている。金属層８４ａは、各第３構造体１０－３および第４構造体１０－４の導電体５０ｂと電気的に接続されている。
金属部材８１ｂ～８１ｅは、金属層８３ｂ～８３ｅとそれぞれ電気的に接続されている。金属層８３ｂ～８３ｅは、複数の第１回路１とそれぞれ電気的に接続されている。金属部材８１ｆは、金属層８３ｆと電気的に接続されている。金属層８３ｆは、複数の第１回路１と電気的に接続されている。
金属部材８２ｂ～８２ｅは、金属層８４ｂ～８４ｅとそれぞれ電気的に接続されている。金属層８４ｂ～８４ｅは、複数の第２回路２とそれぞれ電気的に接続されている。金属部材８２ｆは、金属層８４ｆと電気的に接続されている。金属層８４ｆは、複数の第２回路２と電気的に接続されている。
封止部９０は、金属部材８１ａ～８１ｆ及び８２ａ～８２ｆのそれぞれの一部、金属層８３ａ～８３ｆ、金属層８４ａ～８４ｆ、及び複数のアイソレータ３３０を覆っている。
金属部材８１ａ～８１ｆは、端子Ｔ１ａ～Ｔ１ｆをそれぞれ有する。金属部材８２ａ～８２ｆは、端子Ｔ２ａ～Ｔ２ｆをそれぞれ有する。端子Ｔ１ａ～Ｔ１ｆ及びＴ２ａ～Ｔ２ｆは、封止部９０に覆われておらず、外部に露出している。
例えば、端子Ｔ１ａ及びＴ２ａは、基準電位に接続される。端子Ｔ１ｂ～Ｔ１ｅには、それぞれの第１回路１への信号が入力される。端子Ｔ２ｂ～Ｔ２ｅには、それぞれの第２回路２からの信号が出力される。端子Ｔ１ｆは、複数の第１回路１を駆動させるための電源と接続される。端子Ｔ２ｆは、複数の第２回路２を駆動させるための電源と接続される。
第４実施形態によれば、パッケージ４００においてアイソレータの破壊が生じる可能性を低減できる。ここでは、４つのアイソレータ３３０が設けられた例を説明したが、パッケージ４００には、１つ以上の他のアイソレータが設けられても良い。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１…第１回路、 １ａ…差動ドライバ回路、 ２…第２回路、 ２ａ…差動受信回路、 ５、６…基板、 １０－１、１０－２、１０－３、１０－４…構造体、 １１…第１電極、 １２…第２電極、 １１ｃ、１１ｄ、１２ａ、１２ｂ、３１ｆ、５１ａ、５１ｂ、５２ａ、５２ｂ、５３ａ、５３ｂ、６２、６２ａ、６２ｂ、６４、６４ａ、６４ｂ、６６、６６ａ、６６ｂ、６８、６９、８３ａ、８３ｂ、８３ｆ、８４ａ、８４ｂ、８４ｆ…金属層、 ２０、２８、２９…絶縁部、 ２１…第１絶縁部、 ２２…第２絶縁部、 ３１、３１ａ、３１ｂ、４１、４１ａ、４１ｂ、４２、４２ａ、４２ｂ…誘電体部、 ３１ｐ…第１誘電体層、 ３１ｑ…第２誘電体層、 ３１ｒ…第３誘電体層、 ３１ｑｓ…側面、 ３１ｒｓ…斜面、 ５０、５０ａ、５０ｂ…導電体、 ５１…第１導電部、 ５２…第２導電部、 ５３…第３導電部、 ６０、６１、６３、６５、６７、６７ａ、６７ｂ…配線、 ８１ａ、８１ｂ、８１ｆ、８２ａ、８２ｂ、８２ｆ…金属部材、 ９０…封止部、 θ１、θ２…傾斜角、 １００、１１０、１２０、１３０、２００、３００、３１０、３２０、３３０…アイソレータ、 ４００…パッケージ、 ＢＳ…底面、 ＤＬ１…誘電体部、 ＥＭ１、ＥＭ２、ＥＭ３、ＥＭ４…エッチングマスク、 Ｈ１、Ｈ２…磁界、 ＩＡ…内角、 ＬＥ…下端、 ＭＬ１、ＭＬ１Ａ、ＭＬ１Ｂ、ＭＬ２、ＭＬ３、ＭＬ４…金属層、 ＭＯ１、ＭＯ２、ＭＯ３、ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、ＯＰ５…開口、 ＳＳ１…第１側面、 ＳＳ２…第２側面、 ＳＳ３…第３側面、 ＳＳ４…第４側面、 Ｔ１ａ～Ｔ１ｆ、Ｔ２ａ～Ｔ２ｆ…端子、 ＴＳ…上面、 ＵＥ…上端、 ｉ０、ｉ１、ｉ２、ｉ３…電流

Claims (10)

  1. 第１電極と、
    前記第１電極の上に設けられる第１絶縁部と、
    前記第１絶縁部の上に設けられる第２電極と、
    前記第１電極から前記第２電極に向かう第１方向に垂直な第１面に沿って前記第２電極の周りに設けられ、前記第２電極に接する第２絶縁部と、
    前記第２電極の上および前記第２絶縁部の上に設けられる第１誘電体部と、
    前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第２電極に接する第２誘電体部と、
    を備え、
    前記第２電極は、前記第１絶縁部に対向する底面と、前記第１誘電体部に対向する上面と、前記上面および前記底面につながった側面と、を有し、
    前記第２誘電体部は、第１誘電体層と、第２誘電体層と、を含み、
    前記第１誘電体層は、前記第１絶縁部に接し、前記第２誘電体層は、前記第１誘電体層と前記第２絶縁部との間に設けられ、
    前記第１誘電体層の比誘電率は、前記第２誘電体層の比誘電率、前記第１絶縁部の比誘電率および前記第２絶縁部の比誘電率よりも大きく、
    前記第２誘電体部は、前記第２誘電体層と前記第２絶縁部との間に設けられる第３誘電体層をさらに含み、
    前記第３誘電体層の比誘電率は、前記第２絶縁部の前記比誘電率よりも大きく、
    前記第１誘電体層は、前記第１絶縁部と前記第２電極との間に延在し、
    前記第３誘電体層は、前記第２電極と前記第１誘電体層の間に延在し、前記第２電極の底面および前記第１誘電体層に接する、アイソレータ。
  2. 第１電極と、
    前記第１電極の上に設けられる第１絶縁部と、
    前記第１絶縁部の上に設けられる第２電極と、
    前記第１電極から前記第２電極に向かう第１方向に垂直な第１面に沿って前記第２電極の周りに設けられ、前記第２電極に接する第２絶縁部と、
    前記第２電極の上および前記第２絶縁部の上に設けられる第１誘電体部と、
    前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第２電極に接する第２誘電体部と、
    を備え、
    前記第２電極は、前記第１絶縁部に対向する底面と、前記第１誘電体部に対向する上面と、前記上面および前記底面につながった側面と、を有し、
    前記第２誘電体部は、第１誘電体層と、第２誘電体層と、を含み、
    前記第１誘電体層は、前記第１絶縁部に接し、前記第２誘電体層は、前記第１誘電体層と前記第２絶縁部との間に設けられ、
    前記第１誘電体層の比誘電率は、前記第２誘電体層の比誘電率、前記第１絶縁部の比誘電率および前記第２絶縁部の比誘電率よりも大きく、
    前記第２誘電体部は、前記第２誘電体層と前記第２絶縁部との間に設けられる第３誘電体層をさらに含み、
    前記第３誘電体層の比誘電率は、前記第２絶縁部の前記比誘電率よりも大きく、
    前記第２電極の底面は、前記第１絶縁部に接する、アイソレータ。
  3. 前記第２誘電体層は、前記第２電極の前記側面に接する、請求項２記載のアイソレータ。
  4. 第１電極と、
    前記第１電極の上に設けられる第１絶縁部と、
    前記第１絶縁部の上に設けられる第２電極と、
    前記第１電極から前記第２電極に向かう第１方向に垂直な第１面に沿って前記第２電極の周りに設けられ、前記第２電極に接する第２絶縁部と、
    前記第２電極の上および前記第２絶縁部の上に設けられる第１誘電体部と、
    前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第２電極に接する第２誘電体部と、
    を備え、
    前記第２電極は、前記第１絶縁部に対向する底面と、前記第１誘電体部に対向する上面と、前記上面および前記底面につながった側面と、を有し、
    前記第２誘電体部は、第１誘電体層と、第２誘電体層と、を含み、
    前記第１誘電体層は、前記第１絶縁部に接し、前記第２誘電体層は、前記第１誘電体層と前記第２絶縁部との間に設けられ、
    前記第１誘電体層の比誘電率は、前記第２誘電体層の比誘電率、前記第１絶縁部の比誘電率および前記第２絶縁部の比誘電率よりも大きく、
    前記第２電極の底面は、前記第１絶縁部に接する、アイソレータ。
  5. 前記第１誘電体層および前記第２誘電体層は、前記第２電極の前記側面に接する、請求項４記載のアイソレータ。
  6. 第１電極と、
    前記第１電極の上に設けられる第１絶縁部と、
    前記第１絶縁部の上に設けられる第２電極と、
    前記第１電極から前記第２電極に向かう第１方向に垂直な第１面に沿って前記第２電極の周りに設けられ、前記第２電極に接する第２絶縁部と、
    前記第２電極の上および前記第２絶縁部の上に設けられる第１誘電体部と、
    前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第２電極に接する第２誘電体部と、
    を備え、
    前記第２電極は、前記第１絶縁部に対向する底面と、前記第１誘電体部に対向する上面と、前記上面および前記底面につながった側面と、を有し、
    前記第２電極の前記底面は、前記第１絶縁部に接し、
    前記第２誘電体部は、第１誘電体層を含み、
    前記第１誘電体層は、前記第１絶縁部および前記第２電極の前記側面に接し、
    前記第１誘電体層の比誘電率は、前記第１絶縁部の比誘電率および前記第２絶縁部の比誘電率よりも大きい、アイソレータ。
  7. 第１電極と、
    前記第１電極の上に設けられる第１絶縁部と、
    前記第１絶縁部の上に設けられる第２電極と、
    前記第１電極から前記第２電極に向かう第１方向に垂直な第１面に沿って前記第２電極の周りに設けられ、前記第２電極に接する第２絶縁部と、
    前記第２電極の上および前記第２絶縁部の上に設けられる第１誘電体部と、
    前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第２電極に接する第２誘電体部と、
    を備え、
    前記第２電極は、前記第１絶縁部に対向する底面と、前記第１誘電体部に対向する上面と、前記上面および前記底面につながった側面と、を有し、
    前記第２誘電体部は、第１誘電体層と、第２誘電体層と、を含み、
    前記第１誘電体層は、前記第１絶縁部に接し、前記第２誘電体層は、前記第１誘電体層と前記第２絶縁部との間に設けられ、
    前記第１誘電体層の比誘電率は、前記第２誘電体層の比誘電率、前記第１絶縁部の比誘電率および前記第２絶縁部の比誘電率よりも大きく、
    前記第１誘電体層の底面および前記第２電極の底面は、前記第１絶縁部上においてつながり、前記第１面に平行な平面上に並ぶ、アイソレータ。
  8. 第１電極と、
    前記第１電極の上に設けられる第１絶縁部と、
    前記第１絶縁部の上に設けられる第２電極と、
    前記第１電極から前記第２電極に向かう第１方向に垂直な第１面に沿って前記第２電極の周りに設けられ、前記第２電極に接する第２絶縁部と、
    前記第２電極の上および前記第２絶縁部の上に設けられる第１誘電体部と、
    前記第１絶縁部と前記第２絶縁部との間に設けられ、前記第２電極に接する第２誘電体部と、
    を備え、
    前記第２電極は、前記第１絶縁部に対向する底面と、前記第１誘電体部に対向する上面と、前記上面および前記底面につながった側面と、を有し、
    前記第２誘電体部は、第１誘電体層と、第２誘電体層と、を含み、
    前記第１誘電体層は、前記第１絶縁部に接し、前記第２誘電体層は、前記第１誘電体層と前記第２絶縁部との間に設けられ、
    前記第１誘電体層の比誘電率は、前記第２誘電体層の比誘電率、前記第１絶縁部の比誘電率および前記第２絶縁部の比誘電率よりも大きく、
    前記第１面に沿った第２方向において、前記第２電極の前記上面は、前記第２電極の前記底面よりも広い、アイソレータ。
  9. 前記第１誘電体層の底面および前記第２電極の底面は、前記第１絶縁部上においてつながり、前記第１面に平行な平面上に並ぶ、請求項２乃至６のいずれか１つに記載のアイソレータ。
  10. 前記第１面に沿った第２方向において、前記第２電極の前記上面は、前記第２電極の前記底面よりも広い、請求項１乃至６のいずれか１つに記載のアイソレータ。
JP2022169144A 2020-03-19 2022-10-21 アイソレータ Active JP7465321B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022169144A JP7465321B2 (ja) 2020-03-19 2022-10-21 アイソレータ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020049484A JP7170685B2 (ja) 2020-03-19 2020-03-19 アイソレータ
JP2022169144A JP7465321B2 (ja) 2020-03-19 2022-10-21 アイソレータ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2020049484A Division JP7170685B2 (ja) 2020-03-19 2020-03-19 アイソレータ

Publications (2)

Publication Number Publication Date
JP2022183358A JP2022183358A (ja) 2022-12-08
JP7465321B2 true JP7465321B2 (ja) 2024-04-10

Family

ID=77748291

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020049484A Active JP7170685B2 (ja) 2020-03-19 2020-03-19 アイソレータ
JP2022169144A Active JP7465321B2 (ja) 2020-03-19 2022-10-21 アイソレータ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2020049484A Active JP7170685B2 (ja) 2020-03-19 2020-03-19 アイソレータ

Country Status (3)

Country Link
US (3) US11296185B2 (ja)
JP (2) JP7170685B2 (ja)
CN (2) CN113497321B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7284121B2 (ja) * 2020-03-23 2023-05-30 株式会社東芝 アイソレータ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078169A (ja) 2016-11-08 2018-05-17 ローム株式会社 電子部品

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181282A (ja) * 1994-12-21 1996-07-12 Sony Corp 半導体装置製造方法
JPH10163709A (ja) * 1996-11-29 1998-06-19 Murata Mfg Co Ltd アイソレータ
JP3164029B2 (ja) * 1997-09-17 2001-05-08 株式会社村田製作所 非可逆回路素子
JP3528771B2 (ja) * 2000-08-25 2004-05-24 株式会社村田製作所 中心電極組立体の製造方法
JP4348875B2 (ja) * 2001-04-19 2009-10-21 株式会社村田製作所 非可逆回路素子及び通信装置
JP3649162B2 (ja) * 2001-07-06 2005-05-18 株式会社村田製作所 中心電極組立体、非可逆回路素子、通信装置及び中心電極組立体の製造方法
CN1237654C (zh) * 2002-06-27 2006-01-18 株式会社村田制作所 两端口型隔离器和通信装置
US8783577B2 (en) * 2005-03-15 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device having the same
JP2007087551A (ja) 2005-09-26 2007-04-05 Alps Electric Co Ltd 垂直磁気記録ヘッドの製造方法
EP1939973B1 (en) * 2005-10-21 2015-07-15 Murata Manufacturing Co., Ltd. Irreversible circuit element, its manufacturing method and communication apparatus
JP4458149B2 (ja) 2007-10-31 2010-04-28 Ｔｄｋ株式会社 磁気カプラ
JP2010258372A (ja) 2009-04-28 2010-11-11 Alps Green Devices Co Ltd 磁気結合型アイソレータ
JP5651936B2 (ja) * 2009-08-25 2015-01-14 大日本印刷株式会社 容量素子具有配線板、容量素子具有配線板の製造方法
JP2011077255A (ja) * 2009-09-30 2011-04-14 Kac Japan:Kk 電源用薄形トランス
JP5423814B2 (ja) * 2010-01-21 2014-02-19 株式会社村田製作所 回路モジュール
JP2013045953A (ja) * 2011-08-25 2013-03-04 Toshiba Corp 半導体装置およびその製造方法
JP2013092613A (ja) * 2011-10-25 2013-05-16 Japan Display East Co Ltd 液晶表示装置及びその製造方法
US9183977B2 (en) 2012-04-20 2015-11-10 Infineon Technologies Ag Method for fabricating a coil by way of a rounded trench
US9214424B2 (en) 2012-04-20 2015-12-15 Infineon Technologies Austria Ag Method for producing a conductor line
US8786393B1 (en) * 2013-02-05 2014-07-22 Analog Devices, Inc. Step up or step down micro-transformer with tight magnetic coupling
WO2015029680A1 (ja) * 2013-09-02 2015-03-05 株式会社村田製作所 アイソレータ
CN103884901B (zh) * 2014-04-04 2016-06-08 哈尔滨理工大学 一种基于fp电压传感器的高电压测量系统及测量方法
US9941565B2 (en) * 2015-10-23 2018-04-10 Analog Devices Global Isolator and method of forming an isolator
US10204732B2 (en) * 2015-10-23 2019-02-12 Analog Devices Global Dielectric stack, an isolator device and method of forming an isolator device
ITUA20162049A1 (it) 2016-03-25 2017-09-25 St Microelectronics Srl Dispositivo elettronico con isolamento galvanico integrato e metodo di fabbricazione dello stesso
CN109791892A (zh) * 2016-09-27 2019-05-21 夏普株式会社 有源矩阵基板及其制造方法
US20180130867A1 (en) 2016-11-09 2018-05-10 Analog Devices Global Magnetic isolators for increased voltage operations and related methods
US11049639B2 (en) * 2017-02-13 2021-06-29 Analog Devices, Inc. Coupled coils with lower far field radiation and higher noise immunity
US10109574B1 (en) 2017-04-04 2018-10-23 Texas Instruments Incorporated Structure and method for improving high voltage breakdown reliability of a microelectronic device
US10236221B2 (en) * 2017-05-19 2019-03-19 Analog Devices Global Forming an isolation barrier in an isolator
JP7189427B2 (ja) * 2017-12-22 2022-12-14 セントラル硝子株式会社 表面処理剤及び表面処理体の製造方法
CN114762114A (zh) * 2019-11-29 2022-07-15 罗姆股份有限公司 半导体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078169A (ja) 2016-11-08 2018-05-17 ローム株式会社 電子部品

Also Published As

Publication number Publication date
US11296185B2 (en) 2022-04-05
US11756986B2 (en) 2023-09-12
CN114976544B (zh) 2024-07-02
JP7170685B2 (ja) 2022-11-14
CN114976544A (zh) 2022-08-30
US20220173208A1 (en) 2022-06-02
US20210296427A1 (en) 2021-09-23
US20230378243A1 (en) 2023-11-23
CN113497321B (zh) 2022-06-24
JP2022183358A (ja) 2022-12-08
CN113497321A (zh) 2021-10-12
JP2021150830A (ja) 2021-09-27

Similar Documents

Publication Publication Date Title
US20040056749A1 (en) Integrated transformer configuration
KR20030053047A (ko) 반도체 장치
CN113437461B (zh) 隔离器
JP7465321B2 (ja) アイソレータ
KR101247425B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US8004081B2 (en) Semiconductor chip package and printed circuit board having through interconnections
JP7189172B2 (ja) アイソレータ
JP7364545B2 (ja) アイソレータ
CN113113372A (zh) 半导体结构及其制造方法
KR20050033461A (ko) 반도체 장치 및 그 제조 방법
JP7332775B2 (ja) アイソレータ
JP7244452B2 (ja) アイソレータ
CN112531011B (zh) 数字隔离器
JP2021153239A (ja) アイソレータ
JP2023044463A (ja) 絶縁デバイス
CN115939213A (zh) 半导体结构及其制备方法
KR20030096023A (ko) 에너지 조절 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221021

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240229

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240329

R150 Certificate of patent or registration of utility model

Ref document number: 7465321

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150