JP7393469B2 - 複数の部品を複数回で埋め込みパッケージングした基板及びその製造方法 - Google Patents

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Description

本発明は、電子部品のパッケージ構造に関し、具体的には、複数の部品を複数回で埋め込みパッケージングした基板及びその製造方法に関する。
電子技術がますます発展するにつれて、電子製品の高機能化、小型化が求められる一方である。チップの小型化は限界まで来ているため、複数のチップなどの部品を合理的にパッケージングして、高機能化、小型化を実現するのが、現在業界で重要な研究課題となっている。
また、コストと効率の観点から、パネルレベルのパッケージングがますます多用され、基板製作の段階でチップなどの部品を基板に埋め込むと、パッケージの体積を効果的に減らすとともに、生産効率が向上し、またウェハーレベルのパッケージングと比べて、コストが大幅に低減している。
継続的な発展と進化を経て、パネルレベルの埋め込み・パッケージング技術がますます多用されるようになり、半導体パッケージング分野でもますます大きな役割を果たしてきている。
これと同時に、パネルレベルの埋め込み・パッケージング技術にも発展が遂げられ、パネルレベルの埋め込み・パッケージング分野では、現在複数のチップなどの部品の埋め込み・パッケージングを実現できるが、制限がある。
従来のパネルレベルの埋め込み・パッケージング技術案は複数のチップなどの部品の埋め込み・パッケージングを実現している。
例えば、従来技術ＣＮ１０９６８６６６９Ａには集積回路のパッケージング方法及びパッケージ構造が開示されている。図１に示すように、当該パッケージ構造では複数の部品１１を一度に基板の中間層のフレーム１０に埋め込み、パッケージング後に片面ファンアウトを行い、その後、両面ビルドアップを行うものである。
しかし当該技術案には、すべての部品を一度に埋め込み、開始層にパッケージングしなければならないという制限があり、複数のチップなどの部品を異なるレベルに埋め込み、パッケージングしたい場合には、この技術案で実現できない。
また、チップなどの部品に厚さの差が大きく、両面にファンアウトを必要とするＩ／Ｏがある場合にも、この技術案は用いられない。
パネルレベルの埋め込み・パッケージング分野では、複数の部品を複数回で複数のレベルに埋め込み、パッケージングするというニーズに対し、今や効果的な解決案はまだない。
従来のボードレベルの埋め込み・パッケージング基板は、複数のチップなどの部品の埋め込みに関して、すべての部品を水平に広げて一度に埋め込むのが最も一般的な形態で、制限のない設計により、チップなどの部品を最も合理的な基板レベルに埋め込み、パッケージングすることが難しい。
従来のボードレベルの埋め込み・パッケージング方法では、複数のチップなどの部品を一度に同じレベルに埋め込むものが殆どで、そうするためにはチップなどの部品に厚さの差が大きくないことが求められ、そうしないと埋め込み・パッケージングの質に影響が及ぶ。
特に、両面にファンアウトすべきＩ／Ｏを有する部品の場合は、厚さの差が大きいと、厚さの小さい部品のＩ／Ｏファンアウトを実現しにくいのである。
ＣＮ１０９６８６６６９Ａ号公報
本発明の実施形態は上記の技術的課題を解決するために、複数の部品を複数回で埋め込みパッケージングした基板及びその製造方法を提供するものである。
本発明では、厚さの異なる部品を複数回で埋め込みパッケージングし、制限のない設計により、部品をそれぞれ最も合理的な基板レベルに埋め込むことにより、厚さの差の大きい複数の部品の埋め込み・パッケージングを実現し、しかも各部品の両面ファンアウトを実現しやすい。
本発明の第１の態様は、第１誘電体層と、前記第１誘電体層の上方にある第２誘電体層と、前記第１誘電体層の下方にある第３誘電体層とを含む、複数の部品を複数回で埋め込みパッケージングした基板に関し、
前記第１誘電体層は高さ方向に前記第１誘電体層を貫通する第１導電性銅ピラー層と第１部品配置枠とを含み、前記第２誘電体層は前記第２誘電体層の下面内に位置する第１配線層を含み、前記第１配線層には第２導電性銅ピラー層と放熱性銅ブロック層とが設けられ、前記第３誘電体層は前記第３誘電体層の上面内に位置する第２配線層を含み、前記第２配線層には第３導電性銅ピラー層が設けられ、前記第１配線層と前記第２配線層は前記第１導電性銅ピラー層を介して導電的に接続され、
ただし前記第１部品配置枠の底部に第１部品が実装されており、これによって前記第１部品の端子は前記第２配線層に導電的に接続され、前記第１部品と前記放熱性銅ブロック層は前記第１配線層を介して接続され、前記第１誘電体層、前記第２誘電体層及び前記第３誘電体層を貫通する第２部品配置枠をさらに含み、ただし前記第２部品配置枠の底部には第２部品が実装されており、前記第２部品は前記第１部品と厚さの差がある。
いくつかの実施形態において、前記第２誘電体層には第３配線層が設けられ、前記第３誘電体層には第４配線層が設けられ、前記第１配線層と前記第３配線層は前記第２導電性銅ピラー層及び前記放熱性銅ブロック層を介して導電的に接続され、前記第２配線層と前記第４配線層は前記第３導電性銅ピラー層を介して導電的に接続され、前記第２部品の端子は前記第４配線層に導電的に接続され、前記第２部品の裏面は前記第３配線層に接続される。
いくつかの実施形態において、前記第１誘電体層の上面及び前記第１部品と前記第１部品配置枠のギャップ内に第１パッケージング層がさらに設けられ、前記第２誘電体層の上面及び前記第２部品と前記第２部品配置枠のギャップ内に第２パッケージング層がさらに設けられる。
いくつかの実施形態において、前記第１誘電体層、前記第２誘電体層、前記第３誘電体層は有機誘電体材料、無機誘電体材料又はそれらの組み合わせを含む。
いくつかの実施形態において、前記第１誘電体層、前記第２誘電体層、前記第３誘電体層はポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂、セラミックフィラー、ガラス繊維又はそれらの組み合わせを含む。
いくつかの実施形態において、前記第１部品、前記第２部品はそれぞれ両面端子を有する部品を含み、これによって前記第１部品の一方の側の端子は前記第２配線層に導電的に接続され、前記第１部品の他方の側の端子は前記放熱性銅ブロック層と前記第１配線層を介して導電的に接続され、前記第２部品の一方の側の端子は前記第４配線層に導電的に接続され、前記第２部品の他方の側の端子は前記第３配線層に導電的に接続される。
いくつかの実施形態において、前記第１部品、前記第２部品はそれぞれ片面端子を有する部品を含み、これによって前記第１部品の端子は前記第２配線層に導電的に接続され、前記第１部品の裏面は前記放熱性銅ブロック層と前記第１配線層を介して接続され、前記第２部品の端子は前記第４配線層に導電的に接続され、前記第２部品の裏面は前記第３配線層に接続される。
好ましくは、前記第１部品、前記第２部品はそれぞれ少なくとも１つの部品を含む。
いくつかの実施形態において、前記第１部品、前記第２部品はそれぞれチップ、コンデンサ、インダクタ、抵抗のうちの１種又は複数種を含む。
いくつかの実施形態において、前記第１導電性銅ピラー層、前記第２導電性銅ピラー層、前記第３導電性銅ピラー層はそれぞれ少なくとも１つの銅ビアピラーを含む。
好ましくは、前記第１導電性銅ピラー層、前記第２導電性銅ピラー層、前記第３導電性銅ピラー層はそれぞれサイズの異なる銅ビアピラーを含む。
本発明の第２の態様は、次のステップを含む、複数の部品を複数回で埋め込みパッケージングした基板の製造方法を提供する。
（ａ）有機マトリックス基板を用意し、前記有機マトリックス基板は前記有機マトリックス基板を貫通する第１導電性銅ピラー層と第１リングストリップ状の銅ピラー層とを含み、ただし前記第１リングストリップ状の銅ピラー層は少なくとも１つのリングストリップ状の銅ピラーを含む。
（ｂ）前記第１リングストリップ状の銅ピラー層内の１つのリングストリップ状の銅ピラーをエッチングしてその中の誘電体材料を除去し、第１部品配置枠を形成して、第１誘電体層を得る。
（ｃ）前記第１部品配置枠の底部に第１部品を実装し、前記第１誘電体層の上面及び前記第１部品と前記第１部品配置枠のギャップ内に第１パッケージング層を形成する。
（ｄ）前記第１パッケージング層に第１配線層を形成し、前記第１誘電体層に第２配線層を形成し、これによって前記第１配線層と前記第２配線層は前記第１導電性銅ピラー層を介して導電的に接続され、前記第１部品の端子は前記第２配線層に導電的に接続され、前記第１部品の裏面は前記第１配線層に接続される。
（ｅ）前記第１配線層に第２導電性銅ピラー層、放熱性銅ピラー層、第２リングストリップ状の銅ピラー層を形成し、前記第２配線層に第３導電性銅ピラー層、第３リングストリップ状の銅ピラー層を形成し、これによって前記第１部品と前記放熱性銅ブロック層は前記第１配線層を介して接続され、前記第２リングストリップ状の銅ピラー層、前記第３リングストリップ状の銅ピラー層はそれぞれ前記第１リングストリップ状の銅ピラー層と縦方向に重なる。
（ｆ）前記第１誘電体層の上方と下方にそれぞれ誘電体材料をラミネートし、前記誘電体材料を薄めて、前記第２導電性銅ピラー層、前記放熱性銅ピラー層及び前記第２リングストリップ状の銅ピラー層の端部を露出させて第２誘電体層を形成し、前記第３導電性銅ピラー層及び第３リングストリップ状の銅ピラー層の端部を露出させて第３誘電体層を形成する。
（ｇ）前記第１リングストリップ状の銅ピラー層、前記第２リングストリップ状の銅ピラー層及び前記第３リングストリップ状の銅ピラー層の縦方向の同じ位置におけるリングストリップ状の銅ピラーを同時にエッチングし、その中の誘電体材料を除去して、第２部品配置枠を形成する。
（ｈ）前記第２部品配置枠の底部に第２部品を実装し、第２誘電体層の上面及び前記第２部品と前記第２部品配置枠のギャップ内に第２パッケージング層を形成する。
（ｉ）前記第２パッケージング層に第３配線層を形成し、前記第３誘電体層に第４配線層を形成し、これによって前記第１配線層と前記第３配線層は前記第２導電性銅ピラー層及び前記放熱性銅ブロック層を介して導電的に接続され、前記第２配線層と前記第４配線層は前記第３導電性銅ピラー層を介して導電的に接続され、前記第２部品の端子は前記第４配線層に導電的に接続され、前記第２部品の裏面は前記第３配線層に接続され。
いくつかの実施形態において、前記第１導電性銅ピラー層の端部、前記第１リングストリップ状の銅ピラー層の端部はそれぞれ前記有機マトリックス基板と同じ高さであり又は前記有機マトリックス基板より高い。
いくつかの実施形態において、ステップ（ｃ）は次を含む。
（ｃ１）前記第１誘電体層の底部に第１接着層を設ける。
（ｃ２）前記第１部品を前記第１部品配置枠に入れ、ただし前記第１部品の端子面は前記第１接着層に付着する。
（ｃ３）前記第１誘電体層の上面及び前記第１部品と前記第１部品配置枠のギャップに感光性パッケージング材料をラミネートする。
（ｃ４）前記感光性パッケージング材料を露光・現像し、前記第１導電性銅ピラー層と前記第１リングストリップ状の銅ピラー層の端部及び前記第１部品の裏面を露出させて、第１パッケージング層を形成する。
（ｃ５）前記第１接着層を取り除く。
いくつかの実施形態において、ステップ（ｄ）は次を含む。
（ｄ１）前記第１パッケージング層に第１金属シード層を形成し、前記第１誘電体層に第２金属シード層を形成する。
（ｄ２）前記第１金属シード層に第１フォトレジスト層を付与し、前記第２金属シード層に第２フォトレジスト層を付与する。
（ｄ３）前記第１フォトレジスト層、前記第２フォトレジスト層を露光・現像して、第１特徴パターン、第２特徴パターンをそれぞれ形成する。
（ｄ４）前記第１特徴パターンにおいて電気めっきして第１配線層を形成し、前記第２特徴パターンにおいて電気めっきして第２配線層を形成する。
（ｄ５）前記第１フォトレジスト層、前記第２フォトレジスト層を取り除く。
いくつかの実施形態において、ステップ（ｅ）は次を含む。
（ｅ１）前記第１配線層に第３フォトレジスト層を付与し、前記第２配線層に第４フォトレジスト層を付与する。
（ｅ２）前記第３フォトレジスト層、前記第４フォトレジスト層を露光・現像して、第３特徴パターン、第４特徴パターンをそれぞれ形成する。
（ｅ３）前記第３特徴パターンにおいて電気めっきして第２導電性銅ピラー層、放熱性銅ブロック層、第２リングストリップ状の銅ピラー層を形成し、前記第４特徴パターンにおいて電気めっきして第３導電性銅ピラー層、第３リングストリップ状の銅ピラー層を形成する。
（ｅ４）前記第３フォトレジスト層、前記第４フォトレジスト層を取り除き、前記第１金属シード層、前記第２金属シード層をエッチングする。
いくつかの実施形態において、ステップ（ｆ）は、研削又はプラズマエッチングにより前記第１誘電体層の上方と下方の誘電体材料をそれぞれ全体的に薄めて、前記第２導電性銅ピラー層、前記放熱性銅ピラー層と前記第２リングストリップ状の銅ピラー層の端部及び前記第３導電性銅ピラー層と第３リングストリップ状の銅ピラー層の端部を露出させることを含む。
いくつかの実施形態において、ステップ（ｆ）は、レーザー又は機械的穴あけにより前記第１誘電体層の上方と下方の誘電体材料をそれぞれ局所的に薄めて、前記第２導電性銅ピラー層、前記放熱性銅ピラー層と前記第２リングストリップ状の銅ピラー層の端部及び前記第３導電性銅ピラー層と第３リングストリップ状の銅ピラー層の端部を露出させることを含む。
いくつかの実施形態において、ステップ（ｆ）は、露光・現像により前記第１誘電体層の上方と下方の誘電体材料をそれぞれ局所的に薄めて、前記第２導電性銅ピラー層、前記放熱性銅ピラー層と前記第２リングストリップ状の銅ピラー層の端部及び前記第３導電性銅ピラー層と第３リングストリップ状の銅ピラー層の端部を露出させることを含む。
いくつかの実施形態において、ステップ（ｈ）は次を含む。
（ｈ１）前記第３誘電体層の底部に第２接着層を設ける。
（ｈ２）前記第２部品を前記第２部品配置枠に入れ、ただし前記第２部品の端子面は前記第２接着層に付着する。
（ｈ３）前記第２誘電体層の上面及び前記第２部品と前記第２部品配置枠のギャップに感光性パッケージング材料をラミネートする。
（ｈ４）前記感光性パッケージング材料を露光・現像し、前記第２導電性銅ピラー層と前記放熱性銅ブロック層の端部及び前記第２部品の裏面を露出させて、第２パッケージング層を形成する。
（ｈ５）前記第２接着層を取り除く。
いくつかの実施形態において、ステップ（ｉ）は次を含む。
（ｉ１）前記第２パッケージング層に第３金属シード層を形成し、前記第３誘電体層に第４金属シード層を形成する。
（ｉ２）前記第３金属シード層に第５フォトレジスト層を付与し、前記第４金属シード層に第６フォトレジスト層を付与する。
（ｉ３）前記第５フォトレジスト層、前記第６フォトレジスト層を露光・現像して、第５特徴パターン、第６特徴パターンをそれぞれ形成する。
（ｉ４）前記第５特徴パターンにおいて電気めっきして第３配線層を形成し、前記第６特徴パターンにおいて電気めっきして第４配線層を形成する。
（ｉ５）前記第５フォトレジスト層、前記第６フォトレジスト層を取り除き、前記第３金属シード層、前記第４金属シード層をエッチングする。
いくつかの実施形態において、化学めっき又はスパッタリングによる金属シード層の製作を含む。好ましくは、スパッタリングにより金属シード層を製作する。
好ましくは、金属シード層はチタン、銅、チタン－タングステン合金又はそれらの組み合わせを含む。
以下、本発明の一層の理解、そして本発明の実施形態を示すために、例を挙げ図面を参照して説明する。
図面の参照にあたっては、特定の図は例示的に、本発明の好ましい実施形態を説明するためのもので、本発明の原理と概念の説明に最も役立ち最も理解しやすいものとして提供されるということを知ってほしい。
そのために、本発明の構造の詳細を本発明の初歩的な理解以上に詳しく示していない。図面を参照する説明から当業者は本発明のいくつかの態様が実際にどのようなものであるかを知ることができる。
図１は従来技術における集積回路パッケージング方法及びパッケージ構造の概略断面図である。
図２は本発明の一実施形態の複数の部品を複数回で埋め込みパッケージングした基板の概略断面図である。
図３（ａ）～図３（ｃ）は本発明の一実施形態の複数の部品を複数回で埋め込みパッケージングした基板の製造方法の各ステップの中間構造の概略断面図を示す。 図３（ｄ）～図３（ｈ）は本発明の一実施形態の複数の部品を複数回で埋め込みパッケージングした基板の製造方法の各ステップの中間構造の概略断面図を示す。 図３（ｉ）～図３（ｌ）は本発明の一実施形態の複数の部品を複数回で埋め込みパッケージングした基板の製造方法の各ステップの中間構造の概略断面図を示す。 図３（ｍ）～図３（ｏ）は本発明の一実施形態の複数の部品を複数回で埋め込みパッケージングした基板の製造方法の各ステップの中間構造の概略断面図を示す。
埋め込み・パッケージング基板１００の概略断面図を示す図２を参照する。
パッケージング基板１００は第１誘電体層１０１と、第１誘電体層１０１の上方にある第２誘電体層１０２と、第１誘電体層１０１の下方にある第３誘電体層１０３とを含む。 第１誘電体層１０１、第２誘電体層１０２、第３誘電体層１０３は同じ材料を含んでもよいし、異なる材料を含んでもよい。
有機誘電体材料、無機誘電体材料又はそれらの組み合わせを含んでもよく、好ましくは、ポリイミド、エポキシ樹脂、ビスマレイミドトリアジン樹脂（ＢＴ）、セラミックフィラー、ガラス繊維又はそれらの組み合わせである。
誘電体材料は、機能要件によって、感光性材料、非感光性材料から選ぶことができる。
第１誘電体層１０１は高さ方向に第１誘電体層１０１を貫通する第１導電性銅ピラー層１０１２と第１部品配置枠１０１６とを含み、第２誘電体層１０２は第２誘電体層１０２の下面内に位置する第１配線層１０６１を含み、第１配線層１０６１には第２導電性銅ピラー層１０２１と放熱性銅ブロック層１０２３とが設けられ、第３誘電体層１０３は第３誘電体層１０３の上面内に位置する第２配線層１０６２を含み、第２配線層１０６２には第３導電性銅ピラー層１０３１が設けられ、第１配線層１０６１と第２配線層１０６２は第１導電性銅ピラー層１０１２を介して導電的に接続される。
一般に、第１導電性銅ピラー層１０１２、第２導電性銅ピラー層１０２１、第３導電性銅ピラー層１０３１はそれぞれ移送ＩＯチャネルとして複数の銅ビアピラーが設けられてもよく、その断面サイズは、同じでも異なっても構わない。
第１部品配置枠１０１６の底部に第１部品１０４１が実装されており、第１部品１０４１の端子は第２配線層１０６２に導電的に接続され、第１部品１０４１の裏面は放熱性銅ブロック層１０２３と第１配線層１０６１を介して接続される。
第１誘電体層１０１、第２誘電体層１０２及び第３誘電体層１０３を貫通する第２部品配置枠１０３４をさらに含み、ただし第２部品配置枠１０３４の底部に第２部品１０４２が実装されており、第２部品１０４２は第１部品１０４１と厚さの差がある。
厚さの異なる第１部品１０４１と第２部品１０４２をそれぞれ異なる誘電体層に埋め込み、パッケージングすることにより、厚さの差の大きい複数の部品の埋め込み・パッケージングを実現し、しかも各部品の両面ファンアウトを実現しやすい。
第２誘電体層１０２には第３配線層１０６３が設けられ、第３誘電体層１０３には第４配線層１０６４が設けられ、第１配線層と第３配線層は第２導電性銅ピラー層１０２１及び放熱性銅ブロック層１０２３を介して導電的に接続され、第２配線層１０６２と第４配線層１０６４は第３導電性銅ピラー層１０３１を介して導電的に接続され、第２部品１０４２の端子は第４配線層１０６４に導電的に接続され、第２部品１０４２の裏面は第３配線層１０６３に接続される。第２部品１０４２の両面ファンアウトを実現している。
一般に、第１部品１０４１、第２部品１０４２はそれぞれ少なくとも１つの部品を含む。
第１部品１０４１、第２部品１０４２はそれぞれ、集積回路の駆動チップ（ＩＣ ｄｒｉｖｅｒ）、電界効果トランジスタ（ＦＥＴ）などのベアチップであってもよいし、コンデンサ、抵抗又はインダクタなどのパッシブ部品であってもよいし、ボールグリッドアレイ（ＢＧＡ）／ランドグリッドアレイ（ＬＧＡ）などの初歩的なパッケージング後の単一パッケージであってもよく、又はそれらの複数種の部品の組み合わせである。
第１部品１０４１、第２部品１０４２はそれぞれ片面端子有する部品であってもよいし、両面導電のために両面端子を有する部品であってもよい。
本実施形態において、第１部品１０４１、第２部品１０４２がそれぞれ片面端子を有する部品であるものを例に説明し、第１部品１０４１の端子は第２配線層１０６２に導電的に接続され、第１部品１０４１の裏面は放熱性銅ブロック層１０２３と第１配線層１０６１を介して接続され、第２部品１０４２の端子は第４配線層１０６４に導電的に接続され、第２部品１０４２の裏面は第３配線層１０６３に接続される。
第１部品１０４１、第２部品１０４２がそれぞれ両面端子を有する部品である場合に、第１部品１０４１の一方の側の端子は第２配線層１０６２に導電的に接続され、第１部品１０４１の他方の側の端子は放熱性銅ブロック層１０２３と第１配線層１０６１を介して導電的に接続され、第２部品１０４２の一方の側の端子は第４配線層１０６４に導電的に接続され、第２部品１０４２の他方の側の端子は第３配線層１０６３に導電的に接続される。
第１誘電体層１０１の上面及び第１部品１０４１と第１部品配置枠１０１６のギャップ内に第１パッケージング層１０１８がさらに設けられ、これによって第１部品１０４１をパッケージング・固定しやすい。
第２誘電体層１０２の上面及び第２部品１０４２と第２部品配置枠１０３４のギャップ内に第２パッケージング層１０２６がさらに設けられ、これによって第２部品１０４２をパッケージング・固定しやすい。
本発明の一実施形態の複数の部品を複数回で埋め込みパッケージングした基板の製造方法の各ステップの中間構造の概略断面図を示す図３（ａ）～図３（ｏ）を参照する。
前記製造方法は次のステップを含む。図３（ａ）に示すように、ステップ（ａ）で、有機マトリックス基板１０１１を用意する。
有機マトリックス基板１０１１は有機マトリックス基板１０１１を貫通する第１導電性銅ピラー層１０１２と第１リングストリップ状の銅ピラー層１０１３とを含み、第１リングストリップ状の銅ピラー層１０１３は少なくとも１つのリングストリップ状の銅ピラーを含む。
一般に、第１導電性銅ピラー層１０１２の端部は有機マトリックス基板１０１１と同じ高さでもよいし、有機マトリックス基板１０１１より高くてもよい。
第１導電性銅ピラー層１０１２は移送ＩＯチャネルとして複数の銅ビアピラーが設けられてもよく、そのサイズは、同じでも異なっても構わない。
第１リングストリップ状の銅ピラー層１０１３の端部は有機マトリックス基板１０１１と同じ高さでもよいし、有機マトリックス基板１０１１より高くてもよい。
第１リングストリップ状の銅ピラー層１０１３は後の部品配置枠の製作のために、複数のリングストリップ状の銅ピラーが設けられてもよく、埋め込むべき部品の数量に基づいて決定し、そのサイズは、同じでも異なっても構わない。
本実施形態において、次は２つのリングストリップ状の銅ピラーを含むものだけを示すが、リングストリップ状の銅ピラー層が２つのリングストリップ状の銅ピラーを含む場合に限って後の操作をするように限定するものではない。
一般に、有機マトリックス基板１０１１の製造方法は次のサブステップを含む。
犠牲キャリアを得る。
犠牲キャリアに銅シード層を付与する。
犠牲キャリアにレジスト層を付与する。
もう１つの銅シード層を付与する。
フォトレジスト層を付与する。
フォトレジストを、銅ビアとリングストリップ状のビアを有するパターンにパターン化する。
パターンにおいて銅を電気めっきして第１導電性銅ピラー層１０１２、第１リングストリップ状の銅ピラー層１０１３を形成する。
フォトレジスト層を剥がす。
誘電体材料を採用して第１導電性銅ピラー層１０１２、第１リングストリップ状の銅ピラー層１０１３をラミネートする。
誘電体材料を薄め平坦化して、第１導電性銅ピラー層１０１２及び第１リングストリップ状の銅ピラー層１０１３の端部を露出させる。
犠牲キャリアを取り除く。
レジスト層をエッチングして、有機マトリックス基板１０１１を形成する。
次に、図３（ｂ）に示すように、ステップ（ｂ）で、有機マトリックス基板１０１１の上面と下面にそれぞれ第７フォトレジスト層１０１４、第８フォトレジスト層１０１５を付与し、第７フォトレジスト層１０１４、第８フォトレジスト層１０１５を露光・現像して、第１リングストリップ状の銅ピラー層１０１３内の１つのリングストリップ状の銅ピラーを露出させる。
その後、図３（ｃ）に示すように、ステップ（ｃ）で、リングストリップ状の銅ピラーをエッチングし、その中の誘電体材料を除去して、第１部品配置枠１０１６を形成し、第７フォトレジスト層１０１４、第８フォトレジスト層１０１５を除去して、第１誘電体層１０１を得る。
次に、図３（ｄ）に示すように、ステップ（ｄ）で、第１誘電体層１０１の底部に第１接着層１０１７を設け、第１部品１０４１を第１部品配置枠１０１６に入れ、ただし第１部品１０４１の端子面は第１接着層１０１７に付着する。
一般に、第１接着層１０１７は接着テープであってもよく、一般に接着テープは市販の熱分解性又は紫外線の照射下で分解する透明フィルムである。
第１部品１０４１を第１部品配置枠１０１６に入れて第１部品１０４１の端子面を露出した第１接着層１０１７に張り合わせて、第１部品１０４１を支持して一時的に固定する。
第１部品１０４１は、集積回路の駆動チップ（ＩＣ ｄｒｉｖｅｒ）、電界効果トランジスタ（ＦＥＴ）などのベアチップであってもよく、コンデンサ、抵抗又はインダクタなどのパッシブ部品であってもよいし、ボールグリッドアレイ（ＢＧＡ）／ランドグリッドアレイ（ＬＧＡ）などの初歩的なパッケージング後の単一パッケージであってもよく、又はそれらの複数種の部品の組み合わせである。
第１部品１０４１は片面端子を有する部品であってもよいし、両面導電のために両面端子を有する部品であってもよく、本実施形態において、次は片面端子を有する部品だけを示すが、片面端子を有する部品に限って後の操作をするように限定するものではない。
その後、図３（ｅ）に示すように、ステップ（ｅ）で、第１誘電体層１０１の上面及び第１部品１０４１と第１部品配置枠１０１６のギャップに感光性パッケージング材料をラミネートし、感光性パッケージング材料を露光・現像して、第１導電性銅ピラー層１０１２と第１リングストリップ状の銅ピラー層１０１３の端部及び第１部品１０４１の裏面を露出させ、第１接着層１０１７を取り除いて、第１パッケージング層１０１８を形成する。一般に、紫外線照射又は熱分解により第１接着層１０１７を取り除くことができる。
次に、図３（ｆ）に示すように、ステップ（ｆ）で、第１パッケージング層１０１８に第１配線層１０６１を形成し、第１誘電体層１０１に第２配線層１０６２を形成する。一般に、次のステップを含む。
第１パッケージング層１０１８に第１金属シード層１０５１を形成し、第１誘電体層１０１に第２金属シード層１０５２を形成する。
第１金属シード層１０５１に第１フォトレジスト層を付与し、第２金属シード層１０５２に第２フォトレジスト層を付与する。
第１フォトレジスト層、第２フォトレジスト層を露光・現像して、第１特徴パターン、第２特徴パターンをそれぞれ形成する。
第１特徴パターンにおいて電気めっきして第１配線層１０６１を形成し、第２特徴パターンにおいて電気めっきして第２配線層１０６２を形成する。
第１フォトレジスト層、第２フォトレジスト層を取り除く。
一般に、化学めっき又はスパッタリングにより第１パッケージング層１０１８、第１誘電体層１０１にそれぞれ第１金属シード層１０５１、第２金属シード層１０５２を形成することができ、第１金属シード層１０５１、第２金属シード層１０５２はそれぞれチタン、銅、チタン－タングステン合金又はそれらの組み合わせを含んでもよい。
好ましくは、チタンと銅へのスパッタリングにより第１金属シード層１０５１、第２金属シード層１０５２を製作する。第１特徴パターン、第２特徴パターンにおいてそれぞれ銅を電気めっきして第１配線層１０６１、第２配線層１０６２を形成し、第１配線層１０６１及び第２配線層１０６２の厚さは実際のニーズにより決定することができる。
第１フォトレジスト層、第２フォトレジスト層を露光・現像することにより、第１パッケージング層１０１８と第１誘電体層１０１における回路パターン及び第１部品１０４１の裏面の放熱性銅ブロックを設ける領域を露出させると同時に、第１リングストリップ状の銅ピラー層１０１３を遮蔽して、１回の露光で位置合わせのためのリングの幅要件が緩和され、空間利用率をある程度高めることができ、高密度の集積に役立つ。
その後、図３（ｇ）に示すように、ステップ（ｇ）で、第１配線層１０６１に第２導電性銅ピラー層１０２１、放熱性銅ブロック層１０２３、第２リングストリップ状の銅ピラー層１０２２を形成し、第２配線層１０６２に第３導電性銅ピラー層１０３１、第３リングストリップ状の銅ピラー層１０３２を形成する。一般に、次のステップを含む。
第１配線層１０６１に第３フォトレジスト層１０２４を付与し、第２配線層１０６２に第４フォトレジスト層１０３３を付与する。
第３フォトレジスト層１０２４、第４フォトレジスト層１０３３を露光・現像して、第３特徴パターン、第４特徴パターンをそれぞれ形成する。
第３特徴パターンにおいて電気めっきして第２導電性銅ピラー層１０２１、放熱性銅ブロック層１０２３、第２リングストリップ状の銅ピラー層１０２２を形成し、第４特徴パターンにおいて電気めっきして第３導電性銅ピラー層１０３１、第３リングストリップ状の銅ピラー層１０３２を形成する。
一般に、第２導電性銅ピラー層１０２１は移送ＩＯチャネルとして複数の銅ビアピラーが設けられてもよく、そのサイズは、同じでも異なっても構わない。
第２リングストリップ状の銅ピラー層１０２２は後の部品配置枠の製作のために、複数のリングストリップ状の銅ピラーが設けられてもよく、埋め込むべき部品の数量に基づいて決定し、そのサイズは、同じでも異なっても構わない。
第３導電性銅ピラー層１０３１は移送ＩＯチャネルとして複数の銅ビアピラーが設けられてもよく、そのサイズは、同じでも異なっても構わない。
第３リングストリップ状の銅ピラー層１０３２は後の部品配置枠の製作のために、複数のリングストリップ状の銅ピラーが設けられてもよく、埋め込むべき部品の数量に基づいて決定し、そのサイズは、同じでも異なっても構わない。
第２リングストリップ状の銅ピラー層１０２２、第３リングストリップ状の銅ピラー層１０３２はそれぞれ第１リングストリップ状の銅ピラー層１０１３と縦方向に重なり、これは後の工程で複数の誘電体層を貫通する部品配置枠を形成するために役立つ。
次に、図３（ｈ）に示すように、ステップ（ｈ）で、第３フォトレジスト層１０２４、第４フォトレジスト層１０３３を取り除き、第１金属シード層１０５１、第２金属シード層１０５２をエッチングする。
その後、図３（ｉ）に示すように、ステップ（ｉ）で、第１誘電体層１０１の上方と下方にそれぞれ誘電体材料をラミネートし、誘電体材料を薄めて、第２導電性銅ピラー層１０２１、放熱性銅ブロック層１０２３及び第２リングストリップ状の銅ピラー層１０２２の端部を露出させて第２誘電体層１０２を形成し、第３導電性銅ピラー層１０３１及び第３リングストリップ状の銅ピラー層１０３２の端部を露出させて第３誘電体層１０３を形成する。
一般に、誘電体材料を全体的に薄めることができ、例えば、研削又はプラズマエッチングにより誘電体材料を全体的に薄める。誘電体材料を局所的に薄めることもでき、例えば、レーザー又は機械的穴あけにより第２導電性銅ピラー層１０２１、放熱性銅ブロック層１０２３、第２リングストリップ状の銅ピラー層１０２２、第３導電性銅ピラー層１０３１及び第３リングストリップ状の銅ピラー層１０３２における誘電体材料を局所的に薄めて第２導電性銅ピラー層１０２１、放熱性銅ブロック層１０２３、第２リングストリップ状の銅ピラー層１０２２、第３導電性銅ピラー層１０３１及び第３リングストリップ状の銅ピラー層１０３２の端部を露出させる。
又は、誘電体材料が感光性媒体材料である場合に、露光・現像により誘電体材料を局所的に薄めて第２導電性銅ピラー層１０２１、放熱性銅ブロック層１０２３、第２リングストリップ状の銅ピラー層１０２２、第３導電性銅ピラー層１０３１及び第３リングストリップ状の銅ピラー層１０３２の端部を露出させることができる。
好ましくは、研削により誘電体材料を全体的に薄めて第２導電性銅ピラー層１０２１、放熱性銅ブロック層１０２３、第２リングストリップ状の銅ピラー層１０２２、第３導電性銅ピラー層１０３１及び第３リングストリップ状の銅ピラー層１０３２の端部を露出させる。
次に、図３（ｊ）に示すように、ステップ（ｊ）で、第２誘電体層１０２、第３誘電体層１０３にそれぞれ第９フォトレジスト層１０２５、第１０フォトレジスト層１０３３を付与し、第９フォトレジスト層１０２５、第１０フォトレジスト層１０３３を露光・現像して、第１リングストリップ状の銅ピラー層１０１３、第２リングストリップ状の銅ピラー層１０２２及び第３リングストリップ状の銅ピラー層１０３２の縦方向の同じ位置におけるリングストリップ状の銅ピラーを露出させる。
その後、図３（ｋ）に示すように、ステップ（ｋ）で、第１リングストリップ状の銅ピラー層１０１３、第２リングストリップ状の銅ピラー層１０２２及び第３リングストリップ状の銅ピラー層１０３２の縦方向の同じ位置におけるリングストリップ状の銅ピラーを同時にエッチングし、その中の誘電体材料を除去して、第２部品配置枠１０３４を形成し、第９フォトレジスト層１０２５、第１０フォトレジスト層１０３３を取り除く。
次に、図３（ｌ）に示すように、ステップ（ｌ）で、第３誘電体層１０３の底部に第２接着層１０３５を設け、第２部品１０４２を第２部品配置枠１０３４に入れ、ただし第２部品１０４２の端子面は第２接着層１０３５に付着する。
一般に、第２接着層１０３５は接着テープであってもよく、一般に接着テープは市販の熱分解性又は紫外線の照射下で分解する透明フィルムである。
第２部品１０４２を第２部品配置枠１０３４に入れて第２部品１０４２の端子面を露出した第２接着層１０３５に張り合わせて、第２部品１０４２を支持して一時的に固定する。
第２部品１０４２は、集積回路の駆動チップ（ＩＣ ｄｒｉｖｅｒ）、電界効果トランジスタ（ＦＥＴ）などのベアチップであってもよいし、コンデンサ、抵抗又はインダクタなどのパッシブ部品であってもよいし、ボールグリッドアレイ（ＢＧＡ）／ランドグリッドアレイ（ＬＧＡ）などの初歩的なパッケージング後の単一パッケージであってもよく、又はそれらの複数種の部品の組み合わせである。
第２部品１０４２は片面端子を有する部品であってもよいし、両面導電のために両面端子を有する部品であってもよい。本実施形態において、次は片面端子を有する部品だけを示すが、片面端子を有する部品に限って後の操作をするように限定するものではない。
その後、図３（ｍ）に示すように、ステップ（ｍ）で、第２誘電体層１０２の上面及び第２部品１０４２と第２部品配置枠１０３４のギャップに感光性パッケージング材料をラミネートし、感光性パッケージング材料を露光・現像して、第２導電性銅ピラー層１０２１と放熱性銅ブロック層１０２３の端部及び第２部品１０４２の裏面を露出させ、第２接着層１０３５を取り除いて、第２パッケージング層１０２６を形成する。一般に、紫外線照射又は熱分解により第２接着層１０３５を取り除くことができる。
次に、図３（ｎ）に示すように、ステップ（ｎ）で、第２パッケージング層１０２６に第３配線層１０６３を形成し、第３誘電体層１０３に第４配線層１０６４を形成する。一般に、当該ステップは次のステップを含む。
第２パッケージング層１０２６に第３金属シード層１０５３を形成し、第３誘電体層１０３に第４金属シード層１０５４を形成する。
第３金属シード層１０５３に第５フォトレジスト層１０２７を付与し、第４金属シード層１０５４に第６フォトレジスト層１０３６を付与する。
第５フォトレジスト層１０２７、第６フォトレジスト層１０３６を露光・現像して、第５特徴パターン、第６特徴パターンをそれぞれ形成する。
第５特徴パターンにおいて電気めっきして第３配線層１０６３を形成し、第６特徴パターンにおいて電気めっきして第４配線層１０６４を形成する。
一般に、化学めっき又はスパッタリングにより第２パッケージング層１０２６、第３誘電体層１０３にそれぞれ第３金属シード層１０５３、第４金属シード層１０５４を形成することができ、第３金属シード層１０５３、第４金属シード層１０５４はそれぞれチタン、銅、チタン－タングステン合金又はそれらの組み合わせを含んでもよい。
好ましくは、チタンと銅へのスパッタリングにより第３金属シード層１０５３、第４金属シード層１０５４を製作する。第５特徴パターン、第６特徴パターンにおいてそれぞれ銅を電気めっきして第３配線層１０６３、第４配線層１０６４を形成し、第３配線層１０６３及び第４配線層１０６４の厚さは実際のニーズにより決定することができる。
最後に、図３（ｏ）に示すように、ステップ（ｏ）で、第５フォトレジスト層１０２７、第６フォトレジスト層１０３６を取り除き、第３金属シード層１０５３、第４金属シード層１０５４をエッチングする。
当業者は、本発明が上記の各図面とその説明内容に限定されないことを理解できるだろう。
また、本発明の範囲は特許請求の範囲から限定され、上述した各技術特徴の組み合わせと組み合わせの一部及びその変化と改善を含み、当業者が上記の説明を読み終えるとこのような組み合わせ、変化と改善に思いつくことができるだろう。
特許請求の範囲において、用語「含む」、及び似たような用語、例えば「有する」などは列挙された要素を含み、ただし他の要素を排除しないことを意味する。
１００：埋め込み・パッケージング基板
１０１：第１誘電体層
１０１１：有機マトリックス基板
１０１２：第１導電性銅ピラー層
１０１３：第１リングストリップ状の銅ピラー層
１０１４：第７フォトレジスト層
１０１５：第８フォトレジスト層
１０１６：第１部品配置枠
１０１７：第１接着層
１０１８：第１パッケージング層
１０２：第２誘電体層
１０２１：第２導電性銅ピラー層
１０２２：銅ピラー層
１０２３：放熱性銅ブロック層
１０２４：第３フォトレジスト層
１０２５：第９フォトレジスト層
１０２６：第２パッケージング層
１０２７：第５フォトレジスト層
１０３：第３誘電体層
１０３１：第３導電性銅ピラー層
１０３２：銅ピラー層
１０３３：第１０フォトレジスト層
１０３３：第４フォトレジスト層
１０３４：第２部品配置枠
１０３５：第２接着層
１０３６：第６フォトレジスト層
１０４１；第１部品
１０４２：第２部品
１０５１：第１金属シード層
１０５２：第２金属シード層
１０５３：第３金属シード層
１０５４：第４金属シード層
１０６１：第１配線層
１０６２：第２配線層
１０６３：第３配線層
１０６４：第４配線層

Claims (12)

  1. （ａ）有機マトリックス基板を用意するステップであって、前記有機マトリックス基板は前記有機マトリックス基板を貫通する第１導電性銅ピラー層と第１リングストリップ状の銅ピラー層とを含み、前記第１リングストリップ状の銅ピラー層は少なくとも１つのリングストリップ状の銅ピラーを含むステップと、
    （ｂ）前記第１リングストリップ状の銅ピラー層内の１つのリングストリップ状の銅ピラーをエッチングしてその中の誘電体材料を除去し、第１部品配置枠を形成して、第１誘電体層を得るステップと、
    （ｃ）前記第１部品配置枠の底部に第１部品を実装し、前記第１誘電体層の上面及び前記第１部品と前記第１部品配置枠のギャップ内に第１パッケージング層を形成するステップと、
    （ｄ）前記第１パッケージング層に第１配線層を形成し、前記第１誘電体層に第２配線層を形成するステップであって、これによって前記第１配線層と前記第２配線層は前記第１導電性銅ピラー層を介して導電的に接続され、前記第１部品の端子は前記第２配線層に導電的に接続され、前記第１部品の裏面は前記第１配線層に接続されるステップと、
    （ｅ）前記第１配線層に第２導電性銅ピラー層、放熱性銅ブロック層、第２リングストリップ状の銅ピラー層を形成し、前記第２配線層に第３導電性銅ピラー層、第３リングストリップ状の銅ピラー層を形成するステップであって、これによって前記第１部品と前記放熱性銅ブロック層は前記第１配線層を介して接続され、前記第２リングストリップ状の銅ピラー層、前記第３リングストリップ状の銅ピラー層はそれぞれ前記第１リングストリップ状の銅ピラー層と縦方向に重なるステップと、
    （ｆ）前記第１誘電体層の上方と下方にそれぞれ誘電体材料をラミネートし、前記誘電体材料を薄めて、前記第２導電性銅ピラー層、前記放熱性銅ブロック層及び前記第２リングストリップ状の銅ピラー層の端部を露出させて第２誘電体層を形成し、前記第３導電性銅ピラー層及び第３リングストリップ状の銅ピラー層の端部を露出させて第３誘電体層を形成するステップと、
    （ｇ）前記第１リングストリップ状の銅ピラー層、前記第２リングストリップ状の銅ピラー層及び前記第３リングストリップ状の銅ピラー層の縦方向の同じ位置におけるリングストリップ状の銅ピラーを同時にエッチングし、その中の誘電体材料を除去して、第２部品配置枠を形成するステップと、
    （ｈ）前記第２部品配置枠の底部に第２部品を実装し、第２誘電体層の上面及び前記第２部品と前記第２部品配置枠のギャップ内に第２パッケージング層を形成するステップと、
    （ｉ）前記第２パッケージング層に第３配線層を形成し、前記第３誘電体層に第４配線層を形成するステップであって、これによって前記第１配線層と前記第３配線層は前記第２導電性銅ピラー層及び前記放熱性銅ブロック層を介して導電的に接続され、前記第２配線層と前記第４配線層は前記第３導電性銅ピラー層を介して導電的に接続され、前記第２部品の端子は前記第４配線層に導電的に接続され、前記第２部品の裏面は前記第３配線層に接続されステップとを含む、複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  2. 前記第１導電性銅ピラー層の端部、前記第１リングストリップ状の銅ピラー層の端部はそれぞれ前記有機マトリックス基板と同じ高さであり又は前記有機マトリックス基板より高い、請求項１に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  3. ステップ（ｃ）は、
    （ｃ１）前記第１誘電体層の底部に第１接着層を設けるステップと、
    （ｃ２）前記第１部品を前記第１部品配置枠に入れるステップであって、前記第１部品の端子面は前記第１接着層に付着するステップと、
    （ｃ３）前記第１誘電体層の上面及び前記第１部品と前記第１部品配置枠のギャップに感光性パッケージング材料をラミネートするステップと、
    （ｃ４）前記感光性パッケージング材料を露光・現像し、前記第１導電性銅ピラー層と前記第１リングストリップ状の銅ピラー層の端部及び前記第１部品の裏面を露出させて、第１パッケージング層を形成するステップと、
    （ｃ５）前記第１接着層を取り除くステップとを含む、請求項１に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  4. ステップ（ｄ）は、
    （ｄ１）前記第１パッケージング層に第１金属シード層を形成し、前記第１誘電体層に第２金属シード層を形成するステップと、
    （ｄ２）前記第１金属シード層に第１フォトレジスト層を付与し、前記第２金属シード層に第２フォトレジスト層を付与するステップと、
    （ｄ３）前記第１フォトレジスト層、前記第２フォトレジスト層を露光・現像して、第１特徴パターン、第２特徴パターンをそれぞれ形成するステップと、
    （ｄ４）前記第１特徴パターンにおいて電気めっきして第１配線層を形成し、前記第２特徴パターンにおいて電気めっきして第２配線層を形成するステップと、
    （ｄ５）前記第１フォトレジスト層、前記第２フォトレジスト層を取り除くステップとを含む、請求項１に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  5. ステップ（ｅ）は、
    （ｅ１）前記第１配線層に第３フォトレジスト層を付与し、前記第２配線層に第４フォトレジスト層を付与するステップと、
    （ｅ２）前記第３フォトレジスト層、前記第４フォトレジスト層を露光・現像して、第３特徴パターン、第４特徴パターンをそれぞれ形成するステップと、
    （ｅ３）前記第３特徴パターンにおいて電気めっきして第２導電性銅ピラー層、放熱性銅ブロック層、第２リングストリップ状の銅ピラー層を形成し、前記第４特徴パターンにおいて電気めっきして第３導電性銅ピラー層、第３リングストリップ状の銅ピラー層を形成するステップと、
    （ｅ４）前記第３フォトレジスト層、前記第４フォトレジスト層を取り除き、前記第１金属シード層、前記第２金属シード層をエッチングするステップとを含む、請求項４に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  6. ステップ（ｆ）は、研削又はプラズマエッチングにより前記第１誘電体層の上方と下方の誘電体材料をそれぞれ全体的に薄めて、前記第２導電性銅ピラー層、前記放熱性銅ブロック層と前記第２リングストリップ状の銅ピラー層の端部及び前記第３導電性銅ピラー層と第３リングストリップ状の銅ピラー層の端部を露出させることを含む、請求項１に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  7. ステップ（ｆ）は、レーザー又は機械的穴あけにより前記第１誘電体層の上方と下方の誘電体材料をそれぞれ局所的に薄めて、前記第２導電性銅ピラー層、前記放熱性銅ブロック層と前記第２リングストリップ状の銅ピラー層の端部及び前記第３導電性銅ピラー層と第３リングストリップ状の銅ピラー層の端部を露出させることを含む、請求項１に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  8. ステップ（ｆ）は、露光・現像により前記第１誘電体層の上方と下方の誘電体材料をそれぞれ局所的に薄めて、前記第２導電性銅ピラー層、前記放熱性銅ブロック層と前記第２リングストリップ状の銅ピラー層の端部及び前記第３導電性銅ピラー層と第３リングストリップ状の銅ピラー層の端部を露出させることを含む、請求項１に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  9. ステップ（ｈ）は、
    （ｈ１）前記第３誘電体層の底部に第２接着層を設けるステップと、
    （ｈ２）前記第２部品を前記第２部品配置枠に入れるステップであって、前記第２部品の端子面は前記第２接着層に付着するステップと、
    （ｈ３）前記第２誘電体層の上面及び前記第２部品と前記第２部品配置枠のギャップに感光性パッケージング材料をラミネートするステップと、
    （ｈ４）前記感光性パッケージング材料を露光・現像し、前記第２導電性銅ピラー層と前記放熱性銅ブロック層の端部及び前記第２部品の裏面を露出させて、第２パッケージング層を形成するステップと、
    （ｈ５）前記第２接着層を取り除くステップとを含む、請求項１に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  10. ステップ（ｉ）は、
    （ｉ１）前記第２パッケージング層に第３金属シード層を形成し、前記第３誘電体層に第４金属シード層を形成するステップと、
    （ｉ２）前記第３金属シード層に第５フォトレジスト層を付与し、前記第４金属シード層に第６フォトレジスト層を付与するステップと、
    （ｉ３）前記第５フォトレジスト層、前記第６フォトレジスト層を露光・現像して、第５特徴パターン、第６特徴パターンをそれぞれ形成するステップと、
    （ｉ４）前記第５特徴パターンにおいて電気めっきして第３配線層を形成し、前記第６特徴パターンにおいて電気めっきして第４配線層を形成するステップと、
    （ｉ５）前記第５フォトレジスト層、前記第６フォトレジスト層を取り除き、前記第３金属シード層、前記第４金属シード層をエッチングするステップとを含む、請求項１に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  11. 化学めっき又はスパッタリングによる金属シード層の製作を含む、請求項１又は１０に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
  12. 金属シード層はチタン、銅、チタン－タングステン合金又はそれらの組み合わせを含む、請求項１又は１０に記載の複数の部品を複数回で埋め込みパッケージングした基板の製造方法。
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