CN113451259A - 一种多器件分次嵌埋封装基板及其制造方法 - Google Patents

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Abstract

本发明公开了一种多器件分次嵌埋封装基板，包括第一介电层、第二介电层和第三介电层，第一介电层包括第一导通铜柱层和第一器件放置口框，第二介电层包括位于第二介电层下表面内的第一布线层，在第一布线层上设置有第二导通铜柱层和散热铜块层，第三介电层包括第二布线层，在第二布线层上设置有第三导通铜柱层，第一布线层和第二布线层通过第一导通铜柱层导通连接，其中在第一器件放置口框的底部贴装有第一器件，第一器件的端子与第二布线层导通连接；还包括贯穿第一介电层、第二介电层和第三介电层的第二器件放置口框，在第二器件放置口框的底部贴装有第二器件，第二器件与第一器件存在厚度差异。还公开了一种多器件分次嵌埋封装基板的制造方法。

Description

一种多器件分次嵌埋封装基板及其制造方法
技术领域
本发明涉及电子器件封装结构，具体涉及多器件分次嵌埋封装基板及其制造方法。
背景技术
随着电子技术的日益发展，电子产品的需求趋向于高功能化、小型化。由于芯片的小型化已经接近于极限，因此如何将多颗芯片等元器件进行合理的封装，实现高功能化、小型化，成为当前行业中研究的重要课题。同时，出于成本和效率的考虑，面板级封装也成为当前的一个趋势，制作基板的过程中，就将芯片等元器件嵌埋与基板，可以有效缩小封装体积的同时，提高了产出效率，同时与晶圆级封装相比，成本大幅度降低。经过不断地发展、演变，面板级嵌埋封装技术得到越来越多的应用，在半导体封装领域扮演越来越重要的角色。与此同时，面板级嵌埋封装技术也得到了发展，当前面板级嵌埋封装领域，已经可以实现多颗芯片等元器件的嵌埋封装，但仍在存在一定的局限性。
现有面板级嵌埋封装方案已经可以实现多颗芯片等元器件的嵌埋封装，如现有技术CN109686669A公开了一种集成电路封装方法及封装结构，如图1所述，该封装结构将多颗元器件11一次性嵌埋于基板中间一层的框架10，封装后进行单面扇出，然后进行双面增层。该方案存在一定的局限性，元器件必须全部一次性嵌埋封装于起始层，如果想要将多颗芯片等元器件嵌埋封装于不同的层别，此方案无法实现；另外，如果芯片等元器件之间的厚度差异过大，而且具有双面需要扇出的I/O，也无法使用此方案。在面板级嵌埋封装领域，对于多颗元器件分次嵌埋封装于多层别的需求，目前还没有很好的解决方案。
传统板级嵌埋封装基板，对于多颗芯片等元器件的嵌埋，最常见的方式是将所有元器件水平铺开进行一次性嵌埋，很难通过自由化的设计，将芯片等元器件嵌埋封装于最合理的基板层别；传统板级嵌埋封装方法，大多是将多颗芯片等元器件一次性嵌埋于同一层别，这就要求芯片等元器件之间的厚度差异不能过大，否则影响嵌埋封装品质；尤其是对于双面具有I/O需要扇出的元器件，如果厚度差异过大，很难实现厚度较小元器件的I/O扇出。
发明内容
本发明的实施方案涉及提供一种多器件分次嵌埋封装基板及其制造方法，以解决上述技术问题。本发明通过将不同厚度的元器件分次嵌埋封装，通过自由化的设计，将元器件分别嵌埋于最合理的基板层别，实现了多颗厚度差异较大的元器件的嵌埋封装，并且便于实现各元器件的双面扇出。
本发明第一方面涉及一种多器件分次嵌埋封装基板，包括第一介电层、在所述第一介电层上方的第二介电层和在所述第一介电层下方的第三介电层，所述第一介电层包括沿高度方向贯穿所述第一介电层的第一导通铜柱层和第一器件放置口框，所述第二介电层包括位于所述第二介电层下表面内的第一布线层，在所述第一布线层上设置有第二导通铜柱层和散热铜块层，所述第三介电层包括位于所述第三介电层上表面内的第二布线层，在所述第二布线层上设置有第三导通铜柱层，所述第一布线层和所述第二布线层通过所述第一导通铜柱层导通连接，其中在所述第一器件放置口框的底部贴装有第一器件，使得所述第一器件的端子与所述第二布线层导通连接，所述第一器件与所述散热铜块层通过所述第一布线层连接；还包括贯穿所述第一介电层、所述第二介电层和所述第三介电层的第二器件放置口框，其中在所述第二器件放置口框的底部贴装有第二器件，所述第二器件与所述第一器件存在厚度差异。
在一些实施方案中，在所述第二介电层上设置有第三布线层，在所述第三介电层上设置有第四布线层，所述第一布线层和所述第三布线层通过所述第二导通铜柱层和所述散热铜块层导通连接，所述第二布线层和所述第四布线层通过所述第三导通铜柱层导通连接，所述第二器件的端子与所述第四布线层导通连接，所述第二器件的背面与所述第三布线层连接。
在一些实施方案中，在所述第一介电层的上表面及所述第一器件与所述第一器件放置口框的间隙内还设置有第一封装层，在所述第二介电层的上表面及所述第二器件与所述第二器件放置口框的间隙内还设置有第二封装层。
在一些实施方案中，所述第一介电层、所述第二介电层和所述第三介电层包括有机介电材料、无机介电材料或它们的组合。
在一些实施方案中，所述第一介电层、所述第二介电层和所述第三介电层包括聚酰亚胺、环氧树脂、双马来酰亚胺三嗪树脂、陶瓷填料、玻璃纤维或它们的组合。
在一些实施方案中，所述第一器件和所述第二器件分别包括具有双面端子的器件，使得所述第一器件一侧的端子与所述第二布线层导通连接，所述第一器件另一侧的端子与所述散热铜块层通过所述第一布线层导通连接，所述第二器件一侧的端子与所述第四布线层导通连接，所述第二器件另一侧的端子与所述第三布线层导通连接。
在一些实施方案中，所述第一器件和所述第二器件分别包括具有单面端子的器件，使得所述第一器件的端子与所述第二布线层导通连接，所述第一器件的背面与所述散热铜块层通过所述第一布线层连接，所述第二器件的端子与所述第四布线层导通连接，所述第二器件的背面与所述第三布线层连接。
优选地，所述第一器件和所述第二器件分别包括至少一个器件。
在一些实施方案中，所述第一器件和所述第二器件分别包括芯片、电容、电感、电阻中的一种或多种。
在一些实施方案中，所述第一导通铜柱层、所述第二导通铜柱层和所述第三导通铜柱层分别包括至少一个铜通孔柱。优选地，所述第一导通铜柱层、所述第二导通铜柱层和所述第三导通铜柱层分别包括不同尺寸的铜通孔柱。
本发明的第二方面提供一种多器件分次嵌埋封装基板的制造方法，包括如下步骤：
(a)预置有机基质基板，所述有机基质基板包括贯穿所述有机基质基板的第一导通铜柱层和第一回环条形铜柱层，其中所述第一回环条形铜柱层包括至少一个回环条形铜柱；
(b)蚀刻所述第一回环条形铜柱层内的一个回环条形铜柱并剔除其内的介电材料，形成第一器件放置口框，制得第一介电层；
(c)在所述第一器件放置口框的底部贴装第一器件，并在所述第一介电层的上表面及所述第一器件与所述第一器件放置口框的间隙内形成第一封装层；
(d)在所述第一封装层上形成第一布线层，在所述第一介电层上形成第二布线层，使得所述第一布线层和所述第二布线层通过所述第一导通铜柱层导通连接，所述第一器件的端子与所述第二布线层导通连接，所述第一器件的背面与所述第一布线层连接；
(e)在所述第一布线层上形成第二导通铜柱层、散热铜柱层和第二回环条形铜柱层，在所述第二布线层上形成第三导通铜柱层和第三回环条形铜柱层，使得所述第一器件与所述散热铜块层通过所述第一布线层连接，所述第二回环条形铜柱层和所述第三回环条形铜柱层分别与所述第一回环条形铜柱层纵向重合；
(f)在所述第一介电层的上方和下方分别层压介电材料，减薄所述介电材料，暴露所述第二导通铜柱层、所述散热铜柱层和所述第二回环条形铜柱层的端部形成第二介电层，暴露所述第三导通铜柱层和第三回环条形铜柱层的端部形成第三介电层；
(g)同时蚀刻所述第一回环条形铜柱层、所述第二回环条形铜柱层和所述第三回环条形铜柱层纵向上处于相同位置的回环条形铜柱，并剔除其内的介电材料，形成第二器件放置口框；
(h)在所述第二器件放置口框的底部贴装第二器件，并在第二介电层的上表面及所述第二器件与所述第二器件放置口框的间隙内形成第二封装层；
(i)在所述第二封装层上形成第三布线层，在所述第三介电层上形成第四布线层，使得所述第一布线层与所述第三布线层通过所述第二导通铜柱层和所述散热铜块层导通连接，所述第二布线层与所述第四布线层通过所述第三导通铜柱层导通连接，所述第二器件的端子与所述第四布线层导通连接，所述第二器件的背面与所述第三布线层连通。
在一些实施方案中，所述第一导通铜柱层的端部和所述第一回环条形铜柱层的端部分别与所述有机基质基板平齐或高出所述有机基质基板。
在一些实施方案中，步骤(c)包括：
(c1)在所述第一介电层的底部设置第一粘合层；
(c2)将所述第一器件置入所述第一器件放置口框内，其中所述第一器件的端子面附着在所述第一粘合层上；
(c3)在所述第一介电层的上表面及所述第一器件与所述第一器件放置口框的间隙层压感光封装材料；
(c4)曝光显影所述感光封装材料，暴露所述第一导通铜柱层和所述第一回环条形铜柱层的端部以及所述第一器件的背面，形成第一封装层。
(c5)移除所述第一粘合层。
在一些实施方案中，步骤(d)包括：
(d1)在所述第一封装层上形成第一金属种子层，在所述第一介电层上形成第二金属种子层；
(d2)在所述第一金属种子层上施加第一光刻胶层，在所述第二金属种子层上施加第二光刻胶层；
(d3)曝光显影所述第一光刻胶层和所述第二光刻胶层，分别形成第一特征图案和第二特征图案；
(d4)在所述第一特征图案中电镀形成第一布线层，在所述第二特征图案中电镀形成第二布线层；
(d5)移除所述第一光刻胶层和所述第二光刻胶层。
在一些实施方案中，步骤(e)包括：
(e1)在所述第一布线层上施加第三光刻胶层，在所述第二布线层上施加第四光刻胶层；
(e2)曝光显影所述第三光刻胶层和所述第四光刻胶层，分别形成第三特征图案和第四特征图案；
(e3)在所述第三特征图案中电镀形成第二导通铜柱层、散热铜块层和第二回环条形铜柱层，在所述第四特征图案中电镀形成第三导通铜柱层和第三回环条形铜柱层；
(e4)移除所述第三光刻胶层和所述第四光刻胶层，并蚀刻所述第一金属种子层和所述第二金属种子层。
在一些实施方案中，步骤(f)包括通过磨板或等离子蚀刻的方式分别整体减薄所述第一介电层上方和下方的介电材料，暴露所述第二导通铜柱层、所述散热铜柱层和所述第二回环条形铜柱层的端部以及所述第三导通铜柱层和第三回环条形铜柱层的端部。
在一些实施方案中，步骤(f)包括通过激光或机械钻孔的方式分别局部减薄所述第一介电层上方和下方的介电材料，暴露所述第二导通铜柱层、所述散热铜柱层和所述第二回环条形铜柱层的端部以及所述第三导通铜柱层和第三回环条形铜柱层的端部。
在一些实施方案中，步骤(f)包括通过曝光显影的方式分别局部减薄所述第一介电层上方和下方的介电材料，暴露所述第二导通铜柱层、所述散热铜柱层和所述第二回环条形铜柱层的端部以及所述第三导通铜柱层和第三回环条形铜柱层的端部。
在一些实施方案中，步骤(h)包括：
(h1)在所述第三介电层的底部设置第二粘合层；
(h2)将所述第二器件置入所述第二器件放置口框内，其中所述第二器件的端子面附着在所述第二粘合层上；
(h3)在所述第二介电层的上表面及所述第二器件与所述第二器件放置口框的间隙层压感光封装材料；
(h4)曝光显影所述感光封装材料，暴露所述第二导通铜柱层和所述散热铜块层的端部以及所述第二器件的背面，形成第二封装层。
(h5)移除所述第二粘合层。
在一些实施方案中，步骤(i)包括：
(i1)在所述第二封装层上形成第三金属种子层，在所述第三介电层上形成第四金属种子层；
(i2)在所述第三金属种子层上施加第五光刻胶层，在所述第四金属种子层上施加第六光刻胶层；
(i3)曝光显影所述第五光刻胶层和所述第六光刻胶层，分别形成第五特征图案和第六特征图案；
(i4)在所述第五特征图案中电镀形成第三布线层，在所述第六特征图案中电镀形成第四布线层；
(i5)移除所述第五光刻胶层和所述第六光刻胶层，并蚀刻所述第三金属种子层和所述第四金属种子层。
在一些实施方案中，包括通过化学镀或溅射的方式制备金属种子层。优选地，通过溅射的方式制备金属种子层。
优选地，金属种子层包括钛、铜、钛钨合金或它们的组合。
附图说明
为了更好地理解本发明并示出本发明的实施方式，以下纯粹以举例的方式参照附图。
具体参照附图时，必须强调的是特定的图示是示例性的并且目的仅在于说明性地讨论本发明的优选实施方案，并且基于提供被认为是对于本发明的原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而言，没有试图将本发明的结构细节以超出对本发明基本理解所必须的详细程度来图示；参照附图的说明使本领域技术人员认识到本发明的几种形式可如何实际体现出来。在附图中：
图1为现有技术中一种集成电路封装方法及封装结构的截面示意图；
图2为根据本发明的一个实施方案的多器件分次嵌埋封装基板的截面示意图；
图3(a)～3(o)示出本发明一个实施方案的多器件分次嵌埋封装基板的制造方法的各步骤中间结构的截面示意图。
具体实施方式
参照图2，示出嵌埋封装基板100的截面示意图。封装基板100包括第一介电层101、在第一介电层101的上方的第二介电层102和在第一介电层101下方的第三介电层103。第一介电层101、第二介电层102和第三介电层103可以包括相同的材料，也可以包括不同的材料；可以包括有机介电材料、无机介电材料或它们的组合，优选，聚酰亚胺、环氧树脂，双马来酰亚胺三嗪树脂(BT)、陶瓷填料、玻璃纤维或它们的组合。按照功能性要求进行划分，介电材料可以选自感光型材料和非感光型材料。
第一介电层101包括沿高度方向贯穿第一介电层101的第一导通铜柱层1012和第一器件放置口框1016，第二介电层102包括位于第二介电层102下表面内的第一布线层1061，在第一布线层1061上设置有第二导通铜柱层1021和散热铜块层1023，第三介电层103包括位于第三介电层103上表面内的第二布线层1062，在第二布线层1062上设置有第三导通铜柱层1031，第一布线层1061和第二布线层1062通过第一导通铜柱层1012导通连接。通常，第一导通铜柱层1012、第二导通铜柱层1021和第三导通铜柱层1031分别可以设置多个铜通孔柱作为转接IO通道，其截面尺寸可以相同，也可以不同。
在第一器件放置口框1016的底部贴装有第一器件1041，第一器件1041的端子与第二布线层1062导通连接，第一器件1041的背面与散热铜块层1023通过第一布线层1061连接。还包括贯穿第一介电层101、第二介电层102和第三介电层103的第二器件放置口框1034，其中在第二器件放置口框1034的底部贴装有第二器件1042，第二器件1042与第一器件1041存在厚度差异。通过将不同厚度的第一器件1041和第二器件1042分别嵌埋封装在不同的介电层中，实现了多颗厚度差异较大的元器件的嵌埋封装，并且便于实现各元器件的双面扇出。
第二介电层102上设置有第三布线层1063，在第三介电层103上设置有第四布线层1064，第一布线层和第三布线层通过第二导通铜柱层1021和散热铜块层1023导通连接，第二布线层1062和第四布线层1064通过第三导通铜柱层1031导通连接，第二器件1042的端子与第四布线层1064导通连接，第二器件1042的背面与第三布线层1063连接。实现了第二器件1042的双面扇出。
通常，第一器件1041和第二器件1042分别包括至少一个器件；第一器件1041和第二器件1042分别可以是裸芯片，如集成电路的驱动芯片(IC driver)、场效应管(FET)等，也可以是无源器件，如电容、电阻或电感等，还可以是经初步封装后的单封装体，例如球栅阵列(BGA)/栅格阵列(LGA)等，或者是其中多种器件的组合。第一器件1041和第二器件1042分别可以是具有单面端子的器件，也可以是用于双面导通的具有双面端子的器件。本实施方案中仅以第一器件1041和第二器件1042分别为具有单面端子的器件进行说明，第一器件1041的端子与第二布线层1062导通连接，第一器件1041的背面与散热铜块层1023通过第一布线层1061连接，第二器件1042的端子与第四布线层1064导通连接，第二器件1042的背面与第三布线层1063连接。如果第一器件1041和第二器件1042分别为具有双面端子的器件，则第一器件1041一侧的端子与第二布线层1062导通连接，第一器件1041另一侧的端子与散热铜块层1023通过第一布线层1061导通连接，第二器件1042一侧的端子与第四布线层1064导通连接，第二器件1042另一侧的端子与第三布线层1063导通连接。
在第一介电层101的上表面及第一器件1041与第一器件放置口框1016的间隙内还设置有第一封装层1018，便于封装固定第一器件1041。在第二介电层102的上表面及第二器件1042与第二器件放置口框1034的间隙内还设置有第二封装层1026，便于封装固定第二器件1041。
参照图3(a)～3(o)，示出本发明一个实施方案的多器件分次嵌埋封装基板的制造方法的各个步骤的中间结构的截面示意图。
所述制造方法包括如下步骤：准备有机基质基板1011—步骤(a)，如图3(a)所示。有机基质基板1011包括贯穿有机基质基板1011的第一导通铜柱层1012和第一回环条形铜柱层1013，第一回环条形铜柱层1013包括至少一个回环条形铜柱。通常，第一导通铜柱层1012的端部可以与有机基质基板1011平齐，也可以高出有机基质基板1011；第一导通铜柱层1012可以设置多个铜通孔柱作为转接IO通道，其尺寸可以相同，也可以不同。第一回环条形铜柱层1013的端部可以与有机基质基板1011平齐，也可以高出有机基质基板1011；第一回环条形铜柱层1013可以设置多个回环条形铜柱用于后续制备器件放置口框，根据需要嵌埋的元器件的数量确定，其尺寸可以相同，也可以不同；本实施方案中后续仅对包括两个回环条形铜柱进行演示，但是并不限定仅能对回环条形铜柱层中包括两个回环条形铜柱时进行后续操作。
通常，有机基质基板1011的制造方法包括以下子步骤：
获取牺牲载体；
在牺牲载体上施加铜种子层；
在牺牲载体上施加抗蚀层；
施加另一铜种子层；
施加光刻胶层；
图案化光刻胶为具有铜通孔和回环条形通孔的图案；
图案中电镀铜形成第一导通铜柱层1012及第一回环条形铜柱层1013；
剥除光刻胶层；
采用介电材料层压第一导通铜柱层1012及第一回环条形铜柱层1013；
减薄和平坦化介电材料暴露出第一导通铜柱层1012及第一回环条形铜柱层1013的端部；
移除牺牲载体；
蚀刻抗蚀层，形成有机基质基板1011。
接着，在有机基质基板1011的上下表面分别施加第七光刻胶层1014和第八光刻胶层1015，曝光显影第七光刻胶层1014和第八光刻胶层1015，暴露第一回环条形铜柱层1013内的一个回环条形铜柱—步骤(b)，如图3(b)所示。
然后，蚀刻回环条形铜柱并剔除其内的介电材料，形成第一器件放置口框1016，去除第七光刻胶层1014和第八光刻胶层1015，制得第一介电层101—步骤(c)，如图3(c)所示。
接着，在第一介电层101的底部设置第一粘合层1017，将第一器件1041置入第一器件放置口框1016内，其中第一器件1041的端子面附着在第一粘合层1017上—步骤(d)，如图3(d)所示。通常，第一粘合层1017可以为胶带，通常胶带为市售的可热分解或可在紫外线照射下分解的透明膜。将第一器件1041置入第一器件放置口框1016内并将第一器件1041的端子面贴合在暴露出的第一粘合层1017上，以支撑第一器件1041并进行临时固定。
第一器件1041可以是是裸芯片，如集成电路的驱动芯片(IC driver)、场效应管(FET)等，也可以是无源器件，如电容、电阻或电感等，还可以是经初步封装后的单封装体，例如球栅阵列(BGA)/栅格阵列(LGA)等，或者是其中多种器件的组合。第一器件1041可以是具有单面端子的器件，也可以是用于双面导通的具有双面端子的器件，本实施方案中后续仅对具有单面端子的器件进行演示，但是并不限定仅能对具有单面端子的器件进行后续操作。
然后，在第一介电层101的上表面及第一器件1041与第一器件放置口框1016的间隙层压感光封装材料，曝光显影感光封装材料，暴露第一导通铜柱层1012和第一回环条形铜柱层1013的端部以及第一器件1041的背面，移除第一粘合层1017，形成第一封装层1018—步骤(e)，如图3(e)所示。通常，可以采用紫外光照射或热分解的方式移除第一粘合层1017。
接着，在第一封装层1018上形成第一布线层1061，在第一介电层101上形成第二布线层1062—步骤(f)，如图3(f)所示。通常，包括以下步骤：
在第一封装层1018上形成第一金属种子层1051，在第一介电层101上形成第二金属种子层1052；
在第一金属种子层1051上施加第一光刻胶层，在第二金属种子层1052上施加第二光刻胶层；
曝光显影第一光刻胶层和第二光刻胶层，分别形成第一特征图案和第二特征图案；
在第一特征图案中电镀形成第一布线层1061，在第二特征图案中电镀形成第二布线层1062；
移除第一光刻胶层和第二光刻胶层。
通常，可以通过化学镀或者溅射的方式在第一封装层1018上和第一介电层101上分别形成第一金属种子层1051和第二金属种子层1052，第一金属种子层1051和第二金属种子层1052可以分别包括钛、铜、钛钨合金或它们的组合；优选地，溅射钛和铜制作第一金属种子层1051和第二金属种子层1052。在第一特征图案中和第二特征图案中分别电镀铜形成第一布线层1061和第二布线层1062，第一布线层1061和第二布线层1062的厚度可以根据实际需要确定。
通过曝光显影第一光刻胶层和第二光刻胶层，露出第一封装层1018和第一介电层101上的线路图形以及第一器件1041背面需要设置散热铜块的区域，同时将第一回环条形铜柱层1013遮蔽，可以减少一次曝光对位环宽要求，可一定程度提升空间利用率，利于高密度集成。
然后，在第一布线层1061上形成第二导通铜柱层1021、散热铜柱层1023和第二回环条形铜柱层1022，在第二布线层1062上形成第三导通铜柱层1031和第三回环条形铜柱层1032—步骤(g)，如图3(g)所示。通常，包括以下步骤：
在第一布线层1061上施加第三光刻胶层1024，在第二布线层1062上施加第四光刻胶层1033；
曝光显影第三光刻胶层1024和第四光刻胶层1033，分别形成第三特征图案和第四特征图案；
在第三特征图案中电镀形成第二导通铜柱层1021、散热铜块层1023和第二回环条形铜柱层1022，在第四特征图案中电镀形成第三导通铜柱层1031和第三回环条形铜柱层1032。
通常，第二导通铜柱层1021可以设置多个铜通孔柱作为转接IO通道，其尺寸可以相同，也可以不同；第二回环条形铜柱层1022可以设置多个回环条形铜柱用于后续制备器件放置口框，根据需要嵌埋的元器件的数量确定，其尺寸可以相同，也可以不同。第三导通铜柱层1031可以设置多个铜通孔柱作为转接IO通道，其尺寸可以相同，也可以不同；第三回环条形铜柱层1032可以设置多个回环条形铜柱用于后续制备器件放置口框，根据需要嵌埋的元器件的数量确定，其尺寸可以相同，也可以不同。第二回环条形铜柱层1022和第三回环条形铜柱层1032分别与第一回环条形铜柱层1013纵向重合，利于后续工序中形成贯穿多个介电层的器件放置口框。
接着，移除第三光刻胶层1024和第四光刻胶层1033，并蚀刻第一金属种子层1051和第二金属种子层1052—步骤(h)，如图3(h)所示。
然后，在第一介电层101的上方和下方分别层压介电材料，减薄介电材料，暴露第二导通铜柱层1021、散热铜柱层1023和第二回环条形铜柱层1022的端部形成第二介电层102，暴露第三导通铜柱层1031和第三回环条形铜柱层1032的端部形成第三介电层103—步骤(i)，如图3(i)所示。通常，可以整体减薄介电材料，例如，可以通过磨板或等离子蚀刻的方式整体减薄介电材料；还可以局部减薄介电材料，例如，可以通过激光或机械钻孔的方式局部减薄第二导通铜柱层1021、散热铜柱层1023、第二回环条形铜柱层1022、第三导通铜柱层1031和第三回环条形铜柱层1032上的介电材料暴露出第二导通铜柱层1021、散热铜柱层1023、第二回环条形铜柱层1022、第三导通铜柱层1031和第三回环条形铜柱层1032的端部；或者当介电材料为感光型介质材料时，可以通过曝光显影的方式局部减薄介电材料暴露出第二导通铜柱层1021、散热铜柱层1023、第二回环条形铜柱层1022、第三导通铜柱层1031和第三回环条形铜柱层1032的端部。优选地，通过磨板整体减薄介电材料暴露出第二导通铜柱层1021、散热铜柱层1023、第二回环条形铜柱层1022、第三导通铜柱层1031和第三回环条形铜柱层1032的端部。
接着，在第二介电层102和第三介电层103上分别施加第九光刻胶层1025和第十光刻胶层1033，曝光显影第九光刻胶层1025和第十光刻胶层1033，暴露出第一回环条形铜柱层1013、第二回环条形铜柱层1022和第三回环条形铜柱层1032纵向上处于相同位置的回环条形铜柱—步骤(j)，如图3(j)所示。
然后，同时蚀刻第一回环条形铜柱层1013、第二回环条形铜柱层1022和第三回环条形铜柱层1032纵向上处于相同位置的回环条形铜柱，并剔除其内的介电材料，形成第二器件放置口框1034，移除第九光刻胶层1024和第十光刻胶层1033—步骤(k)，如图3(k)所示。
接着，在第三介电层103的底部设置第二粘合层1035，将第二器件1042置入第二器件放置口框1034内，其中第二器件1042的端子面附着在第二粘合层1035上—步骤(l)，如图3(l)所示。通常，第二粘合层1035可以为胶带，通常胶带为市售的可热分解或可在紫外线照射下分解的透明膜。将第二器件1042置入第二器件放置口框1034内并将第二器件1042的端子面贴合在暴露出的第二粘合层1035上，以支撑第二器件1042并进行临时固定。
第二器件1042可以是是裸芯片，如集成电路的驱动芯片(IC driver)、场效应管(FET)等，也可以是无源器件，如电容、电阻或电感等，还可以是经初步封装后的单封装体，例如球栅阵列(BGA)/栅格阵列(LGA)等，或者是其中多种器件的组合。第二器件1042可以是具有单面端子的器件，也可以是用于双面导通的具有双面端子的器件，本实施方案中后续仅对具有单面端子的器件进行演示，但是并不限定仅能对具有单面端子的器件进行后续操作。
然后，在第二介电层102的上表面及第二器件1042与第二器件放置口框1034的间隙层压感光封装材料，曝光显影感光封装材料，暴露第二导通铜柱层1021和散热铜块层1023的端部以及第二器件1042的背面，移除第二粘合层1035，形成第二封装层1026—步骤(m)，如图3(m)所示。通常，可以采用紫外光照射或热分解的方式移除第二粘合层1035。
接着，在第二封装层1026上形成第三布线层1063，在第三介电层103上形成第四布线层1064—步骤(n)，如图3(n)所示。通常，该步骤包括以下步骤：
在第二封装层1026上形成第三金属种子层1053，在第三介电层103上形成第四金属种子层1054；
在第三金属种子层1053上施加第五光刻胶层1027，在第四金属种子层1054上施加第六光刻胶层1036；
曝光显影第五光刻胶层1027和第六光刻胶层1036，分别形成第五特征图案和第六特征图案；
在第五特征图案中电镀形成第三布线层1063，在第六特征图案中电镀形成第四布线层1064。
通常，可以通过化学镀或者溅射的方式在第二封装层1026上和第三介电层103上分别形成第三金属种子层1053和第四金属种子层1054，第三金属种子层1053和第四金属种子层1054可以分别包括钛、铜、钛钨合金或它们的组合；优选地，溅射钛和铜制作第三金属种子层1053和第四金属种子层1054。在第五特征图案中和第六特征图案中分别电镀铜形成第三布线层1063和第四布线层1064，第三布线层1063和第四布线层1064的厚度可以根据实际需要确定。
最后，移除第五光刻胶层1027和第六光刻胶层1036，并蚀刻第三金属种子层1053和第四金属种子层1054—步骤(o)，如图3(o)所示。。
本领域技术人员将会认识到，本发明不限于上下文中具体图示和描述的内容。而且，本发明的范围由所附权利要求限定，包括上文所述的各个技术特征的组合和子组合以及其变化和改进，本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。
在权利要求书中，术语“包括”及其变体例如“包含”、“含有”等是指所列举的组件被包括在内，但一般不排除其他组件。

Claims (23)

1.一种多器件分次嵌埋封装基板，包括第一介电层、在所述第一介电层上方的第二介电层和在所述第一介电层下方的第三介电层，所述第一介电层包括沿高度方向贯穿所述第一介电层的第一导通铜柱层和第一器件放置口框，所述第二介电层包括位于所述第二介电层下表面内的第一布线层，在所述第一布线层上设置有第二导通铜柱层和散热铜块层，所述第三介电层包括位于所述第三介电层上表面内的第二布线层，在所述第二布线层上设置有第三导通铜柱层，所述第一布线层和所述第二布线层通过所述第一导通铜柱层导通连接，其中在所述第一器件放置口框的底部贴装有第一器件，使得所述第一器件的端子与所述第二布线层导通连接，所述第一器件与所述散热铜块层通过所述第一布线层连接；还包括贯穿所述第一介电层、所述第二介电层和所述第三介电层的第二器件放置口框，其中在所述第二器件放置口框的底部贴装有第二器件，所述第二器件与所述第一器件存在厚度差异。
2.根据权利要求1所述的多器件分次嵌埋封装基板，其中在所述第二介电层上设置有第三布线层，在所述第三介电层上设置有第四布线层，所述第一布线层和所述第三布线层通过所述第二导通铜柱层和所述散热铜块层导通连接，所述第二布线层和所述第四布线层通过所述第三导通铜柱层导通连接，所述第二器件的端子与所述第四布线层导通连接，所述第二器件的背面与所述第三布线层连接。
3.根据权利要求1所述的多器件分次嵌埋封装基板，其中在所述第一介电层的上表面及所述第一器件与所述第一器件放置口框的间隙内还设置有第一封装层，在所述第二介电层的上表面及所述第二器件与所述第二器件放置口框的间隙内还设置有第二封装层。
4.根据权利要求1所述的多器件分次嵌埋封装基板，其中所述第一介电层、所述第二介电层和所述第三介电层包括有机介电材料、无机介电材料或它们的组合。
5.根据权利要求4所述的多器件分次嵌埋封装基板，其中所述第一介电层、所述第二介电层和所述第三介电层包括聚酰亚胺、环氧树脂、双马来酰亚胺三嗪树脂、陶瓷填料、玻璃纤维或它们的组合。
6.根据权利要求2所述的多器件分次嵌埋封装基板，其中所述第一器件和所述第二器件分别包括具有双面端子的器件，使得所述第一器件一侧的端子与所述第二布线层导通连接，所述第一器件另一侧的端子与所述散热铜块层通过所述第一布线层导通连接，所述第二器件一侧的端子与所述第四布线层导通连接，所述第二器件另一侧的端子与所述第三布线层导通连接。
7.根据权利要求2所述的多器件分次嵌埋封装基板，其中所述第一器件和所述第二器件分别包括具有单面端子的器件，使得所述第一器件的端子与所述第二布线层导通连接，所述第一器件的背面与所述散热铜块层通过所述第一布线层连接，所述第二器件的端子与所述第四布线层导通连接，所述第二器件的背面与所述第三布线层连接。
8.根据权利要求1所述的多器件分次嵌埋封装基板，其中所述第一器件和所述第二器件分别包括至少一个器件。
9.根据权利要求1所述的多器件分次嵌埋封装基板，其中所述第一器件和所述第二器件分别包括芯片、电容、电感、电阻中的一种或多种。
10.根据权利要求1所述的多器件分次嵌埋封装基板，其中所述第一导通铜柱层、所述第二导通铜柱层和所述第三导通铜柱层分别包括至少一个铜通孔柱。
11.根据权利要求10所述的多器件分次嵌埋封装基板，其中所述第一导通铜柱层、所述第二导通铜柱层和所述第三导通铜柱层分别包括不同尺寸的铜通孔柱。
12.一种多器件分次嵌埋封装基板的制造方法，包括如下步骤：
(a)准备有机基质基板，所述有机基质基板包括贯穿所述有机基质基板的第一导通铜柱层和第一回环条形铜柱层，其中所述第一回环条形铜柱层包括至少一个回环条形铜柱；
(b)蚀刻所述第一回环条形铜柱层内的一个回环条形铜柱并剔除其内的介电材料，形成第一器件放置口框，制得第一介电层；
(c)在所述第一器件放置口框的底部贴装第一器件，并在所述第一介电层的上表面及所述第一器件与所述第一器件放置口框的间隙内形成第一封装层；
(d)在所述第一封装层上形成第一布线层，在所述第一介电层上形成第二布线层，使得所述第一布线层和所述第二布线层通过所述第一导通铜柱层导通连接，所述第一器件的端子与所述第二布线层导通连接，所述第一器件的背面与所述第一布线层连接；
(e)在所述第一布线层上形成第二导通铜柱层、散热铜柱层和第二回环条形铜柱层，在所述第二布线层上形成第三导通铜柱层和第三回环条形铜柱层，使得所述第一器件与所述散热铜块层通过所述第一布线层连接，所述第二回环条形铜柱层和所述第三回环条形铜柱层分别与所述第一回环条形铜柱层纵向重合；
(f)在所述第一介电层的上方和下方分别层压介电材料，减薄所述介电材料，暴露所述第二导通铜柱层、所述散热铜柱层和所述第二回环条形铜柱层的端部形成第二介电层，暴露所述第三导通铜柱层和第三回环条形铜柱层的端部形成第三介电层；
(g)同时蚀刻所述第一回环条形铜柱层、所述第二回环条形铜柱层和所述第三回环条形铜柱层纵向上处于相同位置的回环条形铜柱，并剔除其内的介电材料，形成第二器件放置口框；
(h)在所述第二器件放置口框的底部贴装第二器件，并在第二介电层的上表面及所述第二器件与所述第二器件放置口框的间隙内形成第二封装层；
(i)在所述第二封装层上形成第三布线层，在所述第三介电层上形成第四布线层，使得所述第一布线层与所述第三布线层通过所述第二导通铜柱层和所述散热铜块层导通连接，所述第二布线层与所述第四布线层通过所述第三导通铜柱层导通连接，所述第二器件的端子与所述第四布线层导通连接，所述第二器件的背面与所述第三布线层连通。
13.根据权利要求12所述的多器件分次嵌埋封装基板的制造方法，其中所述第一导通铜柱层的端部和所述第一回环条形铜柱层的端部分别与所述有机基质基板平齐或高出所述有机基质基板。
14.根据权利要求12所述的多器件分次嵌埋封装基板的制造方法，其中步骤(c)包括：
(c1)在所述第一介电层的底部设置第一粘合层；
(c2)将所述第一器件置入所述第一器件放置口框内，其中所述第一器件的端子面附着在所述第一粘合层上；
(c3)在所述第一介电层的上表面及所述第一器件与所述第一器件放置口框的间隙层压感光封装材料；
(c4)曝光显影所述感光封装材料，暴露所述第一导通铜柱层和所述第一回环条形铜柱层的端部以及所述第一器件的背面，形成第一封装层；
(c5)移除所述第一粘合层。
15.根据权利要求12所述的多器件分次嵌埋封装基板的制造方法，其中步骤(d)包括：
(d1)在所述第一封装层上形成第一金属种子层，在所述第一介电层上形成第二金属种子层；
(d2)在所述第一金属种子层上施加第一光刻胶层，在所述第二金属种子层上施加第二光刻胶层；
(d3)曝光显影所述第一光刻胶层和所述第二光刻胶层，分别形成第一特征图案和第二特征图案；
(d4)在所述第一特征图案中电镀形成第一布线层，在所述第二特征图案中电镀形成第二布线层；
(d5)移除所述第一光刻胶层和所述第二光刻胶层。
16.根据权利要求15所述的多器件分次嵌埋封装基板的制造方法，其中步骤(e)包括：
(e1)在所述第一布线层上施加第三光刻胶层，在所述第二布线层上施加第四光刻胶层；
(e2)曝光显影所述第三光刻胶层和所述第四光刻胶层，分别形成第三特征图案和第四特征图案；
(e3)在所述第三特征图案中电镀形成第二导通铜柱层、散热铜块层和第二回环条形铜柱层，在所述第四特征图案中电镀形成第三导通铜柱层和第三回环条形铜柱层；
(e4)移除所述第三光刻胶层和所述第四光刻胶层，并蚀刻所述第一金属种子层和所述第二金属种子层。
17.根据权利要求12所述的多器件分次嵌埋封装基板的制造方法，其中步骤(f)包括通过磨板或等离子蚀刻的方式分别整体减薄所述第一介电层上方和下方的介电材料，暴露所述第二导通铜柱层、所述散热铜柱层和所述第二回环条形铜柱层的端部以及所述第三导通铜柱层和第三回环条形铜柱层的端部。
18.根据权利要求12所述的多器件分次嵌埋封装基板的制造方法，其中步骤(f)包括通过激光或机械钻孔的方式分别局部减薄所述第一介电层上方和下方的介电材料，暴露所述第二导通铜柱层、所述散热铜柱层和所述第二回环条形铜柱层的端部以及所述第三导通铜柱层和第三回环条形铜柱层的端部。
19.根据权利要求12所述的多器件分次嵌埋封装基板的制造方法，其中步骤(f)包括通过曝光显影的方式分别局部减薄所述第一介电层上方和下方的介电材料，暴露所述第二导通铜柱层、所述散热铜柱层和所述第二回环条形铜柱层的端部以及所述第三导通铜柱层和第三回环条形铜柱层的端部。
20.根据权利要求12所述的多器件分次嵌埋封装基板的制造方法，其中步骤(h)包括：
(h1)在所述第三介电层的底部设置第二粘合层；
(h2)将所述第二器件置入所述第二器件放置口框内，其中所述第二器件的端子面附着在所述第二粘合层上；
(h3)在所述第二介电层的上表面及所述第二器件与所述第二器件放置口框的间隙层压感光封装材料；
(h4)曝光显影所述感光封装材料，暴露所述第二导通铜柱层和所述散热铜块层的端部以及所述第二器件的背面，形成第二封装层。
(h5)移除所述第二粘合层。
21.根据权利要求12所述的多器件分次嵌埋封装基板的制造方法，其中步骤(i)包括：
(i1)在所述第二封装层上形成第三金属种子层，在所述第三介电层上形成第四金属种子层；
(i2)在所述第三金属种子层上施加第五光刻胶层，在所述第四金属种子层上施加第六光刻胶层；
(i3)曝光显影所述第五光刻胶层和所述第六光刻胶层，分别形成第五特征图案和第六特征图案；
(i4)在所述第五特征图案中电镀形成第三布线层，在所述第六特征图案中电镀形成第四布线层；
(i5)移除所述第五光刻胶层和所述第六光刻胶层，并蚀刻所述第三金属种子层和所述第四金属种子层。
22.根据权利要求12或21所述的多器件分次嵌埋封装基板的制造方法，其中包括通过化学镀或溅射的方式制备金属种子层。
23.根据权利要求12或21所述的多器件分次嵌埋封装基板的制造方法，其中金属种子层包括钛、铜、钛钨合金或它们的组合。
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US17/741,649 US20220367373A1 (en) 2021-05-14 2022-05-11 Multi-device graded embedding package substrate and manufacturing method thereof
TW111117805A TWI823387B (zh) 2021-05-14 2022-05-12 一種多器件分次嵌埋封裝基板及其製造方法
JP2022079334A JP7393469B2 (ja) 2021-05-14 2022-05-13 複数の部品を複数回で埋め込みパッケージングした基板及びその製造方法

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114361040A (zh) * 2021-11-18 2022-04-15 珠海越亚半导体股份有限公司 一种双面互联嵌入式芯片封装结构及其制造方法
EP4174917A1 (en) * 2021-10-26 2023-05-03 AT&S Austria Technologie & Systemtechnik Aktiengesellschaft Coreless component carrier with embedded component
TWI819851B (zh) * 2021-12-09 2023-10-21 大陸商珠海越亞半導體股份有限公司 多器件分層嵌埋封裝結構及其製作方法
EP4350766A3 (en) * 2022-10-08 2024-04-17 Huawei Digital Power Technologies Co., Ltd. Embedded package structure, power supply apparatus, and electronic device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240222339A1 (en) * 2022-12-30 2024-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated Circuit Package With Improved Heat Dissipation Efficiency and Methods of Forming the Same
TWI838090B (zh) * 2023-01-17 2024-04-01 能創半導體股份有限公司 功率模組

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128229A (ja) * 2004-10-26 2006-05-18 Murata Mfg Co Ltd 複合多層基板
CN107611114A (zh) * 2017-07-31 2018-01-19 华为技术有限公司 一种嵌入式基板
CN208938956U (zh) * 2017-11-07 2019-06-04 台湾东电化股份有限公司 基板结构
CN111785645A (zh) * 2020-07-13 2020-10-16 珠海越亚半导体股份有限公司 封装基板及其制作方法
CN111816569A (zh) * 2020-07-28 2020-10-23 珠海越亚半导体股份有限公司 封装框架及其制作方法和基板
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法
CN112349700A (zh) * 2020-09-28 2021-02-09 中国电子科技集团公司第二十九研究所 一种气密高导热lcp封装基板及多芯片系统级封装结构
CN212570968U (zh) * 2020-06-22 2021-02-19 珠海越亚半导体股份有限公司 一种散热嵌埋封装结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890534B1 (ko) * 2000-02-25 2009-03-27 이비덴 가부시키가이샤 다층프린트배선판 및 다층프린트배선판의 제조방법
FI20040592A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
JP2008091377A (ja) * 2006-09-29 2008-04-17 Toppan Printing Co Ltd プリント配線基板及びその製造方法
JP5326269B2 (ja) * 2006-12-18 2013-10-30 大日本印刷株式会社 電子部品内蔵配線板、及び電子部品内蔵配線板の放熱方法
US8278565B2 (en) * 2008-01-18 2012-10-02 Panasonic Corporation Three-dimensional wiring board
TWI371830B (en) * 2008-05-29 2012-09-01 Advanced Semiconductor Eng Circuit board process
JP2010157663A (ja) * 2009-01-05 2010-07-15 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
KR101442347B1 (ko) * 2012-11-15 2014-09-17 삼성전기주식회사 캐패시터 내장 기판
JP2014116548A (ja) * 2012-12-12 2014-06-26 Ngk Spark Plug Co Ltd 多層配線基板およびその製造方法
US9554469B2 (en) * 2014-12-05 2017-01-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabricating a polymer frame with a rectangular array of cavities
JP2016207940A (ja) * 2015-04-27 2016-12-08 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US10748843B2 (en) * 2016-11-18 2020-08-18 Advanced Semiconductor Engineering, Inc. Semiconductor substrate including embedded component and method of manufacturing the same
TW201917795A (zh) * 2017-10-18 2019-05-01 鈺橋半導體股份有限公司 適用於可堆疊式半導體組體之具有凹穴的互連基板及其製法
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
CN112103269B (zh) * 2020-08-07 2022-09-20 珠海越亚半导体股份有限公司 一种具有屏蔽腔的嵌入式封装结构及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128229A (ja) * 2004-10-26 2006-05-18 Murata Mfg Co Ltd 複合多層基板
CN107611114A (zh) * 2017-07-31 2018-01-19 华为技术有限公司 一种嵌入式基板
CN208938956U (zh) * 2017-11-07 2019-06-04 台湾东电化股份有限公司 基板结构
CN212570968U (zh) * 2020-06-22 2021-02-19 珠海越亚半导体股份有限公司 一种散热嵌埋封装结构
CN111785645A (zh) * 2020-07-13 2020-10-16 珠海越亚半导体股份有限公司 封装基板及其制作方法
CN111816569A (zh) * 2020-07-28 2020-10-23 珠海越亚半导体股份有限公司 封装框架及其制作方法和基板
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法
CN112349700A (zh) * 2020-09-28 2021-02-09 中国电子科技集团公司第二十九研究所 一种气密高导热lcp封装基板及多芯片系统级封装结构

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4174917A1 (en) * 2021-10-26 2023-05-03 AT&S Austria Technologie & Systemtechnik Aktiengesellschaft Coreless component carrier with embedded component
CN114361040A (zh) * 2021-11-18 2022-04-15 珠海越亚半导体股份有限公司 一种双面互联嵌入式芯片封装结构及其制造方法
CN114361040B (zh) * 2021-11-18 2023-03-24 珠海越亚半导体股份有限公司 一种双面互联嵌入式芯片封装结构及其制造方法
JP2023075054A (ja) * 2021-11-18 2023-05-30 ズハイ アクセス セミコンダクター シーオー．，エルティーディー 両面相互接続組み込みチップパッケージ構造及びその製造方法
JP7497407B2 (ja) 2021-11-18 2024-06-10 ズハイ アクセス セミコンダクター シーオー．，エルティーディー 両面相互接続組み込みチップパッケージ構造及びその製造方法
TWI819851B (zh) * 2021-12-09 2023-10-21 大陸商珠海越亞半導體股份有限公司 多器件分層嵌埋封裝結構及其製作方法
EP4350766A3 (en) * 2022-10-08 2024-04-17 Huawei Digital Power Technologies Co., Ltd. Embedded package structure, power supply apparatus, and electronic device

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