CN107611114B - 一种嵌入式基板 - Google Patents

一种嵌入式基板 Download PDF

Info

Publication number
CN107611114B
CN107611114B CN201710643126.4A CN201710643126A CN107611114B CN 107611114 B CN107611114 B CN 107611114B CN 201710643126 A CN201710643126 A CN 201710643126A CN 107611114 B CN107611114 B CN 107611114B
Authority
CN
China
Prior art keywords
substrate
electronic device
cavity
embedded
embedded substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710643126.4A
Other languages
English (en)
Other versions
CN107611114A (zh
Inventor
彭浩
廖小景
王军鹤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Digital Power Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN201710643126.4A priority Critical patent/CN107611114B/zh
Publication of CN107611114A publication Critical patent/CN107611114A/zh
Priority to PCT/CN2018/097605 priority patent/WO2019024813A1/zh
Application granted granted Critical
Publication of CN107611114B publication Critical patent/CN107611114B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

本申请涉及集成电路技术领域，公开一种嵌入式基板。用以解决现有技术中的嵌入式基板由于其全部芯片占用面积较大和产品可靠性较低，限制了嵌入式基板的封装集成度的进一步提高的问题。该嵌入式基板包括：基板，基板厚度方向上的两侧分别设有至少一个第一腔室，至少两个第一电子器件，每个第一电子器件与一个第一腔室对应设置；封装层，封装层填充于每个第一腔室内并包覆每个第一腔室内的第一电子器件，封装层设有多个第一连接孔，每个第一连接孔与一个第一电子器件的一个引脚对应设置、并与对应的引脚导通；导电线路层，导电线路层的一部分填充于多个第一连接孔内并与每个第一连接孔对应的引脚连接。

Description

一种嵌入式基板
技术领域
本申请涉及集成电路技术领域，尤其涉及一种嵌入式基板。
背景技术
随着电子产品的设计趋势朝向小型化和轻薄化的方向发展，产品模块的封装集成度也随之提高，目前在业界出现了将芯片嵌入基板内的高密度互连集成技术。采用该技术制成的嵌入式基板的结构如图1所示，图1为目前一种常见的嵌入式基板的剖面结构示意图，该嵌入式基板包括基板10和封装于基板10内的第一芯片20和第二芯片30，其中，基板10上形成有多个腔室11，每个腔室11内通过树脂40封装有一个第一芯片20或一个第二芯片30，第一芯片20的焊盘21、第二芯片30的正面焊盘31以及背面焊盘32均与导电层50连接，以实现与外层电路的连接，第二芯片30的正面焊盘31和背面焊盘32还可通过导电层50实现双面互连。图1所示的嵌入式基板目前常用的制造方法为：在基板上通过蚀刻形成一个或多个腔室11，在每个腔室11内置入对应的第一芯片20或第二芯片30，再使用树脂40将第一芯片20和第二芯片30密封并双面压合，然后通过激光钻孔和填孔镀铜形成导电层50。
图1所示的嵌入式基板与传统基板相比，省去了基板表面预留的芯片安装空间，从而可减少全部芯片的封装体积，提升了芯片的封装集成度，然而，在此结构的嵌入式基板中，每个芯片需占用一个腔室，导致全部芯片所占用的面积较大，而且，参见图1所示，在第一芯片20的厚度大于第二芯片30时，会导致第二芯片30的焊盘盲孔高度大于第一芯片20的焊盘盲孔高度，在对第二芯片30进行填孔镀铜时，第二芯片30的焊盘盲孔无法完全填满，使得嵌入式基板的最终产品产生图1所示的气泡01及焊盘凹坑02，降低了嵌入式基板的可靠性。由于现有技术中的嵌入式基板存在全部芯片占用面积较大和产品可靠性较低的问题，限制了嵌入式基板的封装集成度的进一步提高。
发明内容
本申请提供一种嵌入式基板，用以解决现有技术中的嵌入式基板由于其全部芯片占用面积较大和产品可靠性较低，限制了嵌入式基板的封装集成度的进一步提高的问题。
第一方面，本申请提供了一种嵌入式基板，包括：
基板，所述基板厚度方向上的两侧分别设有至少一个第一腔室，每个第一腔室在所述基板厚度方向上的深度小于所述基板的厚度；
至少两个第一电子器件，每个第一电子器件与一个第一腔室对应设置、并位于对应的第一腔室内；
封装层，所述封装层填充于每个第一腔室内并包覆每个第一腔室内的第一电子器件，所述封装层设有多个第一连接孔，每个第一连接孔与一个第一电子器件的一个引脚对应设置、并与对应的引脚导通；
导电线路层，所述导电线路层的一部分填充于所述多个第一连接孔内并与每个第一连接孔对应的引脚连接。
上述嵌入式基板中，在基板的厚度方向上的两侧分别设有至少一个第一腔室，每个第一腔室内通过封装层封装有一个第一电子器件，由于基板的两侧均可进行第一电子器件的封装，减小了全部的第一电子器件在基板上的占用面积，进而提高了嵌入式基板的集成度；而且，在第一电子器件的厚度较薄时，由于每个第一腔室在基板厚度方向上的深度小于基板的厚度，可减小第一电子器件的引脚与封装层之间的距离，进而可减小每个第一连接孔的深度，使导电线路层不易在第一连接孔处形成气泡和凹坑缺陷，提高了嵌入式基板的产品可靠性。因此本申请提供的嵌入式基板可减小全部电子器件的占用面积、并且可提高产品的可靠性，从而可进一步提高嵌入式基板的封装集成度。
结合上述第一方面，在第一方面的第一种可能的实现方式中，位于所述基板一侧的至少一部分第一腔室中，每个第一腔室在所述基板的另一侧的投影覆盖另一侧的至少一个第一腔室的至少一部分。
上述嵌入式基板中，基板一侧的一部分第一腔室在基板的另一侧的投影覆盖另一侧的一部分第一腔室的至少一部分，可进一步减小全部的第一电子器件的占用面积。
结合上述第一种可能的实现方式，在第一方面的第二种可能的实现方式中，位于所述基板一侧的每个第一腔室与所述基板另一侧的一个第一腔室对应设置，且在所述基板的另一侧的投影覆盖对应的第一腔室。
上述嵌入式基板中，位于所述基板一侧的每个第一腔室与基板另一侧的一个第一腔室对应设置，且在基板的另一侧的投影覆盖对应的第一腔室，可进一步减小全部的第一电子器件的占用面积。
结合上述第二种可能的实现方式，在第一方面的第三种可能的实现方式中，分别位于所述基板两侧且互相对应的两个第一腔室在所述基板厚度方向上的深度之和小于所述基板的厚度。
上述嵌入式基板中，分别位于基板两侧的互相对应的两个第一腔室在基板厚度方向上的深度之和小于基板的厚度，可便于互相对应的两个第一腔室进行交叠设置。
结合上述第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述基板为导电材料制备的基板，在分别位于所述基板两侧且互相对应的两个第一腔室中，所述两个第一腔室内的两个第一电子器件的引脚通过所述两个第一腔室之间的基板连接。
上述嵌入式基板中，基板为导电材料，在分别位于所述基板两侧且互相对应的两个第一腔室中的两个第一电子器件可通过基板进行连接，缩短了两个第一电子器件的连接路径，减小了线路损耗。
结合上述第一方面、第一方面的第一种可能的实现方式、第一方面的第二种可能的实现方式、第一方面的第三种可能的实现方式、第一方面的第四种可能的实现方式，在第一方面的第五种可能的实现方式中，还包括至少一个第二电子器件；
所述基板上设有至少一个沿所述基板厚度方向贯穿所述基板的第二腔室，每个第二电子器件与一个第二腔室对应设置、并位于对应的第二腔室内；
所述封装层填充于每个第二腔室内并包覆每个第二腔室内的第二电子器件，所述封装层设有多个第二连接孔，每个第二连接孔与一个第二电子器件的一个引脚对应设置、并与对应的引脚导通；
所述导电线路层的一部分填充于所述多个第二连接孔内并与每个第二连接孔对应的引脚连接。
上述嵌入式基板中，基板上还设有贯穿基板的第二腔室，第二腔室内封装有第二电子器件，可进一步提高嵌入式基板的封装集成度。
结合上述第五种可能的实现方式，在第一方面的第六种可能的实现方式中，在所述基板厚度方向上，每个第二电子器件的厚度大于每个第一电子器件的厚度。
上述嵌入式基板中，可在基板上封装厚度不同的第一电子器件和第二电子器件，可提高嵌入式基板的适用范围。
结合上述第六种可能的实现方式，在第一方面的第七种可能的实现方式中，在所述基板厚度方向上，每个第二电子器件与每个第一电子器件的厚度的差值最大值为200μm。
上述嵌入式基板中，每个第二电子器件与每个第一电子器件的厚度的差值最大值为200μm，可提高嵌入式基板的适用范围。
结合上述第五种可能的实现方式，在第一方面的第八种可能的实现方式中，所述第一电子器件为有源器件或无源器件，所述第二电子器件为有源器件或无源器件。
上述嵌入式基板中，可进行有源器件或无源器件的封装，进一步提高了嵌入式基板的适用范围。
结合上述第五种可能的实现方式，在第一方面的第九种可能的实现方式中，所述基板上还设有至少一个过孔，每个过孔沿所述基板的厚度方向贯穿所述基板，所述导电线路层的一部分设置于每个过孔的内壁。
上述嵌入式基板中，基板上设有过孔，过孔内壁设有导电线路层，可将位于基板两侧的第一电子器件或第二电子器件进行连接。
结合上述第九种可能的实现方式，在第一方面的第十种可能的实现方式中，位于所述基板一侧的至少一个第一电子器件的引脚与所述基板另一侧的至少一个第一电子器件的引脚通过至少一个过孔内的导电线路层连接。
上述嵌入式基板中，分别位于基板两侧的第一电子器件可通过过孔内导电线路层互相连接。
附图说明
图1为现有技术中一种常见的嵌入式基板的剖面结构示意图；
图2为本申请实施例提供的一种嵌入式基板的剖面结构示意图；
图3为本申请实施例提供的一种基板的局部结构示意图；
图4为本申请实施例提供的嵌入式基板的制备方法流程图；
图5为基板的结构示意图；
图6为加工后的基板结构示意图；
图7是固定第一电子器件和第二电子器件后的基板结构示意图；
图8是形成部分封装层后的基板结构示意图；
图9为固定另一个第一电子器件后的基板结构示意图；
图10是形成另一部分封装层后的基板结构示意图；
图11是形成第一连接孔和第二连接孔后的基板结构示意图；
图12是形成导电线路层后的基板结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
本申请提供一种嵌入式基板，用以解决现有技术中的嵌入式基板由于全部芯片占用面积较大和产品可靠性较低，进而限制了嵌入式基板的封装集成度的进一步提高的问题。
参见图2所示，图2是本申请实施例提供的一种嵌入式基板的剖面结构示意图，该嵌入式基板包括：
基板100，图2中箭头A所示方向为基板100的厚度方向，在基板100厚度方向上的两侧分别设有一个第一腔室110，每个第一腔室110在基板100厚度方向上的深度小于基板100的厚度。具体地，每个第二腔室120具有一个设置于基板100上的开口。具体实施中，基板100的大小和厚度应根据所需封装的电子器件的数量和厚度进行设置，且根据所需封装的电子器件的数量，在基板100的任一侧设置的第二腔室120的数量可为多个。
继续参见图2所示，还包括两个第一电子器件200，每个第一电子器件200与一个第一腔室110对应设置、并位于对应的第一腔室110内。具体地，每个第一电子器件200具有多个引脚210，每个引脚210朝向其所在的第一腔室110的开口。具体实施中，第一电子器件200可为有源器件，例如三极管、运算放大器等，第一电气器件也可为无源器件，例如电容、电阻等。
继续参见图2所示，还包括封装层300，封装层300填充于每个第一腔室110内，并包覆每个第一腔室110内的第一电子器件200，封装层300设有多个第一连接孔310，每个第一连接孔310与一个第一电子器件200的一个引脚210对应设置、并与对应的引脚210导通。每个第一电子器件200通过封装层300固定在对应的第一腔室110内，具体实施中，封装层300可采用具有热塑性和绝缘性的材料制成，例如树脂材料，具体可采用热压合方法制备，封装层300上的第一连接孔310可采用激光钻孔工艺进行加工。
继续参见图2所示，还包括导电线路层400，导电线路层400的一部分填充于多个第一连接孔310内并与每个第一连接孔310对应的引脚210连接。具体地，导电线路层400设置于封装层300的表面，并分别位于封装层300的两侧，导电线路层400上形成有线路图案，每个第一电子器件200通过填充于第一连接孔310内的导电线路层400与外部电路进行连接。具体实施中，导电线路层400可采用铜材料制备，具体可采用填孔镀铜工艺形成。
本实施例提供的嵌入式基板中，在基板100的厚度方向上的两侧分别设有至少一个第一腔室110，每个第一腔室110内通过封装层300封装有一个第一电子器件200，由于基板100的两侧均可进行第一电子器件200的封装，减小了全部的第一电子器件200在基板100上的占用面积，进而提高了嵌入式基板的集成度；而且，在第一电子器件200的厚度较薄时，由于每个第一腔室110在基板100厚度方向上的深度小于基板100的厚度，可减小第一电子器件200的引脚210与封装层300之间的距离，进而可减小每个第一连接孔310的深度，使导电线路层400不易在第一连接孔310处形成气泡和凹坑缺陷，提高了嵌入式基板的产品可靠性。因此本申请提供的嵌入式基板可减小全部电子器件的占用面积、并且可提高产品的可靠性，从而可进一步提高嵌入式基板的封装集成度。
为进一步减小嵌入式基板上的全部的第一电子器件200的占用面积，可将分别位于基板100两侧的一部分第一腔室110交叠设置，以使第一腔室110在基板100上的分布更加集中。一种具体实施方式中，位于基板100一侧的至少一部分第一腔室110中，每个第一腔室110在基板100的另一侧的投影覆盖另一侧的至少一个第一腔室110的至少一部分。具体地，基板一侧的一个第一腔室在基板另一侧的投影可完全覆盖另一侧的一个或多个第一腔室，也可只覆盖另一侧的一个或多个第一腔室的一部分。
具体参见图3所示，图3是本实施例提供的一种基板100的局部结构示意图，在该基板100一侧的一个第一腔室110在基板100另一侧的投影覆盖另一侧的两个第一腔室110的一部分，可减小三个第一腔室110在基板100上的占用面积。因此，基板100一侧的一部分第一腔室110在基板100的另一侧的投影覆盖另一侧的一部分第一腔室110，可进一步减小全部的第一电子器件200的占用面积。
另一种具体实施方式中，参见图2所示，位于基板100一侧的每个第一腔室110与基板100另一侧的一个第一腔室110对应设置，且在基板100的另一侧的投影覆盖对应的第一腔室110。该设置方式可进一步减小全部的第一电子器件200的占用面积，具体实施中，分别位于基板100两侧且互相对应的两个第一腔室110的深度可相同也可不同，一种具体实施方式中，如图2所示，分别位于基板100两侧、且互相对应的两个第一腔室110在基板100厚度方向上的深度之和小于基板100的厚度，可便于互相对应的两个第一腔室110进行交叠设置。
在分别位于基板两侧的两个第一电子器件之间需要进行连接时，为减小两个第一电子器件之间的连接路径，一种具体实施方式中，基板为导电材料制备的基板，具体地，本申请实施例提供的基板可采用铜、铝等导电材料制成，参见图2所示，在分别位于基板100两侧且互相对应的两个第一腔室110中，两个第一腔室110内的两个第一电子器件200的引脚220通过两个第一腔室110之间的基板100连接。具体地，每个第一电子器件200的两侧均设有引脚，图2所示的两个第一电子器件200各自的引脚220相对设置，并可通过第一腔室110之间的基板100进行连接，两个第一电子器件200各自的引脚210相背设置，并分别与导电线路层400连接，可实现与外部线路的连接。在两个第一电子器件200各自的引脚220通过基板100连接时，在两个第一电子器件200之间不需要额外设置导电线路，缩短了连接路径，从而减小了线路损耗。
为使本实施例提供的嵌入式基板还可封装厚度较大的电子器件，参见图2所示，一种具体实施方式中，本实施例提供的嵌入式基板还包括一个第二电子器件500，在基板100厚度方向上，每个第二电子器件500的厚度大于每个第一电子器件200的厚度；基板100上设有一个沿基板100厚度方向贯穿基板100的第二腔室120，第二电子器件500与第二腔室120对应设置、并位于对应的第二腔室120内；具体实施中，在基板100上可设置有多个第二腔室120和多个第二电子器件500，第二电子器件500可为有源器件，例如三极管、运算放大器等，第二电气器件也可为无源器件，例如电容、电阻等，每个第二电气器件具有多个引脚510，引脚510可位于第二电气器件的一侧或两侧。
继续参见图2所示，封装层300填充于每个第二腔室120内并包覆每个第二腔室120内的第二电子器件500，封装层300设有多个第二连接孔320，每个第二连接孔320与一个第二电子器件500的一个引脚510对应设置、并与对应的引脚510导通；每个第二电子器件500同样采用封装层300固定于对应的第二腔室120内，在第二电子器件500两侧均设有引脚510时，则封装层300在第二电子器件500的两侧均对应设有第二连接孔320。
继续参见图2所示，导电线路层400的一部分填充于多个第二连接孔320内并与每个第二连接孔320对应的引脚510连接。在第二电子器件500的两侧均设有引脚510时，导电线路层400与第二电子器件500两侧的引脚510连接，可实现第二电子器件500的双面互联。
基板100上设有第二腔室120和第二电子器件500，可进一步提高嵌入式基板的封装集成度，且可在基板100上封装厚度不同的第一电子器件200和第二电子器件500，可提高嵌入式基板的适用范围。
由于第一电子器件200和第二电子器件500之间的高度差可通过设置第一腔室110的深度进行补偿，厚度相差较大的第一电子器件200和第二电子器件500均可采用本实施例提供的嵌入式基板进行封装，且可减小封装层300上的第一连接孔310和第二连接孔320的深度差，从而在形成导电线路层400时不易形成气泡和凹坑缺陷。本实施例提供的嵌入式基板中，在基板100厚度方向上，每个第二电子器件500与每个第一电子器件200的厚度的差值最大值为200μm，可提高嵌入式基板的适用范围。
为实现基板100两侧的第一电子器件200的连接、或实现第二电子器件500的双面互连，一种具体实施方式中，参见图2所示，基板100上还设有一个过孔130，每个过孔130沿基板100的厚度方向贯穿基板100，导电线路层400的一部分设置于每个过孔130的内壁。具体实施中，过孔130的数量可为多个，应根据所需连接的第一电子器件200或第二电子器件500的数量进行设置。一种具体实施方式中，位于基板100两侧的第一电子器件200或第二电子器件500可通过过孔130内的导电线路层400进行连接，具体地，位于基板100一侧的至少一个第一电子器件200的引脚210与基板100另一侧的至少一个第一电子器件200的引脚210通过至少一个过孔130内的导电线路层400连接，或，至少一个第二电子器件500两侧的引脚510通过至少一个过孔130内的导电线路层400连接，可缩短基板100两侧的第一电子器件200或第二电子器件500的连接路径，减少线路损耗。
具体实施中，本申请实施例提供的嵌入式基板还包括图2所示的阻焊层600。
本实施例提供的嵌入式基板可应用于手机、平板电脑、笔记本电脑或智能穿戴设备等电子产品中，可减小电子产品的体积。
具体实施中，本申请实施例提供的嵌入式基板的制备方法参见图4所示，图4是本申请实施例提供的嵌入式基板的制备方法流程图，包括下列步骤：
步骤S10，在基板上形成第一腔室和第二腔室。参见图5和图6所示，图5是基板的结构示意图，图6是加工后的基板结构示意图。具体实施中，基板采用铜、铝等导电材料制成，可通过刻蚀法在基板100上形成第一腔室110和第二腔室120，还可同时在基板上形成过孔130。
步骤S20，在基板一侧的第一腔室内固定第一电子器件，在第二腔室内固定第二电子器件。参见图7所示，图7是固定第一电子器件和第二电子器件后的基板结构示意图，具体实施中，可采用胶带01贴装的方法在第二腔室120内固定第二电子器件500，采用银烧结方法在第一腔室110内固定第一电子器件200。
步骤S30，在第二腔室和基板一侧的第一腔室内形成部分封装层。参见图8所示，图8是形成部分封装层后的基板结构示意图，具体实施中，可采用热压合的方法将树脂填充到第一腔室110、第二腔室120以及过孔130内，形成部分封装层300。
步骤S40，在基板另一侧的第一腔室内固定第一电子器件。参见图9所示，图9为固定另一个第一电子器件后的基板结构示意图，具体实施中，同样可采用银烧结方法固定另一个第一电子器件200。
步骤S50，在基板另一侧的第一腔室内形成另一部分封装层。参见图10所示，图10是形成另一部分封装层后的基板结构示意图，具体实施中，可采用热压合的方法将树脂填充到基板100另一侧的第一腔室110内，形成另一部分封装层300。
步骤S60，在封装层上形成第一连接孔和第二连接孔。参见图11所示，图11是形成第一连接孔和第二连接孔后的基板结构示意图，具体实施中，可采用激光钻孔工艺在封装层300上形成第一连接孔310和第二连接孔320，同时还可将过孔130内的封装层300钻通。
步骤S70，在封装层上形成导电线路层。参见图12所示，图12是形成导电线路层后的基板结构示意图，具体实施中，可采用填孔镀铜工艺形成导电线路层400。
为形成图2所示结构的嵌入式基板，后续还需进行将导电线路层400图案化处理和形成阻焊层600的工艺步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (6)

1.一种嵌入式基板，其特征在于，包括：
基板，所述基板厚度方向上的两侧分别设有至少一个第一腔室，每个第一腔室在所述基板厚度方向上的深度小于所述基板的厚度；
至少两个第一电子器件，每个第一电子器件与一个第一腔室对应设置、并位于对应的第一腔室内；
封装层，所述封装层填充于每个第一腔室内并包覆每个第一腔室内的第一电子器件，所述封装层设有多个第一连接孔，每个第一连接孔与一个第一电子器件的一个引脚对应设置、并与对应的引脚导通；
导电线路层，所述导电线路层的一部分填充于所述多个第一连接孔内并与每个第一连接孔对应的引脚连接；
还包括至少一个第二电子器件；
所述基板上设有至少一个沿所述基板厚度方向贯穿所述基板的第二腔室，每个第二电子器件与一个第二腔室对应设置、并位于对应的第二腔室内；
所述封装层填充于每个第二腔室内并包覆每个第二腔室内的第二电子器件，所述封装层设有多个第二连接孔，每个第二连接孔与一个第二电子器件的一个引脚对应设置、并与对应的引脚导通；
所述导电线路层的一部分填充于所述多个第二连接孔内并与每个第二连接孔对应的引脚连接；
位于所述基板一侧的每个第一腔室与所述基板另一侧的一个第一腔室对应设置，分别位于所述基板两侧且互相对应的两个第一腔室在所述基板厚度方向上的深度之和小于所述基板的厚度；
所述基板为导电材料制备的基板，在分别位于所述基板两侧且互相对应的两个第一腔室中，所述两个第一腔室内的两个第一电子器件的引脚通过所述两个第一腔室之间的基板连接。
2.根据权利要求1所述的嵌入式基板，其特征在于，在所述基板的另一侧的投影覆盖对应的第一腔室。
3.根据权利要求1所述的嵌入式基板，其特征在于，在所述基板厚度方向上，每个第二电子器件的厚度大于每个第一电子器件的厚度。
4.根据权利要求3所述的嵌入式基板，其特征在于，在所述基板厚度方向上，每个第二电子器件与每个第一电子器件的厚度的差值最大值为200μm。
5.根据权利要求1所述的嵌入式基板，其特征在于，所述第一电子器件为有源器件或无源器件，所述第二电子器件为有源器件或无源器件。
6.根据权利要求1所述的嵌入式基板，其特征在于，所述基板上还设有至少一个过孔，每个过孔沿所述基板的厚度方向贯穿所述基板，所述导电线路层的一部分设置于每个过孔的内壁。
CN201710643126.4A 2017-07-31 2017-07-31 一种嵌入式基板 Active CN107611114B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710643126.4A CN107611114B (zh) 2017-07-31 2017-07-31 一种嵌入式基板
PCT/CN2018/097605 WO2019024813A1 (zh) 2017-07-31 2018-07-27 一种嵌入式基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710643126.4A CN107611114B (zh) 2017-07-31 2017-07-31 一种嵌入式基板

Publications (2)

Publication Number Publication Date
CN107611114A CN107611114A (zh) 2018-01-19
CN107611114B true CN107611114B (zh) 2020-03-10

Family

ID=61064140

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710643126.4A Active CN107611114B (zh) 2017-07-31 2017-07-31 一种嵌入式基板

Country Status (2)

Country Link
CN (1) CN107611114B (zh)
WO (1) WO2019024813A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107611114B (zh) * 2017-07-31 2020-03-10 华为技术有限公司 一种嵌入式基板
CN108900216B (zh) * 2018-06-01 2021-01-29 华为技术有限公司 一种无线传输模组及制造方法
EP3678167A1 (de) * 2019-01-07 2020-07-08 Siemens Aktiengesellschaft Elektrische schaltung mit geformter schaltungsträgerplatte und aufgebrachter leiterbahn
CN110211931A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种三维封装结构及其制造方法
CN110571201A (zh) * 2019-09-29 2019-12-13 广东佛智芯微电子技术研究有限公司 一种高散热扇出型三维异构双面塑封结构及其制备方法
CN112233988B (zh) * 2019-11-19 2023-10-03 江苏上达电子有限公司 一种封装基板工艺
CN111863627B (zh) * 2020-06-29 2022-04-19 珠海越亚半导体股份有限公司 集成无源器件封装结构及其制作方法和基板
CN113451259B (zh) * 2021-05-14 2023-04-25 珠海越亚半导体股份有限公司 一种多器件分次嵌埋封装基板及其制造方法
CN117316878B (zh) * 2023-11-28 2024-02-13 北京七星华创微电子有限责任公司 一种封装外壳及封装电子器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
CN1395461A (zh) * 2002-07-17 2003-02-05 威盛电子股份有限公司 嵌埋有ic芯片与无源元件的整合式模块板及其制作方法
CN104051405A (zh) * 2013-03-11 2014-09-17 欣兴电子股份有限公司 嵌埋有电子组件的线路板结构及其制法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100578771C (zh) * 2006-11-22 2010-01-06 南亚电路板股份有限公司 嵌入式芯片封装结构
CN103311214A (zh) * 2013-05-14 2013-09-18 中国科学院微电子研究所 一种用于叠层封装的基板
CN104218016A (zh) * 2013-06-04 2014-12-17 宏启胜精密电子(秦皇岛)有限公司 Ic载板及具有该ic载板的半导体器件
US9024429B2 (en) * 2013-08-29 2015-05-05 Freescale Semiconductor Inc. Microelectronic packages containing opposing devices and methods for the fabrication thereof
US10403609B2 (en) * 2015-12-21 2019-09-03 Intel IP Corporation System-in-package devices and methods for forming system-in-package devices
CN107611114B (zh) * 2017-07-31 2020-03-10 华为技术有限公司 一种嵌入式基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
CN1395461A (zh) * 2002-07-17 2003-02-05 威盛电子股份有限公司 嵌埋有ic芯片与无源元件的整合式模块板及其制作方法
CN104051405A (zh) * 2013-03-11 2014-09-17 欣兴电子股份有限公司 嵌埋有电子组件的线路板结构及其制法

Also Published As

Publication number Publication date
WO2019024813A1 (zh) 2019-02-07
CN107611114A (zh) 2018-01-19

Similar Documents

Publication Publication Date Title
CN107611114B (zh) 一种嵌入式基板
US7888785B2 (en) Semiconductor package embedded in substrate, system including the same and associated methods
KR102081086B1 (ko) 팬-아웃 반도체 패키지 모듈
US20090134528A1 (en) Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
TWI636546B (zh) 電子元件封裝
US9635763B2 (en) Component built-in board mounting body and method of manufacturing the same, and component built-in board
JP4800606B2 (ja) 素子内蔵基板の製造方法
US9536805B2 (en) Power management integrated circuit (PMIC) integration into a processor package
JP2010521818A (ja) 半導体デバイスパッケージ化装置、パッケージ化された半導体部品、半導体デバイスパッケージ化装置の製造方法、及び半導体部品の製造方法
US9202742B1 (en) Integrated circuit packaging system with pattern-through-mold and method of manufacture thereof
JP2019083304A (ja) ファン−アウト半導体パッケージモジュール
US9397074B1 (en) Semiconductor device package and method of manufacturing the same
KR20160066311A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
CN105609479A (zh) 具有电源/接地球垫阵列的印刷电路板
US11075171B2 (en) Fan-out semiconductor package
TW201407716A (zh) 半導體封裝件之製法
KR20190004964A (ko) 반도체 패키지
CN111933590B (zh) 封装结构和封装结构制作方法
CN110828431A (zh) 一种用于三维扇出型封装的塑封结构
KR20080112627A (ko) 적층형 반도체 패키지 및 이의 제조 방법
KR20160086181A (ko) 인쇄회로기판, 패키지 및 그 제조방법
KR20160094502A (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
US11129314B2 (en) Stepped component assembly accommodated within a stepped cavity in component carrier
US10896877B1 (en) System in package with double side mounted board
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20211112

Address after: 518043 No. 01, 39th floor, building a, antuoshan headquarters building, No. 33, antuoshan Sixth Road, Xiang'an community, Xiangmihu street, Futian District, Shenzhen, Guangdong Province

Patentee after: Huawei Digital Energy Technology Co., Ltd

Address before: 518129 Huawei headquarters office building, Bantian, Longgang District, Shenzhen, Guangdong

Patentee before: Huawei Technology Co., Ltd

TR01 Transfer of patent right