JP7363110B2 - ＳｉＣエピタキシャルウェハ、ＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法、及びＳｉＣデバイスの製造方法 - Google Patents

Description

本発明は、ＳｉＣエピタキシャルウェハ、ＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法、及びＳｉＣデバイスの製造方法に関する。

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界が１桁大きく、バンドギャップが３倍大きく、熱伝導率が３倍程度高い。そのため、炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。

しかし、ＳｉＣデバイスには解決すべき多くの課題が残されている。
課題の一つとして製造プロセスの効率化があり、歩留まりの改善も課題の一つである。ＳｉＣの結晶成長技術は現在も発展途上にあるため、基板中に多くの結晶欠陥が存在する。これらの結晶欠陥がＳｉＣデバイスの特性を劣化させるデバイスキラー欠陥となり、歩留まりを悪化させる大きな要因となっている。

歩留り改善のために、デバイスキラー欠陥等の欠陥を有するチップをデバイス形成する前にスクリーニングし、デバイスキラー欠陥のないチップと区別することが求められている。そのため、種々の欠陥を検出する方法や欠陥を特定する方法が検討されている。例えば、特許文献１に記載の発明は、ＳｉＣエピタキシャルウェハを検査し、発見された欠陥を目立たせるために、ＳｉＣエピタキシャルウェハの欠陥周辺にドットを形成することが記載されている。ＳｉＣエピタキシャルウェハの欠陥周辺にドットを形成することで、ＳｉＣエピタキシャルウェハのチップを用いて形成したデバイスの耐圧検査等の工程においても欠陥を有するものを見逃さないと記載されている。

特許文献２に記載の発明は、マーカーを形成したエピタキシャルウェハにＵＶ照射することで基底面転位を拡張させ、マーカーと共にフォトルミネッセンス観察を用いてその欠陥を特定すると記載されている。

特開２０１１－２５８６８３号公報 特開２０１４－０２２５０３号公報

しかしながら、特許文献１および特許文献２はＳｉＣエピタキシャルウェハに存在する欠陥を目立たせる発明である。ＳｉＣエピタキシャルウェハに存在する欠陥には、ＳｉＣ基板に存在する欠陥と、ＳｉＣエピタキシャル層に存在する欠陥とがあり、ＳｉＣ基板に存在する欠陥がＳｉＣエピタキシャル層にも引き継がれるかについての情報やそれぞれに存在する欠陥の位置情報が重要である。ＳｉＣ基板に存在する欠陥がＳｉＣエピタキシャル層に引き継がれるか否かは、ＳｉＣ基板に存在する欠陥の位置情報およびＳｉＣエピタキシャル層に存在する欠陥の位置情報を高精度に把握することで調査できる。

すなわち、本発明は上記事情を鑑みてなされたものであり、ＳｉＣ基板及びＳｉＣエピタキシャル層に存在する欠陥の位置を高精度に把握することのできるＳｉＣエピタキシャルウェハを提供することを目的とする。

本発明者らは、鋭意検討の結果、ＳｉＣ基板上の凹み又は穴（ピット）は、ＳｉＣエピタキシャル層が積層された際に三角欠陥の形成に起因する場合があり、位置合わせの適切な基準となることを見出した。
すなわち、本発明は上記課題を解決するため、以下の手段を提供する。

（１）本発明の第１の態様にかかるＳｉＣエピタキシャルウェハは、主面にマーカー欠陥を有するＳｉＣ基板と、前記主面上に形成されたＳｉＣエピタキシャル層と、を有する。

（２）上記態様にかかるＳｉＣエピタキシャルウェハは、前記マーカー欠陥に起因して形成された三角欠陥を有していてもよい。

（３）上記態様にかかるＳｉＣエピタキシャルウェハは、前記マーカー欠陥の深さは前記ＳｉＣ基板の主面から０．４μｍ以上であってもよい。

（４）上記態様にかかるＳｉＣエピタキシャルウェハは、前記マーカー欠陥を複数有していてもよい。

（５）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記マーカー欠陥の最大径は、４μｍ以上２０μｍ以下であってもよい。

（６）本発明の第２の態様にかかるＳｉＣ基板およびＳｉＣエピタキシャルウェハの評価方法は、ＳｉＣ基板の主面にマーカー欠陥を形成するマーカー欠陥形成工程と、前記ＳｉＣ基板の主面上にＳｉＣエピタキシャル層を形成することによって、前記マーカー欠陥に起因して形成された三角欠陥を有するＳｉＣエピタキシャルウェハを製造する積層工程と、前記マーカー欠陥と前記三角欠陥とに基づいて、ＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの少なくとも一方の欠陥の位置を決定する欠陥位置決定工程と、を有する。

（７）上記態様にかかるＳｉＣ基板およびＳｉＣエピタキシャルウェハの評価方法は、前記マーカー欠陥形成工程の前に、予定されているＳｉＣエピタキシャル層の厚さに基づいて、前記ＳｉＣ基板の主面上に形成する前記マーカー欠陥の位置を決定するマーカー欠陥位置決定工程を有してもよい。

（８）上記態様にかかるＳｉＣ基板およびＳｉＣエピタキシャルウェハの評価方法において、前記欠陥位置決定工程は、前記ＳｉＣエピタキシャル層の厚さをｄとすると、前記マーカー欠陥の間隔をｄ×｛１／ｔａｎ（４°）｝としてもよい。

（９）上記態様にかかるＳｉＣ基板およびＳｉＣエピタキシャルウェハの評価方法は、前記欠陥位置決定工程において、前記ＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの欠陥の両方の位置を決定し、前記積層工程の前後における欠陥の位置を比較する工程をさらに有してもよい。

（１０）本発明の第３の態様にかかるＳｉＣデバイスの製造方法は、ＳｉＣ基板の主面にマーカー欠陥を形成するマーカー欠陥形成工程と、前記ＳｉＣ基板の主面上にＳｉＣエピタキシャル層を形成することによって、前記マーカー欠陥に起因して形成された三角欠陥を有するＳｉＣエピタキシャルウェハを製造する工程と、前記マーカー欠陥と前記三角欠陥とに基づいて、ＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの少なくとも一方の欠陥の位置を決定する欠陥位置決定工程と、前記欠陥位置決定工程において、決定したＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの少なくとも一方の欠陥の位置に基づいて、前記ＳｉＣエピタキシャルウェハのチップ化切断によって得られる複数のチップのうち、ＮＧチップを決定するＮＧチップ決定工程と、を有する。

本実施形態に係るＳｉＣエピタキシャルウェハは、ＳｉＣ基板及びＳｉＣエピタキシャル層に存在する欠陥の位置を高精度に把握することができる。

本実施形態に係るＳｉＣエピタキシャルウェハの断面を概略的に示す断面模式図である。 本実施形態に係るＳｉＣ基板の上面のＳＩＣＡ像の一例である。 本実施形態に係るＳｉＣウェハの上面を模式的に示す概略図の一例である。 本実施形態に係るＳｉＣエピタキシャルウェハの上面のＳＩＣＡ像の一例である。 本実施形態に係るＳｉＣ基板をレーザー顕微鏡で測定した結果の一例である。 ＳｉＣエピタキシャルウェハの上面のＳＩＣＡ像の一例である。 本実施形態に係るＳｉＣ基板のＸ線トポ像の一例である。 本実施形態に係るＳｉＣエピタキシャルウェハのＰＬ検査像の一例である。

以下、本実施形態に係るＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの評価方法およびＳｉＣデバイスの製造方法の好ましい例について図面を適宜参照して詳細に説明する。以下の説明で用いる図面は、本発明の特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法、数、配置等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

＜ＳｉＣエピタキシャルウェハ＞
図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウェハの断面模式図である。図１に示すＳｉＣエピタキシャルウェハ１００は、主面にマーカー欠陥を有するＳｉＣ基板１と、主面上に形成されたＳｉＣエピタキシャル層２とを有する。本明細書においてＳｉＣ基板はＳｉＣエピタキシャル層が形成されていないものをいい、ＳｉＣエピタキシャルウェハはＳｉＣ基板上にＳｉＣエピタキシャル層が形成されているものをいう。また、本明細書においてＳｉＣウェハとは、ＳｉＣエピタキシャルウェハおよびＳｉＣ基板のいずれも指す場合がある。

本発明のＳｉＣエピタキシャルウェハ１００に用いるＳｉＣ基板１は、４ＨのＳｉＣ単結晶基板であることが好ましい。
また、本発明のＳｉＣエピタキシャルウェハ１００に用いるＳｉＣ基板１はオフ角を有し、例えば、０．４°以上、８°以下のものであることが好ましい。典型的には、オフ角４°のものを用いることができる。
ＳｉＣ基板１の厚さとしては特に限定するものではないが、例えば、１５０μｍ以上５５０μｍ以下のものを用いることができる。好ましくは３００μｍ以上４００μｍ以下のものを用いることができる。
ＳｉＣ基板１のサイズとしては特に限定するものではないが、例えば、３インチ～６インチのものを用いることができる。

図２は、本実施形態に係るＳｉＣ基板１の上面を共焦点微分干渉顕微鏡とフォトルミネッセンス（ＰＬ）観察機能を併設した検査装置で観察して得られた顕微鏡像（以下、ＳＩＣＡ像ということがある）の一例である。図２に示すＳｉＣ基板１は、１つのマーカー欠陥１０を有する。

本明細書において「マーカー欠陥」とは、レーザー顕微鏡（キーエンス社製ＶＫ－９７１０と同様の原理の装置）を用いて観察した結果、深さが、０．４μｍ以上の凹み又は穴（ピット）であり、幅が４μｍ以上２０μｍ以下の凹み又は穴（ピット）である。ここでいう深さとは、ＳｉＣ基板１の主面の平均高さから凹み又は穴（ピット）の最深部までの厚み方向距離をいい、幅とはＳｉＣ基板１の主面の平均高さにおける凹み又は穴（ピット）の最大径のことをいう。尚、「マーカー欠陥」とは、人工的にダメージを加えて形成した凹み又は穴（ピット）である。そして、マーカー欠陥は結晶方位に寄らないため、ＭＯＳＦＥＴで形成されるようなトレンチ構造とは異なる。
マーカー欠陥の深さや幅は、原子間力顕微鏡や段差計を用いて測定されてもよい。
また、「マーカー欠陥」は、共焦点微分干渉顕微鏡とフォトルミネッセンス（ＰＬ）観察機能を併設した検査装置（レーザーテック株式会社製、ＳＩＣＡ８８と同様の原理の装置）を用いた場合に、得られた顕微鏡像（以下、ＳＩＣＡ像ということがある）においても観察することができる。マーカー欠陥は、ＳＩＣＡ像において、幅（増における外周の２点間を直線で結んだときの最大距離）が４μｍ以上２０μｍ以下の凹み又は穴（ピット）である。

マーカー欠陥１０は、公知の方法で付けることができる。マーカー欠陥１０は、この例に限定されないが例えばダイヤモンドペンでＳｉＣ基板１にダメージを与えることで形成することができる。ダイヤモンドペンは、公知のダイヤモンドペンを用いることができる。例えば、先端外径が１～４ｍｍのダイヤモンドペンを好ましく用いることができる。ダイヤモンドペンでＳｉＣ基板１にダメージを加えることによりマーカー欠陥１０を形成する場合は、深さ０．４μｍ以上の凹み又は穴（ピット）が形成されるようにダイヤモンドペンの径、押し圧、時間や角度等を調整して行う。
また、マーカー欠陥１０は、レーザーマーキングにより形成してもよい。レーザーマーキングによりマーカー欠陥１０を形成する場合は深さが０．４μｍ以上となるように出力や波長等の条件を調整して行う。
尚、マーカー欠陥１０の形成は、凹み又は穴（ピット）がＳｉＣ基板１を貫通しないように行う。

マーカー欠陥１０は、ＳｉＣ基板１上に少なくとも１つ備えられる。マーカー欠陥１０は、後述する位置合わせの精度を向上する観点から、ＳｉＣ基板１が主面に複数有することが好ましく、３つ以上有することがより好ましい。ＳｉＣ基板１は、当該構成により複数のマーカー欠陥１０間の角度及び距離により位置合わせをすることができるため、位置合わせの精度を向上することができる。尚、ＳｉＣ基板１が過剰にマーカー欠陥１０を有することは、ＮＧチップの過剰な発生を招く恐れがある。そのため、マーカー欠陥１０を形成する位置や数を、ＳｉＣエピタキシャルウェハ上に形成するチップの配置に基づき適宜調整することができる。

ＳｉＣ基板１にＳｉＣエピタキシャル層２が積層すると、マーカー欠陥１０に起因して三角欠陥１１が形成する。ここでいうマーカー欠陥１０に起因して三角欠陥１１が形成されるとは、マーカー欠陥１０を起点として三角欠陥１０が形成されることをいう。以下、本明細書において同様の意味で記載する。三角欠陥１１の形成される方向及び大きさは、ＳｉＣ基板１のオフ角、マーカー欠陥１０の大きさ、ＳｉＣエピタキシャル層２の厚さ等により推測することができる。位置合わせをより高精度にするためには積層するＳｉＣエピタキシャル層２の厚さに応じてマーカー欠陥１０の位置を決定することが好ましい。具体的には、オフ角が４°のＳｉＣ基板１を用いて厚さがｄ（μｍ）のＳｉＣエピタキシャル層２を積層した場合は、マーカー欠陥１０から［１１－２０］方向にｄ×｛１／ｔａｎ（４°）｝（μｍ）以上間隔を空けることが好ましい。より好ましくは、［１１－２０］方向に２×ｄ×｛１／ｔａｎ（４°）｝（μｍ）以上間隔を空けることが好ましい。例えば、図３に示されるＳｉＣ基板１において、マーカー欠陥１０Ａ、１０Ｂ、１０ＣのそれぞれのＸ方向距離であるＸ_ＡＢ、Ｘ_ＡＣ、Ｘ_ＢＣのいずれもｄ×｛１／ｔａｎ（４°）｝以上であることが好ましい。当該構成により異なるマーカー欠陥１０に起因して形成する三角欠陥が重なることを抑制することができる。尚、図３においてオリフラに並行な方向がＸ方向となっているが、Ｘ方向が［１１－２０］方向であればＳｉＣ基板１の向きはこの例に限定されない。

また、マーカー欠陥１０は、ＳｉＣエピタキシャルウェハにデバイスを作製した際に、チップが欠けてしまいデバイスとして使用できない可能性がある外周部１２に形成されることが好ましい。尚、ここで外周部１２とは、ＳｉＣ基板１の外周端から内周方向への距離ｓが３.０ｍｍ以下の領域であり、２．０ｍｍ以下の領域であることが好ましい。当該箇所にマーカー欠陥１０が形成されることでチップが正常に形成される領域が三角欠陥１１により特性不良となることを抑制することができる。一方、マーカー欠陥１０がＳｉＣ基板１の外周端から適度な距離だけ離れることがＳｉＣエピタキシャル層２積層時に三角欠陥１１を容易に確認するために好ましい。従って、マーカー欠陥１０は、ＳｉＣ基板１の外周端からの距離ｓが１．０ｍｍ以上の位置に形成されることが好ましく、２．０ｍｍ以上の位置に形成されることがより好ましい。

位置合わせマーカー１０は、特定の区画に選択的に形成しても良い。区画の大きさはＳｉＣエピタキシャル層１の厚さに応じて決定することができる。ＳｉＣ基板１を平面視したとき区画の形状が正方形の形状である場合、ＳｉＣエピタキシャル層１の厚さが５μｍであるとき区画の一辺当たりの大さを８０μｍ以上とすることが好ましくｍ１００μｍ以上とすることがより好ましい。マーカー欠陥１０が形成された区画に隣接する区画は、例えばＳｉＣエピタキシャルウェハ１００を用いてＳｉＣデバイスを作成する際に、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）領域などのデバイスとして用いない領域にすることができる。ＴＥＧ領域は、形成する場所及び数を任意に選択することができるが、例えば、ＳｉＣエピタキシャルウェハ１０の中心、上下、左右、の５箇所等に形成してもよい。好ましくはマーカー欠陥１０に隣接して、三角欠陥１１が形成され得る領域に形成する。当該構成により特性不良を示すＮＧチップが過剰に発生することを抑制することができる。ＴＥＧチップとは、設計・製造上の問題を見つけ出すためのチップである。

図４は、図２に示すＳｉＣ基板１にＳｉＣエピタキシャル層を積層して形成したＳｉＣエピタキシャルウェハ１００の上面のＳＩＣＡ像である。図４には、図２のマーカー欠陥１０の位置を拡大した図である。図４には、マーカー欠陥１０に起因して形成された三角欠陥１１も示される。
図５は、図２に示されるマーカー欠陥１０がレーザー顕微鏡で観察された結果である。この三角欠陥の形成に起因したマーカー欠陥１０は、深さが０．４４μｍであり、幅が４．５μｍである。

図６（ａ）～（ｃ）は同一のＳｉＣエピタキシャルウェハ１００の異なる位置のＳＩＣＡ像である。図６（ａ）～（ｃ）は、それぞれ深さの異なる凹みまたは穴（ピット）をＳｉＣ基板１に有する。ＳｉＣ基板１上に積層されたＳｉＣエピタキシャル層２の厚さは、図４に示されるＳｉＣエピタキシャルウェハ１００と同一である。ＳｉＣ基板１に存在する凹みまたは穴（ピット）の深さはそれぞれ図６（ａ）に示されるものが０．２７μｍ、図６（ｂ）に示されるものが０．３８μｍ、図６（ｃ）に示されるものが０．４４μｍである。図６（ａ）、（ｂ）に示される深さが０．２７μｍ、０．３８μｍの凹み又は穴（ピット）に起因する三角欠陥は形成されなかった。

三角欠陥１１の大きさは、ＳｉＣエピタキシャル層の膜厚が厚いほど大きい。本実施形態に係るＳｉＣエピタキシャルウェハ１００のＳｉＣエピタキシャル層２は、任意の厚さとすることができこの例に限定されるものではないが、例えば、１～６５μｍとすることができ、５～３５μｍとすることが好ましい。三角欠陥１１の形成は、ＳｉＣエピタキシャル層の膜厚に依存するが、当該範囲とすると好適に三角欠陥１１の形成を行うことができる。

図７は本実施形態に係るＳｉＣウェハ１に対してＸ線トポグラフィ観察を行って得たＳｉＣ基板１のＸ線トポ像であり、図８は本実施形態に係るＳｉＣエピタキシャルウェハ１００の図７に対応する位置に対してＰＬ検査を行って得たＰＬ検査像である。一例として、Ｘ線トポ像及びＰＬ検査像を基に位置合わせマーカーを利用して欠陥の位置を特定する場合を説明する。尚、この例で位置を特定する欠陥は基底面転位（ＢＰＤ）であるが、本実施形態はこの例に限定されない。
図７及び図８に示されるように、マーカー欠陥１０は、Ｘ線トポ像及びＰＬ検査像でも観察することができる。三角欠陥１１は、ＰＬ検査像でも容易に見つけることができるため、三角欠陥１１の位置を基にＰＬ検査像においてもマーカー欠陥１０を容易に見つけることができる。すなわち、ＳｉＣエピタキシャルウェハ１００は、Ｘ線トポ像とＰＬ検査像といった、異なる原理を用いて観察された画像においても位置合わせを容易に行うことができる。また、異なる原理の観察方法で観察を行うことで、単一の観察方法では検出できなかったＳｉＣ基板１の欠陥およびＳｉＣエピタキシャルウェハ１００の欠陥を検出することができる。

図７及び図８には、基底面転位（ＢＰＤ）が観測される。ＢＰＤは、ＳｉＣ－ＭＯＳＦＥＴなどのデバイスを作製し、順方向に通電した際に、オン抵抗を増大させる積層欠陥に拡張する恐れのある、ＳｉＣ基板に存在し得る欠陥の一種である。ＢＰＤには、ＳｉＣエピタキシャル層２に引き継がれるものもある。そのため、どのＢＰＤがＳｉＣエピタキシャル層２に引き継がれるか、またＢＰＤはどこに位置するかを把握することが重要となる。

ｘｙ成分が同位置の領域を観察した図７および図８を比較すると確認できるが、ＢＰＤは、ＳｉＣエピタキシャルウェハ１００の観察する位置に応じてｘｙ平面位置が異なる。そのため、ＢＰＤ等の欠陥は本実施形態を適用しない場合、位置を高精度に把握することが難しい。一方、マイクロパイプ等の欠陥を基準として位置合わせを行う場合、欠陥の進展方向が異なることで面内の欠陥位置が変化してしまい、数十μｍ程度の誤差が生じる恐れがあるなど位置合わせの精度が悪い。
また、図７に示されたＢＰＤはＳｉＣエピタキシャル層２に進展するＢＰＤであったが、ＳｉＣ基板１のＢＰＤにはＳｉＣエピタキシャル層２に進展しないＢＰＤもある。本実施形態では、マーカー欠陥１０を利用してＳｉＣ基板１のＸ線トポ像とＳｉＣエピタキシャルウェハ１００のＰＬ検査像とを比較することでＳｉＣエピタキシャル層２に進展するＢＰＤと進展しないＢＰＤとの識別および位置の特定を正確に行うことができる。

本実施形態に係るＳｉＣエピタキシャルウェハ１００が有するマーカー欠陥１０の位置は任意に選択することができ、かつ位置の変化がない。そのため、マーカー欠陥１０やマーカー欠陥１０に起因して形成する三角欠陥１１の位置を基準とすることで観察するＳｉＣ基板１やＳｉＣエピタキシャルウェハ１００上の位置を誤差数μｍという高精度に把握することができる。例えば、マーカー欠陥１０や三角欠陥１１からの距離や角度を基にＳｉＣ基板１およびＳｉＣエピタキシャルウェハ１００上の欠陥の位置を高精度に把握することができる。尚、ここでいう欠陥は、転位等の欠陥を含む。位置を把握することができる欠陥は、前述のＢＰＤに限定されず、例えばマイクロパイプ、カーボンインクルージョン、積層欠陥（ＳＦ）、等の欠陥の位置も把握することができ、光学顕微鏡像やＸ線トポ像、ＰＬ検査像などに写るものであれば位置を把握することができる。また、ＳｉＣ基板１がマーカー欠陥１０および／または三角欠陥１１（以下、位置合わせマーカーという場合がある）を複数有していた場合、複数の位置合わせマーカーの位置により求めた倍率と位置関係の基準を同倍率の他の観察装置に適用して欠陥位置を把握してもよい。

本実施形態に係るＳｉＣエピタキシャルウェハ１００は、位置合わせを高精度に行うことで、ＳｉＣエピタキシャルウェハ１００をダイシングしてチップ化した際に、どれがＮＧチップとなるか高精度に把握することができる。例えば、ＳｉＣ基板のＸ線トポ像とＳｉＣエピタキシャルウェハのＰＬ検査像との位置合わせを正確に行い、それぞれの検査像で位置が正確に把握される欠陥からチップ化した際にＮＧチップとなるものを事前に高精度に把握することができる。すなわち、ＮＧチップを事前にスクリーニングすることができる。ＮＧチップをスクリーニングすることでＳｉＣエピタキシャルウェハ１００を用いて製造したＳｉＣデバイスのＮＧが生じたもののうちＳｉＣエピタキシャルウェハに存在する欠陥が原因のものを事前に区別することができ、ＳｉＣデバイス製造の歩留りを向上することができる。

上述のように、本実施形態に係るＳｉＣエピタキシャルウェハによれば、ＳｉＣ基板及びＳｉＣエピタキシャル層に存在する欠陥の位置を高精度に把握することができる。

＜ＳｉＣエピタキシャルウェハの評価方法＞
以下、ＳｉＣエピタキシャルウェハの製造方法に関する実施形態の好ましい例について図を適宜参照しながら説明する。
本実施形態に係るＳｉＣエピタキシャルウェハの製造方法は、マーカー欠陥形成工程と、積層工程と、欠陥位置決定工程と、を有する。好ましくは、マーカー欠陥形成工程の前にマーカー欠陥位置決定工程をさらに有する。
マーカー欠陥形成工程は、ＳｉＣ基板の主面にマーカー欠陥を形成する。
積層工程は、ＳｉＣ基板の主面上にＳｉＣエピタキシャル層を形成することによって、前記マーカー欠陥に起因して形成された三角欠陥を有するＳｉＣエピタキシャルウェハを製造する。
欠陥位置決定工程は、前記マーカー欠陥と前記三角欠陥とに基づいて、ＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの少なくとも一方の欠陥の位置を決定する。

「マーカー位置決定工程」
マーカー欠陥位置決定工程は、予定されているＳｉＣエピタキシャル層２の厚さに基づいて、ＳｉＣ基板１の主面上に形成するマーカー欠陥１０の位置を決定する工程である。主面にマーカー欠陥を有するＳｉＣ基板にＳｉＣエピタキシャル層を積層するとマーカー欠陥１０に起因して三角欠陥１１がＳｉＣエピタキシャルウェハ１００に形成される。三角欠陥１１の形成される向きは、ＳｉＣ基板１のオフ角等に依存し、三角欠陥１１の大きさは、積層するＳｉＣエピタキシャル層１１の厚さに依存する。そのため、用いるＳｉＣ基板１とＳｉＣ基板１に積層するＳｉＣエピタキシャル層２の厚さに応じてマーカー欠陥１０を形成する適切な位置を決定する。具体的には、オフ角が４°のＳｉＣ基板１を用いて厚さがｄ（μｍ）のＳｉＣエピタキシャル層２を積層した場合は、マーカー欠陥１０から［１１－２０］方向にｄ×｛１／ｔａｎ（４°）｝以上間隔を空けることが好ましい。より好ましくは、マーカー欠陥１０から［１１－２０］方向に２×ｄ×｛１／ｔａｎ（４°）｝以上間隔を空けることが好ましい。当該構成により異なるマーカー欠陥１０に起因して形成する三角欠陥が重なることを抑制することができる。
三角欠陥１１は、デバイスキラー欠陥となりうるため過剰に形成されることは好ましくないが、マーカー欠陥位置決定工程を行い、マーカー欠陥１０を形成すべき位置を決定することで過剰に三角欠陥が形成されることを抑制することができる。また、マーカー欠陥が適度な距離だけ離間して形成されることで位置合わせの精度を向上することができる。

「マーカー欠陥形成工程」
マーカー欠陥形成工程は、ＳｉＣ基板１にマーカー欠陥１０を形成する工程である。マーカー欠陥１０は、公知の方法で形成することができる。マーカー欠陥１０を形成する方法はこの例に限定されないが、例えば、ダイヤモンドペンでＳｉＣ基板１にダメージを加えることで形成する方法等がある。
ダイヤモンドペンは、公知のダイヤモンドペンを用いることができる。例えば、先端外径が１～４ｍｍのダイヤモンドペンを好ましく用いることができる。ダイヤモンドペンでＳｉＣ基板１にダメージを加えることによりマーカー欠陥１０を形成する場合は、深さ０．４μｍ以上の凹み又は穴（ピット）が形成されるようにダイヤモンドペンの径、押し圧、時間や角度等を調整して行う。
また、マーカー欠陥１０は、レーザーマーキングにより形成してもよい。レーザーマーキングによりマーカー欠陥１０を形成する場合は深さが０．４μｍ以上となるように出力や波長等の条件を調整して行う。
尚、マーカー欠陥１０の形成は、凹み又は穴（ピット）がＳｉＣ基板１を貫通しないように行う。

「積層工程」
積層工程は、ＳｉＣ基板１の主面上にＳｉＣエピタキシャル層２を形成することによって、マーカー欠陥１０に起因して形成された三角欠陥１１を有するＳｉＣエピタキシャルウェハ１００を製造する工程である。ＳｉＣエピタキシャル層２の積層は、公知の方法で行うことができる。例えば、化学気相成長法等により行うことができる。積層するＳｉＣエピタキシャル層は、任意の構成とすることができるが、例えば１～６５μｍの厚さとすることが好ましく、５～３５μｍの厚さとすることがより好ましい。

「欠陥位置決定工程」
欠陥位置決定工程は、マーカー欠陥１０と三角欠陥１１とに基づいてＳｉＣ基板１およびＳｉＣエピタキシャルウェハ１００の少なくとも一方の欠陥の位置を決定する工程である。好ましくは、ＳｉＣ基板１およびＳｉＣエピタキシャルウェハ１００の両方の欠陥の位置を決定する。
欠陥位置決定工程は、ＳｉＣ基板１およびＳｉＣエピタキシャルウェハ１００の検査像でマーカー欠陥１０や三角欠陥１１の位置や角度等に基づいてＳｉＣ基板１またはＳｉＣエピタキシャルウェハ１００に存在する欠陥の位置を決定する工程である。用いることのできるＳｉＣ基板１およびＳｉＣエピタキシャルウェハ１００の検査像は、例えばＳｉＣ基板１のＸ線トポ像とＳｉＣエピタキシャルウェハ１００のＰＬ検査像とである。

マーカー欠陥１０は、Ｘ線トポ像及びＰＬ検査像で観察することができる。マーカー欠陥１０に起因して形成される三角欠陥１１は、ＳｉＣエピタキシャル層１１に存在し、ＰＬ検査像で観察することができる。ＰＬ検査像において、三角欠陥１１は、マーカー欠陥１０よりも容易に見つけることができる。そのため、マーカー欠陥１０に起因して形成される三角欠陥１１の周辺を探すことで、ＰＬ検査像においてもマーカー欠陥１０を容易に見つけることができる。観測したマーカー欠陥１０を基に対応する位置を観察したＸ線トポ像およびＰＬ検査像を重ね合わせることで、位置合わせを行うことができる。

位置合わせを行ったＸ線トポ像とＰＬ検査像とを比較することで、Ｘ線トポ像で観測されるＢＰＤのうちのどれがＳｉＣエピタキシャル層２に引き継がれたかを確認することができる。また、マーカー欠陥１０および／または三角欠陥１１からの距離や角度によりＢＰＤの位置を決定することができる。欠陥がＢＰＤである場合の例を上述したが、この例に限定されずＢＰＤ以外の欠陥に対しても同様の手法を行うことにより位置を決定することができる。
ＳｉＣ基板１及びＳｉＣエピタキシャルウェハ１００の欠陥の両方の位置を決定した場合、両方の位置を比較することで、積層工程の前後における欠陥の位置を比較することができる。ＳｉＣ基板１を用いてＭＯＳＦＥＴを形成すると、ＳｉＣ基板１上のＢＰＤは、ＳｉＣエピタキシャル層２が成膜された際に、貫通刃状転位に変換するものとＢＰＤのまま残存するものと、に分類される。ＭＯＳＦＥＴのボディダイオードに順方向電流を流すとＢＰＤのまま残存するものは高抵抗でありデバイス特性を悪化させる積層欠陥（ＳＦ）に拡張する場合がある。ＳｉＣ基板１及びＳｉＣエピタキシャルウェハ１００の欠陥の両方の位置を決定した場合、両方の位置を比較することで、デバイス特性を悪化させる恐れのある欠陥等を分類し、特性不良を示す位置を把握することができる。

尚、Ｘ線トポ像のみまたはＰＬ検査像のみを基に位置合わせマーカーからの距離や角度を用いることのみで欠陥の位置決定を行ってもよい。また、Ｘ線トポ像及びＰＬ検査像以外の検査像を適宜組み合わせることや代用することで位置決定工程を行ってもよい。
Ｘ線トポ像及びＰＬ検査像以外の検査像を組み合わせて用いる場合、Ｘ線トポ像及びＰＬ検査像の倍率と位置合わせマーカーの位置関係を他の検査像に適用することができる。Ｘ線トポ像及びＰＬ検査像に代用して検査像を用いる場合、Ｘ線トポ像及びＰＬ検査像を用いる場合と同様にして位置合わせ及び欠陥の位置決定を行うことができる。

本実施形態に係るＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法は、位置合わせマーカーを基準としてそれぞれ欠陥位置を決定することで、高精度にＳｉＣ基板及びＳｉＣエピタキシャルウェハの欠陥の位置を決定することができる。

＜ＳｉＣデバイスの製造方法＞
本実施形態にかかるＳｉＣデバイスは、マーカー欠陥形成工程と、積層工程と、欠陥位置決定工程と、ＮＧチップ決定工程と、デバイス形成工程とを有する。マーカー欠陥形成工程と、積層工程と、欠陥位置決定工程と、は上述のＳｉＣエピタキシャルウェハの評価方法に記載した工程を行うことができる。デバイス形成工程は、ＳｉＣチップを用いて、公知の方法でデバイス形成を行うことができる。

「ＮＧチップ決定工程」
ＮＧチップ決定工程は、欠陥位置決定工程において決定したＳｉＣ基板１及びＳｉＣエピタキシャルウェハ１００の少なくとも一方の欠陥の位置に基づいて、ＳｉＣエピタキシャルウェハ１００のチップ化切断によって得られる複数のチップのうち、ＮＧチップを決定する工程である。ＮＧチップは、ＳｉＣデバイスを形成するチップに混ざらないよう区別される。
チップ化切断は、公知の方法で行うことができるが、欠陥の位置がチップに含まれることを避けて切断してもよい。ＮＧチップは、ＳｉＣデバイスを形成した際に特性不良を示すチップである。ＮＧチップは例えば、デバイスを形成する領域にデバイスキラー欠陥が含まれるチップである。

また、必ずしも特性不良を示す領域ではないが、特性不良を示す恐れのある領域をＴＥＧなどのデバイスに使用しない領域にしても良い。例えば、ＳｉＣエピタキシャル層の厚さがｄ（μｍ）のとき、［１１－２０］方向２×ｄ×｛１／ｔａｎ（４°）｝以下の領域をＴＥＧなどのデバイスとして使用しない領域にすることが好ましく、［１１－２０］方向にｄ×｛１／ｔａｎ（４°）｝以下の領域をＴＥＧなどデバイスに使用しない領域にすることがより好ましい。当該構成によりＮＧチップの発生を抑制することができる。尚、ここで図３におけるマーカー欠陥１０からのＹ方向距離がｄ×｛１／ｔａｎ（４°）｝以上の領域は、マーカー欠陥１０からのＸ方向距離が当該範囲であったとしても特性不良を示す恐れが低く、デバイスとして用いることができる。

位置合わせマーカー１０は、特定の区画に選択的に形成されている場合、マーカー欠陥１０が形成された区画に隣接した区画は、例えばＳｉＣエピタキシャルウェハ１００を用いてＳｉＣデバイスを作成する際に、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）などのデバイスとして用いない領域とすることができる。三角欠陥１１が形成される予定の区画をＴＥＧ領域とする構成により特性不良を示すＮＧチップが過剰に発生することを抑制することができる。

本実施形態に係るＳｉＣデバイスの製造方法は、ＳｉＣデバイス形成する前にＮＧチップ決定工程によりＮＧチップを事前に決定し、スクリーニングすることができる。本実施形態に係るＳｉＣデバイスの製造方法は、欠陥の位置を数μｍの精度で決定することができることにより、ＮＧチップを高精度に区別し、歩留まりを向上することができる。

以上、本発明の好ましい実施形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１ ＳｉＣ基板
２ ＳｉＣエピタキシャル層
１０ マーカー欠陥
１１ 三角欠陥
１００ ＳｉＣエピタキシャルウェハ

Claims (9)

1. 主面にマーカー欠陥を有するＳｉＣ基板と、
   前記主面上に形成されたＳｉＣエピタキシャル層と、を有するＳｉＣエピタキシャルウェハであって、
   前記マーカー欠陥に起因して形成された三角欠陥を有する、ＳｉＣエピタキシャルウェハ。
2. 前記マーカー欠陥の深さは前記ＳｉＣ基板の主面から０．４μｍ以上である、請求項１に記載のＳｉＣエピタキシャルウェハ。
3. 前記マーカー欠陥を複数有する、請求項１又は２に記載のＳｉＣエピタキシャルウェハ。
4. 前記マーカー欠陥の最大径は、４μｍ以上２０μｍ以下である、請求項１～３のいずれか一項に記載のＳｉＣエピタキシャルウェハ。
5. ＳｉＣ基板の主面にマーカー欠陥を形成するマーカー欠陥形成工程と、
   前記ＳｉＣ基板の主面上にＳｉＣエピタキシャル層を形成することによって、前記マーカー欠陥に起因して形成された三角欠陥を有するＳｉＣエピタキシャルウェハを製造する積層工程と、
   前記マーカー欠陥と前記三角欠陥とに基づいて、ＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの少なくとも一方の欠陥の位置を決定する欠陥位置決定工程と、を有するＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法。
6. 前記マーカー欠陥形成工程の前に、予定されているＳｉＣエピタキシャル層の厚さに基づいて、前記ＳｉＣ基板の主面上に形成する前記マーカー欠陥の位置を決定するマーカー欠陥位置決定工程を有する、請求項５に記載のＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法。
7. 前記欠陥位置決定工程は、前記ＳｉＣエピタキシャル層の厚さをｄとすると、
   前記マーカー欠陥の間隔をｄ×｛１／ｔａｎ（４°）｝とする、請求項５または６に記載のＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法。
8. 前記欠陥位置決定工程は、前記ＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの欠陥の両方の位置を決定し、前記積層工程の前後における欠陥の位置を比較する工程をさらに有する、請求項５～７のいずれか一項に記載のＳｉＣ基板及びＳｉＣエピタキシャルウェハの評価方法。
9. ＳｉＣ基板の主面にマーカー欠陥を形成するマーカー欠陥形成工程と、
   前記ＳｉＣ基板の主面上にＳｉＣエピタキシャル層を形成することによって、前記マーカー欠陥に起因して形成された三角欠陥を有するＳｉＣエピタキシャルウェハを製造する工程と、
   前記マーカー欠陥と前記三角欠陥とに基づいて、ＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの少なくとも一方の欠陥の位置を決定する欠陥位置決定工程と、
   前記欠陥位置決定工程において、決定したＳｉＣ基板及び前記ＳｉＣエピタキシャルウェハの少なくとも一方の欠陥の位置に基づいて、前記ＳｉＣエピタキシャルウェハのチップ化切断によって得られる複数のチップのうち、ＮＧチップを決定するＮＧチップ決定工程と、を有する、ＳｉＣデバイスの製造方法。

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