JP7149321B2 - ウエハ位置決め方法及び半導体製造装置 - Google Patents

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Description

本発明は、半導体技術に関し、特に、ウエハ位置決め方法及び半導体製造装置に関する。
薄膜プロセスが半導体製造プロセスに広く適用されており、これは、半導体基板上に薄膜層を形成するものであり、酸化プロセス、エピタキシプロセス、堆積プロセス、及びこれらに類するものを含む。
シリコンエピタキシャルウエハは、集積回路にとって最も重要な材料である。これは、マイクロプロセッサユニット（ＭＰＵ）、論理回路チップ、フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及びこれらに類するものに広く適用されている。シリコンエピタキシャルウエハは、電子デバイスの歩留まり及び特性向上において、研磨ウエハよりも有利である。
シリコンエピタキシャルウエハの典型的な製造プロセスでは、エピタキシャル炉内のベース上にシリコン基板ウエハが配置され、そして、一般に、ＴＣＳ、ＨＣｌ及びドーパントの雰囲気を用いて、１１００℃－１１５０℃の下で、エピタキシャル成長が行われる。エピタキシ層の厚さは、ベース上の位置に対応してばらつく。ベースの中心にウエハが配置されることを確実にすることで、エピタキシ層の厚さの均一性、エピタキシ層の抵抗率の均一性、エピタキシウエハの平坦性、及びこれらに類するものを含め、エピタキシプロセスの所産を改善することができる。
現在、ベース上にウエハを位置決めするための従来方法は、搬送装置の機械式アームによってシリコンウエハをエピタキシャルチャンバ内に搬送し、シリコンウエハとベースのエッジとの間の距離を裸眼で観察して、ウエハがベースの中心に位置付けられているかを判定することを含んでいる。従来方法は、以下に示すような少なくとも２つの欠点を有する。
１． チャンバ内のライトがオンである間だけ行えるに過ぎない。しかしながら、チャンバ内のライトをオンにするには、チャンバをオフにして温度を下げる必要がある。それにより、ルーチンの製造プロセスが遅れる。
２． 実際のエピタキシャルプロセスでは、ウエハは一般に、例えば７００℃などの高温下でベース上にロードされる。高温下でのチャンバのガス流及び温度場は室温下でのものとは異なるので、実際のプロセスにおけるウエハのローディング位置は、室温下で予測される位置決め位置とは異なる。それにより、ウエハの最良の位置決め位置を製造プロセス中に満たすことができない。
従って、本出願は、上述の問題を解決するウエハ位置決め方法及び半導体製造装置を提供する。
この発明の概要では、詳細な説明にて更に詳細に説明されることになる一連のコンセプトを、単純化した形態で紹介する。この発明の概要は、特許請求に係る技術的ソリューションの重要な要素又は本質的な技術的特徴を限定することは意図しておらず、また、特許請求に係る技術的ソリューションの範囲を限定することも意図していない。
従来技術の問題を解決するために、本出願は、薄膜プロセスに適用されるウエハ位置決め方法を提供し、当該方法は、
ステップＳ１：第１のウエハの第１表面の状態分布を、当該第１のウエハ上で薄膜プロセスが実行された後に取得し、第１表面は、薄膜プロセスにおいて上に薄膜が形成された表面とは反対側の表面であり、
ステップＳ２：第１表面の状態分布に従って、第１のウエハが理想的な位置決め中心に位置するかを判定し、第１のウエハが理想的な位置決め中心に位置しない場合に、薄膜プロセスに掛けられる第２のウエハの位置決め位置を、薄膜プロセス中に当該第２のウエハを理想的な位置決め中心に位置決めするように、第１表面の状態分布に従って調節する、
ことを有する。
一実施形態において、第１表面の状態分布は、第１表面の裏面Ｚ高さ二次導関数（Backside Z height Double Derivative；ＢＺＤＤ）分布を有する。
一実施形態において、第１表面のＢＺＤＤ分布は、
半径方向に第１のウエハの中心から距離を持つ位置において第１表面の高さを検出して、様々な距離及び様々な半径方向で第１表面の高さデータを取得することと、
高さデータに基づいて様々な半径方向における第１表面のＺＤＤ分布を計算することと、
を有するステップによって取得される。
一実施形態において、第１表面の状態分布に従って第２のウエハの位置決め位置を調節するステップは、
各半径方向における第１表面のＺＤＤ分布の最小値を取得し、
各半径方向におけるＺＤＤ分布の最小値を持つ位置と第１のウエハの中心との間の直径距離に基づいて、第１表面のＺＤＤ分布のレーダーチャートを取得し、該レーダーチャートは、各半径方向におけるＺＤＤ分布の最小値を持つ位置と理想的な位置決め中心との間の距離を示し、
ＺＤＤ分布のレーダーチャートに従って、第１のウエハが理想的な位置決め中心に位置するかを判定し、
第１のウエハが理想的な位置決め中心に位置しない場合に、ＺＤＤ分布のレーダーチャートに従って第２のウエハの位置決め位置を調節する、
ことを有する。
一実施形態において、第１表面の状態分布に従って、薄膜プロセスに掛けられる第２のウエハの位置決め位置を調節するステップは、
ＺＤＤ分布のレーダーチャートに従って第１のウエハの中心を取得し、
取得した第１のウエハの中心を理想的な位置決め中心と比較して、理想的な位置決め中心からの第１のウエハの中心のバイアスベクトルを取得し、
ベクトルに従って薄膜プロセス中の第２のウエハの位置決め位置を調節する、
ことを有する。
半径方向は、第１のウエハの中心から外縁に向かう方向である。一実施形態において、上記半径方向は、ウエハの外縁に等間隔で置かれる複数の点によって形成される複数の半径方向を含む。
一実施形態において、半径方向に第１のウエハの中心から距離を持つ上記位置は、各半径方向において互いに等間隔で該半径方向上に置かれる複数の位置を含む。
一実施形態において、薄膜プロセスは、エピタキシプロセス及び／又は堆積プロセスを有する。
本出願はまた、薄膜プロセスに適用される半導体製造装置を提供し、当該半導体製造装置は、
薄膜プロセス中にウエハを担持するウエハキャリアと、
ウエハをウエハキャリア上の理想的な位置決め中心に位置決めする位置決め装置であり、プロセッサと実行可能なプログラム命令とを有する位置決め装置と、
を有し、
位置決め装置は、プロセッサが上記実行可能なプログラム命令を実行するときに、上述の方法のうちのいずれかの方法を実行する。
一実施形態において、当該半導体製造装置は更に、ウエハをウエハキャリアへと搬送する搬送装置を有し、ステップＳ２において、第１表面の状態分布に従って第２のウエハの位置決め位置を調節するステップは、第１表面の状態分布に従って搬送装置を調節することを有する。
本出願によれば、薄膜プロセス後に、薄膜プロセスにおいて上に薄膜が形成された表面とは反対側のウエハ表面の状態分布が検出される。そして、それに従ってウエハ位置が調節される。プロセス温度下でチャンバ内のウエハ位置を調節することが可能であり、それ故に、薄膜プロセス中にウエハを理想的な位置決め中心に位置決めすることができる。薄膜層及びウエハ全体（すなわち、エピタキシウエハ）の品質を高めることができ、薄膜プロセスの所産を向上させることができる。
図１は、本出願の一実施形態に従ったウエハ位置決め方法を例示するフローチャートである。 図２は、本出願の一実施形態に従った半導体製造装置におけるベースの構造を例示する概略図である。 図３Ａ及び３Ｂは、本出願の一実施形態に従った第１のウエハ上のＺＤＤ分布のレーダーチャートである。 図３Ａ及び３Ｂは、本出願の一実施形態に従った第１のウエハ上のＺＤＤ分布のレーダーチャートである。 図４Ａ及び４Ｂは、本出願の一実施形態に従った第２のウエハ上のＺＤＤ分布のレーダーチャートである。 図４Ａ及び４Ｂは、本出願の一実施形態に従った第２のウエハ上のＺＤＤ分布のレーダーチャートである。 図５は、本出願の一実施形態に従った半導体製造装置における搬送装置を例示する概略図である。
この開示が、完全なものとなり、その範囲を当業者に十分に伝えるものとなるよう、実施形態例が提供される。本開示の実施形態の完全なる理解を提供するために、例えば具体的なコンポーネント、デバイス、及び方法の例などの数多くの具体的詳細事項が説明される。当業者に明らかになることには、これら具体的詳細事項は必ずしも使用される必要がないものであり、これら実施形態例は、数多くの異なる形態で具現化されることができ、また、本開示の範囲を限定するように解釈されるべきでない。一部の実施形態例において、周知のプロセス、周知のデバイス構造、及び周知の技術は、詳細には説明されていない。
本発明の完全なる理解のため、本発明の技術的ソリューションを説明するために、以下の説明にて詳細なステップが詳述される。本発明の好適実施形態が以下の通り詳細に説明されることになるが、その詳細な説明に加えて、本発明は他の実施形態も有し得る。
ここで使用される用語は、特定の実施形態例のみを説明する目的でのものであり、限定するものであるとの意図はない。ここで使用されるとき、単数形の“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が明確に別のことを指し示していない限り、複数形も同様に含むことを意図することがある。用語“有する”、“有している”、“含んでいる”、及び“持っている”は、包含的であり、従って、述べられる機構、整数、ステップ、処理、要素、及び／又はコンポーネントの存在を指定するが、１つ以上の他の機構、整数、ステップ、処理、要素、コンポーネント、及び／又はそれらのグループの存在又は追加を排除しない。ここに記載される方法ステップ、プロセス、及び処理は、実行の順序として具体的に特定されない限り、説明又は図示される特定の順序でのそれらの実行を必ず必要とするとして解釈されるべきでない。追加又は代替のステップが使用され得ることも理解されるべきである。
理解されるべきことには、本発明は、様々な形態で実施されることができ、開示される例の範囲に限定されるように解釈されるべきでない。それどころか、これらの例は、十分且つ完全な開示を達成して、当業者に本発明の範囲を十分に受け止めてもらうために提供されている。図面においては、明瞭さの目的で、層及び領域の大きさ及び相対的大きさが誇張されていることがある。図面において、同じ参照符号は同じ要素を指し示す。
例
例１
従来技術の問題を解決するために、本出願は、薄膜プロセスに適用されるように特徴付けられるウエハ位置決め方法を提供し、当該方法は、
ステップＳ１：第１のウエハの第１表面の状態分布を、当該第１のウエハ上で薄膜プロセスが実行された後に取得し、第１表面は、薄膜プロセスにおいて上に薄膜が形成された表面とは反対側の表面であり、
ステップＳ２：第１表面の状態分布に従って、第１のウエハが理想的な位置決め中心に位置するかを判定する、
ことを有し、
第１のウエハが理想的な位置決め中心に位置しない場合に、薄膜プロセスに掛けられる第２のウエハの位置決め位置が、薄膜プロセス中に当該第２のウエハを理想的な位置決め中心に位置決めするように、第１表面の状態分布に従って調節される。
従来のウエハ位置決め方法では、チャンバの温度を室温まで下げる必要があるため、ルーチンの製造プロセスが大幅に遅れる。また、チャンバ内の実際のプロセス温度は一般に高く、例えば７００℃であり、室温で予測されるウエハ位置の変化を引き起こす。それにより、製造プロセス中にウエハの理想的な位置決め位置を満足することができない。本出願のウエハ位置決め方法は、プロセス温度下でウエハ位置を達成することが可能であり、チャンバの温度低下を防ぐ。ウエハの位置決めを、高効率、短時間、且つ高精度に行うことができる。従って、ウエハ上の薄膜の品質を高めることができ、薄膜プロセスの所産を向上させることができる。
本出願のウエハ位置決め方法を、図１、２、３Ａ－３Ｂ、及び４Ａ－４Ｂを参照して例示的に説明する。図１は、本出願の一実施形態に従ったウエハ位置決め方法を例示するフローチャートである。図２は、本出願の一実施形態に従った半導体製造装置におけるベースの構造を例示する概略図である。図３Ａ及び３Ｂは、本出願の一実施形態に従った第１のウエハ上のＺＤＤ分布のレーダーチャートである。図４Ａ及び４Ｂは、本出願の一実施形態に従った第２のウエハ上のＺＤＤ分布のレーダーチャートである。
図１を参照するに、この方法は、ステップＳ１：第１のウエハ上で薄膜プロセスが実行された後に第１のウエハの第１表面の状態分布を取得することを行い、第１表面は、薄膜プロセスにおいて上に薄膜が形成された表面とは反対側の表面である。
半導体製造プロセスにおいて、薄膜プロセスは一般に、酸化プロセス、堆積プロセス、及びエピタキシプロセスを含む。本出願において、薄膜プロセスは、堆積プロセス及び／又はエピタキシプロセスを含む。堆積プロセス及びエピタキシプロセスにおいて、特定の環境条件を有する化学物質の雰囲気下にウエハが配置され、化学物質がウエハ表面に堆積し、薄膜となるように成長する。薄膜の堆積及び成長は、ウエハ表面状態に非常に敏感である。ウエハの状態分布は異なる位置決め位置によって影響されるので、ウエハ上に形成される薄膜及びウエハ全体の状態及び品質が、それによって影響される。薄膜プロセス中にウエハを理想的な位置決め中心に正確に位置決めする必要がある。
薄膜プロセスでは、処理チャンバ内のウエハローディングデバイス、すなわち、ベースの影響により、薄膜プロセス後の膜形成面とは反対側のウエハ表面上に様々な状態分布が形成される。一実施形態において、ウエハがウエハローディングデバイス上にロードされ、それによって影響されるので、ウエハエッジは一般に様々な分布を持つ。この特徴に基づき、本出願は、薄膜形成面とは反対側の表面であるウエハの第１表面の状態分布の検出結果に基づいて、ウエハ位置決め位置を調節する。プロセス温度下でウエハ位置決め位置を調節し、薄膜プロセス中にウエハが理想的な位置決め中心に位置決めされるようにし、そして、ウエハ全体（エピタキシウエハ）の膜厚の均一性、抵抗率の均一性、及び例えばＳＦＱＲなどの平坦性を含め、薄膜プロセスの所産を向上させることが可能である。
図２を参照するに、薄膜プロセスで使用される典型的なウエハローディングデバイスの概略図が示されている。典型的なエピタキシャルプロセスにおいて、エピタキシャル装置の処理チャンバは、ウエハ１００を担持するためのベース２００を含み、ベース２００は、第１の部分２０１及び第２の部分２０２を含む。第２の部分２０２は、薄膜プロセス中にウエハを支持するとともにウエハを冷却するために適用されるものであり、ウエハの直径よりも僅かに小さい内径Ｄを持つ。薄膜プロセスにおいて、第２の部分２０２は、ウエハの第１表面に接触し、すなわち、ウエハの薄膜形成面とは反対側の表面に接触し、ウエハ１００の第１表面の加熱状態に対して様々な影響を生じさせ、それにより、ウエハ１００の第１表面の状態が影響される。
本出願では、第１のウエハの第１表面の状態分布に基づいて、第１のウエハの位置決めが的確であるかを判定し、そして、位置決め精度を効果的に高めるために、続くウエハ位置決めのための指示を提供する。それに加えて、調節は、裸眼による判定を用いずに、計算に基づいており、薄膜プロセスの処理条件下で行われることができる。それにより、以下の問題、すなわち、位置決めを処理チャンバの停止中に行わなければならず、また、室温と処理温度との間での位置決めの変動のために最良の位置決めを達成することができない、という問題が回避される。さらに、本出願では、位置決め方法が、薄膜層の表面状態ではなく第１表面の状態に基づくので、膜均一性に対する薄膜プロセス自体の影響を排除することができ、ウエハ位置決めの精度を高めることができる。
実施形態において、第１のウエハは少なくとも１つのウエハを含む。第１のウエハは、薄膜プロセスに掛けられる１つ又は複数のウエハを含む。例えば、連続薄膜プロセスでは、第１ボックスのウエハを配置するための位置決めが行われ、第１ボックスのウエハに対して薄膜プロセスが行われ、そして、第１ボックスに対する薄膜プロセスの後に、第１ボックス内のいずれか１つ又は複数のウエハの第１表面の状態分布が取得される。すなわち、薄膜プロセスに掛けられた第１のウエハの第１表面の状態分布が、第２のウエハの薄膜プロセスに先立って取得される。
一実施形態において、第１のウエハの状態分布は、第１のウエハの表面のＢＺＤＤ（裏面Ｚ高さ二次導関数）分布を含む。ＢＺＤＤ分布は、ウエハ表面の高さを検出し、高さから二次導関数を計算し、ウエハ裏面の高さ分布データを得ることによって取得される。例えばエピタキシプロセスなどの薄膜プロセスの後、ウエハが第２の部分２０２と接触する位置での基板ウエハ表面のＢＺＤＤ分布の値が最も小さい。それは、ベース２００の第２の部分２０２の冷却などによって影響され得る。ウエハが第２の部分２０２と接触する位置は、図２において丸印Ａによって示されている。ウエハ外縁の方向に沿ったウエハ表面上のＢＺＤＤ分布の最小値の分布に基づいて、薄膜プロセス中にウエハが第２の部分２０２の中心、すなわち、理想的な位置決め中心に位置決めされているかを判定することができる。
強調しておくべきことには、この例において、第１表面の高さに関して適用されるＢＺＤＤ分布は、単に説明のための例である。当業者が理解することには、等価な効果を得るために、例えば厚さの均一性、抵抗率の均一性、及びＳＦＱＲなどの平坦性など、ウエハの第１表面の状態分布を反映する任意の手段を本出願に適用することができる。
一実施形態において、第１ウエハ表面のＢＺＤＤ分布を取得する方法は、
ステップＳ２１：半径方向に第１のウエハの中心から距離を持つ位置において第１表面の高さを検出して、様々な距離及び様々な半径方向で第１表面の高さデータを取得することと、
ステップＳ２２：高さデータに基づいて様々な半径方向における第１表面のＺＤＤ分布を計算することと、
を含む。
半径方向は、第１のウエハの中心から外縁に向かう方向である。一実施形態において、半径方向は、複数の半径方向を含む。それらの半径方向は、点同士の間に等しい間隔を有してウエハ外縁に置かれる複数の点によって形成され、これが意味することは、いずれの２つの隣接し合う半径方向によっても等しい角度が形成されるということである。一実施形態において、２つの隣接し合う半径方向によって形成される角度は５°であり、その結果、合計７２個の半径方向がセットされる。
一実施形態において、半径方向に第１のウエハの中心から距離を持つ位置は、複数の位置を含む。それらの位置は、いずれの２つの隣接し合う位置の間にも等しい間隔を有して、１つの半径方向上に置かれる。全ての半径方向が複数の位置を持つことができる。一実施形態において、間隔は０．２ｍｍである。これらの位置が各半径方向上で検出されることになる。
上述の半径方向の数及び位置の数は、例示的に示したものであり、限定するものではなく、第１ウエハ表面の分布状態を反映することができる限り、如何なる数の半径方向及び位置が適用されてもよい。
第１表面上で、様々な半径方向及び様々な距離で高さデータを取得した後、複数の異なる半径方向で第１のウエハの第１表面の高さのＺＤＤ（ＢＺＤＤとしても知られる）分布が計算される。一実施形態において、以下のステップが含まれる。
ステップＳ２２１：半径方向θごとの第１のウエハの中心からその位置までの距離が同じである点での高さの平均高さＺａｖｇ（Ｒ）が計算される。
ステップＳ２２２：平均高さＺａｖｇと、第１のウエハの中心からその位置までの距離Ｒとに基づいて、Ｓ＝ｄＺａｖｇ（Ｒ）／ｄＲを用いて半径方向の勾配Ｓを得る。このステップで、Ｍａｔｌａｂソフトウェアをフィッティングに適用することができる。
ステップＳ２２３：ＺＤＤが計算される：
Figure 0007149321000001
以上の計算から、第１のウエハの第１表面の様々な位置におけるＺＤＤ値を得ることができ、さらに、第１のウエハの第１表面の高さのＺＤＤ（ＢＺＤＤ）分布を得ることができる。ＢＺＤＤ分布に基づいて、第１のウエハの中心が上述の第１表面高さによって取り囲まれる円の中心であるかを判定することができ、それにより、薄膜プロセス中に第１のウエハがベースの中心、すなわち、理想的な位置決め中心に位置するかを判定することができる。
引き続き図１を参照するに、ステップＳ２が行われる。これは、第１の表面の状態分布に従って、第１のウエハが理想的な位置決め中心に位置するかを判定する。第１のウエハが理想的な位置決め中心に位置しない場合、薄膜プロセスに掛けられる第２のウエハの位置決め位置が、薄膜プロセス中に当該第２のウエハを理想的な位置決め中心に位置決めするように、第１表面の状態分布に従って調節される。
第１のウエハが理想的な位置決め中心に位置するかを判定するために、ＺＤＤ分布に基づく判定ステップを以下に例示する。
この例では、ＢＺＤＤ分布が判定ステップに適用される。しかしながら、第１のウエハの第１表面の任意の状態分布を本出願に適用して、等価な効果を達成することができる。
先ず、各半径方向で第１のウエハのＢＺＤＤ分布の最小値が取得される。
一実施形態において、ＢＺＤＤ分布は、例えば冷却のファクタなど、ベース２００の第２の部分２０２によって影響を受け、すなわち、第１のウエハのエッジにおける第１表面の状態分布が影響を受ける。従って、ＢＺＤＤ分布データを得るために、第１のウエハのエッジにおける第１表面の高さのみがスクリーニングに掛けられて分析される。例えば、第１のウエハ１００は、３００ｍｍの直径を持ち、薄膜製造装置のベース２００の第２の部分２０２は、２９０ｍｍの内径Ｄを持つ。従って、ＢＺＤＤ分布と、ＢＺＤＤ分布の最小値とを得るために、半径１４０－１４８ｍｍにおける第１のウエハ１００の高さデータが使用される。
各半径方向でＢＺＤＤ分布の最小値を持つ位置に従って、第１ウエハ表面のＺＤＤ分布のレーダーチャートが作成される。ＺＤＤ分布のレーダーチャートは、第１のウエハの位置決め中心と各半径方向でＢＺＤＤ分布の最小値を持つ位置との間の距離を示す。理解されるべきことには、高さ検出に使用される第１のウエハの中心は、薄膜プロセスの理想的な位置決め中心、すなわち、第１のウエハそれ自体の中心と同じである。図３Ａ及び図３Ｂを参照するに、本出願の一実施形態に従った第１のウエハ上のＺＤＤ分布のレーダーチャートが示されている。図３Ａは、ベース上への第１のウエハのローディングを示す上面図である。図３Ｂは、図３Ａに従った第１のウエハのＺＤＤ分布のレーダーチャートである。図３Ｂに示されるように、各点は、各半径方向でＢＺＤＤ分布の最小値を持つ位置であり、その位置と、理想的な位置決め中心Ｏ、すなわち、第１のウエハそれ自体の中心と、の間の距離を示す。
ＺＤＤ分布のレーダーチャートに従って、第１のウエハが理想的な位置決め中心に位置するかが決定される。第１のウエハが理想的な位置決め中心に位置しない場合、薄膜プロセスに掛けられる第２のウエハの位置決め位置が、ＺＤＤ分布のレーダーチャートに従って調節される。ＺＤＤ分布のレーダーチャートは、ウエハ上の様々な半径方向におけるＢＺＤＤ分布の最小値の分布を示す。
図３Ａに示されるように、第１のウエハ１００は、ベース２００の理想的な位置決め中心に位置しておらず、ＺＤＤ分布のレーダーチャートは、ベース２００の理想的な位置決め中心Ｏから著しく逸脱した凸凹な円を示している。重要なことには、第１のウエハは、理想的な位置決め中心に位置しておらず、それ故に、ＺＤＤ分布のレーダーチャートに基づいた、第２のウエハの位置決めの調節が必要とされる。
同様に、第２のウエハは少なくとも１つのウエハを含む。第２のウエハは、薄膜プロセスに掛けられる１つ以上のウエハを含む。例えば、連続薄膜プロセスでは、１ボックスのウエハ又は１枚のウエハを配置するための位置決めが行われる。従って、第１のウエハの第１表面の状態分布がステップＳ１から得られた後に、ここでは限定されるものではないが、１ボックスのウエハの又は１枚のウエハに対して、以下の位置決めステップを行うことができる。
ＺＤＤ分布のレーダーチャートに従った第２のウエハの位置決めの例示的な調節を以下に説明する。
先ず、薄膜プロセスにおける第１のウエハの位置決め中心が、ＺＤＤ分布のレーダーチャートから取得される。図３Ｂを参照するに、ＺＤＤ分布のレーダーチャートから取得される薄膜プロセスにおける第１のウエハの位置決め中心は、Ｐである。位置決め中心を取得する方法は、画像シミュレーションを含む。画像シミュレーションソフトウェアを適用して、ＺＤＤ分布のレーダーチャートを円としてシミュレートし、その円を位置決めすることで、その中心を薄膜プロセスにおける第１のウエハの位置決め中心として得る。
次いで、薄膜プロセスにおける第１のウエハの位置決め中心と理想的な位置決め中心とを比較して、理想的な位置決め中心からの第１のウエハの中心のバイアスベクトルを得る。
この例では、図３Ｂに示すように、理想的な位置決め中心はＯであり、薄膜プロセスにおける第１のウエハの位置決め中心はＰである。重要なことには、実際の中心Ｐが理想的な位置決め中心Ｏから外れており、バイアスベクトルが更に取得される。図３Ｂに示すように、バイアスベクトルＯ→Ｐは、長さρと、Ｘ軸に対して戻り角αの方向とを有している。
ベクトルＯ→Ｐを適用して、薄膜プロセスにおける第２のウエハの位置決め位置を調節する。本出願の一実施形態において、位置決め位置の調節後の第２のウエハのＺＤＤ分布のレーダーチャートが、図４Ａ及び図４Ｂに示されている。図４Ａは、ベース２００上への第２のウエハ３００のローディングを示す上面図である。図４Ｂは、第２のウエハのＺＤＤ分布のレーダーチャートである。図４Ｂに示すように、第２のウエハのＺＤＤ分布のレーダーチャートＣは、理想的な位置決め中心Ｏと重なった円の中心Ｐを有し、すなわち、第２のウエハの調節された中心は、理想的な位置決め中心に位置している。
一実施形態において、ウエハを位置決めする方法及び薄膜プロセスの完了後に、ウエハ上の薄膜の平坦度が検出される。ウエハエッジから２ｍｍの位置で、２６ｍｍ×８ｍｍの大きさを持つサンプルをサンプリングして検査した。本出願の位置決め方法を適用することにより、ウエハ表面の平坦度ＳＦＱＲを２０％－８０％に改善することができる。
本出願によれば、薄膜プロセス後の第１のウエハの第１表面の状態分布を検出することにより、処理温度下でウエハ位置決めの調節を行うことができる。薄膜プロセスにおける理想的な位置決め中心にウエハを配置することができ、それにより、薄膜の厚さ均一性、抵抗率均一性、及び例えばＳＦＱＲなどのエピタキシャルウエハ全体の平坦性を高めることができる。
例２
本出願は、薄膜プロセスに適用される半導体製造装置を提供する。当該製造装置は、薄膜プロセス中にウエハを担持するウエハキャリアと、ウエハキャリア上でウエハを理想的な位置決め中心に位置付ける位置決め装置とを有する。位置決め装置は、プロセッサと、そこに記憶される実行可能なプログラム命令とを有する。プロセッサが実行可能プログラム命令を実行するとき、位置決め装置は、例１で説明した方法を実行する。
図２、図５、及び図３Ａ－図３Ｂを参照するに、例示的な半導体製造装置が示されている。図２は、本出願の一実施形態に従った半導体製造装置におけるベースの構造を例示する概略図である。図３Ａ及び３Ｂは、本出願の一実施形態に従った第１のウエハ上のＺＤＤ分布のレーダーチャートである。図５は、本出願の一実施形態に従った半導体製造装置における搬送装置を例示する概略図である。
一実施形態において、ウエハローディングデバイスはベースを含む。図２を参照するに、ベース２００は、第１の部分２０１及び第２の部分２０２を含んでいる。第１の部分２０１は、ウエハを第２の部分２０２上に制限する。第２の部分２０２は、薄膜プロセス中にウエハを支持するとともにウエハを冷却するものである。
一実施形態において、当該半導体製造装置は更に、ウエハをウエハローディングデバイスへと搬送する搬送装置を含む。厚さ分布に従って第２のウエハの位置決め位置を調節するステップは、厚さ分布に従って搬送装置を調節することを有する。
一実施形態において、搬送装置は機械式アームを含む。図５を参照するに、搬送装置は機械式アーム４００を含んでいる。機械式アーム４００を介してウエハ１００がベース２００に搬送される。ベース２００は、トライペン（tri-pen）デバイス５００を含んでいる。機械式アーム４００がウエハ１００を運んで、ベース２００の上まで延びると、トライペンデバイス５００が、機械式アーム４００を超えて持ち上がって、ウエハ１００を担持する。機械式アーム４００が後退すると、トライペンデバイス５００が下がって、ウエハ１００をベース２００上に配置する。機械式アーム４００の延びる位置を調節することができ、それにより、ベース２００上のウエハ１００のローディング位置が調節される。以上に従って、ウエハの位置決めが達成される。
一実施形態において、薄膜プロセスに掛けられる第２のウエハの位置決め位置を第１のウエハの第１表面の状態分布に従って調節するステップは、第１表面の状態分布に従って機械式アームを調節することを有する。
一実施形態において、第１ウエハ表面の表面分布を表すためにＢＺＤＤ分布が適用される。各半径方向のＢＺＤＤ分布の最小値に基づいてＺＤＤ分布のレーダーチャートが作成される。ＺＤＤ分布のレーダーチャートに従って第２のウエハの位置決め位置が調節される。図３Ａ及び３Ｂに示すように、第１のウエハのＺＤＤ分布のレーダーチャートに基づいて、長さρとＸ軸に対して戻り角αの方向とを持つバイアスベクトルＯ→Ｐが得られる。それにより、バイアスベクトルＯ→Ｐに従って機械式アームの位置が調節される。
一実施形態において、バイアスベクトルＯ→Ｐに従って横方向及び／又は縦方向のオフセットを調節することができ、それにより、第２のウエハの位置決め位置を調節することができる。例えば、バイアスベクトルＯ→Ｐに基づいて、ウエハが左に０．０７ｍｍずれ、上に０．０６ｍｍずれていることが計算されて得られる。機械式アームを、０．０７ｍｍの右オフセット且つ０．０６ｍｍの下オフセットに調節することができる。従って、第２のウエハは、ベースの理想的な位置決め中心にロードされることができる。
一実施形態において、ウエハを位置決めする方法及び薄膜プロセスの完了後に、ウエハ上の薄膜の平坦度が検出される。ウエハエッジから２ｍｍの位置で、２６ｍｍ×８ｍｍの大きさを持つサンプルをサンプリングして検査した。本出願の位置決め方法を適用することにより、ウエハ表面の平坦度ＳＦＱＲを２０％－８０％に改善することができる。
以上、好適な実施形態及び例を参照して本発明を詳細に開示したが、理解されるべきことには、これらの実施形態及び例は、限定的な意味ではなく例示的な意味であることを意図している。企図されることには、当業者には直ちに変更及び組み合わせが浮かぶことになり、そのような変更及び組み合わせは、本発明の精神内にあり且つ以下の請求項並びに均等なシステム及び方法の範囲内にある。

Claims (7)

  1. 薄膜プロセスに適用される、ウエハを位置決めする方法であって、
    ステップＳ１：第１のウエハの第１表面の状態分布を、当該第１のウエハ上で前記薄膜プロセスが実行された後に取得し、前記第１表面は、前記薄膜プロセスにおいて上に薄膜が形成された表面とは反対側の表面であり、
    ステップＳ２：前記第１表面の前記状態分布に従って、前記第１のウエハが理想的な位置決め中心に位置するかを判定し、前記第１のウエハが理想的な位置決め中心に位置しない場合に、前記薄膜プロセスに掛けられる第２のウエハの位置決め位置を、前記薄膜プロセス中に当該第２のウエハを前記理想的な位置決め中心に位置決めするように、前記第１表面の前記状態分布に従って調節する、
    ことを有し、
    前記第１表面の前記状態分布は、前記第１表面の裏面Ｚ高さ二次導関数（ＢＺＤＤ）分布を有する、
    方法。
  2. 前記第１表面の前記ＢＺＤＤ分布は、
    半径方向に前記第１のウエハの中心から距離を持つ位置において前記第１表面の高さを検出して、様々な距離及び様々な半径方向で前記第１表面の高さデータを取得することと、
    前記高さデータに基づいて様々な半径方向における前記第１表面のＺＤＤ分布を計算することと、
    を有するステップによって取得される、請求項１に記載の方法。
  3. 前記第１表面の前記状態分布に従って前記第２のウエハの前記位置決め位置を調節するステップは、
    各半径方向における前記第１表面の前記ＺＤＤ分布の最小値を取得し、
    各半径方向における前記ＺＤＤ分布の前記最小値を持つ位置と前記第１のウエハの中心との間の半径距離に基づいて、前記第１表面の前記ＺＤＤ分布のレーダーチャートを取得し、該レーダーチャートは、各半径方向における前記ＺＤＤ分布の前記最小値を持つ前記位置と前記理想的な位置決め中心との間の距離を示し、
    前記ＺＤＤ分布の前記レーダーチャートに従って、前記第１のウエハが前記理想的な位置決め中心に位置するかを判定し、
    前記第１のウエハが前記理想的な位置決め中心に位置しない場合に、前記ＺＤＤ分布の前記レーダーチャートに従って前記第２のウエハの前記位置決め位置を調節する、
    ことを有する、請求項２に記載の方法。
  4. 前記第１表面の前記状態分布に従って前記第２のウエハの前記位置決め位置を調節するステップは、
    前記ＺＤＤ分布の前記レーダーチャートに従って前記第１のウエハの中心を取得し、
    取得した前記第１のウエハの中心を前記理想的な位置決め中心と比較して、前記理想的な位置決め中心からの前記第１のウエハの中心のバイアスベクトルを取得し、
    前記ベクトルに従って前記薄膜プロセス中の前記第２のウエハの前記位置決め位置を調節する、
    ことを有する、請求項３に記載の方法。
  5. 前記半径方向は、前記第１のウエハの中心から外縁に向かう方向であり、前記半径方向は、前記ウエハの外縁に等間隔で置かれる複数の点によって形成される複数の半径方向を含む、請求項３に記載の方法。
  6. 半径方向に前記第１のウエハの中心から距離を持つ前記位置は、各半径方向において互いに等間隔で該半径方向上に置かれる複数の位置を含む、請求項２に記載の方法。
  7. 前記薄膜プロセスは、エピタキシプロセス及び／又は堆積プロセスを有する、請求項１に記載の方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037075A (ja) 2001-07-26 2003-02-07 Tokyo Electron Ltd 移載装置の制御方法および熱処理方法並びに熱処理装置
JP2012227471A (ja) 2011-04-22 2012-11-15 Shin Etsu Handotai Co Ltd 偏心量の評価方法及びエピタキシャルウェーハの製造方法
JP2014127595A (ja) 2012-12-26 2014-07-07 Shin Etsu Handotai Co Ltd 偏芯評価方法及びエピタキシャルウェーハの製造方法
JP2016538717A (ja) 2013-10-29 2016-12-08 ケーエルエー−テンカー コーポレイション プロセス誘起による歪みの予測、ならびにオーバーレイ誤差のフィードフォワード及びフィードバック修正

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764353A (en) * 1996-11-29 1998-06-09 Seh America, Inc. Back side damage monitoring system
JPH1190816A (ja) * 1997-09-22 1999-04-06 Toshiba Corp 研磨装置及び研磨方法
JP2000068359A (ja) * 1998-08-24 2000-03-03 Hitachi Techno Eng Co Ltd ウエハ搬送装置
US7486878B2 (en) * 2006-09-29 2009-02-03 Lam Research Corporation Offset correction methods and arrangement for positioning and inspecting substrates
JP4661982B2 (ja) * 2007-12-28 2011-03-30 信越半導体株式会社 エピタキシャル成長用サセプタ
TW200930853A (en) * 2008-01-08 2009-07-16 Yung-Mao Su Vacuum high temperature spiral magnetic condensation crystal growth method for positioning wafer
JP2011018697A (ja) * 2009-07-07 2011-01-27 Shinkawa Ltd ボンディング装置及びボンディング装置におけるボンディング位置を補正する方法
JP5440414B2 (ja) * 2010-06-22 2014-03-12 株式会社島津製作所 プラズマｃｖｄ成膜装置
JP6132163B2 (ja) * 2014-04-10 2017-05-24 信越半導体株式会社 偏芯評価方法及びエピタキシャルウェーハの製造方法
CN105603383B (zh) * 2014-11-24 2017-12-29 中晟光电设备（上海）股份有限公司 托盘晶圆定位系统、方法及mocvd设备
JP6128198B1 (ja) * 2015-12-22 2017-05-17 株式会社Sumco ウェーハの両面研磨方法及びこれを用いたエピタキシャルウェーハの製造方法
KR101810643B1 (ko) * 2016-02-02 2017-12-19 에스케이실트론 주식회사 에피텍셜 웨이퍼의 평탄도 제어 방법
FR3052869B1 (fr) * 2016-06-17 2018-06-22 Unity Semiconductor Dispositif de positionnement d'une plaquette de circuit integre, et appareil d'inspection d'une plaquette de circuit integre comprenant un tel dispositif de positionnement
JP7052573B2 (ja) * 2018-06-06 2022-04-12 東京エレクトロン株式会社 塗布膜形成装置及び塗布膜形成装置の調整方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037075A (ja) 2001-07-26 2003-02-07 Tokyo Electron Ltd 移載装置の制御方法および熱処理方法並びに熱処理装置
JP2012227471A (ja) 2011-04-22 2012-11-15 Shin Etsu Handotai Co Ltd 偏心量の評価方法及びエピタキシャルウェーハの製造方法
JP2014127595A (ja) 2012-12-26 2014-07-07 Shin Etsu Handotai Co Ltd 偏芯評価方法及びエピタキシャルウェーハの製造方法
JP2016538717A (ja) 2013-10-29 2016-12-08 ケーエルエー−テンカー コーポレイション プロセス誘起による歪みの予測、ならびにオーバーレイ誤差のフィードフォワード及びフィードバック修正

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