JP6995252B1 - 論理回路 - Google Patents

Abstract

一例において、方法は、交換可能な印刷装置構成要素と関連付けられた論理回路により、Ｉ２Ｃバスを介して、前記論理回路と関連付けられた第１のアドレスに送信された第１の検証要求に対して、第１の検証応答で応答し、前記Ｉ２Ｃバスを介して、前記論理回路と関連付けられた第２のアドレスに送信された第２の検証要求に対して、第２の検証応答で応答することを含む。【選択図】図１４

Description

装置のサブコンポーネントは、多くの方法で互いと通信することができる。例えば、シリアル・ペリフェラル・インターフェース（ＳＰＩ）プロトコル、ブルートゥース・ロー・エナジー（ＢＬＥ）、近距離無線通信（ＮＦＣ）又は他のタイプのデジタル通信またはアナログ通信が使用され得る。

幾つかの２Ｄ及び３Ｄ印刷システムは、印刷材料容器（例えば、インクジェット・カートリッジ、トナー・カートリッジ、インク補給品、３Ｄ印刷剤補給品、構築材料補給品など）、インクジェット・プリントヘッド・アセンブリ、及び同種の物のような、１つ又は複数の交換可能な印刷装置構成要素を含む。幾つかの例において、交換可能な印刷装置構成要素（単数または複数）と関連付けられる論理回路は、当該交換可能な印刷装置構成要素が装着される印刷装置の論理回路（印刷装置論理回路と称する）と通信し、例えば、それらの正体（身元、同一性）、容量、ステータス、及び同種の物のような情報を伝達する。更なる例において、印刷材料容器は、印刷材料レベル検知のような１つ又は複数の監視機能を実行するための回路を含むことができる。

欧州特許出願公開第０９４１８５６号 国際特許出願公開第２０１５／０１６８６０号 国際特許出願公開第２０１６／０２８２７２号 米国特許出願公開第９６／０１９６６３号 米国特許出願公開第９５／０６１６６２号 米国特許出願公開第９８／０９３８９３号 国際特許出願公開第２０１７／０７４３４２号 国際特許出願公開第２０１７／１８４１４７号 国際特許出願公開第２０１８／０２２０３８号

さて、制限しない例が、添付図面に関連して説明される。

印刷システムの一例である。 交換可能な印刷装置構成要素の一例である。 印刷装置の一例である。 論理回路パッケージ及び処理回路の例を示す図である。 論理回路パッケージ及び処理回路の例を示す図である。 論理回路パッケージ及び処理回路の例を示す図である。 論理回路パッケージ及び処理回路の例を示す図である。 論理回路パッケージ及び処理回路の例を示す図である。 論理回路パッケージにより実行され得る方法の一例である。 論理回路パッケージにより実行され得る方法の更なる例である。 例えば処理回路により実行され得る方法の一例を示す図である。 印刷装置の交換可能な印刷装置構成要素の例示的な構成を示す図である。 交換可能な印刷装置構成要素の一例を示す図である。 印刷装置構成要素を検証する方法の一例である。 印刷装置構成要素を検証する方法の更なる例である。 検証の方法の別の例を示す図である。 液体レベル・センサの例示的な構成を示す図である。 印刷カートリッジの斜視図の一例を示す図である。 論理回路パッケージの一例を示す図である。 論理回路パッケージの更なる例を示す図である。

詳細な説明
本明細書において、応用形態の幾つかの例が、印刷装置の文脈で説明される。しかしながら、全ての例が係る応用形態に制限されず、本明細書で提示される原理の少なくとも幾つかは、他の文脈で使用され得る。

他の応用形態および本開示で挙げられた特許文献の内容は、参照により組み込まれる。

特定の例において、アイ・スクエアド・シー（Ｉ^２Ｃ、又はＩ２Ｃ（その表記が本明細書で採用される））プロトコルにより、少なくとも１つの「マスター」集積回路（ＩＣ）が、少なくとも１つの「スレーブ」ＩＣと通信することが可能となり、例えば、バスＩ２Ｃ、及び他の通信プロトコルを介して、クロック・サイクル（周期）に従ってデータを通信することが可能となる。例えば、電圧信号が生成されることができ、この場合、電圧の値は、データと関連付けられる。例えば、ｘ以上の電圧値は論理「１」を示すことができる一方で、ｘ電圧未満の電圧値は論理「０」を示すことができ、この場合、ｘは所定の数値である。一連のクロック・サイクルのそれぞれにおいて適切な電圧を生成することにより、データは、バス又は別の通信リンクを介して伝達され得る。

特定の例示的な印刷材料容器は、Ｉ２Ｃ通信を利用するスレーブ・ロジックを有するが、他の例において、他の形態のデジタル通信またはアナログ通信も使用され得る。Ｉ２Ｃ通信の例において、マスターＩＣは一般に、印刷装置（「ホスト」と呼ばれ得る）の一部として提供されることができ、交換可能な印刷装置構成要素（コンポーネント）は「スレーブ」ＩＣを含むが、これは必ずしも全ての例における事例ではない。Ｉ２Ｃ通信リンク又はバスに接続された複数のスレーブＩＣ（例えば、異なる色の印刷剤の容器）が存在することができる。スレーブＩＣ（単数または複数）は、印刷システムの論理回路からの要求に応答する前にデータ操作を行うためのプロセッサを含むことができる。

印刷装置と当該装置に装着された交換可能な印刷装置構成要素（及び／又はその個々の論理回路）との間の通信は、様々な機能を容易にすることができる。

印刷装置内の論理回路は、通信インターフェースを介して、交換可能な印刷装置構成要素と関連付けられた論理回路から情報を受け取ることができ、及び／又は交換可能な印刷装置構成要素の論理回路にコマンドを送信することができ、係るコマンドは、それと関連したメモリにデータを書き込む又はそれからデータを読み出すためのコマンドを含むことができる。

本開示は、交換可能な印刷装置構成要素を含むことができる、印刷装置構成要素に関係することができる。特定の印刷装置構成要素は、印刷剤または印刷材料を保持するリザーバを含むことができる。本開示において、印刷材料および印刷剤は、同じ物を意味し、インク、トナー粒子、液体トナー、三次元印刷剤（刺激剤および阻害剤を含む）、三次元印刷構築材料、三次元印刷粉末を含む様々な例示的な印刷材料を包含することが意図されている。

例えば、交換可能な印刷装置構成要素の正体（身元）、機能および／またはステータス、及び／又はそれと関連付けられた論理回路は、通信インターフェースを介して、印刷装置論理回路に伝達（通信）され得る。例えば、印刷剤容器の論理回路は、正体を伝達するように構成され得る。例えば、正体は、互換性のある印刷装置論理回路により、その検査を容易にするために論理回路に格納されることができ、この場合、様々な例において、正体は、製造番号、別のカートリッジ番号、商標（ブランド）名、信頼性などを示すシグネチャ（サイン、署名）又はビットの形態であることができる。本開示の特定の例において、複数の機能または論理回路は、単一の印刷装置構成要素の単一の論理回路パッケージと関連付けられることができ、それにより、複数の対応する正体が、論理回路パッケージに格納され得る及び／又は論理回路パッケージから読み出され得る。例えば、印刷装置構成要素の論理回路は、印刷装置構成要素の特性データを格納することができ、当該特性データは例えば、印刷材料容器の少なくとも１つの特性を表すデータ、例えば、全容量、最初の充填量、及び／又は充填率（例えば、参照により本明細書に組み込まれる特許文献１を参照）；シアン、マゼンタ、イエロー又はブラックのような色（カラー）；圧縮または非圧縮カラー・マップ又はその一部を含むカラー・データ（例えば、参照により本明細書に組み込まれる特許文献２を参照）；レシピのようなカラー・マップを再構成するためのデータ（例えば、参照により本明細書に組み込まれる特許文献３を参照）などのような、印刷材料識別特性を含む。例えば、印刷材料特性は、装着される印刷装置に関して機能または出力を向上させるように構成され得る。更なる例において、印刷材料のレベルに関するデータ（例えば、充填レベル）のようなステータス、又は他の検出される（例えば、動的に）プロパティは、例えば印刷装置が充填レベルの表示をユーザに生成することができるように、通信インターフェースを介して提供され得る。幾つかの例において、検証過程は、印刷装置により実行され得る。暗号論的認証通信方式は、特許文献４（参照により本明細書に組み込まれる）に説明されている。例えば、印刷装置は、印刷剤容器が公認の供給元に由来するかを検証して、その品質を保証することができる（例えば、その認証を実行する）。認証要求に応答するように構成された交換可能な構成要素の論理回路の例は、特許文献４（参照により本明細書に組み込まれる）、特許文献５（参照により本明細書に組み込まれる）、及び／又は特許文献６（参照により本明細書に組み込まれる）である。

本開示の特定の例において、検証過程は、交換可能な印刷装置構成要素および／またはそれと関連付けられた論理回路が予想通りに機能していること、例えば伝達された正体（単数または複数）、印刷材料特性およびステータスが予想通りであることを保証するための一貫性検査（チェック）を含むことができる。検証過程は更に、センサ情報を要求することを含み、印刷装置構成要素の論理回路は、このセンサ・データが予想されたパラメータに適合することを検査することができるようになっている。

センサ及びセンサ・アレイの例は、従来の特許文献７（参照により本明細書に組み込まれる）、特許文献８（参照により本明細書に組み込まれる）、及び特許文献９（参照により本明細書に組み込まれる）に開示されている。これらのセンサ・アレイに類似して信号出力をシミュレートするこれら又は他のセンサのタイプ又は他の構成が、本開示に従って使用され得る。

次に、タスクを実行するための命令が、通信インターフェースを介して、印刷装置と関連付けられた論理回路から印刷装置構成要素の論理回路へ送られ得る。

後述される例の少なくとも幾つかにおいて、論理回路パッケージが説明される。論理回路パッケージは、例えばそれに内部的に又は外部的に（例えば、少なくとも部分的にハウジング内に）取り付けられている交換可能な印刷装置構成要素と関連付けられることができ、印刷装置の一部として提供されるバスを介して、データを印刷装置コントローラとやりとりするように適合される。

「論理回路パッケージ」は、当該用語が本明細書で使用される際、互いに相互接続され得る又は互いに通信可能にリンクされ得る１つ又は複数の論理回路を意味する。２つ以上の論理回路が提供される場合、これらは単一ユニットとしてカプセル化され得る、又は別個にカプセル化され得る、又はカプセル化されない、又はそれらの幾つかの組み合わせであることができる。パッケージは、単一の基板または複数の基板上に構成または提供され得る。幾つかの例において、パッケージは、カートリッジの壁に直接的に取り付けられ得る。幾つかの例において、パッケージは、例えばパッド又はピンを含むインターフェースを含むことができる。パッケージ・インターフェースは、そして次に印刷装置論理回路に接続する印刷装置構成要素の通信インターフェースに接続することが意図され得る、又はパッケージ・インターフェースは、印刷装置論理回路に直接的に接続することができる。例示的なパッケージは、シリアル・バス・インターフェースを介して通信するように構成され得る。

幾つかの例において、各論理回路パッケージには、少なくとも１つのプロセッサ及びメモリが設けられる。一例において、論理回路パッケージは、マイクロコントローラ又はセキュア・マイクロコントローラであることができる、又はマイクロコントローラ又はセキュア・マイクロコントローラとして機能することができる。使用中、論理回路パッケージは、交換可能な印刷装置構成要素に付着され得る、又は交換可能な印刷装置構成要素と一体化され得る。論理回路パッケージはその代わりに、論理回路アセンブリ、又はただ単に論理回路または処理回路と呼ばれる場合がある。

＋幾つかの例において、論理回路パッケージは、ホスト（例えば、印刷装置）からの様々なタイプの要求（又はコマンド）に応答することができる。第１のタイプの要求は、データ、例えば識別情報および／または認証情報に対する要求を含むことができる。ホストからの第２のタイプの要求は、少なくとも１つの測定を実行するような物理作用を実行するための要求であることができる。第３のタイプの要求は、データ処理動作の要求であることができる。追加のタイプ又は要求が存在することができる。

幾つかの例において、通信のターゲットである論理回路パッケージを識別するためにバスを介して送信される通信をアドレス指定するために使用される特定の論理回路パッケージ（及びそれ故に、幾つかの例において、交換可能な印刷装置構成要素）と関連付けられた２つ以上のアドレスが存在することができる。幾つかの例において、異なる要求は、パッケージの異なる論理回路により対処される。幾つかの例において、異なる論理回路は、異なるアドレスと関連付けられ得る。

少なくとも幾つかの例において、複数の係る論理回路パッケージ（それらの各々が異なる交換可能な印刷装置構成要素と関連付けられ得る）は、Ｉ２Ｃバスに接続され得る。幾つかの例において、論理回路パッケージの少なくとも１つのアドレスは、例えば、Ｉ２Ｃプロトコルに従ってマスターとスレーブとの間の直接通信を容易にするために、Ｉ２Ｃプロトコルに従うＩ２Ｃ互換アドレス（以降、Ｉ２Ｃアドレス）であることができる。他の例において、デジタル通信および／またはアナログ通信の他の形態が使用され得る。

図１は、印刷システム１００の一例である。印刷システム１００は、通信リンク１０６を介して、交換可能な印刷装置構成要素１０４と関連付けられた論理回路と通信する印刷装置１０２を含む。明確にするために、交換可能な印刷装置構成要素１０４は印刷装置１０２の外部として示されるが、幾つかの例において、交換可能な印刷装置構成要素１０４は、印刷装置内に収容され得る。特定のタイプの２Ｄ印刷装置が示されるが、代わりに異なるタイプの２Ｄ印刷装置または３Ｄ印刷装置が提供され得る。

交換可能な印刷装置構成要素１０４は例えば、印刷材料容器またはカートリッジ（やはり、３Ｄ印刷用の構築材料容器、２Ｄ印刷用の液体トナー又は乾燥トナー容器、或いは２Ｄ又は３Ｄ印刷用の液体印刷剤容器であることができる）を含むことができ、幾つかの例において、それは、プリントヘッド又は他の吐出構成要素または転写構成要素を含むことができる。交換可能な印刷装置構成要素１０４は例えば、印刷装置１０２の消費可能資源、又は印刷装置１０２の寿命より短い（幾つかの例において、大幅に短い）寿命を有する可能性がある構成要素を含むことができる。更に、この例において、単一の交換可能な印刷装置構成要素１０４が示されるが、他の例において、例えば異なる色の印刷剤容器、プリントヘッド（容器に一体化され得る）又は同種の物を含む複数の交換可能な印刷装置構成要素が存在することができる。他の例において、交換可能な印刷装置構成要素１０４は、例えばサービス・スタッフにより交換されるべきサービス要素を含むことができ、それらの例は、プリントヘッド、トナー・プロセス・カートリッジ、又は対応する印刷装置構成要素にそれ自体により付着して、互換性のある印刷装置論理回路に通信するための論理回路パッケージを含むことができる。

幾つかの例において、通信リンク１０６は、Ｉ２Ｃ対応バス又はＩ２Ｃ互換性バス（本明細書において以降は、Ｉ２Ｃバス）を含むことができる。

図２は、図１の交換可能な印刷装置構成要素１０４を提供することができる交換可能な印刷装置構成要素２００の一例を示す。交換可能な印刷装置構成要素２００は、データ・インターフェース２０２及び論理回路パッケージ２０４を含む。交換可能な印刷装置構成要素２００の使用中、論理回路パッケージ２０４は、データ・インターフェース２０２を介して受け取ったデータを復号する。当該論理回路は、後述されるような他の機能を実行することができる。データ・インターフェース２０２は、Ｉ２Ｃインターフェース又は他のインターフェースを含むことができる。特定の例において、データ・インターフェース２０２は、論理回路パッケージ２０４と同じパッケージの一部であることができる。

幾つかの例において、論理回路パッケージ２０４は更に、データ・インターフェース２０２を介して伝送するためのデータを符号化するように構成され得る。幾つかの例において、２つ以上のデータ・インターフェース２０２が設けられ得る。

幾つかの例において、論理回路パッケージ２０４は、Ｉ２Ｃ通信における「スレーブ」としての役割を果たすように構成され得る。

図３は、印刷装置３００の一例を示す。印刷装置３００は、図１の印刷装置１０２を提供することができる。印刷装置３００は、交換可能な構成要素のホストの役割を果たすことができる。印刷装置３００は、交換可能な印刷装置構成要素と通信するためのインターフェース３０２及びコントローラ３０４を含む。コントローラ３０４は論理回路を含む。幾つかの例において、インターフェース３０２は、Ｉ２Ｃインターフェースである。

幾つかの例において、コントローラ３０４は、Ｉ２Ｃ通信において、ホスト又はマスターとしての役割を果たすように構成され得る。コントローラ３０４は、少なくとも１つの交換可能な印刷装置構成要素２００にコマンドを生成および送信することができ、それから応答を受信して、受信した応答を復号することができる。他の例において、コントローラ３０４は、任意の形態のデジタル通信またはアナログ通信を用いて論理回路パッケージ２０４と通信することができる。

印刷装置１０２、３００、及び交換可能な印刷装置構成要素１０４、２００、及び／又はその論理回路は、別個に製造され得る、及び／又は販売され得る。一例において、ユーザは、印刷装置１０２、３００を手に入れることができ、長年にわたって当該装置１０２、３００を持ち続けることができる一方で、複数の交換可能な印刷装置構成要素１０４、２００が、それらの長年において、例えば印刷剤が印刷出力を生成する際に使用される場合、購入され得る。従って、印刷装置１０２、３００と交換可能な印刷装置構成要素１０４、２００との間で少なくとも或る程度の上位互換性および／または下位互換性が存在する場合がある。多くの場合、この互換性は、交換可能な印刷装置構成要素１０４、２００がそれらの処理能力および／または記憶容量の点で比較的制約された資源である場合があるので、印刷装置１０２、３００により提供され得る。

図４Ａは、例えば図２に関連して説明された論理回路パッケージ２０４を提供することができる論理回路パッケージ４００ａの一例を示す。論理回路パッケージ４００ａは、交換可能な印刷装置構成要素２００と関連付けられ得る、又は幾つかの例において交換可能な印刷装置構成要素２００に取り付けられ得る及び／又は交換可能な印刷装置構成要素２００内に少なくとも部分的に組み込まれ得る。

幾つかの例において、論理回路パッケージ４００ａは、第１のアドレスを介してアドレス可能であり、第１の論理回路４０２ａを含み、この場合、第１のアドレスは、第１の論理回路４０２ａのＩ２Ｃアドレスである。幾つかの例において、第１のアドレスは、設定可能であることができる。他の例において、第１のアドレスは、第１の論理回路４０２ａの寿命の間に同じアドレス状態のままであることを意図された固定アドレス（例えば、「配線で接続（配線）」）である。第１のアドレスは、後述されるように、第２のアドレスと関連付けられる時間期間外で、印刷装置論理回路との接続中に、印刷装置論理回路における論理回路パッケージ４００ａと関連付けられ得る。複数の交換可能な印刷装置構成要素が単一の印刷装置に接続されることになる例示的なシステムにおいて、対応する複数の異なる第１のアドレスが存在することができる。特定の例において、第１のアドレスは、論理回路パッケージ４００ａ又は交換可能な印刷装置構成要素の標準的なＩ２Ｃアドレスと考えられ得る。

幾つかの例において、また、論理回路パッケージ４００ａは、第２のアドレスを介してアドレス可能である。例えば、第２のアドレスは、異なる論理機能と関連付けられ得る、又は第１のアドレスと異なるデータと少なくとも部分的に関連付けられ得る。幾つかの例において、第２のアドレスは、異なるハードウェア論理回路または第１のアドレスと異なる仮想デバイスと関連付けられ得る。

幾つかの例において、第２のアドレスは、設定可能であることができる。第２のアドレスは、第２のアドレスを介した通信セッションの開始時における最初の及び／又はデフォルトの第２のアドレスであることができ、当該セッションの開始後、異なるアドレスに再設定され得る。幾つかの例において、第２のアドレスは、通信セッションの持続時間にわたって使用されることができ、論理回路パッケージ４００ａは、当該セッションの終了時に又は新たなセッションの開始時に又は開始前に、デフォルト又は最初のアドレスに当該アドレスを設定するように構成され得る。係る通信セッションの通信は、第２のアドレスに向けられることができ、通信セッションの間は、第１のアドレスに向けられることができ、それにより、印刷装置論理回路３０４は、異なるアドレスを介したこれらの異なる通信セッションを通じて、例えば異なる正体、特性および／またはステータスを確認することができる。更に後述されるように、第２のアドレスを介した通信セッションの終了が論理回路の少なくとも一部に対する電源喪失と関連付けられる例において、この電源喪失により、第２の「一時的な」アドレスは、廃棄され得る（例えば、第２のアドレスは揮発性メモリに保持され得るが、最初の又はデフォルトのアドレスは持続性メモリに保持され得る）。従って、「新たな」又は「一時的な」第２のアドレスは、対応する通信セッションが開始された後に毎回設定され得る（しかし、場合によっては、「新たな」又は「一時的な」第２のアドレスは論理回路に関連して以前に使用されていた）。

他の例において、論理回路パッケージ４００ａは、各対応する通信セッションを開始するための最初の第２のアドレスにそれ自体戻るように設定されない場合がある。それどころか、それは、最初の又はデフォルトの第２のアドレスに切り替えることなしに、各対応する通信セッションにおいて第２のアドレスを設定することを可能にすることができる。

言い換えれば、第２のアドレスは、通信セッションが行われることになる時間期間の開始時における最初の第２のアドレスであるように設定され得る。論理回路パッケージ４００ａは、最初の第２のアドレスに送信され且つその時間期間中にその一時的なアドレスを含むコマンドに応答して、その第２のアドレスを一時的なアドレスに再設定するように構成され得る。次いで、論理回路パッケージ４００ａは、第１のアドレスに送信されたタスク及び時間期間を示す後続のコマンドを受信する際に論理回路パッケージ４００ａが同じ最初の第２のアドレスを有するように構成されるように、効果的にリセットされ得る。

幾つかの例において、例えば、異なる印刷材料タイプ（例えば、異なる色または薬剤）と関連付けられた及び同じ印刷装置論理回路３０４と互換性のある異なる論理回路パッケージ２０４、４００ａの最初の及び／又はデフォルトの第２のアドレスは、同じであることができる。しかしながら、第２のアドレスを用いた各通信セッションに関して、各論理回路パッケージ４００ａは、各通信セッションに対して第２のアドレスとして設定され得る異なる一時的なアドレスと一時的に関連付けられ得る。特定の例において、ランダムの一時的な第２のアドレスが毎回使用されることができ、幾つかの例において、特定の瞬間において共通のＩ２Ｃバス上の各イネーブルにされた第２のアドレスは、他のイネーブルにされたアドレスと異なる状態である。幾つかの例において、「ランダム」な第２のアドレスは、幾つかの例において印刷装置に格納され得る考えられる第２のアドレスの所定のプールから選択される第２のアドレスであることができる。一時的なアドレスは、各接続された論理回路パッケージ４００ａの印刷装置論理回路３０４により生成され、前記コマンドを介して伝達され得る。

幾つかの例において、論理回路パッケージ４００ａは、第２のアドレスを格納するためのメモリ（幾つかの例において、揮発性の方式で）を含むことができる。幾つかの例において、メモリは、この目的のためにプログラム可能アドレス・メモリ・レジスタを含むことができる。

幾つかの例において、パッケージ４００ａは、第１のアドレスに送信された第１の時間期間（及び幾つかの例において、タスク）を示す第１のコマンドに応答して、パッケージ４００ａが様々な態様で応答することができるように、構成され得る。幾つかの例において、パッケージ４００ａは、それが時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介してアクセス可能であるように、構成される。代案として又は追加として、幾つかの例において、パッケージは、第１のコマンドにおいて指定されたタスクであることができるタスクを実行することができる。他の例において、パッケージは異なるタスクを実行することができる。

第１のコマンドは例えば、論理回路パッケージ４００ａ（又は関連した交換可能な印刷装置構成要素）が実装されている印刷装置のようなホストにより送信され得る。より詳細に後述されるように、タスクは、例えばタイマーを監視する（幾つかの例において、時間期間を監視する）監視タスクを含むことができる。他の例において、タスクは、数学的課題を実行するような、計算タスクを含むことができる。幾つかの例において、タスクは、第２のアドレスを活性化すること及び／又は通信目的のために第１のアドレスを有効に非活性化することを含むことができる（又は第２のアドレスを活性化またはイネーブルにする及び／又は第１のアドレスを有効に非活性化またはディスエーブルにするという結果になる動作の実行を含むことができる）。幾つかの例において、第２のアドレスを活性化またはイネーブルにすることは、例えば論理回路パッケージ４００ａのアドレスを示すメモリの部分に第２のアドレスを書き込むことにより、第２のアドレス（例えば、一時的な第２のアドレス）を設定する（例えば、書き込む、書き換える又は変更する）又はその設定をトリガすることを含むことができる。

タスクが指定される場合、タスク及び／又は時間期間が第１のコマンドに明確に指定され得る、又はルックアップテーブル又は同種の物に対する参照によって論理回路パッケージ４００ａにより推測され得る。一例において、第１のコマンドは例えば、モード・データ及び時間データを含むことができる。例えば、シリアル・データ・パケットの一部として送信され得る第１のデータ・フィールドは、モード・フィールドを含むことができる。これは例えば、約１又は数ビット、又は約１又は数バイトのサイズであることができる。幾つかの例において第１のデータ・フィールドのシリアル・データ・パケットの一部として送信され得る第２のデータ・フィールドは、「滞在時間」データ・フィールドを含むことができる。例えば、これは、約２又は数ビット、又は約２又は数バイトのサイズであることができ、例えばミリ秒で時間期間を指定することができる。

幾つかの例において、パッケージ４００ａは、第１の時間期間に先行する（幾つかの例において、直接先行する）第２の時間期間にわたって及び／又は第１の時間期間の後（幾つかの例において、直後）の第３の時間期間にわたって、第２のアドレス（デフォルト又は一時的な第２のアドレス又は第１のアドレス以外の任意のアドレス）を介してアクセス可能でないように構成される。幾つかの例において、第１の論理回路４０２ａは、時間期間の持続時間にわたって第１のアドレス（又は現在アクティブな第２のアドレス以外の任意のアドレス）に送信されたＩ２Ｃトラヒックを無視することができる。言い換えれば、パッケージ４００ａは、第１の時間期間外で、第１のアドレスに向けられたコマンドに応答することができ、且つ第２のアドレスに向けられたコマンドに応答することができない、及び第１の時間期間中に、第２のアドレスに向けられたコマンドに応答することができ、且つ第１のアドレスに向けられたコマンドに応答することができない。用語「無視」は、バスに送信されたデータに関して本明細書で使用される限り、受信しない（幾つかの例において、データをメモリへ読み込まない）、作用しない（例えば、コマンド又は命令に従わない）、及び／又は応答しない（即ち、確認応答を提供しない及び／又は要求されたデータで応答しない）の何れか、又はそれらの任意の組み合わせを含むことができる。例えば、第１のアドレスに送信されたＩ２Ｃトラヒックを「無視する」ことは、論理回路パッケージ４００ａが第１のアドレス（又は印刷装置論理回路３０４によって認められるような現在アクティブな第２のアドレス以外の任意のアドレス）に向けられた通信に応答しないとして定義され得る。

第２のアドレスが活性化される又は使用中の時間期間の持続時間にわたって第１のアドレスに送信されたＩ２Ｃトラヒックを、第１の論理回路４０２ａが「無視する」（又はＩ２Ｃトラヒックに応答しない）ことにより、第１及び第２のアドレスは、互いに完全に無関係であることが可能になる。例えば、第１のアドレスは、Ｉ２Ｃ準拠であることができる一方で、第２のアドレスは、幾つかの例において非Ｉ２Ｃ準拠フォーマットを含む任意のフォーマットからなることができる。更に、第１のアドレスが時間期間の持続時間にわたって有効にディスエーブルにされる場合、パッケージ４００ａが第１のアドレスにアドレス指定されると考えられ得るコマンドに対する何らかの応答に関して考慮される必要はない。例えば、第１のアドレスは、特定のビット列により表されることができ、パッケージが第１のアドレスを用いてアドレス指定されることができない際に第１のアドレスが認識され得る可能性がある場合、パッケージが第１のアドレスを用いてアドレス指定されることができない際にこの識別ビット列が回避されるように、予防措置がとられ得る。このイベントの可能性は、通信が同じシリアル・バス上で単一の時間期間内に、個々の異なる論理回路パッケージの異なる一時的な第２のアドレスを介して確立される場合に、増加する可能性がある。これらの状況が正確に管理（操作）されない場合、予測できない又は予期せぬ挙動が看取される場合がある。しかしながら、第１のアドレスが時間期間中に有効にディスエーブルにされる場合には、係る考慮または予防措置の必要はなく、第１のアドレスによって受信された際に、そうでなければパッケージ４００ａにより偶発的に受信されて解釈される可能性があるコマンドは、第１のアドレスが有効に非活性化される場合に受信されない。また、逆も真である（即ち、任意の第２のアドレスにアドレス指定されるように偶発的に実行される可能性があるコマンドは、そのアドレスが時間期間外で有効にディスエーブルにされる場合に、時間期間外でパッケージ４００ａにより受信されない）。

幾つかの例において、第１及び第２のアドレスは、異なる長さからなることができる。例えば、第１のアドレスは１０ビットのアドレスであることができ、第２のアドレスは７ビットのアドレスであることができる。他の例において、第１及び第２のアドレスは、同じ長さからなることができ、例えば双方は、７ビット又は１０ビットのアドレスからなる。特定の例において、第１のアドレス及びデフォルトの第２のアドレスは配線で接続されるが、第２のアドレスは、上述されたように一時的なアドレスへの再設定を可能にされる。他の例において、第１及び第２のアドレスはプログラミングされ得る。

幾つかの例において、第１の論理回路４０２ａは、時間期間の持続時間にわたって受信されたコマンドに指定されたタスクであることができるタスクを実行することができる。しかしながら、他の例において、例えば、増加した互換性を可能にさせるために、第１の論理回路４０２ａは、指定されたタスクを実行しない場合がある（例えば、後述されるように、そのようにすることができない場合、又は第１の論理回路４０２ａを「ビジー」に保つためにそのようにすることは必要ない）。

幾つかの例において、第１の論理回路４０２ａは実際には、第１のコマンドに指定されたタスクであることができるタスクの実行の結果として、第１のアドレスに送信された要求に応答することができない（即ち、無視する）。幾つかの例において、タスクは、少なくとも実質的に第１の論理回路４０２ａの処理能力を消費する場合がある。例えば、タスクは、第１の論理回路４０２ａの処理能力が実質的にそのタスクに捧げられるように、タイマーを監視することを含むことができる。他の例において、処理能力は実質的に、算術的タスクのような計算タスクを実行することに捧げられ得る。単純な例において、第１の論理回路４０２ａは、piのような値の計算を課せられ得る。このタスクは、本理解に従って、プロセッサが膨大な量の時間にわたって更なる小数位までpiを計算し続けることができるという意味で制限されない場合がある。従って、完了するためのこのタスクの実行は、第１のコマンドに指定された何らかの適した時間期間を超える。例えば、係る時間期間は、幾つかの例において、数秒または数十秒の単位である場合がある。時間期間が経過するまで、第１の論理回路がpiを計算／タイマーを監視するタスクに捧げられている場合、それは、通信バス又は同種の物を介してそれに送信されるトラヒックも監視することができない。従って、たとえ通信が第１のアドレスに送信されたとしても、これらは無視される。留意されるべきは、特定のＩ２Ｃスレーブ・デバイスは一般に、バスを無視する一方で、どんな種類の処理でも実行する。しかしながら、本明細書で指定された処理は、時間期間と関連付けられる。留意されるべきは、第２のアドレスが活性化されている時間にわたって、論理回路パッケージがその第１のアドレスに対する通信に応答しないと仮定すると、幾つかの例において、（一時的な）第２のアドレスは、第１のアドレスと同じであることができ、それにより、その第２のアドレスに対応する所望の機能は依然として、活性化され得る。しかしながら、前述されたように、他の例において、第２のアドレスは、第１のアドレスと異なる。

理解されるように、piを計算するタスクは、第１のコマンドに指定された時間期間を一般に超える可能性があるタスクの単なる一例である。時間期間を超えそうな完了時間を有する計算タスクの他の例は、例えば、検討中の時間期間の長さに基づいて選択され得る。例えば、時間期間が３秒より長くない時間にわたって続くことになる場合、持続時間で３秒を超える処理タスクが、実行され得る（幾つかの例において、第１のコマンドで命令された）。更に、他の例において、上述されたように、タスクは、時間期間を監視することを含むことができる。

他の例において、論理回路パッケージ４００ａは、タスク及び時間期間を含む係る第１のコマンドに応答して、必ずしも処理タスクを実行することによってではないが、応答しないようにプログラミングされていることにより有効に、その第１のアドレスに向けられた通信に応答しないように構成され得る。

幾つかの例において、パッケージ４００ａは、第１のアドレスに送信された命令に応答して第１の組の応答を提供するように又は第１のモードで動作するように、及び第２のアドレスに送信された命令に応答して第２の組の応答を提供するように又は第２のモードで動作するように構成される。言い換えれば、アドレスは、パッケージ４００ａにより提供される異なる機能をトリガすることができる。幾つかの例において、第１の組の応答の少なくとも１つの応答は、第１のアドレスに送信されたコマンドに応答し且つ第２のアドレスに送信されたコマンドに応答しない出力であり、第２の組の応答の少なくとも１つの応答は、第２のアドレスに送信されたコマンドに応答し且つ第１のアドレスに送信されたコマンドに応答しない出力である。幾つかの例において、第１の組の応答は、暗号論的に認証されることができ（即ち、ベース鍵を用いて生成されたメッセージ認証コードが付属した、又は暗号論的に「サイン（署名）」された及び／又は暗号化された、例えば本明細書に参照により組み込まれる特許文献４を参照）、第２の組の応答は、暗号論的に認証されない。幾つかの例において、第２の組の応答は、センサ・データに関係することができ、第１の組の応答は、センサ・データに関係することができない。幾つかの例において、メッセージは、セッション鍵識別子が付属することができる。例えば、パッケージ４００ａの論理回路の正体は、第１及び第２の組の応答で伝達されることができ、それによりそれは、第１の組で暗号論的に認証されるが、第２の組では暗号論的に認証されない。これにより、パッケージ４００ａが、２つの異なる機能を提供することが可能になることができる。データは、パッケージ４００ａの出力データ・バッファから出力され得る。

幾つかの例において、パッケージ４００ａは、第１のアドレスに送信されたＩ２Ｃ通信を用いて第１の検証プロセスに参加するように、及び第２のアドレスに送信された通信を用いて第２の検証プロセスに参加するように構成され得る。上述したように、第２のアドレスは、再設定アドレスであることができ、幾つかの例において、第１の検証プロセスが実行された後に再設定され得る。幾つかの例において、第１の検証プロセスは、暗号化されたメッセージ又は認証可能メッセージの交換を含むことができ、この場合、メッセージは、パッケージに格納されたベース鍵に基づいて暗号化および／またはサインされ、当該ベース鍵は、印刷装置に格納または保持された秘密鍵に対応する秘密鍵である（又は秘密ベース鍵に基づく）ことができる。幾つかの例において、第２の検証プロセスは、一貫性（インテグリティ）検査を含むことができ、この場合、パッケージ４００ａは、要求されたデータ値を戻すことができ、これらのデータ値が所定の基準を満たすことを、ホスト装置が確認することができるようになっている。

上述された例において、回路パッケージ４００ａと通信するために使用されるアドレスが説明された。更なる通信は、メモリ・アドレスに向けられることができ、当該メモリ・アドレスは、これらメモリ・アドレスと関連付けられた情報を要求するために使用される。メモリ・アドレスは、論理回路パッケージ４００ａの第１及び第２のアドレスと異なる構成を有することができる。例えば、ホスト装置は、特定のメモリ・レジスタが読み出しコマンドにメモリ・アドレスを含めることにより、バス上に読み出されることを要求することができる。言い換えれば、ホスト装置は、メモリの配列の知識および／または制御を有することができる。例えば、第２のアドレスと関連付けられた複数のメモリ・レジスタ及び対応するメモリ・アドレスが存在することができる。特定のレジスタは、静的または再設定可能であることができる値と関連付けられ得る。ホスト装置は、レジスタがメモリ・アドレスを用いてそのレジスタを識別することによりバス上へ読み出されることを要求することができる。幾つかの例において、レジスタは、アドレス・レジスタ（単数または複数）、パラメータ・レジスタ（単数または複数）（例えば、ゲイン及び／又はオフセット・パラメータを格納する）、センサ識別レジスタ（単数または複数）（センサのタイプのしるしを格納することができる）、センサ読み取りレジスタ（単数または複数）（センサを用いて読み取られた又は測定された値を格納することができる）、センサ数レジスタ（単数または複数）（センサの数または計数を格納することができる）、バージョン識別レジスタ（単数または複数）、クロック・サイクルの計数を格納するためのメモリ・レジスタ（単数または複数）、論理回路の読み取り／書き込み履歴を示す値を格納するためのメモリ・レジスタ（単数または複数）、又は他のレジスタの何れか、又はそれらの任意の組み合わせを含むことができる。

図４Ｂは、論理回路パッケージ４００ｂの別の例を示す。この例において、パッケージ４００ｂは、この例において第１のタイマー４０４ａを含む第１の論理回路４０２ｂ、及びこの例において第２のタイマー４０４ｂを含む第２の論理回路４０６ａを含む。この例において第１及び第２の論理回路４０２ｂ、４０６ａのそれぞれがそれ自体のタイマー４０４を含むが、他の例において、それらはタイマーを共用する又は少なくとも１つの外部タイマーを参照することができる。更なる例において、第１の論理回路４０２ｂ及び第２の論理回路４０６ａは、専用の信号経路４０８によりリンクされる。

一例において、論理回路パッケージ４００ｂは、２つのデータ・フィールドを含む第１のコマンドを受信することができる。第１のデータ・フィールドは、動作の要求されたモードを設定する１バイトのデータ・フィールドである。例えば、更に後述されるように、論理回路パッケージ４００ｂが第１のアドレスに送信されたデータ・トラヒックを無視する（例えば、タスクを実行している間）ことができる第１のモード、論理回路パッケージ４００ｂが第１のアドレスに送信されたデータ・トラヒックを無視し且つ第２の論理回路４０６ａにイネーブル信号を送信することができる第２のモードのような、複数の所定のモードが存在することができる。

第１のコマンドは、アドレス・フィールド及び／又は確認応答の要求のような追加フィールドを含むことができる。

論理回路パッケージ４００ｂは、第１のコマンドを処理するように構成される。第１のコマンドが適合されることができない場合（例えば、コマンド・パラメータが無効な長さ又は値からなる、或いは第２の論理回路４０６ａをイネーブルにすることができない）、論理回路パッケージ４００ｂは、エラー・コードを生成して、例えば印刷装置のホスト論理回路に戻されることになる通信リンクに、これを出力することができる。

しかしながら、第１のコマンドが有効に受信されて、適合され得る場合、論理回路パッケージ４００ｂは、例えばタイマー４０４ａを用いて、第１のコマンドに含まれる時間期間の持続時間を測定する。幾つかの例において、タイマー４０４ａは、デジタル・「クロック・ツリー」を含むことができる。他の例において、タイマー４０４ａは、ＲＣ回路、リング発振器、或いは発振器またはタイマーの何らかの他の形態を含むことができる。この例において、有効な第１のコマンドを受信することに応答して、第１の論理回路４０２ｂは、第２の論理回路４０６ａをイネーブルにし、例えば上述されたように第１の論理回路４０２ｂに処理タスクを課すことにより、第１のアドレスを有効にディスエーブルにする。幾つかの例において、第２の論理回路４０６ａをイネーブルにすることは、第１の論理回路４０２ｂにより、第２の論理回路４０６ａに活性化信号を送信することを含む。言い換えれば、この例において、論理回路パッケージ４００ｂは、第２の論理回路４０６ａが第１の論理回路４０２ｂにより、選択的にイネーブルにされるように構成される。

この例において、第２の論理回路４０６ａは、信号経路４０８を介して信号を送信する第１の論理回路４０２ｂによりイネーブルにされ、当該信号経路４０８は、専用の信号経路４０８であってもなくてもよく、即ち第２の論理回路４０６ａをイネーブルにすることに捧げられてもなくてもよい。一例において、第１の論理回路４０２ｂは、第１の論理回路４０２ｂと第２の論理回路４０６ａをリンクする信号経路４０８に接続された専用コンタクト・ピン又はパッドを有することができる。特定の例において、専用コンタクト・ピン又はパッドは、第１の論理回路４０２ｂの汎用ＩＯ（General Purpose Input/Output：ＧＰＩＯ）であることができる。コンタクト・ピン／パッドは、第２の論理回路４０６ａのイネーブル化コンタクトとしての機能を果たすことができる。

信号経路４０８の電圧は、第２の論理回路４０６ａをイネーブルにするために高（High）になるように駆動され得る。幾つかの例において、係る信号は、第１の時間期間の実質的な持続時間にわたって存在することができ、例えば、第１のコマンドの受信後に開始して第１の時間期間の最後で終わることができる。上述されたように、イネーブル化は、コマンドのデータ・フィールドによりトリガされ得る。他の例において、第２の論理回路は、例えば、別の方法で時間期間の持続時間にわたって、選択的にイネーブル／ディスエーブルにされ得る。

幾つかの例において、係るコンタクト・パッド又はピンが、交換可能な印刷装置構成要素の外部から一般にアクセスできないように設けられる。例えば、それは、インターフェースから比較的離れることができ、及び／又はハウジングにより完全に包囲され得る。これは、第１の論理回路４０２ｂを介してのみトリガされることを保証するのに有用であることができる。

この例において、第２の論理回路４０６ａは、少なくとも１つの第２のアドレスを介してアドレス可能である。幾つかの例において、第２の論理回路４０６ａが活性化またはイネーブルにされる場合、それは、Ｉ２Ｃアドレスであることができる又は何らかの他のアドレス・フォーマットを有することができる最初の又はデフォルトの第２のアドレスを有することができる。第２の論理回路４０６ａは、マスター又はホスト論理回路から命令を受け取り、最初のアドレスを一時的な第２のアドレスに変更することができる。幾つかの例において、一時的な第２のアドレスは、マスター又はホスト論理回路により選択されたアドレスであることができる。これにより、第２の論理回路４０６ａが、少なくとも最初に同じ最初の第２のアドレスを共用する同じＩ２Ｃバス上の複数のパッケージ４００の１つに設けられることが可能になることができる。この共用されたデフォルトのアドレスはその後、印刷装置論理回路により、特定の一時的なアドレスに設定されることができ、それにより、複数のパッケージが、それらの一時的な使用の間に異なる第２のアドレスを有することが可能になり、個々のパッケージに対する通信が容易になる。同時に、同じ最初の第２のアドレスを提供することは、製造の利点または試験の利点を有することができる。

幾つかの例において、第２の論理回路４０６ａは、メモリを含むことができる。メモリは、最初の及び／又は一時的な第２のアドレスを格納するためのプログラム可能アドレス・レジスタを含むことができる（幾つかの例において、揮発性の態様で）。幾つかの例において、第２のアドレスは、実行後、及び／又は実行により、Ｉ２Ｃ書き込みコマンドを設定され得る。幾つかの例において、第２のアドレスは、イネーブル化信号が存在する又は高（High）である場合に設定可能であることができるが、それが存在しない又は低（Low）である場合には設定可能でない。第２のアドレスは、イネーブル化信号が解除された際に及び／又は第２の論理回路４０６ａのイネーブル化の復旧時に、デフォルトのアドレスに設定され得る。例えば、信号経路４０８上のイネーブル信号が低（Low）であるたびに、第２の論理回路４０６ａ又はその関連部分（単数または複数）は、リセットされ得る。デフォルトのアドレスは、第２の論理回路４０６ａ又はその関連部分（単数または複数）がリセットされていない状態に切り替えられる際に設定され得る。幾つかの例において、デフォルトのアドレスは、７ビット又は１０ビットの識別値である。幾つかの例において、デフォルトのアドレス及び一時的な第２のアドレスは、次に単一の共通アドレス・レジスタに書き込まれ得る。

幾つかの例において、第２の論理回路４０６ａのアドレスは、イネーブルにされるどんな時にも、書き換えられ得る。幾つかの例において、バスに接続された際、第２の論理回路４０６ａは、それがイネーブルにされた状態である時を除いて、低電流状態にあることができる。

幾つかの例において、第２の論理回路４０６ａは、パワー・オン・リセット（ＰＯＲ）デバイスを含むことができる。これは、第２の論理回路４０６ａに印加された電力を検出して、第２の論理回路４０６ａ全体に達するリセット・パルスを生成して、それを既知の状態にする電子デバイスを含むことができる。係るＰＯＲデバイスは、装着前にパッケージ４００ｂを試験する際に特に有用であることができる。

幾つかの例において、複数の更なる論理回路が、更なるピン（ＧＰＩＯピンであることができる）又は同種の物を用いて、互いに「鎖状接続」され得る。幾つかの例において、ひとたび第２のアドレスが書き込まれれば（即ち、論理回路がそのデフォルトのアドレスとは異なるアドレスを有する）、それは、ピン又はパッドから「出て」、当該鎖の次の論理回路のピン又はパッドに入る（１つ存在する場合）ことを活性化することができ、それにより高（High）に駆動されることができ、論理回路がイネーブルにされ得る。係る更なる論理回路（単数または複数）は、第２の論理回路４０６ａに関連して説明されたように機能することができる。係る更なる論理回路は、幾つかの例において第２の論理回路４０６ａと同じデフォルトのアドレスを有することができる。どれぐらいの数の論理回路が直列に鎖状接続されるか及びこのようにアクセスされるかに関して絶対的限界は存在しないが、バス・ライン上の直列抵抗、スレーブＩＤの数、及び同種の物に基づいて、所与の具現化形態において実際上の制限が存在する場合がある。

一例において、第１の論理回路４０２ｂは、アクティブ・ローの非同期リセット信号であることができるイネーブル化信号を生成するように構成される。幾つかの例において、この信号が解除される（又は論理０に駆動される）場合、第２の論理回路４０６ａは、動作を即座に停止することができる。例えば、データ転送は即座に停止することができ、第２の論理回路４０６ａがデフォルト状態（スリープ状態および／または低電流状態であることができる）になることができる。幾つかの例において、レジスタのようなメモリは、初期化状態に戻ることができる（例えば、デフォルトのアドレスがアドレス・レジスタの初期化状態を含むことができる）。

Ｉ２Ｃバスがパッケージ４００ｂとの通信に使用される一例において、第１の論理回路４０２ｂ及び第２の論理回路４０６ａは、同じＩ２Ｃバスに接続され得る。上述されたように、例えば、第１の論理回路４０２ｂのＧＰＩＯピンと第２の論理回路４０６ａとの間に設けられた追加の接続が、専用コマンドの受信後に選択的にイネーブルにされ得る。例えば、第１の論理回路４０２ｂは、コマンドに指定された時間期間にわたって高（High）になるように専用ＧＰＩＯピンを駆動することができる（それに対して、デフォルトにすることにより、ピンは低（Low）状態になることができる）。この時間期間の持続時間にわたって、第１の論理回路４０２ｂは、第１のアドレスを用いて通信するための何らかの試みを確認応答することができない（「ＮＡＫ」）。指定された時間期間の終わりで、専用コンタクト・ピンは、「低（Low）」状態に戻されることができ、第１の論理回路４０２ｂは、再び第１のアドレスに送信されるＩ２Ｃバス上の通信に対して受け入れ可能になることができる。しかしながら、コンタクト・ピンが高（High）になるように駆動されている間、第２の論理回路４０６ａはイネーブルにされることができ、Ｉ２Ｃバス上の通信に対して受け入れ可能である。

留意されるべきは、第１の論理回路４０２ｂと第２の論理回路４０６ａとの間でＩ２Ｃコンタクト共用することにより、電気相互接続のコストは小さくなる。更に、第２の論理回路が時間期間の持続時間の間でのみ選択的に電力供給される場合、それは電気化学的摩耗に影響されにくくなることができる。更に、これにより、各第１の論理回路４０２ｂ及び第２の論理回路４０６ａを含む複数のパッケージが、同じシリアルＩ２Ｃバス上に設けられることが可能になることができ、この場合、第２の論理回路４０６ａは、（少なくとも最初に）アドレスを共用することができ、その結果として製造の複雑性および配置の複雑性を低減することができる。

幾つかの例において、上記のように、論理回路パッケージ４００ｂは、第１のアドレスに送信される通信に応答する第１の動作モード、及び第２のアドレス（例えば、現在使用中の、及び幾つかの例において第２の論理回路４０６ａの専用レジスタに現在格納されている第２のアドレス）に送信される通信に応答し且つ第１のアドレスに送信される通信に応答しない第２の動作モードを含む。

図４ｂに示された例において、第２の論理回路４０６ａは、セルの第１のアレイ４１０、及び少なくとも１つの第２のセル４１２又は第２のセルの第２のアレイを含む。第１のセル４１６ａ～４１６ｆ、４１４ａ～４１４ｆ及び少なくとも１つの第２のセル４１２は、レジスタを含むことができる。第１のセル４１６ａ～４１６ｆ、４１４ａ～４１４ｆ及び少なくとも１つの第２のセル４１２は、センサを含むことができる。一例において、第１のセル・アレイ４１０は、印刷材料レベル・センサを含み、少なくとも１つの第２のセル４１２は、別のセンサ及び／又は他のセンサ・アレイを含む。

この例において、第１のセル・アレイ４１０は、印刷補給物の印刷材料レベルを検出するように構成されたセンサを含み、当該印刷補給物は、幾つかの例において固体であることができるが、本明細書で説明される例において液体（例えば、インク又は他の液体印刷剤）である。第１のセル・アレイ４１０は、例えば特許文献７（参照により本明細書に組み込まれる）、特許文献８（参照により本明細書に組み込まれる）及び特許文献９（参照により本明細書に組み込まれる）に記載されたレベル・センサ・アレイと比べて構造および機能において類似する、一連の温度センサ（例えば、セル４１４ａ～４１４ｆ）及び一連の加熱要素（例えば、セル４１６ａ～４１６ｆ）を含むことができる。この例において、抵抗セル４１４の抵抗は、その温度にリンクされる。ヒータ・セル４１６は、直接的に又は媒体を用いて間接的にセンサ・セル４１４を加熱するために使用され得る。センサ・セル４１４の後続の挙動は、センサ・セル４１４が沈められる媒体（例えば、それらが液体内にある（又は幾つかの例において、固体媒体内に収容された）か、又は空気中にある）に依存する。液体に沈められた／固体媒体内に収容されたセンサ・セル４１４は一般に、空気中にあるものよりも迅速に熱を失うことができ、その理由は、液体または固体が空気よりも良好に抵抗セル４１４から熱を奪うことができるからである。従って、液体レベルは、どの抵抗セル４１４が空気にさらされているかに基づいて求められることができ、これは、関連したヒータ・セル４１６により提供される熱パルス（少なくとも熱パルスの開始）の後で、それらの抵抗の読取り値に基づいて求められ得る。

幾つかの例において、各センサ・セル４１４及びヒータ・セル４１６は、一方が直接的に他方の上にある状態で積み重ねられる。各ヒータ・セル４１６により生成された熱は、ヒータ要素のレイアウト周辺部内に実質的に空間的に閉じ込められることができ、熱伝達は実質的に、ヒータ・セル４１６の直上に積み重ねられたセンサ・セル４１４に閉じ込められる。幾つかの例において、各センサ・セル４１４は、関連するヒータ・セル４１６と液体／空気界面との間に配列され得る。

この例において、第２のセル・アレイ４１２は、異なる検知機能（単数または複数）のような異なる機能を有することができる複数の異なるセルを含む。例えば、第１及び第２のセル・アレイ４１０、４１２は、異なる抵抗タイプを含むことができる。異なる機能のための異なるセル・アレイ４１０、４１２は、第２の論理回路４０６ａに設けられ得る。

図４Ｃは、上述された回路／パッケージの特性（属性）の何れかを有することができる論理回路パッケージ４００ｃの第１の論理回路４０２ｃ及び第２の論理回路４０６ｂが、如何にしてＩ２Ｃバスに及び互いに接続することができるかに関する一例を示す。図面に示されるように、回路４０２ｃ、４０６ｂのそれぞれは、Ｉ２Ｃバスの電源（Power）ライン、接地（Ground）ライン、クロック（Clock）ライン及びデータ（Data）ラインに接続する４つのパッド（又はピン）４１８ａ～４１８ｄを有する。別の例において、双方の論理回路４０２ｃ、４０６ｂを印刷装置コントローラのインターフェースの４つの対応する接続パッドに接続するために、４つの共通接続パッドが使用される。留意されるべきは、幾つかの例において、４つの接続パッドの代わりに、より少ない接続パッドが存在する場合がある。例えば、電源は、クロック・パッドから調達されることができ；内部クロックが提供されることができ；又はパッケージが別の接地回路を通じて接地されることができ；その結果、パッドの１つ又は複数が省かれ得る又は冗長にされ得る。従って、異なる例において、パッケージは、２つ又は３つだけのインターフェース・パッドを使用することができる、及び／又は「ダミー」パッドを含むことができる。

回路４０２ｃ、４０６ｂのそれぞれは、共通信号ライン４２２により接続されるコンタクト・ピン４２０を有する。第２の回路のコンタクト・ピン４２０は、そのイネーブル化コンタクトとしての機能を果たす。

この例において、第１の論理回路４０２ｃ及び第２の論理回路４０６ｂのそれぞれは、メモリ４２３ａ、４２３ｂを含む。

第１の論理回路４０２ｃのメモリ４２３ａは、暗号化値（例えば、暗号鍵、及び／又は鍵が導出され得るシード値）、及び関連する交換可能な印刷装置構成要素の識別データ及び／又はステータス・データを含む情報を格納する。幾つかの例において、メモリ４２３ａは、印刷材料の特性を表すデータ、例えばそのタイプ、カラー（色）、カラー・マップ、レシピ、バッチ番号、寿命などの何れか、それらの任意の一部、又はそれらの任意の組み合わせを格納することができる。

第２の論理回路４０６ｂのメモリ４２３ｂは、第２の論理回路４０６ｂが最初にイネーブルにされる際の第２の論理回路４０６ｂの最初のアドレスを収容し、その後に更なる（一時的な）第２のアドレスを収容する（幾つかの例において、揮発性の方式）ためのプログラム可能アドレス・レジスタを含む。更に、例えば一時的な第２のアドレスは、第２の論理回路４０６ｂがイネーブルにされた後に第２のアドレス・レジスタへプログラミングされることができ、イネーブル期間の終わりに有効に消去または置換され得る。幾つかの例において、メモリ４２３ｂは更に、揮発性または不揮発性の方式で、読み出し／書き込み履歴データ、セル（例えば、抵抗またはセンサ）計数データ、アナログ・デジタル変換器データ（ＡＤＣ及び／又はＤＡＣ）及びクロック計数の何れか、又はそれらの任意の組み合わせを格納するためのプログラム可能レジスタを含むことができる。係るデータの使用法は、より詳細に後述される。セル計数またはＡＤＣ又はＤＡＣ特性のような、特定の特性は、メモリに別個のデータとして格納される代わりに、第２の論理回路から引き出され得る。

一例において、第２の論理回路４０６ｂのメモリ４２３ｂは、アドレス（例えば、第２のＩ２Ｃアドレス）；レビジョン（改訂）ＩＤの形態の識別情報：及び例えば、複数の異なるセル・アレイが同じ数のセルを有する場合に、異なるセル・アレイのそれぞれに対する又は複数の異なるセル・アレイに対する最後のセルのインデックス番号（インデックスが０から開始する場合、セルの数より１少なくなることができる）の何れか、又はそれらの任意の組み合わせを格納する。

第２の論理回路４０６ｂの使用中、幾つかの動作状態において、第２の論理回路４０６ｂのメモリ４２３ｂは、第２の回路のタイマーをイネーブルにすることができる及び／又はリング発振器のような幾つかのタイマーの場合に内部で周波数ディザリングをイネーブルにすることができるタイマー制御データ；ディザー制御データ値（ディザー方向および／または値を示すための）；及びタイマー・サンプル試験トリガ値（第２の論理回路４０６ｂにより測定可能なクロック・サイクルに対してタイマーをサンプリングすることによりタイマーの試験をトリガするための）の何れか、又はそれらの任意の組み合わせを格納することができる。

本明細書において、メモリ４２３ａ、４２３ｂが別個のメモリとして示されるが、それらは、共用メモリ資源として組み合わされる、又は何らかの他の方法で分割され得る。メモリ４２３ａ、４２３ｂは、単一の又は複数のメモリ・デバイスを含むことができ、揮発性メモリ（例えば、ＤＲＡＭ、ＳＲＡＭ、レジスタなど）及び不揮発性メモリ（例えば、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュ、ＥＰＲＯＭ、メモリスタなど）の何れか、又はそれらの任意の組み合わせを含むことができる。

１つのパッケージ４００ｃが図４Ｃに示されるが、バスに取り付けられた類似した構成または異なる構成を有する複数のパッケージが存在することができる。

図４Ｄは、印刷材料容器と共に使用するための処理回路４２４の一例を示す。例えば、処理回路４２４は、それに固定され得る又はそれに一体化することができる。既に言及されたように、処理回路４２４は、本開示の任意の他の論理回路パッケージの特徴の何れかを含むことができ、又は係る任意の他の論理回路パッケージと同じであることができる。

この例において、処理回路４２４は、メモリ４２６、及びメモリ４２６からの読み出し動作をイネーブルにする第１の論理回路４０２ｄを含む。処理回路４２４は、印刷材料容器が装着される印刷装置のインターフェース・バスを介してアクセス可能であり、第１のアドレス及び少なくとも１つの第２のアドレスと関連付けられる。バスはＩ２Ｃバスであることができる。第１のアドレスは第１の論理回路４０２ｄのＩ２Ｃアドレスであることができる。第１の論理回路４０２ｄは、本開示において説明される他の例示的な回路／パッケージの特質（属性）の何れかを有することができる。

第１の論理回路４０２ｄは、容器が装着される印刷装置により、印刷材料容器の認証に関係するように適合される。例えば、これは、例えばメモリ４２６に格納された暗号鍵に基づいたあらゆる種類の暗号論的認証通信またはメッセージ交換のような、及びプリンタに格納された情報と連係して使用され得る暗号プロセスを含むことができる。幾つかの例において、プリンタは、「共有秘密鍵」の基礎を提供するために、多数の異なる印刷材料容器と互換性のある鍵のバージョンを格納することができる。幾つかの例において、印刷材料容器の認証は、係る共有秘密鍵に基づいて実行され得る。幾つかの例において、第１の論理回路４０２ｄは、印刷装置でセッション鍵を導出するためのメッセージに関係することができ、メッセージは、係るセッション鍵に基づいてメッセージ認証コードを用いてサインされ得る。本段落に従って暗号論的にメッセージを認証するように構成された論理回路の例は、先に言及された特許文献４（参照により本明細書に組み込まれる）で説明されている。

幾つかの例において、メモリ４２６は、識別データ及び読み出し／書き込み履歴データを含むデータを格納することができる。幾つかの例において、メモリ４２６は更に、セル計数データ（例えば、センサ計数データ）及びクロック計数データを含む。クロック計数データは、第１及び／又は第２のタイマー４０４ａ、４０４ｂ（即ち、第１の論理回路または第２の論理回路と関連付けられたタイマー）のクロック速度を示すことができる。幾つかの例において、メモリ４２６の少なくとも一部は、図４Ｂに関連して上述された第２の論理回路４０６ａのような、第２の論理回路の機能と関連付けられる。幾つかの例において、メモリ４２６に格納されたデータの少なくとも一部は、第２のアドレスを介して受信したコマンド（受信コマンドと称する）に応答して伝達されることになる。幾つかの例において、メモリ４２６は、処理回路の第２のアドレスを格納する（幾つかの例において、揮発性方式で）ためのプログラム可能アドレス・レジスタ又はメモリ・フィールドを含む。第１の論理回路４０２ｄは、メモリ４２６からの読み出し動作をイネーブルにすることができ、及び／又は処理タスクを実行することができる。

本明細書で説明される第１の論理回路４０２の他の例は、同様に認証プロセスに関与するように適合され得る。

メモリ４２６は、例えば、印刷材料の特性を表すデータ、例えばそのタイプ、カラー（色）、バッチ番号、寿命などの何れか又はそれらの任意の組み合わせを含むことができる。メモリ４２６は例えば、第１のアドレスを介して受信されたコマンドに応答して、伝達されるべきデータを含むことができる。処理回路は、メモリからの読み出し動作をイネーブルにする及び処理タスクを実行するための第１の論理回路を含むことができる。

幾つかの例において、処理回路４２４は、第１のアドレスを介して第１の論理回路４０２ｄに送信された、タスク及び第１の時間期間を示す第１のコマンドの受信後に、処理回路４２４が、第１の時間期間の持続時間にわたって、少なくとも１つの第２のアドレスによりアクセス可能であるように、構成される。代案として又は追加として、処理回路４２４は、第１のアドレスを用いてアドレス指定された第１の論理回路４０２ｄに送信された、タスク及び第１の時間期間を示す第１のコマンドに応答して、処理回路４２４が処理回路４２４のタイマー（例えば、上述されたようなタイマー４０４ａ、４０４ｂ）により測定されるような時間期間の実質的な持続時間にわたって、第１のアドレスに送信されたＩ２Ｃトラヒックを無視する（例えば、「黙殺する」又は「応答しない」）ことができるように、構成され得る。幾つかの例において、処理回路は、第１のコマンドで指定されたタスクであることができるタスクを更に実行することができる。バス上に送信されたデータに関して本明細書で使用されるような用語「無視する」又は「黙殺する」は、受信しないこと（幾つかの例において、データをメモリへ読み込まない）、作用しないこと（例えば、コマンド又は命令に従わない）、及び／又は応答しないこと（即ち、確認応答を提供しない及び／又は要求されたデータで応答しない）の何れか、又はそれらの任意の組み合わせを含むことができる。

処理回路４２４は、本明細書で説明される論理回路パッケージ４００の特質（属性）の何れかを有することができる。特に、処理回路４２４は更に、第２の論理回路を含むことができ、この場合、第２の論理回路は、第２のアドレスを介してアクセス可能である。幾つかの例において、第２の論理回路は、印刷材料容器が装着される印刷装置によって、第２のアドレスを介して読み取り可能である少なくとも１つのセンサを含むことができる。幾つかの例において、係るセンサは、印刷材料レベル・センサを含むことができる。

処理回路４２４は、Ｉ２Ｃバス上で第１のアドレスに送信されたメッセージによりトリガされる第１の検証機能、及びＩ２Ｃバス上に第２のアドレスに送信されたメッセージによりトリガされる第２の検証機能を有することができる。

図４Ｅは、互いに個々のインターフェース４２８ａ、４２８ｂを介してＩ２Ｃバスに接続することができる、本明細書で説明される同じ名称の回路／パッケージの特質（属性）の何れかを有することができる、論理回路パッケージ４００ｄの第１の論理回路４０２ｅ及び第２の論理回路４０６ｃの別の例を示す。一例において、個々のインターフェース４２８ａ、４２８ｂは、同じコンタクト・パッド・アレイに接続され、この場合、双方の論理回路４０２ｅ、４０６ｃの１つだけのデータ・パッドが同じシリアルＩ２Ｃバスに接続され、例えば図１３Ａ及び図１３Ｂを参照されたい。言い換えれば、幾つかの例において、第１及び第２のアドレスにアドレス指定される通信は、同じデータ・パッドを介して受信される。

この例において、第１の論理回路４０２ｅは、マイクロコントローラ４３０、メモリ４３２、及びタイマー４３４を含む。マイクロコントローラ４３０は、セキュア・マイクロコントローラ、又はマイクロコントローラ、セキュア又は非セキュアとして機能するように適合されたカスタマイズされた集積回路であることができる。

この例において、第２の論理回路４０６ｃは、パッケージ４００ｄが接続されるバスからクロック信号およびデータ信号を受信する送信／受信モジュール４３６、データ・レジスタ４３８、マルチプレクサ４４０、デジタル・コントローラ４４２、アナログ・バイアス及びアナログ・デジタル変換器４４４、少なくとも１つのセンサ又はセル・アレイ４４６（幾つかの例において、１つ又は複数の抵抗素子のアレイを有するレベル・センサを含むことができる）、及びパワー・オン・リセット（ＰＯＲ）デバイス４４８を含む。ＰＯＲデバイス４４８は、コンタクト・ピン４２０を使用せずに、第２の論理回路４０６ｃの動作を可能にするために使用され得る。

アナログ・バイアス及びアナログ・デジタル変換器４４４は、センサ・アレイ（単数または複数）４４６からの及び外部センサからの読取り値を受け取る。例えば、電流が、検知抵抗に供給されることができ、結果として生じる電圧がデジタル値に変換され得る。そのデジタル値は、レジスタに格納され、Ｉ２Ｃバスを介して読み出され得る（即ち、シリアル・データ・ビットとして又は「ビットストリーム」として送信される）。アナログ・デジタル変換器４４４は、レジスタに格納され得るパラメータ（例えば、ゲイン・パラメータ及び／又はオフセット・パラメータ）を利用することができる。

この例において、例えば、周囲温度センサ４５０、クラック（亀裂）検出器４５２及び／又は流体温度センサ４５４の少なくとも１つを含む、異なる追加の単一のセンサが存在する。これらはそれぞれ、周囲温度、論理回路が設けられるダイの構造的完全性、及び流体温度を検知することができる。

図５は、処理回路により、例えば、上述された論理回路パッケージ４００ａ～４００ｄのような論理回路パッケージにより、又は図４Ｄに関連して説明された処理回路４２４により、及び／又は交換可能な印刷装置構成要素（例えば、消費できる印刷材料容器）に設けられた処理回路により、実行され得る方法の一例を示す。

ブロック５０２は、処理回路の第１のアドレスに送信されたタスク及び第１の時間期間を示す第１のコマンドを受け取ることを含む。ブロック５０４は、時間期間の持続時間にわたって処理回路の少なくとも１つの第２のアドレスによって、処理回路に対する処理回路によるアクセスをイネーブルすることを含む。

図６は、ブロック５０４の方法の一例を、より詳細に示す。この例において、第１及び第２の論理回路が設けられ、それぞれは、図４Ｂに関連して上述されたような第１及び少なくとも１つの第２のアドレスと関連付けられる。

ブロック６０２は、第２の論理回路を活性化することを含む。上述されたように、これは、第１の論理回路が第２の論理回路を活性化するために、例えば専用の信号経路を介して、活性化信号を第２の論理回路に送るまたは送信することを含むことができる。この例において、第２の論理回路を活性化することは、少なくとも１つの第２のアドレスを用いて、例えば最初の又はデフォルトの第２のアドレスを用いて、処理回路にアクセスすることを可能にする。幾つかの例において、活性化後、第２の論理回路は、例えば第２の論理回路の最初の又はデフォルトのアドレスを置換するために、新たな又は一時的な第２のアドレスを設定するようにされ得る。幾つかの例において、一時的なアドレスは、通信セッションの持続時間にわたって設定され得る。

ブロック６０４は、時間期間の持続時間にわたって、第１の論理回路に処理タスク（幾つかの例において、ブロック５０２で受信されたコマンドに指定された処理タスク）を実行させることにより、時間期間の持続時間にわたって第１のアドレスを介した（即ち、第１のアドレスにアドレス指定された通信を用いた）処理回路に対するアクセスをディスエーブルにすることを含む。他の例において、第１のアドレスは、第１のアドレスに送信されたメッセージに対する応答の送信を阻止することにより、有効にディスエーブルにされ得る。ブロック６０６は、処理回路のタイマーを用いて時間期間の持続時間を処理回路によって監視することを含む。幾つかの例において、タイマーを用いて時間期間の持続時間を監視することは、それ自体が処理タスクを含むことができる。

時間期間が終了した後、方法は、第２の論理回路を非活性化することを含むブロック６０８を続ける。例えば、これは、第１の論理回路により、活性化信号を解除することを含むことができる。従って、第２のアドレスを介した処理回路に対するアクセスは、時間期間の持続時間後にディスエーブルにされ得る。例えば、第２の論理回路は、当該信号の解除により、電源を切られる又はスリープ・モードに置かれ得る。

通信セッションの終わりが論理回路の少なくとも一部に対する電源喪失と関連付けられる例において、この電源喪失により、第２のアドレスは、破棄され得る（例えば、第２のアドレスは揮発性メモリに保持されることができる一方で、最初の又はデフォルトのアドレスは、配線で接続される又は永続性メモリに保持され得る）。リセット後、第２のアドレスは再び、新たなセッションの開始前に、デフォルトの又は最初のアドレスに設定され得る。幾つかの例において、最初の又はデフォルトのアドレスは、永続性メモリに保持されることができ、第２の論理回路がイネーブルにされる際に、第２の論理回路のレジスタに再記憶され得る。従って、「新たな」第２のアドレスは、通信セッションが開始されるたびに設定され得る（しかしながら、場合によっては、「新たな」第２のアドレスは、論理回路に関連して以前に使用されていた場合がある）。

本明細書の他の所で、より詳細に説明されるように、活性化の期間中、第２の論理回路は、サービス、例えばセル又はセンサの読み取り又は同種の物を提供することができる。しかしながら、他の例において、第２の論理回路は例えば、光または音声を活性化する（例えば、第２の論理回路が光源またはスピーカ又は幾つかの他の装置を制御することができる）ような、出力を提供することができ、データを受け取ることができ（例えば、データ・ファイルを格納することができるメモリを含むことができる）、及び／又は何らかの他のタイプの出力またはサービスを提供することができる。

図７は、上述されたような、例えば処理回路４２４により、又はパッケージ４００ａ～４００ｄにより、実行される方法の一例を示す。方法は、ブロック７０２において、通信バス、例えばＩ２Ｃバスを介して、処理回路の第１のアドレスに送信された処理タスク及び第１の時間期間を示す第１のコマンドを受け取ることを含む。

ブロック７０４は、処理回路のタイマーを開始することを含む。他の例において、タイマーは、開始されるのではなくて監視され得る。例えば、タイマーの最初の計数（カウント）が記録されることができ、当該計数の増加が監視され得る。

ブロック７０６は、処理回路により、処理タスクを実行することを含み、ブロック７０８は、第１のアドレスに送信されたトラヒックを無視することを含む。幾つかの例において、Ｉ２Ｃトラヒックを無視することは、コマンドに指定されたタスク又は別のタスクを実行することの結果としてなることができる。タスクは、タイマーを監視することを含むことができる。他の例において、タスクは、数学的課題を解くための作業のような計算タスクを含むことができる。

ブロック７０８は、タイマーを用いて監視する際、時間期間が終了するまで継続することができる。

方法は、タスクに関連して及び／又はトラヒックを無視すること（例えば、「黙殺する」又は単に「応答しない」）に関連して上述された特徴の何れかを含むことができる。方法は、印刷材料容器および／または交換可能な印刷装置構成要素と関連付けられる、又は印刷材料容器および／または交換可能な印刷装置構成要素に設けられる処理回路を用いて実行され得る。

幾つかの例において、上述されたように、方法は、時間期間の持続時間にわたって、処理回路の第２のアドレスに送信されたＩ２Ｃトラヒックに対して、処理回路により応答することを含むことができる。幾つかの例において、第１のアドレスは、処理回路の第１の論理回路と関連付けられ、第２のアドレスは、処理回路の第２の論理回路と関連付けられる。幾つかの例において、第１及び第２の論理回路が設けられる場合、第１の論理回路は、処理タスクを実行することができ、及び／又は時間期間の持続時間にわたって、例えば専用の信号経路を介して第２の論理回路に活性化信号を送信することができる。幾つかの例において、第２の論理回路は、活性化信号を停止することにより、非活性化され得る。

図８は、複数の交換可能な印刷装置構成要素８０２ａ～８０２ｄが印刷装置８０４に設けられる構成を概略的に示す。

交換可能な印刷装置構成要素８０２ａ～８０２ｄのそれぞれは、上述されたような論理回路パッケージ４００ａ～４００ｄであることができる、論理回路パッケージ８０６ａ～８０６ｄと関連付けられる。印刷装置８０４は、ホスト論理回路８０８を含む。ホスト論理回路８０８及び論理回路パッケージ８０６は、共通Ｉ２Ｃバス８１０を介して通信する。動作の１つのモードにおいて、論理回路パッケージ８０６のそれぞれは、異なる第１のアドレスを有する。従って、論理回路パッケージ８０６のそれぞれ（及び延長線上で考えると、交換可能な印刷装置構成要素のそれぞれ）は、ホスト印刷装置８０４により、一意にアドレス指定され得る。

一例において、第１のコマンドは、交換可能な印刷装置構成要素の論理回路パッケージ８０６の特定の１つに送信されることができ、即ち、その論理回路パッケージの一意の第１のアドレスを用いてアドレス指定されることでき、対応する「第１のコマンド」の時間期間にわたってその（少なくとも１つの）第２のアドレスをイネーブルにするようにそれに命令する。従って、その交換可能な印刷装置構成要素８０２は例えば、少なくとも１つの第２のアドレス及び／又は幾つかの例において、その関連した機能をイネーブルにすることができる。幾つかの例において、これは、上述されたように第２の論理回路をイネーブルにするという結果になる。例えば、アドレス指定された論理回路パッケージ８０６は、第１のコマンドの時間期間の持続時間にわたって、例えば、同じコマンド又は別個のコマンドに応答して、その論理回路パッケージ８０６の第１のアドレスに送信されたＩ２Ｃトラヒックを無視する（例えば、確認応答しない及び／又は応答しない）ことができる。他の印刷装置構成要素８０２も、第２のコマンドを送信することができ、それは、「第２のコマンド」の時間期間の持続時間にわたってそれらの第１のアドレスに送信されたＩ２Ｃトラヒックをそれらが無視するという結果になる。上述されたように、Ｉ２Ｃバスを「リッスン」する他のスレーブ・デバイスが存在しない場合、Ｉ２Ｃバスを介して送信されたメッセージの形態およびコンテンツに関する制限が低減され得る。従って、このように、第１のアドレスの全ては、有効にディスエーブルにされ得るが、１つの第２のアドレスのみがＩ２Ｃバス８１０と通信する。他の例において、２つ以上のパッケージが、同時に個々の異なるアドレスによりアドレス可能であることができる。幾つかの例において、また、第１のコマンドが、第１のコマンドの時間期間の持続時間にわたってそれらの第１のアドレスに送信されたＩ２Ｃトラヒック無視するアドレス指定された構成要素／パッケージという結果になることができ、及び／又は第２のコマンドが、少なくとも１つの第２のアドレスを介してアクセス可能であるアドレス指定された構成要素／パッケージという結果になることもできる。

幾つかの例において、論理回路パッケージ（単数または複数）８０６は、指定された時間期間の持続時間にわたって「ビジーを保つ」及び第１のアドレスに送信されたＩ２Ｃトラヒックを無視するように、コマンドに指定されたような処理タスクであることができる処理タスクを実行することができる。上述されたように、これは、計算タスクまたは監視タスクを含むことができ、例えばタイマーを監視することを含むことができる。

かくして、論理回路パッケージ８０６は、そのパッケージの第２のアドレスが第１のコマンドの時間期間の持続時間にわたってイネーブルにされているという結果になる第１のコマンドに対する第１の応答、及び当該パッケージが、第２のコマンドの時間期間の持続時間にわたって、第１のアドレスに送信されたＩ２Ｃトラヒックを無視する（例えば、タイマーを監視するような処理タスクを実行することにより、及び／又は処理能力を奪う計算タスクを実行することにより）という結果になる第２のコマンドに対する第２の応答を有するように構成されることができる。言い換えれば、論理回路パッケージ８０６のそれぞれは、受信されたコマンドの特質に依存して、図５及び／又は図７の方法の何れかを実行するためにイネーブルにされ得る。

特定の例を考察するために、この例において特定の論理回路パッケージ８０６（この例において、論理回路パッケージ８０６ａ）とその第２のアドレスを介して通信することを望む印刷装置８０４のようなホスト・デバイスは、他の論理回路パッケージ８０６ｂ～８０６ｄにバス８１０上のトラヒックを無視させる結果になるように作用するように、他の論理回路パッケージ８０６ｂ～８０６ｄに命令するようなコマンドを発行することができる。これは、他の論理回路パッケージ８０６ｂ～８０６ｄのそれぞれの一意のアドレスにアドレス指定された３つのコマンドを連続的に送信する論理回路８０８を含むことができ、各コマンドは動作の第１のモード及び時間期間を指定する。動作の第１のモードは、バス上のトラヒックが無視されるという結果になることができる。次に、論理回路８０８は、その第１のアドレスを介して目標（ターゲット）の論理回路パッケージ８０６ａに専用コマンドを送信することができ、そのコマンドは、動作の第２のモード及び時間期間を指定する。動作の第２のモードは、第１のアドレスに送信されたバス８１０上のトラヒックが無視されており、且つ第２のアドレスのイネーブル化という結果になる命令を含むことができる。トラヒックが異なる論理回路パッケージ８０６により無視される第１のコマンド時間期間および第２のコマンド時間期間は、互いに部分的に重なるように指定されることができ、幾つかの例において、命令が受信される遅延時間を念頭に置いている。

次いで、ホスト論理回路は、時間期間の持続時間にわたって、選択された論理回路パッケージ８０６ａとその第２のアドレスを介して通信することができる。この時間期間中、幾つかの例において、他のデバイスがＩ２Ｃバスを「リッスン」しないので、任意の通信プロトコル（幾つかの例において、非Ｉ２Ｃ準拠プロトコルを含む）が、その第２のアドレスを介して、選択された論理回路パッケージ８０６ａと通信するために使用され得る。

当然のことながら、これは単なる１つの例である。他の例において、幾つかの又は全てのパッケージは、第２のアドレスを介して同時にアクセス可能であることができ、又は個々のパッケージの第１及び第２のアドレスの混合物が、アクセス可能であることができる。

図９は、Ｉ２Ｃ互換性論理回路パッケージ９００を含む交換可能な印刷装置構成要素８０２の一例を示し、それは、図４Ａ～図４Ｅに関連して説明されたパッケージ４００ａ～４００ｄの、又は回路４２４の特質（属性）の何れかを含むことができ、幾つかの例において、本明細書で説明された方法の何れかを実行するように構成され得る。この例におけるパッケージは、ホスト・プリンタのＩ２Ｃバスを介して通信するためのデータ・コンタクト９０４を含むＩ２Ｃインターフェース９０２を含む。

この例のパッケージは、メモリを含み、当該メモリは、印刷液体特性を表すデータを含み、当該データは、データ・コンタクト９０４を介して検索できる及び更新可能である。パッケージ９００は、第１のＩ２Ｃアドレスを介してホスト装置から受け取った読み出し要求に応答して（即ち、読み出し要求は第１のアドレスを用いてアドレス指定される）、前記印刷液体特性を表すデータを含むデータをバス上に及びデータ・コンタクト９０４を介して送信するように構成される。異なる交換可能な印刷装置構成要素８０２は、異なる印刷液体特性を格納することができるメモリと関連付けられ得る。

パッケージ９００は更に、第１のアドレスを介して受信したタスク及び第１の時間期間を示すコマンドに応答して、パッケージが、第１のアドレスと異なる少なくとも１つの第２のアドレスにアドレス指定されたコマンドを受信したことに応答して（幾つかの例において、それのみに応答して）同じバス及びデータ・コンタクトを介して時間期間の持続時間にわたってデータを送信し、及び時間期間の終了後に、第１のアドレスにアドレス指定されたコマンドを受信したことに応答して（幾つかの例において、それのみに応答して）同じバス及びデータ・コンタクトを介してデータを再び送信するように構成される。

幾つかの例において、少なくとも１つの異なるアドレスは、デフォルトの第２のアドレス及び更なる又は一時的な第２のアドレスを含み、この場合、パッケージ９００は、デフォルトの第２のアドレスにアドレス指定された受信コマンドに応答して、当該アドレスを一時的な第２のアドレスに再設定するように、及び／又は時間期間の終了まで一時的な第２のアドレスに送信された後続のコマンドに応答する（幾つかの例において、後続のコマンドのみに応答して）ように構成される。係る応答は、同じバス及び単一のデータ・コンタクト９０４を介して送信され得る。

交換可能な印刷装置構成要素８０２は、複数の印刷装置構成要素の１つとして提供されることができ、それらのメモリは、異なる印刷材料特性を格納する。複数の交換可能な印刷装置構成要素のそれぞれのパッケージは、各第１のアドレスを介して受信した、タスク及び第１の時間期間を示すコマンドに応答して、同じ個々のデフォルト・アドレスにアドレス指定される、受信コマンドに対するデータ応答を送信するように構成され得る。

幾つかの例において、パッケージ９００は、時間期間外に第１のアドレスにアドレス指定される示された受信コマンドに応答して、認証された、例えば、秘密鍵を用いて、暗号論的に認証された及びメッセージ認証コードが添付されたデータを送信するように構成される。しかしながら、時間期間中、認証されていないデータは、少なくとも１つの異なるアドレスにアドレス指定された受信コマンドに応答して送信され得る。

図１０は、印刷装置構成要素と関連付けられた論理回路を用いて印刷装置構成要素を検証する（有効化する）方法を説明する。幾つかの例において、論理回路は、上述されたような、論理回路パッケージ４０４ａ～４０４ｄ、９００及び／又は処理装置４２４であることができる。

例えば、印刷装置構成要素を検証する際、印刷剤容器が公認の供給元に由来するかを検証して、その品質を保証することが意図され得る（例えば、その認証を実行することにより）。幾つかの例において、検証プロセスは、交換可能な印刷装置構成要素および／またはそれと関連付けられた論理回路が予想通りに機能していることを保証するための一貫性検査を含むことができる。これは、センサ情報を要求することを含むことができ、このセンサ・データが予想されるパラメータに適合することを、印刷装置構成要素の論理回路が検査できるようになっている。

方法は、ブロック１００２において、Ｉ２Ｃバスを介して、論理回路と関連付けられた第１のアドレスに送信された第１の検証要求に、第１の検証応答で応答することを含む。ブロック１００４は、Ｉ２Ｃバスを介して、論理回路と関連付けられた第２のアドレスに送信された第２の検証要求に、第２の検証応答で応答することを含む。

幾つかの例において、第１の検証応答は、暗号論的に認証された応答である。例えば、これは、共用秘密鍵を使用する及び／又は暗号鍵を使用することができる。幾つかの例において、暗号応答は、少なくとも１つの「サインされた」メッセージ、例えば、メッセージ認証コードが添付されたメッセージを含むことができる、又は暗号化された応答を含むことができる。幾つかの例において、第２の検証応答は、暗号化されていない応答（単数または複数）、又はサインされていない応答（単数または複数）を含む。幾つかの例において、第１のアドレスに送信された検証要求に対する応答の大部分または全ては、論理回路に格納された鍵を用いて暗号論的にサインされるが、第２のアドレスに送信された検証要求に対する応答は、暗号論的にサインされない。これにより、第２のアドレスに送信されたコマンドに対する応答を提供するために使用される処理資源が低減されることが可能になる。

図１１は、ブロック１００４の一例をより詳細に説明する。この例において、第２の検証要求は、論理回路のタイマーのクロック速度のしるしの要求を含む（幾つかの例において、第２のタイマー４０４ｂ、又はより具体的には第２の論理回路と関連付けられたタイマーのクロック速度の要求）。方法は、ブロック１１０２において、論理回路により測定可能な別のシステム・クロック又はクロック信号の周波数に対して、論理回路のクロック速度を求めることを含む。ブロック１１０４は、相対的なクロック速度に基づいて第２の検証応答を決定する（求める）ことを含む。これにより、例えば、タイマー期間が、論理回路に設けられたタイマーとの関連で、ホスト装置により送信されることが可能になる。幾つかの例において、論理回路自体のタイマーのクロック速度は、検証応答を決定するために測定され得る。例えば、他のクロック信号／測定可能なサイクルの所定数内のタイマーのクロック・サイクル数が、求められることができ、幾つかの例において、結果のしるしは、検証応答として提供され得る。幾つかの例において、クロック速度は、論理回路のタイマーの既知のクロック速度を当該クロック速度と比較することにより、有効に求められ得る。幾つかの例において、検証応答は、システム・
クロック／測定可能なサイクルに対して論理回路のクロック速度を示す、メモリに保持された値（例えば、クロック計数）の選択を含むことができる。上述されたように、一例において、応答は、第１の論理回路の第１のタイマーに追加された第２のタイマーであることができる、第２の論理回路の内部タイマーのクロック速度に基づくことができる。

係る方法の一例を考察すると、論理回路は、多数のレジスタを含むことができる。一例において、レジスタは、論理回路により検出可能なサイクルの設定された数を超えて、論理回路パッケージのタイマー（幾つかの例において、第２の論理回路と関連付けられたタイマー）の多数の出力を記録することができる。例えば、８個の検出可能なサイクルを超えて、例えば、論理回路パッケージの内部タイマーを用いて、１２０サイクルが記録され得る。これは、１つ又は複数のレジスタに記録され得る。係る例において、値「１２０」は、レジスタ又はメモリに記録されることができ、印刷装置論理回路により読み出されて検証されることができ、この場合、検証は例えば、当該値を期待値と比較することを含むことができる。一例において、この相対的なクロック速度値は、本開示の例で言及されたクロック計数により表され得る。別の例において、クロック計数は、絶対クロック速度に関係することができる。クロック速度は測定されて、格納されたクロック計数と比較され得る。本開示において、格納されたクロック計数は、基準値または範囲を含む相対的なクロック速度またはクロック計数を表す任意の値を含むことができる。

幾つかの例において、システム・クロックは、タイマーの速度を考慮して設定され得る。幾つかの例において、システム・クロックは、上述されたような第２の論理回路のリンク発振器により、駆動され得る。第２の論理回路は、ＳＡＲクロック（アナログ・デジタル変換器用）及びシステム・クロックの双方のような、複数のタイマーを含むことができる。

図１２は、印刷装置構成要素と関連付けられた論理回路を用いて印刷装置構成要素を検証する（有効化する）方法であることができる検証の方法に関する別の例を示す。幾つかの例において、論理回路は、上述されたような、論理回路パッケージ４０４ａ～４０４ｄ、９００及び／又は処理装置４２４であることができる。

この例において、論理回路パッケージは、ブロック１２００において、その第１のアドレスに向けられた第１の検証要求に対して、暗号論的に認証された応答でもって応答する。第１の検証の一部として、パッケージ（少なくとも一部）の正体のバージョン（即ち、改訂ＩＤ）；クラス毎のセル数；印刷材料レベル；クロック計数；第２のアドレスに関連した読み出し／書き込み履歴データ及び他の正体および特性の何れか、又はそれらの任意の組み合わせが含まれ得る。幾つかの例において、上述されたような、正体のバージョンのような、第２の論理回路と関連付けられた識別データが、第１の論理回路に格納され得る。幾つかの例において、識別データは、第１及び第２の論理回路の双方に格納され得る。幾つかの例において、上述されたように、第２の論理回路がイネーブルにされた後、方法は、ブロック１２０２において、論理回路と関連付けられた最初の第２のアドレスに、Ｉ２Ｃバスを介して送信されたアドレス設定信号を受け取ることを含む。幾つかの例において、アドレス設定信号は、一時的な第２のアドレスを示すことができる。例えば、ホスト論理回路（例えば、印刷装置の論理回路）は、一時的な第２のアドレスを選択および／または生成することができ、これを、交換可能な印刷装置構成要素と関連付けられた論理回路に送信することができる。他の例において、一時的な第２のアドレスは、何らかの他の方法で、例えば論理回路のメモリに保持されたデータに基づいて、選択され得る。ブロック１２０４は、論理回路のアドレスとして第２のアドレスを設定することを含む。上述されたように、幾つかの例において、これは、デフォルトのアドレスを、幾つかの例において印刷装置により選択され得る一時的なアドレスと置換することを含むことができる。

幾つかの例において、一時的な第２のアドレスは、通信期間の持続期間にわたって保持されることができ、次いで、当該アドレスは、最初のアドレスに戻され得る（従って、デフォルトのアドレスを提供することができる）。幾つかの例において、最初のアドレスは、第２の論理回路がイネーブルにされる次の時期に前の状態に戻される。

方法は、ブロック１２０６において、正体のバージョンのしるしを提供するために、論理回路のメモリを読み出すことにより、第２の検証応答を決定する（求める）ことによって、続行する。これは、論理回路パッケージ（例えば、パッケージの第２の論理回路）において使用されるハードウェア、ソフトウェア及び／又はファームウェアのバージョンのしるしであることができる。幾つかの例において、これは、論理回路の一部として提供され得る少なくとも１つのセンサのバージョンのしるしであることができる。第２の検証の正体のバージョン（即ち、改訂ＩＤ）は、第１の検証の正体のバージョンに一致することができる。

例えば、これは、１つ又は複数のレジスタの内容であることができる１つ又は複数の「改訂値」を提供することを含む。少なくとも１つの、及び幾つかの例において、論理回路のダイ及び／又はサブコンポーネントのそれぞれは、ハードウェアのタイプ又はバージョンを示す改定値と関連付けられ、それにより、マスターＩ２Ｃ回路がより多くの適切な通信を提供することを可能にすることができる。

戻された値が所定の基準を満たすと仮定すると（例えば、バージョン値の期待値が戻され及び／又は改定値がホスト印刷装置により認識され、又は有効なフォーマット又は同種の物を有する）、方法は、ブロック１２０８において、試験結果を戻すために論理回路の少なくとも１つの構成要素（コンポーネント）を試験することにより、更なる第２の検証応答を決定することによって、継続する。センサが全ての論理回路と関連して設けられることができない（及び／又はその試験が実行されることができない）が、幾つかの例において、第２の検証応答は、第２のアドレスを介した通信に関係する任意の設けられたセンサ又はセルの実際の試験を含むことができる。例えば、これは、セル及び／又はレジスタが予想通りに応答していることを示すための試験を含むことができる。例えば、試験は、上述されたように、例えば測定されたクロック速度を格納されたクロック速度と比較することにより、絶対的または相対的なクロック速度を検証することを含むことができる。幾つかの例において、クロック速度の期待値は、正体のバージョン（例えば、「改定値」）のしるしに基づいて決定され得る。例えば、ハードウェアの特定のバージョンが、特定の応答値を有すると期待されることが判断され得る。

ブロック１２１０において、方法は、少なくとも１つのセンサ・クラスのセル又はセンサの数のしるしを提供するために、論理回路のメモリを読み出すことにより更なる第２の検証応答を決定することを含む。幾つかの例において、この第２の検証の戻された数は、第１の検証で提供されたセンサの計数に一致するはずである。例えば、これは、液体レベル・センサの抵抗の数のしるしを提供することができる。幾つかの例において、例えば、異なるセンサのタイプに関連して設けられる複数の値が存在することができる。この検証の特徴により、印刷装置が、センサのより最近の読取り値に対してパラメータを設定することを可能にすることができる。更に、この値が期待値でない場合（第１及び第２の検証において提供された値を突き合わせることにより判断され得る）、それは、論理回路が検証試験に不合格であるという結果になることができる。幾つかの例において、期待値は、第２の検証応答に基づいて、求められ得る。例えば、ハードウェアの特定のバージョンが特定数のセンサを有すると期待されることが判断され得る。

この例において、論理回路の少なくとも一部の読み出し及び／又は書き込みステータス（幾つかの例において、第２の論理回路の読み出し／書き込み履歴）が、例えば、図１２の各ブロックと関連付けられた動作間で、現在進行中でそのメモリに記録される。特に、この例において、読み出し／書き込みステータスの複数のしるしは、メモリに格納され、それぞれは、異なる所定のアルゴリズム関数を用いて求められる。係るアルゴリズム関数（秘密アルゴリズム関数であることができる、又は秘密データに基づくことができ、この場合、解決策も、交換可能な印刷装置構成要素が配置されることになる印刷装置によって知られている解決の鍵に基づいて導き出せる）は、異なる読み出し／書き込み動作が格納されている異なる値という結果になるように、適用され得る。アルゴリズム関数は、論理回路パッケージに命令を配線で接続することにより又は書き込むことにより、実行され得る、スクランブリング（例えば、読み出し／書き込み履歴値にサインする）を含むことができる。幾つかの例において、読み出し／書き込みの内容は、読み出し／書き込み動作の内容が異なる場合に、同じ数の読み出し／書き込み動作が履歴と関連付けられている異なる値という結果になることができるように、アルゴリズムにより考慮され得る。幾つかの例において、読み出し／書き込み動作の順序も、格納された値に影響する場合がある。アルゴリズムは、論理回路パッケージ、例えば第２の論理回路に格納され得る又は配線で接続され得る。幾つかの例において、読み出し／書き込み履歴のステータス値は、データ通信エラー検査に使用され得る。幾つかの例において、論理回路パッケージは、読み出し／書き込みイベント後に、読み出し／書き込み履歴を更新するように構成される。例えば、第２の論理回路は、例えば第２の論理回路でのそれぞれの読み出し又は書き込み動作の後に、読み出し／書き込み履歴データ部分を書き換えるように構成される（例えば、配線で接続される）ことができ、この場合、読み出し／書き込み履歴データ部分は、各読み出し又は書き込みサイクルの後または各読み出し又は書き込みサイクル時に、書き換えられ得る。読み出し／書き込み履歴データ部分は、印刷装置からの読み出し要求の後で、印刷装置からの書き込み要求の後で、又は双方の後で更新され得る。例えば、更新は、内部出力バッファのリフレッシュに基づくことができる、又は印刷装置回路の受信した命令に基づくことができる。第２の論理回路は、第２の論理回路の動作に基づいて、読み出し／書き込み履歴データ部分を更新するために配線で接続され得る。一例において、論理回路パッケージは、第２のアドレスを一時的なアドレスに再設定する際に、読み出し／書き込み履歴を更新しないように構成される。一例において、論理回路パッケージは、第２のアドレスを一時的なアドレスに設定後、測定された時間期間中、読み出し／書き込み履歴を更新するように構成される。更に別の例において、印刷装置は、読み出し／書き込み履歴データ・フィールドを書き換える。

従って、この例において、方法は更に、論理回路の読み出し／書き込み履歴ステータスの複数のしるしを格納すること、及び論理回路の各読み出し／書き込み要求でもって格納されたしるしを更新することを含む。

ブロック１２１２において、方法は、論理回路の読み出し及び／又は書き込み履歴のしるしを含む更なる第２の検証応答を決定することを含む。応答は、特定のアルゴリズム関数と関連付けられた期待値が選択されて戻されるように、要求で提供されたしるしに基づいて選択され得る。アルゴリズム関数は、論理回路パッケージ（例えば、第２の論理回路）に格納され得る又は配線で接続され得る。アルゴリズム関数は、読み出し／書き込み履歴データにサインすることを含むことができる。多数の異なるアルゴリズム関数を提供することは、検証プロセスのセキュリティの向上に役立つことができる。

一例において、論理回路は、サインを表す値を生成する、即ちサインを復号するためのデータを格納する印刷装置による復号および検査を可能にする少なくとも１つのレジスタ（例えば、読み出しのみ）を含む。読み出し／書き込み履歴を示す値は、動作（読み出し／書き込み）が論理回路内で生じる際に、内部に格納され得る及び更新されることができ、それ故に論理回路の読み出し及び／又は書き込み履歴のしるしを提供する。全ての動作が更新されているレジスタという結果になる場合になることができず、更新されている値という結果にならない少なくとも１つのレジスタ・アクセス・イベントが存在することができる。読み出し／書き込みの順序は、値に影響を与える場合がある。ホスト装置が論理回路の要求をそれに対して読み書きするそれ自体の履歴を保持することができるので、それは、読み出し／書き込みが実行されているか否か、及び／又は値を決定するための関数が予想通りに動作しているか否かを判断するために、それ自体の記録に対して値を検証することができる。

この例において、係る方法が擬似暗号方法であると考えられ得るが、それらは共用の解決の鍵に基づくことができるので、第２の検証応答は、デジタル署名またはメッセージ認証コード又はセッション鍵またはセッション鍵識別子を持たずに提供されることができ、暗号論的に認証された通信としても適格とされることができないが、第１の検証応答は、デジタル署名、メッセージ認証コード又はセッション鍵および／またはセッション鍵識別子と共に提供されることができ、暗号論的に認証された通信として適格とされ得る。一例において、異なる検証は、システム保全を妥協せずに比較的コスト効率の高い方法でパッケージに一体化され得る異なる論理回路と関連付けられ得る。

幾つかの例において、図１０～図１２の何れかの方法は、センサが印刷流体に接触する可能性がある交換可能な印刷装置構成要素に関連して実行され得る。係る接触は、センサが損傷を被りやすく、それ故にセンサが意図されたように動作していることを検証することが特に有益であることを意味することができる。しかしながら、方法はまた、交換可能な印刷装置構成要素の他のタイプに関連して実行され得る。

幾つかの例において、何らかの検証応答が予想通りでない場合（又は、幾つかの例において、要求の応答および／または確認応答が受信されない場合）、印刷装置は、交換可能な印刷装置構成要素が検査で不合格になったことを判断することができ、幾つかの例において、交換可能な印刷装置構成要素を拒否することができる。幾つかの例において、印刷装置の少なくとも１つの動作は、交換可能な印刷装置構成要素が検査で不合格の結果として、阻止され得る又は変更され得る。

幾つかの例において、検証応答は、タイム・スライスで提供されることができ、この場合、各試験は連続的に実行される。

図１３Ａは、回路パッケージ１３０２に関連してセンサ・アセンブリ１３００により具現化された第２の論理回路の考えられる実用的な構成の一例を示す。センサ・アセンブリ１３００は、薄膜スタック（積重体）からなり、流体レベル・センサ・アレイのような少なくとも１つのセンサ・アレイを含むことができる。構成は、長さ：幅の高アスペクト比（例えば、基板表面に沿って測定されたような）を有し、例えば、幅が約０．２ｍｍ（例えば、１ｍｍ未満、０．５ｍｍ未満または０．３ｍｍ未満）であり、長さが約２０ｍｍ（例えば、１０ｍｍより大きい）であり、長さ：幅のアスペクト比が約２０：１、４０：１、６０：１、８０：１又は１００：１以上ということになる。装着された状態において、長さは、高さに沿って測定され得る。この例の論理回路は、（例えば、シリコン）基板の下側と対向する外面との間で測定された場合に、１ｍｍ未満、０．５ｍｍ未満または０．３ｍｍ未満の厚さを有することができる。これら寸法は、個々のセル又はセンサが小さいことを意味する。センサ・アセンブリ１３００は、比較的剛性の支持体１３０４上に設けられることができ、支持体１３０４はこの例において、接地（Ground）、クロック（Clock）、電源（Power）及びデータ（Data）Ｉ２Ｃバス・コンタクトも支持する。

図１３Ｂは、印刷カートリッジ１３１２の斜視図を示す。印刷カートリッジ１３１２は、その高さＨより小さい幅Ｗを有し、高さＨより大きい長さＬ又は深さを有するハウジング１３１４を有する。印刷液体出力１３１６（この例において、印刷剤出口はカートリッジ１３１２の下側に設けられている）、空気入力１３１８及びリセス１３２０がカートリッジ１３１２の前面に設けられる。リセス１３２０は、カートリッジ１３１２の上部を横切って延び、論理回路パッケージ１３０２（例えば、上述されたような論理回路パッケージ４００ａ～４００ｄ、９００）のＩ２Ｃバス・コンタクト（即ち、パッド）１３２２が、ハウジング１３１４の上部および前面に隣接してハウジング１３１４の側壁の内壁に対向してリセス１３２０の側面に設けられる。この例において、データ・コンタクトは、コンタクト１３２２の最も下側にある。この例において、論理回路パッケージ１３０２は、側壁の内側に当接して設けられる。

幾つかの例において、論理回路パッケージ１３０２は、図１３Ａに示されたようなセンサ・アセンブリを含む。

理解されるように、印刷材料カートリッジ内に論理回路を配置することは、電気的短絡または損傷が、輸送中およびユーザの取り扱い中に、又は製品の寿命にわたって、論理回路に生じる可能性があるという危険性に起因して、カートリッジの信頼性の課題を生じる場合がある。

損傷したセンサは、不正確な測定値を提供する場合があり、測定値を評価する際に印刷装置による不適切な決定という結果になる場合がある。従って、図１０～図１２に関連して説明されたような方法は、特定の通信シーケンスに基づいた論理回路を用いた通信が期待した結果を提供することを検証するために使用され得る。これは、論理回路の動作に関する健全状態を検証することができる。

他の例において、交換可能な印刷装置構成要素は、本明細書で説明された例の何れかの論理回路パッケージを含み、この場合、構成要素（コンポーネント）は更に、多量の液体を含む。構成要素は、幅Ｗより大きい高さＨ、及び高さより大きい長さＬを有することができ、幅は２つの側面の間に延びる。パッケージのインターフェース・パッドは、挿入されるべきデータ相互接続の切開部に面する側面の１つの内側に設けられることができ、インターフェース・パッドは、構成要素の上部および前面の近くに高さ方向に沿って延び、データ・パッドはインターフェース・パッドの最も下側にあり、構成要素の液体および空気インターフェースは、高さＨ方向に平行な同じ垂直基準軸上に前面に設けられており、この場合、当該垂直軸は、インターフェース・パッドと交差する軸に平行であり且つその軸から間隔をあけられている（即ち、パッドは、距離ｄだけエッジから部分的に埋め込まれている）。また、論理回路パッケージの残りの部分も、内側に当接して設けられ得る。

幾つかの例において、印刷カートリッジは、メモリを含む検証回路パッケージを含む印刷材料容器、印刷装置のＩ２Ｃバスと接続するためのコンタクト・アレイ、少なくとも１つのタイマー、並びにＩ２Ｃバス上の第１のアドレスに送信されたメッセージによりトリガされる第１の検証機能、及びＩ２Ｃバス上の第２のアドレスに送信されたメッセージによりトリガされる第２の検証機能を提供するための回路を含む。

印刷カートリッジのような、既存の印刷装置構成要素において、論理回路パッケージは、場合によってはマイクロコントローラ又はセキュア・マイクロコントローラと呼ばれる集積回路からなることができる。これら集積回路は、対応する印刷装置構成要素のステータス及び特性を、時としてセキュアな方法で格納する、伝える及び更新するように構成される。前記ステータスは、例えば各印刷ジョブの後で且つ液滴計数および／またはページ計数に基づいて、印刷装置により更新される印刷材料のレベルを含むことができる。ステータスを液滴計数またはページ計数に基づかせることは、例えば個々の印刷装置構成要素の内容物ではなくて全体的な印刷統計データに基づくことができるので、残存する印刷材料レベルを測定する間接的な方法を意味する。従って、その関連する論理回路パッケージにより格納される及び反映されるような、印刷装置構成要素のステータス又は特性は、間違っている又は信頼できない可能性がある。

本開示は、更なる検知デバイスを印刷装置構成要素に接続することを可能にする、又はこれら検知デバイスを含むことを可能にするように適合された第１の例示的な論理回路パッケージを扱う。本開示は、第１の例示的な論理回路パッケージと互換性（例えば、読み出し、書き込み及び／又はコマンド）があるように設計された印刷装置論理回路と互換性があるように構成された論理回路パッケージの他の例も扱う。

前述したように、本開示の異なる例は、例えば一般に特定の構成要素のステータスを直接的に測定するように構成されていない前述したマイクロコントローラ・ベースの集積回路のみに加えて又はその代わりに、プリンタ・コントローラと通信するための交換可能な印刷装置構成要素の回路パッケージにおける様々なサブデバイスを容易にする。

一例において、論理回路パッケージは、コスト及び／又は製造を制御しながら比較的セキュアで信頼できる通信を可能にする。本開示の特定の例は、印刷装置構成要素上の集積回路と通信する既存のＩ２Ｃバスのような、プリンタの（部分的に）既存の通信プロトコルに能力を追加することを容易にする。

一例において、本開示は、一例において、例えばコスト及び信頼性を制御するために、既存の印刷装置インターフェース・バスと連係して実現され得る、印刷装置構成要素の論理回路パッケージに、例えばラボオンチップのタイプ、セル・アレイ（例えば、「第２の論理回路」の一部として）を設けることを検討する。先に説明されたように、第２の論理回路の例は、薄いシリコン・ベースのセンサ・アレイを含む。一例において、これらセンサは、Ｉ２Ｃのような、確立した又は標準的なデジタル・データ通信プロトコルを使用しない。むしろ、それらは、カスタムのアナログ信号通信に依存する場合がある。本開示の例の幾つかは、印刷装置構成要素の論理回路パッケージに係るメモリ・アレイを一体化（集積化）することを含む。

図１４は、係るセンサ・アレイを含む論理回路パッケージの様々な特定の例を表す。

特定の例において、比較的未開拓で、時として比較的複雑な検知デバイスを印刷装置構成要素に一体化することは、当該分野において予期せぬ問題につながる可能性がある。例えば、製造業者は、様々な気候条件で倉庫に数年入っていた後に、次いで異なる印刷状況中に及び異なる印刷状況間で接続された状態で、当該イノベーションが如何にして良い結果となることができるかを正確に予測することができない。更に、予期せぬコスト及び製造の問題が発生する可能性がある。また、他の理由で、同じ印刷装置に接続するために代替の構成要素を提供することが望まれる場合もある。これら潜在的な問題または他の問題の何れかを軽減するために、印刷サービス・カートリッジのような、特定の印刷装置構成要素は、センサ・アレイを備えないことができる。従って、本開示はまた、センサを有する第２の論理回路に伝えるように当初に適合されたホスト印刷装置論理回路と互換性のある他の例示的な論理回路パッケージも包含し、この場合、これら他の互換性のあるパッケージを設計する前に、ホスト印刷装置が場合によっては既に世界中の多くの異なる顧客の場所で動作可能である。これら他の互換性のあるパッケージは、当初のホスト印刷装置論理回路と通信するための、センサを有する同じ第２の論理回路に依存しないように適合される。これらの例において、センサ・デバイスのような、特定の物理的ハードウェア構成要素は、少なくとも部分的に、様々な仮想または配線で接続された構成要素、又は受信したプリンタ・コマンドに依存する様々なプロパティ又はステータスを表すデータにより、置換されることができ、それにより、印刷装置が元のセンサ・アレイを含むようにこれら論理回路パッケージを受け入れることを可能にすることができる。動作可能であることに加えて、これら互換性パッケージは、前述の第１及び第２の検証のような、特定の一貫性検査に合格する必要がある場合がある。

一例において、これら互換性のあるパッケージは、比較的安価である又は製造することが比較的容易であることができる。他の例において、これら互換性のあるパッケージは、本開示のセンサ・アレイ論理回路パッケージより信頼性のあるものにすることができる。更に他の例において、これら互換性のあるパッケージは、センサ・アレイ・ベースの第２の論理回路に代替案を提供する。更に他の例において、これら互換性のあるパッケージは、印刷装置または印刷装置の他の構成要素を試験する又はサービスすることを容易にすることができる。互換性のあるパッケージは、元の第２の論理回路が装着されている場合のように印刷装置論理回路が応答を受け入れるように、印刷装置論理回路のコマンドに対して類似した応答を出力するように設計され得る。特定の例において、当該分野の特定のセンサ・アレイ・ベースの論理回路パッケージが、コストを節約するために；製造することをより容易にするという理由で；代案として；又は他の理由で、これら故障している集積回路を置き換えることができない場合、互換性のある集積回路が提供され得る。図１５は、係る他の互換性のある論理回路パッケージの一例を開示する。また、前述された例は、例えば図４Ｂのような係る代替のパッケージも包含する。

図１４は、単一のインターフェース・パッケージを介して印刷装置論理回路と接続して機能するための交換可能な印刷構成要素の論理回路パッケージ１４０１を示し、論理回路パッケージ１４０１は、セル又はセンサ・アレイを有する第２の論理回路１４０５を備える。論理回路パッケージ１４０１は、第１の論理回路１４０３及び第２の論理回路１４０５を含むことができるが、後述される下位の特徴要素が、第１の論理回路１４０３と第２の論理回路１４０５との間の明確な区別なしに、単一のパッケージに設けられ得る。実際には、図示された論理回路パッケージ１４０１は、図示されたサブコンポーネントの全てではない幾つかを含むことができる。図示されたサブコンポーネントは、本開示の他の例において扱われてきた。特徴要素の幾つかは、第１及び第２の検証に関連して説明される。図１４の特定の特徴要素をもっと良く理解するために、本開示に列挙された刊行物の全てを参照し、それらの全ては、本出願人に関係する。

第１の論理回路１４０３は、第１のＩ２Ｃアドレスであることができる第１のアドレス（ブロック１４０２により示される）を含み、当該第１のアドレスは、同じホスト装置に同時に接続されることになる他の構成要素の他のパッケージと異なることができる。第２の論理回路１４０５は、少なくとも第２の論理回路１４０５をイネーブルにする前またはイネーブルにする時に、同じホスト装置に同時に接続されることになる他の構成要素の他のパッケージと同じであることができる第２のアドレス（ブロック１４０４により示される）を含むことができる。第２の論理回路１４０５をイネーブルにする時またはイネーブルにした後に、第２のアドレスは、例えば他の接続されたパッケージ１４０１と異なるように再設定され得る。

第１の論理回路１４０３は、メモリ１４０７及びＣＰＵ（中央処理装置）１４０９を含む。メモリ１４０７は、例えば、ＯＥＭの要求通りに特定のデータ特徴要素の所望のセキュリティに依存して、及び／又は各サインされる又はサインされない部分の利用可能な空間により部分的に、サインされる部分およびサインされない部分を含むことができる。メモリ１４０７は、交換可能な印刷構成要素と関連付けられた、特性、ステータス、及び正体のデータ１４１５、１４１９／１４３７の少なくとも１つを格納することができる。特性は、カラー（色）、印刷材料タイプ、カラー・マップ１４１１、色変換レシピ１４１３、及び他の特性を含むことができる。正体１４１５は、交換可能な印刷装置構成要素の正体と関連付けられるべき（例えば、必要であるべきＯＥＭの品質保証との関連で又は他の理由で）製品番号、ブランド及び／又は任意のコードを含むことができる。特定の例において、正体（単数または複数）１４１９／１４３７、１４１５は、例えばサード・パーティがＯＥＭ以外にパッケージ１４０１を供給する際に、意図的に空白のままにすることができる。ステータスは、例えば、ページ計数、液滴計数の少なくとも１つに基づいて、及び／又は第２の論理回路１４０５のセル１４５１、１４５３、１４５７、１４５５のステータスに基づいて、相対的な又は絶対的な印刷材料レベル１４２７と関連するデータを含むことができる。第１の論理回路１４０３は更に、メッセージを暗号論的に認証するための暗号鍵１４４１を含むことができ、そのメッセージは、前記ステータス、特性および／または正体の何れかを含むことができる。

論理回路パッケージ１４０１は、第１及び第２の論理回路１４０３、１４０５を含むパッケージ・サブコンポーネントを印刷装置インターフェース・バス（例えば、３つ又は４つのＩ２Ｃ互換性相互接続パッドを含む）に相互接続するためのインターフェース１４２３を含む。論理回路パッケージ１４０１は、別個の専用認証ロジック１４１７を含むことができる。専用認証ロジックは、例えば、短い時間ウィンドウ１４２１内で特定の計算サイクルを多数回実行するように特に設計された、ＣＰＵ１４０９から分離したそれ自体の専用プロセッサを含むことができる。時間ウィンドウ１４２１は、メモリ１４０７に格納され得る。論理回路パッケージ１４０１は、例えば第２の論理回路をイネーブルにするような、特定のタスクを実行するためにコマンドに示されたような時間期間を測定するための第１のタイマー１４２９を含むことができる。第１の論理回路１４０３は、第２の論理回路１４０５をイネーブルにするための、及び／又は論理回路パッケージ１４０１が第２の再設定可能なアドレス（ブロック１４０４により示された）に向けられたコマンドに応答することができる時間を求めるための信号経路および／またはスイッチを含むことができる、又は当該信号経路および／またはスイッチに接続され得る。

メモリ１４０７は、第２の論理回路１４０５に関連した特性を格納することができる。メモリ１４０７は、個々のクラス（単数または複数）の多数のセルと関連付けられることになる少なくとも１つのクラスのセル１４５１、１４５３、１４５７、１４５５のそれぞれのセル計数１４３１を格納することができる。メモリ１４０７は、第２のタイマー１４３５の相対的な又は絶対的なクロック速度と関連付けられ得るクロック計数１４３３を格納することができる。メモリ１４０７は、第２の論理回路１４０５の改訂ＩＤ１４３７と関連付けられるべき改訂ＩＤ１４１９を格納することができる。

前述したデータの一部は、例えば、時間ウィンドウ１４２１、改訂ＩＤ１４１９、色変換レシピ１４１３、カラー・マップ１４１１、セル計数１４３３の少なくとも１つのような、デジタル的にサインされたデータとして含まれ得る。一例において、暗号鍵１４４１は、第１のメモリ１４０７により包囲（包含）されていると理解されるべきである別個のセキュアなハードウェア・メモリに格納される。

更に、メモリ１４０７は、鍵１４４１を用いて暗号論的にメッセージを認証するための命令１４４３；時間ウィンドウ１４２１内に認証されたチャレンジ・レスポンス（応答）を提供するための命令１４４３；及びタイマー期間および／またはタスク（例えば、第１のタイマー１４２９を用いて時間期間を測定することを含む）を含む個々のコマンドに基づいて第２の論理回路１４０５をイネーブル／活性化するための命令１４４５の少なくとも１つ、及び他の認証または非認証命令を格納することができる。論理回路パッケージ１４０１は、第１のアドレスに向けられたコマンドに応答する通信が暗号鍵１４４１を用いて暗号論的に認証され得る（例えば、メッセージ認証コード及び／又はセッション鍵識別子が添付してある）ように構成され得るが、第２のアドレスに向けられたコマンドに対する応答は、鍵１４４１を用いて暗号論的に認証されることができず、例えば、メッセージ認証コード及び／又はセッション鍵識別子が添付されていない。

第２の論理回路１４０５は、異なるクラスの多数のセル１４５１、１４５３又はセル・アレイ１４５５、１４５７を含み、それらの数は、セル計数１４３１、１４６３に対応することができる。図示された例は、４つの異なるセル・クラスを含むが、より多い又はより少ないクラスの異なるセルが存在することができる。例えば、各クラスのセルは、同様の抵抗、サイズ、材料または他のプロパティを有することができる。セルのアレイは、少なくとも５０個または少なくとも１００個のセルを含むことができる。セルは、加熱するように又はセルに隣接する印刷材料の存在のような特定のプロパティを検知するように適合され得る。セルは、プロパティを検知または加熱しながら又はしないで抵抗を含む、又は読み出し又は書き込み動作に影響を及ぼさずに信号のみを受信するためのダミー・セルを含むことができる。セルのタイプに依存して、少なくとも１つのＡＤＣ及び／又はＤＡＣ１４６７が、例えばインターフェース１４２３を介した信号変換を容易にするために、デジタルとアナログとの間で信号を変換するために使用され得る。

第２の論理回路１４０５は、内部クロック速度を求めることができる第２のタイマー１４３５を含むことができ、そのクロック速度は、格納されたクロック計数１４３３に対応することができる。

第２の論理回路１４０５は、印刷装置により特定のプロパティと関連付けられ得る改訂（レビジョン）ＩＤ１４３７を格納することができる。印刷装置は、第１及び第２の検証応答に関連して説明されたように、個々の第１及び第２の論理回路１４０３、１４０５に格納された第１と第２の改訂ＩＤを比較することができる。

第２の論理回路１４０５は、第１の論理回路１４０３のセル計数１４３１に対応することができる、それぞれのクラスのセルに関係する少なくとも１つのセル計数１４６３を伝えるように構成され得る。別の例において、クラス毎のセルは、印刷装置論理回路により、又は印刷装置に装着された際の論理回路パッケージにより、試験され得る。例えば、第２の論理回路１４０５のセル計数は、最後のセンサ又は最後のセンサ・プロパティを測定することにより、求められ得る。読み出された又は試験されたセル計数は、第１の論理回路１４０３に格納されたセル計数と比較され得る。

論理回路パッケージ１４０１は、第２のアドレス１４０４（例えば、一時的な第２のアドレス１４０４）と関連付けられた読み出し及び書き込み動作と関連した読み出し／書き込み履歴を格納するフィールド又はデータ部分１４６５を含むことができる。論理回路パッケージは、それぞれの読み出し／書き込みセッション後に、読み出し／書き込みセッションのコンテンツに、及び／又は何らかの形態のビット・スクランブリングの役割を果たすことができる他の変数に部分的に基づくことができるアルゴリズム関数を用いて、そのフィールド更新するように構成され得る。

第２の論理回路１４０５は、セル計数１４６３、Ｒ／Ｗ履歴１４６５及び／又は改訂ＩＤ１４３７のような、これら第２の論理回路の特性の少なくとも１つを格納する第２のメモリ構成１４６１を含むことができる。

第１及び第２の検証に関連して前述されたように、一例において、第２の論理回路１４０５からの通信は、第１の論理回路１４０３からの通信と同じ暗号鍵を用いて暗号論的に認証されず、及び／又は全く暗号論的に認証されない。一例において、第２の論理回路１４０５の信号出力は、その出力信号を暗号化するために配線で接続（ハード・ワイヤード）されることがで、当該信号出力は次に、印刷装置論理回路により復号され得る。

図１５は、図１４の論理回路パッケージ１４０１のように、個々の印刷装置コマンドに対する同様な応答を有するように構成された互換性のある論理回路パッケージ１５０１を示す。論理回路パッケージ１５０１は、例えば３つ又は４つのＩ２Ｃ互換性相互接続パッドを含む、印刷装置インターフェース・バスに接続するためのインターフェース１５２３を含む。第１の論理回路パッケージ１５０１は、メモリ１５０７及びＣＰＵ（中央処理装置）１５０９を含む。パッケージ１５０１は、（i）第１のアドレス；時間期間を含むイネーブル・コマンドにおいて、（ii）最初の第２のアドレス；再設定されたアドレスを受信する際の、（iii）再設定された第２のアドレス（ブロック１５０２、１５０４により示されるような）に向けられた対応するコマンドに応答するための命令１５４５を格納することができる。メモリ１５０７は、交換可能な印刷構成要素と関連付けられた正体データ及びステータス１５２７を含む特性１５１５、１５１９、１５３７の少なくとも１つを格納することができる。

この例示的なパッケージ１５０１は、印刷装置論理回路がこれらセルと関連付けられた応答を生成するように構成された特定のＬＵＴ、アルゴリズム１５０５及び／又は配線１５５１、１５５３、１５５５、１５５７を含むことができる。一例において、論理回路パッケージ１５０１の配線は、図１４のセル・アレイ及びセルと同様のプロパティを有し、互換性のある出力信号を生成するのに、又は入力信号を受信するのに役立つ。一例において、配線は、入力信号を受け取ることができる、及び／又は抵抗およびレジスタのようなセルを模擬することができる。一例において、配線は、クロック計数（カウント）１５３３に対応する第２のタイマー又はクロックを含むことができる。別の例において、図１４の第２の論理回路は、追加の配線なしに、例えば前記ＬＵＴ及び／又はアルゴリズム１５０５を用いて、完全仮想エミュレーションによって置き換えられ得る。出力ＬＵＴ１５０５は、例えば、更新されたステータス１５２７に少なくとも部分的に基づいて、特定の受信したコマンド及び信号を、特定の受け入れ可能な出力と関連付けるように構成され得る。出力ＬＵＴ１５０５に加えて、又は出力ＬＵＴ１５０５の代わりに、アルゴリズムは、互換性のある出力を生成するように提供され得る。従って、出力ＬＵＴ、アルゴリズム１５０５、及び配線１５５１、１５５３、１５５５、１５５７は、センサ・アレイ１４５１、１４５３、１４５５、１４５７を表すように、又は図１５のこの例において、少なくとも部分的に仮想であり、印刷装置がこれを解釈する方法で印刷構成要素の実際のステータスを表す必要のない完全な第２の論理回路１４０５（図１４）を表すように構成され得る。むしろ、ＬＵＴ、アルゴリズム１５０５及び／又は配線１５５１、１５５３、１５５５、１５５７は、印刷装置で印刷することができるように、実際に役立つ互換性のある論理回路パッケージ１５０１を容易にすることができる。

互換性のあるパッケージ１５０１は、改訂ＩＤ１５１９、１５３７を例えば１つのフィールドに又は２つのフィールドに格納し、又は対応する読み出し要求に基づいて印刷装置にそれを提供するように少なくとも構成される。改訂ＩＤ１５１９、１５３７は、印刷装置論理回路が第２の論理回路と関連付けられ得る別のＩＤであり、当該第２の論理回路は、この例において説明されるように物理的に存在しない場合があるが、ある程度仮想的に表され得る。同様に、パッケージ１５０１は、セル計数１５３１、１５６３、及びタイマー１５２９、１５３５の相対的な又は絶対的なクロック速度と関連付けられることができる又はできないクロック計数１５３３を格納することができる。論理回路パッケージ１５０１は、再設定された第２のアドレス１５０４に対するコマンドと関連付けられた読み出し／書き込み履歴１５６５を格納する及び／又は出力するように構成され得る。改訂ＩＤ、セル計数、クロック計数および／または読み出し／書き込み履歴は、第２のアドレス（例えば、再設定された第２のアドレス）を介して要求を読み出すことに応答して読み出し可能に提供されることができ、更なる例において、暗号鍵１５４１を用いて暗号論的に認証されることができない。

この論理回路パッケージ１５０１の特定の特徴は、図１４の第１の論理回路１４０３に類似する又は図１４の第１の論理回路１４０３と同じであることができる。例えば、特性は、カラー、印刷材料タイプ、カラー・マップ１５１１、色変換レシピ１５１３、及び他の特性を含むことができる。正体（単数または複数）１５１５は、製品番号、ブランド及び／又は交換可能な印刷装置構成要素の正体と関連付けられるべき任意のコードを含むことができる。ステータス１５２７は、印刷装置が印刷材料レベルと関連付けるデータを含むことができる。論理回路パッケージ１５０１は、メッセージを暗号論的に認証するための暗号鍵１５４１を含むことができ、そのメッセージは、前記ステータス、特性および／または正体の何れかを含むことができる。論理回路パッケージ１５０１は、別個の専用の認証ロジック１５１７を含むことができ、対応する時間ウィンドウ１５２１を格納することができる。論理回路パッケージ１５０１は、個々のコマンドに示されるような時間期間を測定するための第１のタイマー１５２９、１５３５を含むことができる。一例において、単一のタイマー・デバイス１５２９、１５３５は、第１及び第２のタイマーを表すために使用され得る。

更に、パッケージ１５０１は、鍵１５４１を用いてメッセージを暗号論的に認証するための命令１５４３；時間ウィンドウ１４２１内に認証されたチャレンジ・レスポンスを提供するための命令１５４３；及び時間期間および／またはタスク（例えば、タイマー１５２９、１５３５を用いて時間期間を測定することを含む）を含む個々のコマンドに基づいてアドレス１５０２、１５０４を設定するための命令１５４５の少なくとも１つ；及び他の認証または非認証命令を格納することができる。論理回路パッケージ１５０１は、第１のアドレスに向けられたコマンドに応答する通信が、暗号鍵１５４１を用いて暗号論的に認証される（例えば、メッセージ認証コード及び／又はセッション鍵識別子が添付されている）が、第２のアドレスに向けられたコマンドに対する応答は鍵１５４１を用いて暗号論的に認証されることができない（例えば、メッセージ認証コード及び／又はセッション鍵識別子が添付されていない）ように、構成され得る。

前述したデータ部分の一部は、例えば、時間ウィンドウ１５２１、改訂ＩＤ１５１９、１５３７、色変換レシピ１５１３、カラー・マップ１５１１、セル計数１５３３、及び他のデータのような、デジタル的にサインされたデータとして格納されることができ、プリンタがそれに応じてデータを復号／サイン無しにすることを可能にする。

図１４及び図１５の例において、論理回路パッケージ１４０１、１５０１のインターフェース１４２３、１５２３のインターフェース接続パッドは、図１３Ａ及び図１３Ｂに示されたインターフェース・コンタクトに対応することができる。図１５の例は、図１３Ｂの印刷装置構成要素の外側に全面的に又は大部分設けられ得るが、図１４の例は、インターフェース接続パッドを除いて、図１３Ｂの印刷装置構成要素の内側に部分的に又は大部分設けられることができる（例えば、印刷材料リザーバの内壁に当接して）。

本明細書で説明される論理回路パッケージ４００ａ～４００ｄ、８０６ａ～８０６ｄ、９００、１４０１、１５０１のそれぞれは、本明細書で説明される任意の他の論理回路パッケージ４００ａ～４００ｄ、８０６ａ～８０６ｄ、９００、１４０１、１５０１の、又は処理回路４２４の何らかの特徴を有することができる。本明細書で説明される処理回路４２４は、論理回路パッケージ４００ａ～４００ｄ、８０６ａ～８０６ｄ、９００、１４０１、１５０１の何らかの特徴を有することができる。論理回路パッケージ４００ａ～４００ｄ、８０６ａ～８０６ｄ、９００、１４０１、１５０１又は処理回路４２４の何れかは、本明細書で説明された方法の少なくとも１つの方法ブロックを実行するように構成され得る。任意の第１の論理回路は、任意の第２の論理回路の何らかの特性（属性）を有することができ、逆もまた同じである。

本開示の例は、ソフトウェア、ハードウェア、ファームウェア又は同種の物の任意の組み合わせのような、方法、システム又は機械可読命令として提供され得る。係る機械可読命令は、機械可読記憶媒体（以下に限定されないが、ディスク記憶装置、ＣＤ－ＲＯＭ、光学式記憶装置などを含む）に含まれることができ、当該機械可読記憶媒体は、その中に又はその上に機械可読プログラム・コードを有する。

本開示は、本開示の例による、方法、デバイス及びシステムの流れ図およびブロック図に関連して説明される。上述された流れ図は実行の特定の順序を示すが、実行の順序は、示された順序と異なることができる。１つの流れ図に関連して記載されたブロックは、別の流れ図のブロックと組み合わされ得る。理解されるべきは、流れ図およびブロック図、並びにそれらの組みあわせの少なくとも幾つかのブロックは、機械可読命令により実現され得る。

機械可読命令は例えば、汎用コンピュータ、専用コンピュータ、説明および図面に記載された機能を実現するための他のプログラム可能なデータ処理デバイスの組み込みプロセッサ又はプロセッサにより、実行され得る。特に、プロセッサ又は処理回路は、機械可読命令を実行することができる。かくして、装置およびデバイスの機能モジュール（例えば、論理回路および／またはコントローラ）は、メモリに格納された機械可読命令を実行するプロセッサにより、又は論理回路に埋め込まれた命令に従って動作するプロセッサにより、具現化され得る。用語「プロセッサ」は、ＣＰＵ、処理ユニット、ＡＳＩＣ、論理ユニット又はプログラム可能ゲート・アレイなどを含むように広く解釈されるべきである。方法および機能モジュールは全て、単一のプロセッサによって実行され得る、又は幾つかのプロセッサ間で分担され得る。

また、係る機械可読命令は、機械可読記憶装置（例えば、有形の機械可読媒体）に格納されることもでき、特定のモードで動作するためにコンピュータ又は他のプログラム可能データ処理デバイスを案内することができる。

また、係る機械可読命令は、コンピュータ又は他のプログラム可能データ処理装置上へロードされることができ、そのため、コンピュータ又は他のプログラム可能データ処理装置は、コンピュータにより実現される処理を生成するために一連の演算を実行し、かくして、コンピュータ又は他のプログラム可能データ処理装置上で実行された命令は、流れ図および／またはブロック図のブロック（単数または複数）により指定された機能を実現する。

更に、本明細書の教示は、コンピュータ・ソフトウェア製品の形態で具現化されることができ、当該コンピュータ・ソフトウェア製品は、記憶媒体に格納され、本開示の例に記載された方法をコンピュータ・デバイスに具現化させるための複数の命令を含む。

方法、装置および関連した態様は特定の例に関連して説明されたが、様々な変形、変更、省略、及び置換は、本開示の精神から逸脱せずに行われ得る。従って、方法、装置および関連した態様は、以下の特許請求の範囲およびそれらの等価物の範囲によってのみ制限されることが意図されている。留意されるべきは、上述した例は、本明細書で説明されたことを制限するために示したのではなく、当業者は添付の特許請求の範囲から逸脱せずに多くの代替の具現化形態を設計することができる。一例に関連して説明された特徴は、別の例の特徴と組み合わされ得る。

用語「含む」は、特許請求の範囲に列挙されたもの以外の要素の存在を排除せず、「a」又は「an」は複数を除外せず、単一のプロセッサ又は他のユニットは、特許請求の範囲に記載された幾つかのユニットの機能を実現することができる。

任意の従属請求項の特徴は、独立請求項または他の従属請求項の何れかの特徴と組み合わされ得る。

幾つかの例において、本開示は、以下のステートメントの何れかを含む。
ステートメント１．印刷装置論理回路と通信するように構成された論理回路パッケージであって、
前記論理回路パッケージは、第１のアドレスに及び少なくとも１つの第２のアドレスに送信された通信に応答するように構成され、
前記論理回路パッケージは、第１の論理回路を含み、前記第１のアドレスが前記第１の論理回路のアドレスであり、
前記パッケージは、前記第１のアドレスに送信された、タスク及び第１の時間期間を示す第１のコマンドに応答して、前記パッケージが前記時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介してアクセス可能であるように構成される、論理回路パッケージ。
ステートメント２．前記パッケージは、印刷材料容器と関連するためのものである、ステートメント１に記載の論理回路パッケージ。
ステートメント３．前記印刷材料容器の少なくとも１つの特性を表すデータを格納するメモリを更に含む、ステートメント２に記載の論理回路パッケージ。
ステートメント４．Ｉ２Ｃ互換性であるように構成され、第１及び第２のアドレスの少なくとも１つがＩ２Ｃ互換性アドレスである、ステートメント１～３の何れか１項に記載の論理回路パッケージ。
ステートメント５．前記パッケージは、前記第１の時間期間に先行する第２の時間期間にわたって及び／又は前記第１の時間期間の後の第３の時間期間にわたって、前記第２のアドレスを介してアクセス可能でない、ステートメント１～４の何れか１項に記載の論理回路パッケージ。
ステートメント６．前記第１の時間期間外で、前記第１のアドレスに送信された通信に応答し且つ前記第２のアドレス（単数または複数）に送信された通信に応答しないように、及び
前記第１の時間期間中に、前記第２のアドレス（単数または複数）に送信された通信に応答し且つ前記第１のアドレスに送信された通信に応答しないように構成される、ステートメント１～５の何れか１項に記載の論理回路パッケージ。
ステートメント７．前記第１の時間期間の各開始時に、前記第２のアドレスを最初の第２のアドレスに設定するように構成される、ステートメント１～６の何れか１項に記載の論理回路パッケージ。
ステートメント８．前記パッケージは、前記最初の第２のアドレスに送信された、一時的なアドレスを含むコマンドに応答して、その第２のアドレスをその一時的なアドレスに設定するように構成される、ステートメント７に記載の論理回路パッケージ。
ステートメント９．前記第１のアドレスに送信された、前記タスク及び前記第１の時間期間を示す後続のコマンドの受信時に、前記論理回路パッケージは、同じ最初の第２のアドレスを有するように構成される、ステートメント７又は８に記載の論理回路パッケージ。
ステートメント１０．前記第１の論理回路は、前記時間期間の持続時間にわたって前記タスクを実行することができる、ステートメント１～９の何れか１項に記載の論理回路パッケージ。
ステートメント１１．前記タスクは、
前記第２のアドレスを活性化すること、前記第１のアドレスを非活性化すること、前記パッケージの別の論理回路へ信号を送信すること、前記最初の第２のアドレスを異なる一時的な第２のアドレスに再設定すること、計算タスクを実行すること、及び前記第１の論理回路のタイマーを監視することの少なくとも１つを含む、ステートメント１０に記載の論理回路パッケージ。
ステートメント１２．前記第１の論理回路は、前記時間期間の持続時間を測定するためのタイマーを含む、ステートメント１～１１の何れか１項に記載の論理回路パッケージ。
ステートメント１３．前記第１の論理回路は、前記時間期間の持続時間にわたって前記第１のアドレスに送信されたコマンドに応答しないように構成される、ステートメント１～１２の何れか１項に記載の論理回路パッケージ。
ステートメント１４．前記パッケージは、前記第１のアドレスに送信された通信に応答して第１のモードで動作するように、及び前記第２のアドレスに送信された通信に応答して第２のモードで動作するように構成される、ステートメント１～１３の何れか１項に記載の論理回路パッケージ。
ステートメント１５．前記パッケージは、前記第１のアドレスに送信された暗号論的に認証された通信に応答して、暗号論的に認証された応答の組を提供するように、及び前記少なくとも１つの第２のアドレスに送信された通信に応答して、暗号論的に認証されていない応答の第２の組を提供するように構成される、ステートメント１～１４の何れか１項に記載の論理回路パッケージ。
ステートメント１６．第２の論理回路を更に含み、前記第２のアドレスは、前記第２の論理回路のアドレスである、ステートメント１～１５の何れか１項に記載の論理回路パッケージ。
ステートメント１７．前記第２の論理回路は、不揮発性メモリ、複数のレジスタ、タイマー、及び読み出し及び／又は書き込みバッファの少なくとも１つを含む、ステートメント１６に記載の論理回路パッケージ。
ステートメント１８．前記第２の論理回路は、少なくとも１つのセンサ又はセンサ・アレイを含む、ステートメント１６又は１７に記載の論理回路パッケージ。
ステートメント１９．前記パッケージは、前記第１の論理回路と前記第２の論理回路との間に専用の信号経路を含み、前記少なくとも１つの第２のアドレスは、前記専用の信号経路を介して信号を送信する前記第１の論理回路によりイネーブルにされ、前記パッケージは、前記第１のコマンドに応答して前記第２の論理回路を活性化するように構成される、ステートメント１６～１８の何れか１項に記載の論理回路パッケージ。
ステートメント２０．前記信号は、前記時間期間の持続時間にわたって存在する、ステートメント１９に記載の論理回路パッケージ。
ステートメント２１．少なくとも１つのセンサ又はセンサ・アレイを含む、ステートメント１～２０の何れか１項に記載の論理回路パッケージ。
ステートメント２２．前記少なくとも１つのセンサ又はセンサ・アレイは、印刷材料レベル・センサ及び別のタイプのセンサの少なくとも１つを含む、ステートメント２０に記載の論理回路パッケージ。
ステートメント２３．前記時間期間外に、前記第１のアドレスに送信された通信に応答して、鍵を用いて認証された通信を送信するように構成され、前記時間期間中に、前記第２のアドレスに送信された通信に応答して、その鍵を用いて認証されていない通信を送信するように更に構成される、ステートメント１～２２の何れか１項に記載の論理回路パッケージ。
ステートメント２４．前記時間期間外に、前記第１のアドレスに送信された通信に応答して、鍵を用いて認証された印刷材料レベル関連データを送信するように構成され、前記時間期間中に、前記第２のアドレスに送信された通信に応答して、その鍵を用いて認証されていない印刷材料レベル関連データを送信するように更に構成され、印刷材料レベル関連データは、印刷装置論理回路が解釈して、前記論理回路パッケージが関係する印刷構成要素の印刷材料レベルとして表すデータである、ステートメント１～２３の何れか１項に記載の論理回路パッケージ。
ステートメント２５．前記鍵が、暗号鍵および／または秘密ベース鍵である、ステートメント２３又は２４に記載の論理回路パッケージ。
ステートメント２６．ステートメント１～２５の何れか１項に記載の論理回路パッケージを含む交換可能な印刷装置構成要素であって、前記構成要素は多量の液体を更に含み、
前記構成要素は、幅より大きい高さ、及び前記高さより大きい長さを有し、前記幅が２つの側面の間に延びており、
前記パッケージは、前記印刷装置論理回路と通信するためのインターフェース・パッドを含み、前記インターフェース・パッドは、挿入されるべきデータ相互接続の切開部に面する側面の１つの内側に設けられ、前記インターフェース・パッドは、前記構成要素の上部および前面の近くに高さ方向に沿って延び、前記インターフェース・パッドはデータ・パッドを含み、前記データ・パッドがこれらインターフェース・パッドの最も下側にあり、
前記構成要素の液体および空気インターフェースが、前記高さ方向に平行な同じ垂直基準軸上に前記前面に設けられ、前記垂直軸が、前記インターフェース・パッドと交差する軸に平行であり且つその軸から間隔をあけられている、交換可能な印刷装置構成要素。
ステートメント２７．前記論理回路パッケージの残りの部分も、前記内側に当接して設けられる、ステートメント２６に記載の交換可能な印刷装置構成要素。
ステートメント２８．異なる第１のアドレス及び同じ第２のアドレスを有する、ステートメント１～２５の何れか１項に記載の複数のパッケージ。
ステートメント２９．Ｉ２Ｃ互換性論理回路パッケージを含む交換可能な印刷装置構成要素であって、前記Ｉ２Ｃ互換性論理回路パッケージは、
ホスト印刷装置のＩ２Ｃバスを介して通信するためのデータ・コンタクトを含むＩ２Ｃインターフェースと、
印刷液体特性を表すデータを含むメモリとを含み、前記データは、前記データ・コンタクトを介して検索可能であり且つ更新可能であり、
前記パッケージは、前記データ・コンタクトを介して、印刷液体特性を表す前記データを含むデータを前記バスに送信するように構成され、
前記パッケージは、第１のアドレスに送信された、第１の時間期間を示すコマンドに応答して、その後に同じバス及びデータ・コンタクトを介して前記時間期間の持続時間にわたって少なくとも１つの第２のアドレスに送信されたコマンドに応答するように、及び
前記時間期間の終了後、前記同じバス及びデータ・コンタクトを介して前記第１のアドレスに送信されたコマンドに再び応答するように更に構成される、交換可能な印刷装置構成要素。
ステートメント３０．前記コマンドも、タスクを示す、ステートメント２９に記載の交換可能な印刷装置構成要素。
ステートメント３１．前記第２のアドレスは、最初の第２のアドレスを含み、
前記パッケージは、前記最初の第２のアドレスに対する、一時的なアドレスを含むコマンドに応答して、前記同じバス及びデータ・コンタクトを介して前記時間期間の終わりまでに前記一時的なアドレスに送信されたデータに応答するように構成される、ステートメント２９に記載の交換可能な印刷装置構成要素。
ステートメント３２．ステートメント１～２５の何れか１項に記載のＩ２Ｃ互換性論理回路パッケージを含む印刷カートリッジであって、
高さより短い幅を有するハウジングを有し、前面において底部から上部までに、印刷液体出力、空気入力およびリセスがそれぞれ設けられ、前記リセスが前記上部において延びており、前記パッケージのＩ２Ｃバス・コンタクトが、前記ハウジングの前記上部および前面に隣接する前記ハウジングの側壁の内側に当接して前記リセスの側に設けられ、前記データ・コンタクトが前記コンタクトの最も下側にある、印刷カートリッジ。
ステートメント３３．前記パッケージの前記第１の論理回路も、前記側壁の内側に当接して設けられる、ステートメント３２に記載の印刷カートリッジ。
ステートメント３４．方法であって、
通信バスを介して、処理回路の第１のアドレスに送信された、タスク及び第１の時間期間を示す第１のコマンドに応答して、前記処理回路により、前記時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介したそれに対するアクセスをイネーブルにすることを含む、方法。
ステートメント３５．前記方法は、交換可能な印刷装置構成要素に設けられた処理回路で実行される、ステートメント３４に記載の方法。
ステートメント３６．前記時間期間の持続時間にわたって、前記第１のアドレスを介した前記処理回路に対するアクセスをディスエーブルにすることを更に含む、ステートメント３４又は３５に記載の方法。
ステートメント３７．前記時間期間の持続時間の後、任意の第２のアドレスを介した前記処理回路に対するアクセスをディスエーブルにすることを更に含む、ステートメント３４～３６の何れか１項に記載の方法。
ステートメント３８．前記処理回路のタイマーを用いて、前記時間期間の持続時間を監視することを更に含む、ステートメント３４～３７の何れか１項に記載の方法。
ステートメント３９．前記１のアドレスが第１の論理回路と関連付けられ、前記第２のアドレスが第２の論理回路と関連付けられ、前記方法は、前記第１の論理回路により、前記時間期間の持続時間にわたって前記タスクを実行することを含む、ステートメント３４～３８の何れか１項に記載の方法。
ステートメント４０．前記第１のアドレスが第１の論理回路と関連付けられ、前記少なくとも１つの第２のアドレスが第２の論理回路と関連付けられ、前記第２のアドレスを介した前記処理回路に対するアクセスをイネーブルにすることは、前記第２の論理回路を活性化することを含む、ステートメント３４～３８の何れか１項に記載の方法。
ステートメント４１．前記方法は、前記第１の論理回路が活性化信号を前記第２の論理回路に送信してその回路を活性化することを含む、ステートメント４０に記載の方法。
ステートメント４２．前記方法は、前記活性化信号を停止することにより、前記第２の論理回路を非活性化することを更に含む、ステートメント４１に記載の方法。
ステートメント４３．専用の信号経路を介して前記活性化信号を送信することを含む、ステートメント４０～４２の何れか１項に記載の方法。
ステートメント４４．前記第２のアドレスは、前記第１の時間期間の開始時に最初の第２のアドレスであるように設定される、ステートメント３４～４３の何れか１項に記載の方法。
ステートメント４５．前記第１の時間期間中に、前記最初の第２のアドレスに送信された、一時的なアドレスを含むコマンドに応答して、前記処理回路により、前記最初の第２のアドレスをその一時的なアドレスに再設定することを含む、ステートメント４４に記載の方法。
ステートメント４６．前記第１のアドレスに送信された、前記タスク及び前記第１の時間期間を示す後続のコマンドの受信時に、前記処理回路は、同じ最初の第２のアドレスを有するように構成される、ステートメント４４又は４５に記載の方法。
ステートメント４７．交換可能な印刷装置構成要素と共に使用するための処理回路であって、
メモリと、前記メモリからの読み出し動作をイネーブルにするための第１の論理回路とを含み、
前記処理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置のＩ２Ｃバスを介してアクセス可能であり、第１のアドレス及び少なくとも１つの第２のアドレスと関連付けられ、前記第１のアドレスは、前記第１の論理回路のＩ２Ｃアドレスであり、
前記第１の論理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置により、前記交換可能な印刷装置構成要素の認証に参加することができ、
前記処理回路は、前記第１のアドレスを介して前記第１の論理回路に送信された、第１の時間期間を示す第１のコマンドの受信後に、前記処理回路が前記時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介してアクセス可能であるように構成される、処理回路。
ステートメント４８．前記処理回路は、第２の論理回路を更に含み、前記第２の論理回路は、前記少なくとも１つの第２のアドレスを介してアクセス可能であり、前記第２の論理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置により、前記少なくとも１つの第２のアドレスを介して読み出し可能である少なくとも１つのセンサを含む、ステートメント４７に記載の処理回路。
ステートメント４９．前記交換可能な印刷装置構成要素が装着される印刷装置により、前記少なくとも１つの第２のアドレスを介して読み出し可能である少なくとも１つのセンサは、前記第１のアドレスを介して読み出し可能でない、ステートメント４７又は４８に記載の処理回路。
ステートメント５０．前記センサは、消費できる材料のレベル・センサを含む、ステートメント４７～４９の何れか１項に記載の処理回路。

幾つかの例において、本開示は、以下のパラグラフの何れかを含む。
パラグラフ１．第１のアドレスを有し第１の論理回路を含む論理回路パッケージであって、
前記第１のアドレスが前記第１の論理回路用のＩ２Ｃアドレスであり、前記パッケージは、前記第１のアドレスに送信されたタスク及び第１の時間期間を示す第１のコマンドに応答して、前記第１の論理回路が、前記時間期間の持続時間にわたって、
（i）タスクを実行する、
（ii）前記第１のアドレスに送信されたＩ２Ｃトラヒックを無視する
ことができるように、構成される、論理回路パッケージ。
パラグラフ２．前記第１の論理回路が更に、時間期間を測定するためのタイマーを含む、パラグラフ１に記載の論理回路パッケージ。
パラグラフ３．前記論理回路パッケージにより実行されるタスクが、前記タイマーを監視すること、及び前記時間期間を超える完了時間を有する計算タスクを実行することの少なくとも１つを含む、パラグラフ２に記載の論理回路パッケージ。
パラグラフ４．前記パッケージが印刷材料容器と関連するためのものである、パラグラフ１～３の何れか１項に記載の論理回路パッケージ。
パラグラフ５．印刷材料容器の少なくとも１つの特性を表すデータを格納するメモリを更に含む、パラグラフ４に記載の論理回路パッケージ。
パラグラフ６．前記パッケージは、第２の論理回路を含み、前記パッケージは、前記時間期間中、前記第２の論理回路をアクセス可能にするように構成されている、パラグラフ１～５の何れか１項に記載の論理回路パッケージ。
パラグラフ７．前記パッケージは、前記第１の論理回路と前記第２の論理回路との間に専用の信号経路を含み、前記第２の論理回路は、前記専用の信号経路を介して信号を送信する前記第１の論理回路によりアクセス可能にされる、パラグラフ６に記載の論理回路パッケージ。
パラグラフ８．前記信号は、前記時間期間の持続時間にわたって存在する、パラグラフ７に記載の論理回路パッケージ。
パラグラフ９．少なくとも１つのセンサ又はセンサ・アレイを含む、パラグラフ１～８の何れか１項に記載の論理回路パッケージ。
パラグラフ１０．前記少なくとも１つのセンサが、少なくとも１つの印刷材料レベル・センサを含む、パラグラフ９に記載の論理回路パッケージ。
パラグラフ１１．前記パッケージは、少なくとも１つの第２のアドレスを有し、前記第１のコマンドに応答して、前記パッケージが前記時間期間の持続時間にわたって第２のアドレスを介してアクセス可能であるように構成される、パラグラフ１～１０の何れか１項に記載の論理回路パッケージ。
パラグラフ１２．前記パッケージは、前記第１のアドレスに送信された命令に応答して第１の組の応答を提供し、且つ第２のアドレスに送信された命令に応答して第２の組の応答を提供するように構成される、パラグラフ１１に記載の論理回路パッケージ。
パラグラフ１３．前記パッケージは、前記第１のアドレスに送信された命令に応答して第１のモードで動作し且つ前記第２のアドレスに送信された命令に応答して第２のモードで動作するように構成される、パラグラフ１１又は１２に記載の論理回路パッケージ。
パラグラフ１４．前記パッケージは、前記第１のアドレスに送信された暗号論的に認証された通信に応答して、暗号論的に認証された応答の組を提供し、且つ前記第２のアドレスに送信された通信に応答して、暗号論的に認証されていない第２の組の応答を提供するように構成される、パラグラフ１１～１３の何れか１項に記載の論理回路パッケージ。
パラグラフ１５．前記時間期間外で且つ前記第１のアドレスに送信された通信に応答して、暗号鍵を用いて認証されている印刷材料レベル関連データを送信するように構成され、前記時間期間中に且つ前記第２のアドレスに送信された通信に応答して、その鍵を用いて認証されていない印刷材料レベル関連データを送信するように更に構成されている、パラグラフ１１～１４の何れか１項に記載の論理回路パッケージ。
パラグラフ１６．前記少なくとも１つの第２のアドレスが、第２の論理回路のアドレスである、パラグラフ１１～１５の何れか１項に記載の論理回路パッケージ。
パラグラフ１７．前記パッケージは、前記第１の時間期間に先行する第２の時間期間にわたって及び／又は前記第１の時間期間の後の第３の時間期間にわたって、前記第２のアドレスを介してアクセス可能でない、パラグラフ１１～１６の何れか１項に記載の論理回路パッケージ。
パラグラフ１８．前記第１の時間期間の各開始時に、前記第２のアドレスを最初の第２のアドレスに設定するように構成される、パラグラフ１１～１７の何れか１項に記載の論理回路パッケージ。
パラグラフ１９．前記パッケージは、前記最初の第２のアドレスに送信されたコマンドに応答して、その第２のアドレスを一時的なアドレスに設定するように構成され、前記コマンドがその一時的なアドレスを含む、パラグラフ１８に記載の論理回路パッケージ。
パラグラフ２０．前記第１のアドレスに送信された、タスク及び前記第１の時間期間を示す後続のコマンドの受信時に、前記論理回路パッケージは、同じ最初の第２のアドレスを有するように構成される、パラグラフ１８又は１９に記載の論理回路パッケージ。
パラグラフ２１．前記第１の時間期間外で、前記第１のアドレスに向けられたコマンドに応答し且つ前記第２のアドレスに向けられたコマンドに応答しないように、及び
前記第１の時間期間中に、前記第２のアドレスに向けられたコマンドに応答し且つ前記第１のアドレスに向けられたコマンドに応答しないように構成される、パラグラフ１１～２０の何れか１項に記載の論理回路パッケージ。
パラグラフ２２．異なる第１のアドレス及び同じ第２のアドレスを有する、パラグラフ１１～２１の何れか１項に記載の論理回路パッケージ。
パラグラフ２３．方法であって、
Ｉ２Ｃバスを介して処理回路の第１のアドレスに送信された、タスク及び第１の時間期間を示す第１のコマンドに応答して、前記第１の時間期間にわたって、
（i）前記処理回路により、タスクを実行し、
（ii）前記第１のアドレスに送信されたＩ２Ｃトラヒックを無視することを含み、
前記方法は、前記処理回路のタイマーを用いて前記時間期間を監視することを含む、方法。
パラグラフ２４．前記方法は、交換可能な印刷装置構成要素上に設けられた処理回路で実行される、パラグラフ２３に記載の方法。
パラグラフ２５．前記時間期間の持続時間にわたって、前記処理回路の少なくとも１つの第２のアドレスに送信されたＩ２Ｃトラヒックに対して、前記処理回路により応答することを更に含む、パラグラフ２３又は２４に記載の方法。
パラグラフ２６．前記第１のアドレスが前記処理回路の第１の論理回路と関連付けられ、前記少なくとも１つの第２のアドレスが、前記処理回路の第２の論理回路と関連付けられる、パラグラフ２５に記載の方法。
パラグラフ２７．前記時間期間の持続時間後に、前記少なくとも１つの第２のアドレスを介して前記処理回路に対するアクセスをディスエーブルにすることを更に含む、パラグラフ２５又は２６に記載の方法。
パラグラフ２８．前記第２のアドレスは、前記第１の時間期間の開始時に最初の第２のアドレスであるように設定される、パラグラフ２５～２７の何れか１項に記載の方法。
パラグラフ２９．前記処理回路は、前記第１の時間期間中に前記最初の第２のアドレスに送信されたコマンドに応答してその第２のアドレスを一時的な第２のアドレスに再設定するように構成され、そのコマンドは、その一時的なアドレスを含む、パラグラフ２８に記載の方法。
パラグラフ３０．前記第１のアドレスに送信された、前記タスク及び前記第１の時間期間を示す後続のコマンドの受信時に、前記論理回路は、同じ最初の第２のアドレスを有するように構成される、パラグラフ２９に記載の方法。
パラグラフ３１．前記処理回路は、前記処理回路の第１の論理回路および第２の論理回路を含み、前記第１の論理回路は、前記時間期間の持続時間にわたって、前記タスクを実行して、活性化信号を前記第２の論理回路に送信することができる、パラグラフ２３～３０の何れか１項に記載の方法。
パラグラフ３２．前記方法は、前記活性化信号を停止することにより、前記第２の論理回路を非活性化することを更に含む、パラグラフ３１に記載の方法。
パラグラフ３３．前記活性化信号が専用信号経路を介して送信される、パラグラフ３１又は３２に記載の方法。
パラグラフ３４．前記処理回路により実行される前記タスクが、前記第１のコマンドに示されたタスクである、パラグラフ２３～３３の何れか１項に記載の方法。
パラグラフ３５．印刷装置論理回路に接続するための交換可能な印刷装置構成要素と共に使用するための処理回路であって、
メモリと、前記メモリからの読み出し動作をイネーブルにし且つ処理タスクを実行するため第１の論理回路とを含み、前記第１の論理回路がタイマーを含み、
前記処理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置のＩ２Ｃバスを介してアクセス可能であり、第１のアドレス及び少なくとも１つの第２のアドレスと関連付けられ、前記第１のアドレスが前記第１の論理回路のＩ２Ｃアドレスであり、
前記第１の論理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置により、前記交換可能な印刷装置構成要素の認証に参加することができ、
前記処理回路は、前記第１のアドレスを介して前記第１の論理回路に送信された、タスク及び第１の時間期間を示す第１のコマンドに応答して、前記タイマーにより測定されるような時間期間の持続時間にわたって、前記処理回路が、
（i）前記タスクを実行する、及び
（ii）前記第１のアドレスに送信されたＩ２Ｃトラヒックに応答しない
ことをできるように構成される、処理回路。
パラグラフ３６．前記処理回路は、第２の論理回路を更に含み、前記第２の論理回路は、Ｉ２Ｃバス及び第２のアドレスを介してアクセス可能であり、前記第１の論理回路は、前記時間期間の持続時間にわたって前記第２の論理回路を活性化するための活性化信号を生成することができる、パラグラフ３５に記載の処理回路。
パラグラフ３７．前記処理回路は、前記活性化信号を送信するために、前記第１の論理回路と前記第２の論理回路との間に専用の信号経路を含む、パラグラフ３６に記載の処理回路。
パラグラフ３８．前記第２の論理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置により、前記第２のアドレスを介して読み出し可能である少なくとも１つのセンサを含む、パラグラフ３６又は３７に記載の処理回路。
パラグラフ３９．前記交換可能な印刷装置構成要素が装着される印刷装置により、前記第２のアドレスを介して読み出し可能であり、且つ前記第１のアドレスを介して読み出し可能でない少なくとも１つのセンサを含む、パラグラフ３６～３８の何れか１項に記載の処理回路。
パラグラフ４０．前記センサが、消費できる材料のレベル・センサを含む、パラグラフ３８又は３９に記載の処理回路。
パラグラフ４１．それぞれがメモリを含む複数の印刷構成要素であって、異なる印刷構成要素のメモリが異なる印刷液体特性を格納し、各印刷構成要素が、パラグラフ１～２１の何れか１項に記載された論理回路パッケージ、又はパラグラフ３５～４０の何れか１項に記載された処理回路を含む、複数の印刷構成要素。
パラグラフ４２．パラグラフ１～２１の何れか１項に記載の論理回路パッケージを含む印刷カートリッジであって、高さより短い幅を有するハウジングを有し、前面において底部から上部までに、印刷液体出力、空気入力およびリセスがそれぞれ設けられ、前記リセスが前記上部において延びており、前記パッケージのＩ２Ｃバス・コンタクトは、前記ハウジングの前記上部および前面に隣接する前記ハウジングの側壁の内側に当接して前記リセスの側に設けられ、データ・コンタクトを含み、前記データ・コンタクトが前記Ｉ２Ｃバス・コンタクトの最も下側にある、印刷カートリッジ。
パラグラフ４３．前記パッケージの前記第１の論理回路も、前記側壁の前記内側に当接して設けられる、パラグラフ４２に記載の印刷カートリッジ。
パラグラフ４４．パラグラフ１～２１の何れか１項に記載の論理回路パッケージを含む交換可能な印刷装置構成要素であって、前記構成要素は、多量の液体を更に含み、前記構成要素は、幅より大きい高さ、及び前記高さより大きい長さを有し、前記幅が２つの側面の間に延びており、前記パッケージは、インターフェース・パッドを含み、前記インターフェース・パッドは、挿入されるべきデータ相互接続の切開部に面する側面の１つの内側に設けられ、前記インターフェース・パッドは、前記構成要素の前記上部および前面の近くに高さ方向に沿って延び、データ・パッドが前記インターフェース・パッドの最も下側にあり、前記構成要素の液体および空気インターフェースが、前記高さ方向に平行な同じ垂直基準軸上に前記前面に設けられ、前記垂直軸が、前記インターフェース・パッドと交差する軸に平行であり且つその軸から間隔をあけられている、交換可能な印刷装置構成要素。
パラグラフ４５．前記論理回路パッケージの残りの部分も、前記内側に当接して設けられる、パラグラフ４４に記載の交換可能な印刷装置構成要素。

幾つかの例において、本開示は、以下の節の何れかを含む。
節１．論理回路パッケージであって、
第１のアドレス及び少なくとも１つの第２のアドレスを介してアドレス可能であるように構成され、第１の論理回路を含み、
前記第１のアドレスは、前記第１の論理回路のアドレスであり、前記パッケージは、
前記第１のアドレスに送信された、第１のコマンド時間期間を示す第１のコマンドに応答して、前記パッケージが前記第１のコマンド時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介してアクセス可能であるように、及び
前記第１のアドレスに送信された、第２のコマンド時間期間を示す第２のコマンドに応答して、前記第１の論理回路が、前記第２のコマンド時間期間の持続時間にわたって前記第１のアドレスに送信されたトラヒックを無視するように
構成される、論理回路パッケージ。
節２．前記第１の論理回路は、タイマーを含み、前記第１のコマンド時間期間および／または前記第２のコマンド時間期間が、前記タイマーにより測定される、節１に記載の論理回路パッケージ。
節３．前記第２のコマンドに応答して、前記論理回路は、少なくとも前記第１のコマンド時間期間または第２のコマンド時間期間の間に、処理タスクを実行するように構成されている、節１又は２に記載の論理回路パッケージ。
節４．前記処理タスクは、タイマーを監視すること、及び前記第１のコマンド時間期間および／または前記第２のコマンド時間期間を超える完了時間を有する計算タスクを実行することの少なくとも１つを含む、節３に記載の論理回路パッケージ。
節５．前記第２のコマンド時間期間が前記第１のコマンド時間期間より長く、前記第１の論理回路は、前記第２のコマンドに応答して、前記第２のコマンド時間期間の持続時間にわたって前記第１のアドレスに送信されたトラヒックに応答しないことができる、節１～４の何れか１項に記載の論理回路パッケージ。
節６．前記パッケージは、印刷材料容器と関連するためのものである、節１～５の何れか１項に記載の論理回路パッケージ。
節７．前記印刷材料容器の少なくとも１つの特性を表すデータを格納するメモリを更に含む、節６に記載の論理回路パッケージ。
節８．前記パッケージは、第２の論理回路を含み、前記パッケージは、前記第１のコマンド時間期間中に前記第２の論理回路をアクセス可能にするように構成されている、節１～７の何れか１項に記載の論理回路パッケージ。
節９．前記パッケージは、前記第１の論理回路と前記第２の論理回路との間に専用の信号経路を含み、前記第２の論理回路は、前記専用の信号経路を介して信号を送信する前記第１の論理回路によりアクセス可能にされる、節８に記載の論理回路パッケージ。
節１０．前記信号は、前記第１のコマンド時間期間の持続時間にわたって存在する、節９に記載の論理回路パッケージ。
節１１．少なくとも１つのセンサ又は少なくとも１つのセンサ・アレイを含む、節１～１０の何れか１項に記載の論理回路パッケージ。
節１２．前記少なくとも１つのセンサ又は少なくとも１つのセンサ・アレイが、少なくとも１つの印刷材料レベル・センサを含む、節１１に記載の論理回路パッケージ。
節１３．前記パッケージは、前記第２のコマンドに応答して、前記パッケージが前記第２のコマンド時間期間の持続時間にわたって第２のアドレスを介してアクセス可能であるように構成される、節１～１２の何れか１項に記載の論理回路パッケージ。
節１４．前記パッケージは、前記第１のアドレスに送信された命令に応答して第１の組の応答を提供し、且つ前記第２のアドレスに送信された命令に応答して第２の組の応答を提供するように構成される、節１３に記載の論理回路パッケージ。
節１５．前記パッケージは、前記第１のアドレスに送信された命令に応答して第１のモードで動作し、且つ前記第１のアドレスに送信された命令に応答して第２のモードで動作するように構成される、節１３又は１４に記載の論理回路パッケージ。
節１６．前記パッケージは、前記第１のアドレスに送信された暗号論的に認証された命令に応答して、暗号論的に認証された応答の組を提供し、且つ前記第２のアドレスに送信された命令に応答して、暗号論的に認証されていない第２の組の応答を提供するように構成される、節１３～１５の何れか１項に記載の論理回路パッケージ。
節１７．前記第２のアドレスが、第２の論理回路のアドレスである、節１３～１６の何れか１項に記載の論理回路パッケージ。
節１８．前記パッケージは、前記第１のコマンド時間期間に先行する時間期間にわたって及び／又は前記第１のコマンド時間期間の後の時間期間にわたって、前記第２のアドレスを介してアクセス可能でない、節１３～１７の何れか１項に記載の論理回路パッケージ。
節１９．前記第２のアドレスは、前記第１のコマンド時間期間の開始時に最初の第２のアドレスになるように設定される、節１３～１８の何れか１項に記載の論理回路パッケージ。
節２０．前記パッケージは、前記第１のコマンド時間期間中に、前記最初の第２のアドレスに送信されたコマンドに応答してその第２のアドレスを一時的なアドレスに再設定するように構成され、そのコマンドがその一時的なアドレスを含む、節１９に記載の論理回路パッケージ。
節２１．前記第１のアドレスに送信された、前記第１のコマンド時間期間を示す後続のコマンドの受信時に、前記論理回路パッケージは、同じ最初の第２のアドレスを有するように構成される、節１９又は２０に記載の論理回路パッケージ。
節２２．前記第１のコマンド時間期間外で、前記第１のアドレスに向けられたコマンドに応答し且つ第２のアドレスに向けられたコマンドに応答せず、
前記第１のコマンド時間期間中に、第２のアドレスに向けられたコマンドに応答し且つ前記第１のアドレスに向けられたコマンドに応答しないように構成される、節１～２１の何れか１項に記載の論理回路パッケージ。
節２３．異なる第１のアドレス及び同じ第２のアドレスを有する、節１３～２２の何れか１項に記載の論理回路パッケージ。
節２４．異なる印刷材料容器の少なくとも１つの特性を表す異なるデータを格納する、節２３に記載の論理回路パッケージ。
節２５．方法であって、
Ｉ２Ｃバスを介して処理回路の第１のアドレスに送信された、第１のコマンド時間期間を示す第１のコマンドに応答して、前記処理回路により、前記第１のコマンド時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介して、それに対するアクセスをイネーブルにし、
前記Ｉ２Ｃバスを介して前記第１のアドレスに送信された、第２のコマンド時間期間を示す第２のコマンドに応答して、前記第２のコマンド時間期間の持続時間にわたって、前記第１のアドレスに送信されたＩ２Ｃトラヒックを無視することを含み、
前記方法は、前記処理回路のタイマーを用いて、前記第１及び第２のコマンド時間期間の少なくとも１つを監視することを更に含む、方法。
節２６．前記方法は、交換可能な印刷装置構成要素に設けられた処理回路で実行される、節２５に記載の方法。
節２７．前記第２のコマンドに応答して、前記処理回路はタスクを実行することができる、節２５又は２６に記載の方法。
節２８．前記タスクは、前記第２のコマンドに示されたタスクである、節２７に記載の方法。
節２９．前記第１のコマンド時間期間の持続時間にわたって、前記処理回路により、前記処理回路の少なくとも１つの第２のアドレスに送信されたＩ２Ｃトラヒックに応答することを更に含む、節２５～２８の何れか１項に記載の方法。
節３０．前記第１のアドレスは、前記処理回路の第１の論理回路と関連付けられ、前記少なくとも１つの第２のアドレスは、前記処理回路の第２の論理回路と関連付けられる、節２９に記載の方法。
節３１．前記第１のコマンド時間期間の持続時間の後、前記少なくとも１つの第２のアドレスを介した前記処理回路に対するアクセスをディスエーブルにすることを更に含む、節３０に記載の方法。
節３２．前記第２のアドレスは、前記第１のコマンド時間期間の開始時に最初の第２のアドレスになるように設定される、節２５～３１の何れか１項に記載の方法。
節３３．前記処理回路は、前記第１のコマンド時間期間中に、前記最初の第２のアドレスに送信されたコマンドに応答してその第２のアドレスを一時的なアドレスに再設定するように構成され、そのコマンドがその一時的なアドレスを含む、節３２に記載の方法。
節３４．前記第１のアドレスに送信された、前記第１のコマンド時間期間を示す後続のコマンドの受信時に、前記処理回路は、同じ最初の第２のアドレスを有するように構成される、節３３に記載の方法。
節３５．前記処理回路は、前記処理回路の第１の論理回路および第２の論理回路を含み、前記方法は、前記第１の論理回路により、前記第１のコマンド時間期間の持続時間にわたって前記第２の論理回路に活性化信号を送信することを含む、節２５～３４の何れか１項に記載の方法。
節３６．前記方法は、前記活性化信号を停止することにより、前記第２の論理回路を非活性化することを更に含む、節３５に記載の方法。
節３７．専用の信号経路を介して前記活性化信号を送信することを含む、節３５又は３６に記載の方法。
節３８．交換可能な印刷装置構成要素と共に使用するための処理回路であって、
メモリと、前記メモリからの読み出し動作をイネーブルにし且つ処理タスクを実行するための第１の論理回路とを含み、前記第１の論理回路がタイマーを含み、
前記処理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置のＩ２Ｃバスを介してアクセス可能であり、第１のアドレス及び少なくとも１つの第２のアドレスと関連付けられ、前記第１のアドレスは、前記第１の論理回路のＩ２Ｃアドレスであり、
前記第１の論理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置により、前記交換可能な印刷装置構成要素の認証に参加することができ、
前記回路は、
前記第１のアドレスに送信された、第１のコマンド時間期間を示す第１のコマンドに応答して、前記処理回路が前記第１のコマンド時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介してアクセス可能であるように、且つ
前記第１のアドレスに送信された、第２のコマンド時間期間を示す第２のコマンドに応答して、前記第１の論理回路が前記タイマーにより測定されるような前記第２のコマンド時間期間の持続時間にわたって、前記第１のアドレスに送信されたＩ２Ｃトラヒックを無視することができるように、構成される、処理回路。
節３９．前記第１の論理回路は、前記第１のコマンド時間期間の持続時間にわたって前記少なくとも１つの第２のアドレスを介してアクセス可能であるように構成される、節３８に記載の処理回路。
節４０．前記処理回路は、第２の論理回路を更に含み、前記第２の論理回路は、前記Ｉ２Ｃバス及び第２のアドレスを介してアクセス可能であり、前記第１の論理回路は、前記第１のコマンド時間期間の持続時間にわたって前記第２の論理回路を活性化するための活性化信号を生成することができる、節３９に記載の処理回路。
節４１．前記処理回路は、前記活性化信号を送信するために前記第１の論理回路と前記第２の論理回路との間に専用の信号経路を含む、節４０に記載の処理回路。
節４２．前記第２の論理回路は、前記交換可能な印刷装置構成要素が装着される印刷装置により、前記少なくとも１つの第２のアドレスを介して読み出し可能である少なくとも１つのセンサ又はセンサ・アレイを含む、節３９又は４１に記載の処理回路。
節４３．前記交換可能な印刷装置構成要素が装着される印刷装置により、前記少なくとも１つの第２のアドレスを介して読み出し可能である少なくとも１つのセンサ又はセンサ・アレイが、前記第１のアドレスを介して読み出し可能でない、節４２に記載の処理回路。
節４４．前記センサは、消費できる材料のレベル・センサを含む、節４２又は４３に記載の処理回路。
節４５．前記第１のコマンドに応答して、前記処理回路は、前記タイマーにより測定されるような前記第１のコマンド時間期間の持続時間にわたって、前記第１のアドレスに送信されたＩ２Ｃトラヒックを無視することができ、及び／又は前記第２のコマンドに応答して、前記処理回路は、前記第１のコマンド時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介してアクセス可能である、節４２～４４の何れか１項に記載の処理回路。
節４６．それぞれがメモリを含む複数の印刷構成要素であって、異なる印刷構成要素のメモリは、異なる印刷液体特性を格納し、各印刷構成要素は、節１～２２の何れか１項に記載の論理回路パッケージを含む、複数の印刷構成要素。
節４７．節１～２２の何れか１項に記載の論理回路パッケージを含む印刷カートリッジであって、高さより短い幅を有するハウジングを有し、前面において底部から上部までに、印刷液体出力、空気入力およびリセスがそれぞれ設けられ、前記リセスが前記上部において延びており、前記パッケージのＩ２Ｃバス・コンタクトが、前記ハウジングの前記上部および前面に隣接する前記ハウジングの側壁の内側に当接して前記リセスの側に設けられ、Ｉ２Ｃバス・コンタクトがデータ・コンタクトを含み、前記データ・コンタクトが前記コンタクトの最も下側にある、印刷カートリッジ。
節４８．前記パッケージの前記第１の論理回路も、前記側壁の前記内側に当接して設けられる、節４７に記載の印刷カートリッジ。
節４９．節１～２２の何れか１項に記載の論理回路パッケージを含む交換可能な印刷装置構成要素であって、前記構成要素は、多量の液体を更に含み、前記構成要素は、幅より大きい高さ、及び前記高さより大きい長さを有し、前記幅が２つの側面の間に延びており、前記パッケージは、インターフェース・パッドを含み、前記インターフェース・パッドは、挿入されるべきデータ相互接続の切開部に面する側面の１つの内側に設けられ、前記インターフェース・パッドは、前記構成要素の前記上部および前面の近くに高さ方向に沿って延び、データ・パッドを含み、前記データ・パッドが前記インターフェース・パッドの最も下側にあり、前記構成要素の液体および空気インターフェースが、前記高さ方向に平行な同じ垂直基準軸上に前記前面に設けられ、前記垂直軸が、前記インターフェース・パッドと交差する軸に平行であり且つその軸から間隔をあけられている、交換可能な印刷装置構成要素。
節５０．前記論理回路パッケージの残りの部分も、前記内側に当接して設けられる、節４９に記載の交換可能な印刷装置構成要素。

幾つかの例において、本開示は、以下の記述の何れかを含む。
記述１．論理回路であって、
通信バスを介して通信するためのデータ・コンタクトを含む通信インターフェースと、
前記論理回路をイネーブルにするために入力を受信するための、前記通信インターフェースから分離したイネーブル化コンタクトと、
少なくとも１つの再設定可能アドレス・レジスタを含む少なくとも１つのメモリ・レジスタと、を含み、
前記論理回路は、イネーブルにされた際に、再設定可能アドレス・レジスタに保持されたアドレスにアドレス指定される前記通信バスを介して送信された通信に応答するように構成される、論理回路。
記述２．アナログ・デジタル変換器を含む、記述１に記載の論理回路。
記述３．前記アナログ・デジタル変換器のためのオフセット・パラメータ及び／又はゲイン・パラメータを格納するための少なくとも１つのメモリ・レジスタを更に含む、記述２に記載の論理回路。
記述４．前記論理回路は、少なくとも１つのセンサを含む、記述１～３の何れか１項に記載の論理回路。
記述５．前記少なくとも１つのセンサが、少なくとも１つの液体レベル・センサを含む、記述４に記載の論理回路。
記述６．前記少なくとも１つのセンサが、第１のセンサ・アレイ及び第２のセンサ・アレイを含み、前記第１及び第２のセンサ・アレイは、異なるタイプのセンサを含む、記述４又は５に記載の論理回路。
記述７．少なくとも１つのセンサが、周囲温度センサ、クラック検出器および流体温度センサの少なくとも１つを含む、記述４～６の何れか１項に記載の論理回路。
記述８．センサ識別子を格納するための少なくとも１つのメモリ・レジスタ、
センサ読取り値を格納するための少なくとも１つのメモリ・レジスタ、
多数のセンサを格納するための少なくとも１つのメモリ・レジスタの少なくとも１つを含む、記述４～６の何れか１項に記載の論理回路。
記述９．前記少なくとも１つのセンサが、基板上に設けられ、基板および／またはセンサは、基板表面に沿って測定された際に、少なくとも２０：１の長さ：幅のアスペクト比を有する、記述４～８の何れか１項に記載の論理回路。
記述１０．前記論理回路は、１ｍｍ未満の幅および／または厚さを有する、記述１～９の何れか１項に記載の論理回路。
記述１１．正体のバージョンを格納するための少なくとも１つのメモリ・レジスタを含む、記述１～１０の何れか１項に記載の論理回路。
記述１２．タイマーを含む、記述１～１１の何れか１項に記載の論理回路。
記述１３．前記タイマーがリング発振器を含む、記述１２に記載の論理回路。
記述１４．クロック・サイクルの計数を格納するための少なくとも１つのメモリを含む、記述１２又は１３に記載の論理回路パッケージ。
記述１５．前記論理回路の読み出し／書き込み履歴を示す値を格納するためのメモリを含む、記述１～１４の何れか１項に記載の論理回路。
記述１６．所定のアルゴリズム関数を用いて及び／又は所定の秘密データに基づいて、前記論理回路の読み出し／書き込み履歴を示す値を求めるように構成されたロジックを含む、記述１～１５の何れか１項に記載の論理回路。
記述１７．異なる所定のアルゴリズム関数を用いて及び／又は所定の秘密データに基づいて、前記論理回路の読み出し／書き込み履歴を示す複数の値を求めるように構成されたロジックを含む、記述１～１６の何れか１項に記載の論理回路。
記述１８．前記インターフェースがＩ２Ｃインターフェースである、記述１～１７の何れか１項に記載の論理回路。
記述１９．前記論理回路は、印刷材料容器と関連するためのものである、記述１～１８の何れか１項に記載の論理回路。
記述２０．記述１～１９の何れか１項に記載の論理回路を含む交換可能な印刷装置構成要素であって、前記構成要素は、多量の液体を更に含み、前記構成要素は、幅より大きい高さ、及び前記高さより大きい長さを有し、前記幅が２つの側面の間に延びており、前記論理回路は、インターフェース・パッドを含み、前記インターフェース・パッドは、挿入されるべきデータ相互接続の切開部に面する側面の１つの内側に設けられ、前記インターフェース・パッドは、前記構成要素の前記上部および前面の近くに高さ方向に沿って延び、前記インターフェース・パッドがデータ・パッドを含み、前記データ・パッドが前記インターフェース・パッドの最も下側にあり、前記構成要素の液体および空気インターフェースが、前記高さ方向に平行な同じ垂直基準軸上に前記前面に設けられ、前記垂直軸が、前記インターフェース・パッドと交差する軸に平行であり且つその軸から間隔をあけられている、交換可能な印刷装置構成要素。
記述２１．前記論理回路の残りの部分も、前記内側に当接して設けられる、記述２０に記載の交換可能な印刷装置構成要素。
記述２２．第１の論理回路および第２の論理回路を含む論理回路パッケージであって、前記第１の論理回路が第１のアドレスに送信された通信に応答するように構成され、前記第２の論理回路が、記述１～１９の何れかに記載された論理回路を含む、論理回路パッケージ。
記述２３．方法であって、
Ｉ２Ｃバスに接続された論理回路により、イネーブル化信号を受信し、前記イネーブル化信号は、前記Ｉ２Ｃバスとは別個の入力で提供され、
前記論理回路により、アドレス・メモリ・レジスタにデフォルト・アドレスを書き込むことによって、そのアドレスを設定し、
前記論理回路により、前記デフォルト・アドレスにアドレス指定され且つ前記アドレスをリセットするための要求を含むコマンドを受信し、
前記論理回路により、前記アドレス・メモリ・レジスタにおいて前記デフォルト・アドレスを上書きすることによってその一時的なアドレスを設定し、
前記論理回路により、前記一時的なアドレスにアドレス指定されたコマンドを受信することを含む、方法。
記述２４．前記論理回路により、一時的なアドレスにアドレス指定された検証要求を受信し、その検証要求は、前記論理回路のタイマーのクロック速度のしるしの要求を含み、
前記論理回路により、別の測定可能なクロック信号またはサイクルに対して前記論理回路のクロック速度を決定して、その相対的なクロック速度に基づいて検証応答を決定することを含む、記述２３に記載の方法。
記述２５．前記論理回路により、前記第２のアドレスにアドレス指定された検証要求を受信し、その検証要求は、正体のバージョンのしるしの要求を含み、
前記論理回路により、正体のバージョンのしるしを提供するために前記論理回路のメモリを読み出すことによって検証応答を決定することを含む、記述２３又は２４に記載の方法。
記述２６．前記論理回路により、前記第２のアドレスにアドレス指定された検証要求を受信し、その検証要求は、正体のバージョンのしるしの要求を含み、
前記論理回路により、試験結果を戻すために前記論理回路の少なくとも１つの構成要素を試験することによって検証応答を決定することを含む、記述２３～２５の何れか１項に記載の方法。

Claims (20)

1. 第１のアドレス及び第２の再設定可能なアドレスを介してアドレス可能である交換可能な印刷装置構成要素の論理回路パッケージであって、
   前記論理回路パッケージは、印刷装置構成要素の特性データ、及び伝達されているデータを暗号論的に認証するための第１の鍵を格納し、前記第１の鍵は、印刷装置に格納された、暗号論的に認証するための第２の鍵に関係し、
   前記論理回路パッケージは、
   前記第１のアドレスに送信された通信に基づいて第１の検証プロセスに参加するように構成され、前記第１の検証プロセスに参加することは、前記第１の鍵を用いて暗号化された前記特性データ、及び前記第１の鍵および前記第２の鍵の少なくとも１つから導出されたメッセージ認証コード及びセッション鍵識別子の少なくとも１つを含む、暗号論的に認証された応答を送信することを含み、且つ
   前記第１のアドレスに対する第１の暗号論的に認証された検証要求に応答して、前記第１の鍵を用いて暗号論的に認証された応答を提供するように構成され、
   前記論理回路パッケージは更に、
   時間期間を含むコマンドに応答して、デフォルトの第２のアドレスに向けられたコマンドに応答し、
   デフォルトの第２のアドレスに向けられ、且つ新たなアドレスを含むコマンドに応答して、前記デフォルトの第２のアドレスを一時的な第２のアドレスになるように再設定し、
   再設定された一時的な第２のアドレスに対する第２の検証要求に応答して、前記第１の鍵を用いて暗号論的に認証されていない応答を提供し、
   前記第１の鍵を用いて暗号化されておらず且つメッセージ認証コード及び／又はセッション鍵識別子が添付されていないビットストリームを含む検証応答を送信することにより、前記第２のアドレスに送信された通信に基づいて第２の検証プロセスに参加し、
   時間期間の終了後に、前記第１のアドレスに向けられたコマンドに再び応答するように構成される、論理回路パッケージ。
2. 前記論理回路パッケージは、前記第１のアドレスに送信された、時間期間を示す後続のコマンドの受信後に、同じデフォルトの第２のアドレスを有するように構成される、請求項１に記載の論理回路パッケージ。
3. 前記時間期間を含む各コマンドの前または各コマンドの時に、前記第２のアドレスを同じデフォルト・アドレスにリセットするように構成される、請求項１又は２に記載の論理回路パッケージ。
4. それぞれ前記第１及び第２のアドレスと関連付けられた第１及び第２の論理回路を含み、前記論理回路パッケージは、
   前記時間期間を含むコマンドに応答して前記第２の論理回路をイネーブルにし、イネーブル時に前記最初の第２のアドレスを設定するように構成される、請求項３に記載の論理回路パッケージ。
5. 前記論理回路パッケージは、Ｉ２Ｃ互換性アドレスを用いる、Ｉ２Ｃ互換性である、請求項１～４の何れか１項に記載の論理回路パッケージ。
6. 前記論理回路パッケージは、前記第２のアドレスを介して読み出されるように構成された識別データを含むメモリを含む、請求項１～５の何れか１項に記載の論理回路パッケージ。
7. メモリを含み、前記メモリは、少なくとも１つのセル計数を含む、請求項１～６の何れか１項に記載の論理回路パッケージ。
8. 前記少なくとも１つのセル計数は、前記第２のアドレスを介して読み出されるように構成される、請求項７に記載の論理回路パッケージ。
9. 少なくとも１つのセル、又は前記格納されたセル計数に対応する数のセルからなるアレイを含む、請求項７又は８に記載の論理回路パッケージ。
10. 前記メモリがクロック計数を更に格納する、請求項１～９の何れか１項に記載の論理回路パッケージ。
11. 前記クロック計数は、前記論理回路パッケージのタイマーの相対的または絶対的なクロック速度を表す、請求項１０に記載の論理回路パッケージ。
12. 前記論理回路パッケージは、前記第１のアドレスに送信され且つ前記第２のアドレスに送信されていない通信に応答する第１の動作モード、及び前記再設定可能アドレスに送信され且つ前記第１のアドレスに送信されていない通信に応答する第２の動作モードを含む、請求項１～１１の何れか１項に記載の論理回路パッケージ。
13. 前記論理回路パッケージは、前記第１のアドレスと関連付けられた第１の論理回路、及び前記再設定可能アドレスと関連付けられた第２の論理回路を含む、請求項１～１２の何れか１項に記載の論理回路パッケージ。
14. 前記第２の論理回路が前記第１の論理回路により選択的にイネーブルにされるように構成される、請求項１３に記載の論理回路パッケージ。
15. 前記論理回路パッケージは、前記第１のアドレスに送信された、タスク及び第１の時間期間を示す第１のコマンドに応答して、前記論理回路パッケージが前記時間期間の持続時間にわたって少なくとも１つの第２のアドレスを介してアクセス可能であるように構成される、請求項１～１４の何れか１項に記載の論理回路パッケージ。
16. 前記時間期間を測定するためのタイマーを含む、請求項１５に記載の論理回路パッケージ。
17. 前記時間期間中に前記論理回路のクロック速度を示すための第２のタイマーを含む、請求項１６に記載の論理回路パッケージ。
18. 請求項１～１７の何れか１項に記載の論理回路パッケージを含む交換可能な印刷装置構成要素であって、前記構成要素が多量の液体を更に含む、交換可能な印刷装置構成要素。
19. 請求項１～１７の何れか１項に記載の論理回路パッケージを含む印刷カートリッジであって、高さより短い幅を有するハウジングを有し、前面において底部から上部までに、印刷液体出力、空気入力およびリセスがそれぞれ設けられ、前記リセスが前記上部において延びており、前記論理回路パッケージがＩ２Ｃバス・コンタクトを含み、前記Ｉ２Ｃバス・コンタクトが、前記ハウジングの前記上部および前面に隣接する前記ハウジングの側壁の内側に当接して前記リセスの側に設けられ、Ｉ２Ｃバス・コンタクトがデータ・コンタクトを含み、前記データ・コンタクトが前記Ｉ２Ｃバス・コンタクトの最も下側にある、印刷カートリッジ。
20. 前記論理回路パッケージの論理回路が、前記側壁の内側に当接して設けられる、請求項１９に記載の印刷カートリッジ。

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