JP6956234B2 - ポリマー基板を有する半導体素子を備えるプリント回路モジュール、及びその製造方法 - Google Patents

ポリマー基板を有する半導体素子を備えるプリント回路モジュール、及びその製造方法 Download PDF

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Description

発明の詳細な説明
［開示の分野］
本開示は、半導体素子及びその製造方法に関する。
［背景］
高周波相補性金属酸化膜半導体（ＲＦＣＭＯＳ）シリコン・オン・インシュレータ（ＳＯＩ）ＲＦパワースイッチは、現在市場に出回っているほぼ全ての携帯電話機において必要不可欠な装置である。この装置の製造に用いられる既存のＲＦＣＭＯＳ ＳＯＩ技術は、ますます複雑化する多投ＲＦスイッチ、同調型ＲＦ静電容量アレイ、及びアンテナＲＦチューナにおいて、優れた性能を提供する。従来のＲＦＣＭＯＳ ＳＯＩ装置は、抵抗率の範囲が１０００ Ｏｈｍ−ｃｍから５０００ Ｏｈｍ−ｃｍである、高抵抗ＣＭＯＳ基板上に構成される。複数の比較的低電圧の電界効果トランジスタ（ＦＥＴｓ）が、該複数の低電圧ＦＥＴ間で所望の絶縁を維持しながら積層され得るように、ＲＦＣＭＯＳ ＳＯＩ技術を採用したパワースイッチには高抵抗基板が用いられる。
第３世代（３Ｇ）及び第４世代（４Ｇ）ワイヤレスアプリケーションのための、ＲＦスイッチの応用において、ＲＦ装置の高い線形性、及びＲＦ電力使用時における相対的に非常に低いＲＦ相互変調レベルが極めて重要である。従って、例えばＣＭＯＳ Ｎ型電界効果トランジスタ（ＮＦＥＴ）装置等のＲＦ装置に固有の非線形性は、軽減されなければならない。非線形性の別の発生源は、埋め込み酸化（ＢＯＸ）誘電体領域に接合された高抵抗シリコンハンドルウェハ領域であると考えられる。こうした非線形性を軽減させるために提案された解決法の１つとして、シリコン／酸化膜界面の担体寿命を低下させる、シリコン／酸化膜トラップリッチ界面が用いられる。ＢＯＸ誘電体領域に接合された高抵抗ハンドル領域に起因する非線形性を軽減するために提案された別の解決法には、ＢＯＸ誘電体領域に接合された高抵抗ハンドル領域に起因する非線形性を軽減させる一連の工程と加熱処理とを含む、高調波抑制処理技術が含まれる。しかしながら、上述の提案された解決法は全て、ＣＭＯＳ ＳＯＩ技術を著しく複雑に、且つ高コストにする。そこで、ＣＭＯＳ ＳＯＩを基にした半導体素子、及び、ＢＯＸ誘電体領域に接合された高抵抗シリコンハンドル領域に起因する非線形性を発生させないＣＭＯＳ ＳＯＩ素子の製造方法が必要とされる。
［概要］
プリント回路モジュール、及びその製造方法を開示する。プリント回路モジュールはプリント回路基板を備え、プリント回路基板には薄肉ダイが取り付けられる。薄肉ダイは、プリント回路基板の上に少なくとも１つの素子層と、該少なくとも１つの素子層の上に埋め込み酸化（ＢＯＸ）層とを備える。ＢＯＸ層の上にはポリマー層が備えられ、該ポリマーの熱伝導率は２ワット毎メートルケルビン（Ｗ／ｍＫ）よりも高く、電気抵抗率は１０３Ｏｈｍ−ｃｍよりも高い。
例示的な方法の１つには、表側にダイが取り付けられたプリント回路基板を提供することが含まれ、該ダイは、該プリント回路基板の上に少なくとも１つの素子層と、該少なくとも１つの素子層の上にＢＯＸ層と、該ＢＯＸ層の上にハンドル層とを備える。続く手順には、ウェハハンドルを除去して該ＢＯＸ層を露出させることが含まれる。これに続く手順には、熱伝導率が２ワット毎メートルケルビン（Ｗ／ｍＫ）よりも高く、電気抵抗率が１０３Ｏｈｍ−ｃｍよりも高いポリマー基板を該ＢＯＸ層の上に重ねることが含まれる。
当業者は、添付の図面と共に以下に記す詳細な説明を読めば、本開示の範囲と本開示の
さらなる局面とを理解するであろう。
本明細書及び特許請求の範囲に援用され、その一部を構成する添付の図面は、本開示の種々の局面を説明するものであり、本明細書と共に、本開示の原理を説明する役割を果たす。
図１は、比較的低抵抗のシリコンウェハハンドルに接合された、関連技術の半導体積層構造の断面図である。 図２は、それに続く処理工程の最中に半導体積層構造を担持するための一時的担持体マウントを有する、上記関連技術の半導体積層構造の断面図である。 図３は、比較的低抵抗のシリコンウェハハンドルが除去された後の、上記関連技術の半導体積層構造の断面図である。 図４は、本開示の半導体素子を得るために、埋め込み酸化（ＢＯＸ）層にポリマー基板が重ねられた後の、上記関連技術の半導体積層構造の断面図である。 図５は、半導体積層構造のＢＯＸ層にポリマー基板が重ねられた、上記関連技術の半導体素子を製造する工程の工程図である。 図６は、半導体素子が通電された定常状態に達した後の、ポリマー基板を有する半導体素子内における熱流路を示す、上記関連技術の半導体素子の断面図である。 図７は、本開示の半導体素子のポリマー基板を形成するための使用に適した例示的なポリマー材料の、熱的仕様、機械的仕様、電気的仕様、及び物理的仕様を一覧にした仕様表である。 図８は、はんだバンプ、又は、銅（Ｃｕ）柱を有するＲＦシリコン・オン・インシュレータ（ＲＦＳＯＩ）ウェハの断面図である。 図９は、図８のＲＦＳＯＩウェハの上面図である。 図１０は、図８及び図９のＲＦＳＯＩウェハから個片化されたダイを配列したプリント回路基板の上面図である。 図１１は、個々のダイが、上部保護層を有するプリント回路基板に実装されている、未完成のプリント回路の断面図である。 図１２は、薄肉ダイを製造するためにハンドル層がエッチングされる間、底部保護層をさらに備える、上記未完成のプリント回路の断面図である。 図１３は、薄肉ダイを永久的に保護するために、薄肉ダイの上にポリマー層が重ねられたプリント回路の断面図である。 図１４は、底部保護層が除去された後の、完成された状態のプリント回路の断面図である。 図１５は、本開示のプリント回路を製造する工程の工程図である。
［詳細な説明］
以下に記載する実施形態は、当業者が本開示を実施できるようにするために必要な情報を説明するものであり、本開示を実施する最良の態様を例示するものである。当業者は、添付の図面に照らして以下の説明を読むことで本開示の概念を理解し、本明細書で特に述べられていない本開示の概念の応用を認識するであろう。本開示の概念及びその応用は、本開示及び添付の請求項の範囲に含まれるものと理解されるべきである。
層、領域、又は基板等の要素が、別の要素の「上方に（ｏｖｅｒ）」ある、「上に（ｏｎ）」ある、「中に（ｉｎ）」ある、又は「上へ（ｏｎｔｏ）」延在している、と記載されている場合、この要素が別の要素の上方に直接あっても、上に直接あっても、中に直接あっても、又は上へ直接延在していてもよく、或いは、介在する要素が存在してもよいと理解されるであろう。これに対して、ある要素が別の要素の「上方に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」ある、「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」ある、「中に直接（
ｄｉｒｅｃｔｌｙ ｉｎ）」ある、又は「上へ直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延在している、と記載されている場合には、介在する要素は存在しない。また、ある要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」、又は「連結される（ｃｏｕｐｌｅｄ）」、と記載されている場合、この要素が別の要素と直接接続されても、又は直接連結されてもよく、或いは、介在する要素が存在してもよいと理解されるであろう。これに対して、ある要素が別の要素と「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」、又は別の要素と「直接連結される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」、と記載されている場合には、介在する要素は存在しない。
本明細書において、「〜の下に（ｂｅｌｏｗ）」、「〜の上に（ａｂｏｖｅ）」、「上部の（ｕｐｐｅｒ）」、「下部の（ｌｏｗｅｒ）」、「水平な（ｈｏｒｉｚｏｎｔａｌ）」、または「垂直な（ｖｅｒｔｉｃａｌ）」等の相対語は、図面に示されるような、ある要素、層、又は領域と、別の要素、層、又は領域との関係を説明するために用いられることがある。これらの用語、及び上記で論じられた用語は、図面に描かれた装置の向きに加えて、異なる向きをも包含することを意図して用いられると理解されるであろう。
従来のＲＦＣＭＯＳ ＳＯＩ装置は、ＩＩＩ−Ｖ族基板、又はサファイア基板で得られる比較的良好な絶縁特性を妨げる、シリコンウェハハンドル特有の制約のために、根本的な障壁に突き当たっている。本開示の半導体素子では、シリコンウェハハンドルの代わりにポリマー基板を用いる。こうして、本開示の半導体素子では、提供される半導体積層構造における高抵抗シリコンウェハハンドルの必要性をなくす。
ＲＦスイッチ応用に用いる先進的なシリコン基板は、１０００ Ｏｈｍ−ｃｍから５０００ Ｏｈｍ−ｃｍの範囲の抵抗率を有しており、大幅に低い抵抗率を有する標準的なシリコン基板よりも著しくコストがかかる。さらに、先進的なシリコン基板で高い抵抗を得るためには、比較的複雑な工程制御が必要とされる。このような理由で、標準的なＳＯＩ装置では、標準的なシリコン基板が偏在的に使用されている。しかしながら、大幅に低い抵抗率を有する標準的なシリコン基板には、複数の比較的低電圧の電界効果トランジスタ（ＦＥＴｓ）を、該複数の低電圧ＦＥＴ間で所望の絶縁を維持しながら積層する伝導性がない。幸いにも、本開示のポリマー基板がシリコン基板に取って代わるので、高抵抗シリコン基板、及び低抵抗シリコン基板の両方の問題が解消される。
また、本開示の方法は、ＲＦパワースイッチの応用に用いる３００ｍｍ基板への即時の移行を可能にする。商業的に実現可能な、ウェハ直径３００ｍｍ型の高抵抗ＲＦＳＯＩ基板の大量供給が現存しないため、これは重要な進展である。直径３００ｍｍのウェハ上に本開示の半導体素子を製造すれば、ダイのコストが顕著に改善されるであろう。さらには、トラップリッチ層、及び／又は、高調波抑制処理技術が不要になり、結果として、工程フローがかなり単純になり、コストが大幅に低減される。
ポリマー基板は、さらに、ＲＦスイッチ装置を製造する従来の半導体プロセスで用いられるＢＯＸ層とシリコン基板との間の界面によって生じる、ＲＦ非線形効果を除去することが見込まれる。本開示の方法によって、理想的な線形特性に比較的近い線形特性を有するＲＦスイッチ装置が実現される。
また、本開示の半導体素子は、ＮＦＥＴトランジスタを理想に近い電圧で積層できる。従来、シリコン基板の抵抗性に、ＢＯＸ層とシリコンウェハハンドルとの間の界面効果が加わることによって、積層できるＮＦＥＴ装置の数は制限されている。この問題は、積層できる実用的なＮＦＥＴトランジスタの数を本質的に制限し、延いては、結果として得られるＮＦＥＴトランジスタ積層体のＲＦ動作電圧の最高値を制限する。シリコンウェハハンドルを本開示のポリマー基板に替えることによって、比較的はるかに多いＮＦＥＴトラ
ンジスタが、実用的に、理想的に積層される。この結果として得られる半導体素子は、シリコンハンドルウェハ装置において従来可能である場合よりも、比較的はるかに高いＲＦ電力レベル及び実効電圧で使用可能である。
さらに、本開示のポリマー基板で製造されたＲＦパワースイッチの、最高ＲＦ動作周波数は、従来のＲＦＣＭＯＳ ＳＯＩ装置で達成できる最高動作周波数を超え得る。シリコンウェハハンドルの抵抗性は、従来、１０００ Ｏｈｍ−ｃｍから３０００ Ｏｈｍ−ｃｍの範囲であり、動作周波数上限値が効果的に定められる。本開示で教示する半導体素子のポリマー基板領域において、上記の結果として得られる抵抗性は、高抵抗シリコンで得られる抵抗性よりも数桁高い。例えば、ガリウムヒ素（ＧａＡｓ）半絶縁性基板及びサファイア半絶縁性基板で得られる抵抗率と同様の抵抗率を有する、理想に近い電気絶縁特性を有したポリマーが存在する。
図１は、比較的低抵抗のシリコンウェハハンドル１２に接合された、関連技術の半導体積層構造１０の断面図である。図１の例示的ケースでは、半導体積層構造１０は、埋め込み酸化（ＢＯＸ）層１４と、フィールド酸化層１６と、ゲート２０を有するＮＦＥＴ素子層１８とを備える。ソース金属導電体２２は、ソースコンタクト２４と、ソースフリップチップバンプ２６とを連結する。同様に、ドレイン金属導電体２８は、ドレインコンタクト３０と、ドレインフリップチップバンプ３２とを連結する。層間絶縁膜（ＩＬＤ）３４は、ゲート２０を保護し、ソースフリップチップバンプ２６及び、ドレインフリップチップバンプ３２を支持する。
図２は、それに続く処理工程の最中に半導体積層構造１０を担持するための一時的担持体マウント３６を有する、関連技術の半導体積層構造１０の断面図である。この例示的ケースでは、一時的担持体マウント３６が、ソースフリップチップバンプ２６とドレインフリップチップバンプ３２とに取り付けられる。一時的担持体マウント３６の目的は、さらなる処理に備えるために、また、完成した半導体素子を後工程フローによる損傷から保護するために、半導体積層構造１０に良好な機械的マウントを提供することである。一時的担持体マウント３６への一般的な実装手法では、完成したＳＯＩウェハに、特別に設計された紫外線（ＵＶ）接着テープを用いて取り付けられる、数個の貫通孔を有する厚い水晶担持基板を使用する。こうして、一時的担持体を、ソースフリップチップバンプ２６とドレインフリップチップバンプ３２とに効果的に接着する。この実装手法は、シリコンウェハハンドル１２をポリマー基板に替える工程の最中に必要な、化学的及び機械的保護を提供する。また、この実装手法は、認可済みの溶剤でテープを容易に溶解できるようにする簡単なＵＶ光照射によって、完成した半導体素子の容易な取り外しを可能にする。シリコンウェハハンドル１２をポリマー基板に替える工程の最中に必要な、化学的及び機械的保護を提供するという同様の目的で、数多くの別の一時的担持体の実装／取り外し手法を利用できる。
図３は、比較的低抵抗のシリコンウェハハンドル１２が除去された後の、関連技術の半導体積層構造１０の断面図である。ひとたび半導体積層構造１０が一時的担持体マウント３６によって保護されると、シリコンウェハハンドル１２は、数多くの様々な手法によって除去され得る。ある手法では、シリコンウェハハンドル１２の大半を除去する従来の研磨作業を行った後で、シリコンウェハハンドル１２の残りの部分において、ウェット又はドライのエッチング工程を選択的に行い、そして、半導体積層構造１０の第１の面３８にて選択的に工程を終了する。この例示的ケースでは、第１の面３８はＢＯＸ層１４の露出面でもある。シリコンウェハハンドル１２の除去手法はこのほかにも存在し、これらの手法は文献に詳しく記載されている。これら別の手法のいくつかは、ドライ又はウェットエッチング処理に基づいている。シリコンウェハハンドル１２を除去するための工程は、本開示には特に関連性がない。しかしながら、シリコンウェハハンドル１２の除去が、ＢＯ
Ｘ層１４及び半導体積層構造１０の残りの部分に加えて、ソースフリップチップバンプ２６及びドレインフリップチップバンプ３２にも損傷を与えることなく遂行されることが望ましい。
図４は、半導体素子４２を得るために、ＢＯＸ層１４にポリマー基板４０が重ねられた後の、関連技術の半導体積層構造１０の断面図である。ポリマー基板４０を構成するポリマー材料は、比較的優れた電気絶縁体であり、同時に比較的優れた熱伝導体でもあるという、独特な組み合わせの特性を有する。一般的なプラスチック部品を構成する典型的なポリマー材料は、熱の伝導性が極度に低い。低い熱伝導性は、オーバーモールド作業で通常用いられるプラスチックの一般的な特性である。しかしながら、比較的優れた熱伝導性を備える、知的財産権によって保護されたポリマー材料がある。こうしたポリマーを生成するための種々の配合により、約２ワット毎メートルケルビン（Ｗ／ｍＫ）程度から約５０Ｗ／ｍＫ程度に及ぶ熱伝導性が生じる。一実施形態では、ポリマー基板の熱伝導率は約５０Ｗ／ｍＫ程度から約６６００Ｗ／ｍＫ程度に及ぶ。別の実施形態では、ポリマー基板の熱抵抗率はほとんどゼロである。高分子科学の今後の発展により、ポリマーの理想に近い電気絶縁特性を維持する一方で、熱伝導率に関してはさらなる向上が得られるかもしれない。本開示の構造は、ポリマーの熱伝導率の最適化から恩恵を受けており、ポリマーの熱伝導率に関しては上限値がないものと理解されるべきである。
ポリマー基板４０に使用できるポリマー材料が、半導体積層構造１０の第１の面３８に比較的強力に接着できることが望ましい。例えば、ポリマー材料に必要な接着強度は、半導体素子４２が一時的担持体マウント３６から取り外されることを許容でき、且つ、さらなる処理工程の後だけでなく、半導体素子４２の可動寿命に渡っても、半導体素子４２が永久的に接着され続けることをも許容できるような接着強度である。また、ポリマー基板４０の望ましい厚さは、約１００μｍ程度から約５００μｍ程度の範囲だが、ポリマー基板４０の別の望ましい厚さは、ポリマー基板４０の構成に用いられるポリマー材料の特性に応じて、これよりも厚くても又は薄くてもよい。
ポリマー基板４０の構成に用いられるポリマー材料は、良好な電気絶縁体でもあるべきである。一般的に、ポリマー基板４０の電気抵抗率は、少なくとも１０３Ｏｈｍ−ｃｍであるべきで、約１０１２Ｏｈｍ−ｃｍ程度から約１０１６Ｏｈｍ−ｃｍ程度に及ぶ、比較的高い電気抵抗率を有することが望ましい。比較的高い電気抵抗率に加えて、ポリマー基板４０の熱伝導率が、典型的な半導体の熱伝導率と類似していることが望ましく、典型的な半導体の熱伝導率は、通常は、２Ｗ／ｍＫよりも高い。一実施形態では、ポリマー基板４０の熱伝導率は、２Ｗ／ｍＫよりも高い、約１０Ｗ／ｍＫ程度までの範囲である。さらに別の実施形態では、ポリマー基板４０の熱伝導率は、約１０Ｗ／ｍＫ程度から約５０Ｗ／ｍＫ程度までの範囲である。本開示に関しては、ポリマーの熱伝導率をどこまで高くし得るかという上限が設けられていないため、高分子科学によってさらに高い熱伝導率を有する材料が提供されるとともに、それらの材料を本開示の半導体素子に利用することができる。
図５は、半導体積層構造１０の第１の面３８にポリマー基板４０が重ねられた半導体素子４２を製造する、関連技術の工程図である。例示的な工程は、ＢＯＸ層１４の第１の面３８がシリコンウェハハンドル１２に直接接する、半導体積層構造１０を提供することから始まる（手順１００）。工程の開始時に、半導体積層構造１０は、シリコンウェハハンドル１２に取り付けられているが、シリコンウェハハンドル１２の代わりに、別のＩＶ族半導体、又はＩＩＩ−Ｖ族半導体で構成されたウェハハンドルも使用可能であると理解されるべきである。
その次に、半導体積層構造１０は、ソースフリップチップバンプ２６とドレインフリッ
プチップバンプ３２とを一時的担持体マウント３６に対向させて、一時的担持体マウント３６に実装される。（手順１０２）。続く工程では、半導体積層構造１０の第１の面３８を露出させるために、シリコンウェハハンドル１２を除去する（手順１０４）。続いて、ポリマー基板４０は、種々のポリマー材料取り付け方法を用いて、半導体積層構造１０の第１の面３８に取り付けられる（手順１０６）。このような、ポリマー基板４０を半導体積層構造１０の第１の面３８に取り付ける方法には、ポリマー材料の射出成形、スピン堆積、スプレー堆積、及びパターンディスペンシングを、半導体積層構造１０の第１の面３８の上に直接行うことが含まれるが、この限りではない。ひとたびポリマー基板４０が半導体積層構造１０の第１の面３８に取り付けられると、一時的担持体マウント３６は取り外される（手順１０８）。
半導体素子４２を製造する工程で実施される一連の手順は、使用される担持体の種類、及び実装工程によって決まる。このような工程が、数多く利用可能である。基板貫通電極（ｔｈｒｏｕｇｈ−ｓｕｂｓｔｒａｔｅ−ｖｉａ）（ＴＳＶ）処理に広く用いられる典型的な取り外し手順の１つでは、透明な水晶担持体にウェハを実装するために用いたＵＶ接着テープを紫外線にさらし、それにより、ＵＶテープの化学的性質を変化させて、半導体素子４２を一時的担持体マウント３６から容易に分離できるようにする。そして、一般的な化学溶剤、及び／又は、プラズマ洗浄工程によって半導体素子４２を洗浄できる。
その後、数多くの異なる従来工程によって、半導体素子４２を元のウェハ（図示せず）から個別のダイへと個片化することができる。一般的には、半導体積層構造１０及びポリマー基板４０を切断する鋸切断作業が、ダイ個片化の好適な方法である。代替方法として、例えば、レーザー鋸切断、レーザースクライビング、又は、ダイヤモンドスクライビング等の、別の個片化の方法が利用できる。
本開示に教示する半導体素子及び方法は、従来の方法で製造されたＲＦＳＯＩ ＣＭＯＳウェハから始まり、本例示的ケースにおける、従来の方法で製造されたＲＦＳＯＩ ＣＭＯＳウェハとは、シリコンウェハハンドル１２に重ねられた半導体積層構造１０であることに留意されたい。しかしながら、シリコンウェハハンドル１２は除去されて半導体素子４２の一部にはならないため、シリコンウェハハンドル１２が高抵抗である必要がないということが、１つの特徴である。半導体素子４２にフリップチップパッケージングが必要な場合は、理想的には、ソースフリップチップバンプ２６とドレインフリップチップバンプ３２とが、半導体素子４２にすでに含まれているべきであるが、これは、採用されるバンプ又はピラーパッケージング技術の固有の特性によっては、不要となり得る。本例示的ケースでは、ウェハ工程はバンピングによって完成されたものとする。
図６は、半導体素子４２が通電された定常状態に達した後の、ポリマー基板４０を有する半導体素子４２内における熱流路を示す、関連技術の半導体素子の断面図である。通常動作の下では、ＮＦＥＴ１８内のエネルギー損失によって熱を発生させる。発生した熱の発生源は、ＮＦＥＴ１８に隣接するＢＯＸ層１４内に破線の楕円で示されている。熱の流れは破線の矢印で示されている。高性能なＲＦの応用では通常のことだが、その最終段階において半導体素子４２がフリップチップ実装される。このようにして、除去される熱は、ソースフリップチップバンプ２６及び、ドレインフリップチップバンプ３２へと熱伝導によって移送される。典型的なＳＯＩ装置の熱解析によると、シリコンウェハハンドル１２（図１）が良好な熱伝導性材料に置き換えられない限り、ＮＦＥＴ１８は規準状態において急速に過熱し、本質的に非常に信頼に欠け、恐らく故障すると示唆されている。バック・エンド・オブ・ライン金属化層（図示せず）は、通常状態及び通常の設計ルールの下で、装置によって発生した熱を放熱するために効果的に利用するには、あまりに高い熱抵抗路を提供する。ポリマー基板４０は、熱管理の観点からは、元のシリコンウェハハンドル１２と同様の機能を効果的に実現する一方で、大幅に改善された線形特性及び、シリコ
ンウェハハンドル１２の基板抵抗率である１ｋ Ｏｈｍ−ｃｍよりも大幅に高い基板抵抗率を効果的に提供する。
図７は、半導体素子４２のポリマー基板４０を形成するための使用に適した例示的なポリマー材料の、熱的仕様、機械的仕様、電気的仕様、及び物理的仕様を一覧にした仕様表である。この仕様表は例示的な仕様のみを提供するものであり、機械的及び物理的な種々の特性は本開示の範囲内で得られるものであると理解されるべきである。さらに、図７の表に示される熱的及び電気的特性の定量値は、上述の開示で既に議論された熱的及び電気的特性の範囲内にある例示的値を表しているにすぎない。
図８は、素子層４８の上に備えられた、はんだバンプ又は銅（Ｃｕ）柱等の電気的コンタクト４６を有する、ＲＦシリコン・オン・インシュレータ（ＲＦＳＯＩ）ウェハ４４の断面図である。素子層４８は、素子層４８とハンドルウェハ５２との間に備えられる埋め込み酸化（ＢＯＸ）層５０によって保護される。ハンドルウェハ５２は、素子層４８の上面に電気的コンタクト４６を加えるバンピング工程を含む処理工程の最中に、素子層４８を保護及び操作するために用いられる、比較的コストの低い、低抵抗率のシリコン基板である。
図９は、図８のＲＦＳＯＩウェハ４４の上面図である。この上面図では、複数のダイ５４を表す輪郭線内に電気的コンタクト４６が示されている。複数のダイ５４は、通常、電気的コンタクト４６が素子層４８に加えられた後で個片化される。
図１０は、最終的に、複数のダイ５４が個別にプリント回路基板５８に実装されたプリント回路モジュール（図示せず）として組み立てられる、ボードパネル５６を示す。この上面図では電気的コンタクト４６が見えないことを表すために、電気的コンタクト４６は破線で示されている。
図１１は、プリント回路基板５８に実装されたダイ６２を有する、未完成のプリント回路６０の断面図であり、ダイ６２は複数のダイ５４のうちの１つである（図１０）。ダイ６２の電気的コンタクト４６は、通常は、プリント回路基板５８の表面にある導電性パッド６４にはんだ付け、つまり溶融結合される。モジュールバンプ６６は、プリント回路基板５８内の金属化層６８を通って、導電性パッドと接続される。
上部保護層７０は、ダイ６２に直接接触するように、ハンドルウェハ５２の個片化部分（図８及び９）であるハンドル層７２との間の界面とほぼ均一な平面Ｐまで、プリント回路基板５８に重ねられる。上部保護層７０は、通常は、図７の仕様表に記載された例示的なポリマーのようなポリマー材料で構成される。或いは、少なくとも一実施形態において、上部保護層７０は、例えばポリアミドのような、プリント回路基板５８の上面全体に渡って重ねられる誘電性材料で構成される。上部保護層７０をプリント回路基板５８の上面に重ねるために用いることができる、電子産業界においてよく知られた堆積手法及び平坦化手法は数多くある。
図１２は、薄肉ダイ６２Ｔを製造するためにハンドル層７２（図１１）がエッチングされる間、底部保護層７４をさらに備える、未完成のプリント回路６０の断面図である。さらに、いくつかの実施形態では、従来の研磨作業でハンドル層７２の大半を除去し、その後、ハンドル層７２の残りの部分にウェット又はドライのエッチング工程を選択的に行う。このような場合には、底部保護層７４は省かれ、モジュールバンプ６６は、当業者に公知の数多くの技術を使って保護される。こうした技術の一つは、図１０に示すボードパネル５６のようなボードパネルの鋸切断の際に用いられたものと同様の接着保護シート又はテープで、プリント回路基板５８の背面側を覆うことである。しかしながら、図１２に示
す底部保護層７４は、通常は、例えばポリアミドのような、プリント回路基板５８の底部面全体に渡って重ねられる誘電性材料である。底部保護層７４は、少なくともモジュールバンプ６６を覆うのに十分な厚さがある。
図１２にさらに示すように、ハンドル層７２を除去する方法の１つは、エチレンジアミン（ＥＤＡ）と、ピロカテコール（Ｃ６Ｈ４（ＯＨ）２）と、水との組み合わせのような、湿式化学物質を使うことである。この組み合わせにより、シリコンは約１００オングストローム／秒の速さでエッチングされるが、二酸化ケイ素は注目に値する速さでエッチングされない。水酸化カリウム（ＫＯＨ）又は、トリメチルアンモニウム（ＴＭＡＨ）等の、他のエッチング用化学物質も採用されてよい。しかしながら、ハンドル層７２の最後の部分が除去されると共に、停止工程を用いなければならない。種々の手法によるハンドル層７２の除去は、かかる工程が、ＢＯＸ層５０と、薄肉ダイ６２Ｔ及びプリント回路基板５８に関連する、望ましく保護された全ての領域とを著しく害することなく遂行される限りは、本開示の範囲内であると理解されるべきである。
図１３は、薄肉ダイ６２Ｔを永久的に保護するために、薄肉ダイ６２Ｔにポリマー層７６が重ねられたプリント回路６０の断面図である。大抵の応用に用いられるプラスチック化合物の大多数は、熱の伝導性が極度に低いため、ポリマー層７６は、オーバーモールド作業で通常用いられるプラスチックと比べて、比較的独特な組み合わせの特性を有する。ポリマー層７６は、比較的優れた電気絶縁性を備える一方で、優れた熱伝導性をも備える点で独特である。当業界では、この特有の組み合わせの特性を有する、知的財産権によって保護されたプラスチック化合物が入手可能である。ポリマー層７６の例示的材料は、図７の仕様表に開示されている。
ポリマー層７６の材料が、１メガ Ｏｈｍ−ｃｍ）を超える電気抵抗率を備える一方で、少なくとも≧２Ｗ／ｍＫ）の熱伝導率を備えるのであれば、当該材料の実際の配合自体は重要ではない。プラスチック産業界では、現在、１０−５０Ｗ／ｍＫの範囲の熱伝導率を有する、ポリマー層７６の材料が入手可能である。また、ＢＯＸ層５０とポリマー層７６との間に永久的な粘接着が確立することが非常に望ましい。いくつかの実施形態では、ポリマー層７６とＢＯＸ層５０との粘着性を高めるために、例えば窒化層等の接着層７８がＢＯＸ層５０に重ねられる。
モールディング又は、別の堆積工程によって、ひとたびポリマー層７６がＢＯＸ層５０に重ねられると、ポリマー層７６は、例えば底部保護層７４の除去等の、さらなる処理工程に必要な剛性を備える。ポリマー層７６の適切な厚さは、約１００μｍから５００μｍ程度の範囲である。しかしながら、ポリマー層７６は、実際に用いられるポリマーの機械的特性に応じて、７５％薄くても、又は２００％厚くてもよい。
ポリマー層７６は、種々の方法を用いて形成することができる。こうした方法には、簡易射出成形技術、圧縮成形技術、スピンオン堆積、溶射形式の処理、及び、矩形又は別の多角形等の所定の型へのポリマー材料の分注が含まれる。未完成のプリント回路６０にさらなる剛性を与えるために、選択的にプラスチック外層８０がポリマー層７６に重ねられてもよい。プラスチック外層８０は、例えばエポキシ樹脂の硬化物等の、熱可塑性プラスチック材料から構成されてもよい。
図１４は、電子産業界で公知の除去処理によって底部保護層７４（図１３）が除去された後の、未完成のプリント回路６０（図１３）が完成された状態の、プリント回路モジュール８２の断面図である。しかし、ポリマー層７６を加える処理がなされる、ボードパネル５６上の複数のダイ６２のうちの１つ（図１０）から、複数のプリント回路モジュール８２が完成するため、個々のプリント回路モジュール８２は、通常、高速ダイヤモンド刃
を用いてボードパネル５６から個片化される。例えば、レーザー鋸切断、レーザースクライビング、又はダイヤモンドスクライビング等の、個片化の別の方法もまた代替案として用いられてもよい。通常、底部保護層７４は、底部保護層を紫外線（ＵＶ）にさらすことによって除去される。プリント回路モジュール８２が回路基板（図示せず）に接続されて最終製品となり得るように、底部保護層７４の除去によって、モジュールバンプ６６を露出させる。
図１５は、プリント回路モジュール８２を製造する一般的な工程を示す工程図である。本工程は、プリント回路基板５８の表側に取り付けられたダイ６２を提供することから始まる（手順２００）。ハンドル層７２は、プリント回路基板５８及び、この時点ではハンドル層７２の下にあるＢＯＸ層５０とは反対側を向いている。続いて、上部保護層７０を、ダイ６２に直接接触するように、ハンドル層７２とＢＯＸ層５０との間の界面とほぼ均一な平面までプリント回路基板５８の上に重ねる（手順２０２）。この工程に続いて、底部保護層７４を、プリント回路基板５８の底部側に重ねる（２０４）。次の工程では、機械的エッチング、化学的エッチング、又は、機械的エッチングと化学的エッチングとの組み合わせによって、ハンドル層７２をダイ６２から除去する（手順２０６）。この工程に続いて、２ワット毎メートルケルビン（Ｗ／ｍＫ）より大きい熱伝導率、及び、１０３Ｏｈｍ−ｃｍより大きい電気抵抗率を有するポリマー層７６をＢＯＸ層５０に重ねる（手順２０８）。本工程は、一般的に、プリント回路基板５８の底部側から除去することによってプリント回路モジュール８２を製造して終了する（手順２１０）。
当業者は、本開示の実施形態における改良及び修正を認識するであろう。そのような改良及び修正は全て、本明細書及び、以降に記載する特許請求の範囲に開示された概念の範疇にあるものと見なす。

Claims (15)

  1. プリント回路モジュールの製造方法であって、
    プリント回路基板の表側に取り付けられたダイを備えるプリント回路基板を提供することであって、前記ダイは、前記プリント回路モジュールの上に少なくとも１つの素子層と、前記少なくとも１つの素子層の上に埋め込み酸化（ＢＯＸ）層と、前記ＢＯＸ層の上にハンドル層と、を備える、プリント回路基板を提供することと、
    第１の保護層を、前記ダイに直接接触するように、前記ハンドル層と前記ＢＯＸ層との間の界面とほぼ平行な平面まで、前記プリント回路基板に重ねることと、
    第２の保護層を、前記プリント回路基板の底部側に重ねることと、
    前記ＢＯＸ層を露出させた薄肉ダイを提供するために、前記ダイから前記ハンドル層を除去することと、
    前記ＢＯＸ層にポリマー層を重ねることであって、前記ポリマー層の熱伝導率は２ワット毎メートルケルビン（Ｗ／ｍＫ）よりも高く、電気抵抗率は１０３Ｏｈｍ−ｃｍよりも高い、前記ＢＯＸ層にポリマー層を重ねることと、
    を備える、プリント回路モジュールの製造方法。
  2. 前記ハンドル層の除去は化学的エッチングによって遂行される、請求項１に記載のプリント回路モジュールの製造方法。
  3. 前記化学的エッチングは、エチレンジアミン（ＥＤＡ）と、ピロカテコール（Ｃ６Ｈ４（ＯＨ）２）と、水との組み合わせを用いて実施される、請求項２に記載のプリント回路モジュールの製造方法。
  4. 前記ハンドル層の除去は、機械的エッチングと化学的エッチングを組み合わせて遂行される、請求項１に記載のプリント回路モジュールの製造方法。
  5. 前記プリント回路モジュールの剛性を高めるために、プラスチック外層を前記ポリマー層に重ねることをさらに備える、請求項１に記載のプリント回路モジュールの製造方法。
  6. 前記プラスチック外層はエポキシ樹脂の硬化物である、請求項５に記載のプリント回路モジュールの製造方法。
  7. 前記ポリマー層と前記ＢＯＸ層との間の粘着性を高めるために、前記ポリマー層を重ねる前に、接着層を前記ＢＯＸ層に重ねることをさらに備える、請求項１に記載のプリント回路モジュールの製造方法。
  8. 前記接着層は窒化ケイ素によって構成される、請求項７に記載のプリント回路モジュールの製造方法。
  9. 前記ポリマー層の厚さは１００μｍから５００μｍの範囲である、請求項１に記載のプリント回路モジュールの製造方法。
  10. 前記ダイは高周波集積回路（ＲＦＩＣ）である、請求項１に記載のプリント回路モジュールの製造方法。
  11. 前記ポリマー層の前記熱伝導率は、１０Ｗ／ｍＫから５０Ｗ／ｍＫの範囲である、請求項１に記載のプリント回路モジュールの製造方法。
  12. 前記ポリマー層の前記熱伝導率は、５０Ｗ／ｍＫから６６００Ｗ／ｍＫの範囲である、請求項１に記載のプリント回路モジュールの製造方法。
  13. 前記ポリマー層の熱抵抗率は０．１ｍＫ／Ｗである、請求項１に記載のプリント回路モジュールの製造方法。
  14. 前記ポリマー層の前記電気抵抗率は、１０１２Ｏｈｍ−ｃｍから１０１６Ｏｈｍ−ｃｍの範囲である、請求項１に記載のプリント回路モジュールの製造方法。
  15. 前記ポリマー層の前記電気抵抗率は、１０３Ｏｈｍ−ｃｍから１０１２Ｏｈｍ−ｃｍの範囲である、請求項１に記載のプリント回路モジュールの製造方法。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9824951B2 (en) * 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US9530709B2 (en) 2014-11-03 2016-12-27 Qorvo Us, Inc. Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
SG11201901194SA (en) 2016-08-12 2019-03-28 Qorvo Us Inc Wafer-level package with enhanced performance
JP7035014B2 (ja) * 2016-08-12 2022-03-14 コーボ ユーエス，インコーポレイティド 性能が強化されたウェハレベルパッケージ
SG11201901196RA (en) 2016-08-12 2019-03-28 Qorvo Us Inc Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10580903B2 (en) 2018-03-13 2020-03-03 Psemi Corporation Semiconductor-on-insulator transistor with improved breakdown characteristics
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10658386B2 (en) 2018-07-19 2020-05-19 Psemi Corporation Thermal extraction of single layer transfer integrated circuits
US10573674B2 (en) 2018-07-19 2020-02-25 Psemi Corporation SLT integrated circuit capacitor structure and methods
US20200043946A1 (en) 2018-07-31 2020-02-06 Psemi Corporation Low Parasitic Capacitance RF Transistors
CN110875257B (zh) 2018-09-03 2021-09-28 联华电子股份有限公司 射频装置以及其制作方法
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
KR20210129656A (ko) 2019-01-23 2021-10-28 코르보 유에스, 인크. Rf 반도체 디바이스 및 이를 형성하는 방법
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
CN111465209B (zh) * 2020-04-16 2022-11-08 四川九立微波有限公司 一种用于射频电路的涂覆工艺及射频电路
US11533024B2 (en) * 2020-06-25 2022-12-20 Wolfspeed, Inc. Multi-zone radio frequency transistor amplifiers

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6013257B2 (ja) 1976-02-20 1985-04-05 松下電器産業株式会社 二次電子増倍体およびその製造方法
US4366202A (en) 1981-06-19 1982-12-28 Kimberly-Clark Corporation Ceramic/organic web
US5061663A (en) 1986-09-04 1991-10-29 E. I. Du Pont De Nemours And Company AlN and AlN-containing composites
US5069626A (en) 1987-07-01 1991-12-03 Western Digital Corporation Plated plastic castellated interconnect for electrical components
JP2821830B2 (ja) 1992-05-14 1998-11-05 セイコーインスツルメンツ株式会社 半導体薄膜素子その応用装置および半導体薄膜素子の製造方法
DE69333545T2 (de) 1992-12-24 2005-08-25 Canon K.K. Kunststoffzusatzmittel, Kunststoffzusammensetzung und Kunststoffformmasse, die dieses enthalten
US5459368A (en) 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
DE4329696C2 (de) 1993-09-02 1995-07-06 Siemens Ag Auf Leiterplatten oberflächenmontierbares Multichip-Modul mit SMD-fähigen Anschlußelementen
US5391257A (en) 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
JPH09512677A (ja) 1994-05-02 1997-12-16 シーメンス マツシタ コンポーネンツ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ウント コンパニ コマンデイート ゲゼルシヤフト 電子デバイスのカプセル化装置
JP3301262B2 (ja) 1995-03-28 2002-07-15 松下電器産業株式会社 弾性表面波装置
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
DE69718693T2 (de) 1996-03-08 2003-11-27 Matsushita Electric Ind Co Ltd Elektronisches Bauteil und Herstellungsverfahren
US5709960A (en) 1996-06-21 1998-01-20 Motorola, Inc. Mold compound
US6250192B1 (en) 1996-11-12 2001-06-26 Micron Technology, Inc. Method for sawing wafers employing multiple indexing techniques for multiple die dimensions
US6117705A (en) 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
JP3565547B2 (ja) 1998-07-31 2004-09-15 シャープ株式会社 カラー液晶表示装置およびその製造方法
US6236061B1 (en) 1999-01-08 2001-05-22 Lakshaman Mahinda Walpita Semiconductor crystallization on composite polymer substrates
JP4528397B2 (ja) 1999-12-17 2010-08-18 ポリマテック株式会社 接着方法および電子部品
US6426559B1 (en) 2000-06-29 2002-07-30 National Semiconductor Corporation Miniature 3D multi-chip module
US6943429B1 (en) 2001-03-08 2005-09-13 Amkor Technology, Inc. Wafer having alignment marks extending from a first to a second surface of the wafer
DE10206919A1 (de) 2002-02-19 2003-08-28 Infineon Technologies Ag Verfahren zur Erzeugung einer Abdeckung, Verfahren zum Herstellen eines gehäusten Bauelements
KR100476901B1 (ko) 2002-05-22 2005-03-17 삼성전자주식회사 소이 반도체기판의 형성방법
US7042072B1 (en) 2002-08-02 2006-05-09 Amkor Technology, Inc. Semiconductor package and method of manufacturing the same which reduces warpage
WO2004061953A2 (en) 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
US6855606B2 (en) 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
KR100486627B1 (ko) 2003-02-21 2005-05-03 엘지전자 주식회사 반도체 패키지
JP3917946B2 (ja) 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
US6864156B1 (en) 2003-04-04 2005-03-08 Xilinx, Inc. Semiconductor wafer with well contacts on back side
US7596849B1 (en) 2003-06-11 2009-10-06 Triquint Semiconductor, Inc. Method of assembling a wafer-level package filter
US7109635B1 (en) 2003-06-11 2006-09-19 Sawtek, Inc. Wafer level packaging of materials with different coefficients of thermal expansion
WO2005010987A1 (ja) 2003-07-24 2005-02-03 Matsushita Electric Industrial Co., Ltd. 球状半導体素子埋設配線板
JP2005064188A (ja) 2003-08-11 2005-03-10 Sumitomo Electric Ind Ltd 基板の回収方法および再生方法、ならびに半導体ウエハの製造方法
WO2005063876A1 (ja) 2003-12-25 2005-07-14 Jsr Corporation 熱可塑性エラストマー組成物およびその製造方法並びに成形品
US6992400B2 (en) 2004-01-30 2006-01-31 Nokia Corporation Encapsulated electronics device with improved heat dissipation
US20050212419A1 (en) 2004-03-23 2005-09-29 Eastman Kodak Company Encapsulating oled devices
JP3801601B2 (ja) 2004-06-15 2006-07-26 シャープ株式会社 蓋部を備えた半導体ウェハの製造方法及び半導体装置の製造方法
US20060099733A1 (en) 2004-11-09 2006-05-11 Geefay Frank S Semiconductor package and fabrication method
TWI259538B (en) 2004-11-22 2006-08-01 Au Optronics Corp Thin film transistor and fabrication method thereof
US7519257B2 (en) * 2004-11-24 2009-04-14 Cornell Research Foundation, Inc. Waveguide structure for guiding light in low-index material
US7393770B2 (en) 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7619347B1 (en) 2005-05-24 2009-11-17 Rf Micro Devices, Inc. Layer acoustic wave device and method of making the same
EP1892831B1 (en) 2005-06-16 2012-08-29 Murata Manufacturing Co., Ltd. Piezoelectric device and manufacturing method thereof
US8465175B2 (en) 2005-11-29 2013-06-18 GE Lighting Solutions, LLC LED lighting assemblies with thermal overmolding
US20090298219A1 (en) 2005-12-26 2009-12-03 Sharp Kabushiki Kaisha Method for Manufacturing Solid-State Image Pickup Device Module
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
JP4591378B2 (ja) 2006-02-21 2010-12-01 株式会社デンソー 半導体装置の製造方法
US20070243662A1 (en) 2006-03-17 2007-10-18 Johnson Donald W Packaging of MEMS devices
US7714535B2 (en) 2006-07-28 2010-05-11 Semiconductor Energy Laboratory Co., Ltd. Power storage device
KR20080017965A (ko) 2006-08-23 2008-02-27 삼성전자주식회사 가요성 표시 장치용 표시판의 제조 방법
US7960218B2 (en) 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
JP2008235490A (ja) 2007-03-19 2008-10-02 Sumitomo Bakelite Co Ltd 中空構造体の製造方法および中空構造体
US8183151B2 (en) 2007-05-04 2012-05-22 Micron Technology, Inc. Methods of forming conductive vias through substrates, and structures and assemblies resulting therefrom
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
JP2008279567A (ja) 2007-05-11 2008-11-20 Denso Corp 半導体装置の製造方法
US7553752B2 (en) 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
US20090014856A1 (en) * 2007-07-10 2009-01-15 International Business Machine Corporation Microbump seal
JP5013467B2 (ja) 2007-07-18 2012-08-29 株式会社デンソー 半導体装置の製造方法
US9391588B2 (en) 2007-08-31 2016-07-12 Rf Micro Devices, Inc. MEMS vibrating structure using an orientation dependent single-crystal piezoelectric thin film layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US20110102002A1 (en) 2008-04-09 2011-05-05 Riehl Bill L Electrode and sensor having carbon nanostructures
US20100012354A1 (en) * 2008-07-14 2010-01-21 Logan Brook Hedin Thermally conductive polymer based printed circuit board
JP4638530B2 (ja) 2008-08-19 2011-02-23 日本電波工業株式会社 圧電部品及びその製造方法
US20100081237A1 (en) 2008-09-30 2010-04-01 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Integrated Circuit Assemblies and Methods for Encapsulating a Semiconductor Device
US9059174B2 (en) 2008-11-05 2015-06-16 Stmicroelectronics, Inc. Method to reduce metal fuse thickness without extra mask
US7927904B2 (en) 2009-01-05 2011-04-19 Dalsa Semiconductor Inc. Method of making BIOMEMS devices
IN2012DN00452A (ja) 2009-07-30 2015-05-15 Megica Corp
CN102484155A (zh) 2009-08-17 2012-05-30 第一太阳能有限公司 阻挡层
US8362599B2 (en) 2009-09-24 2013-01-29 Qualcomm Incorporated Forming radio frequency integrated circuits
US8791532B2 (en) 2009-11-18 2014-07-29 Sensirion Ag Sensor mounted in flip-chip technology on a substrate
US8557679B2 (en) 2010-06-30 2013-10-15 Corning Incorporated Oxygen plasma conversion process for preparing a surface for bonding
US8551798B2 (en) 2010-09-21 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Microstructure with an enhanced anchor
US20120094418A1 (en) 2010-10-18 2012-04-19 Triquint Semiconductor, Inc. Wafer Level Package and Manufacturing Method Using Photodefinable Polymer for Enclosing Acoustic Devices
KR20120053332A (ko) 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US8420447B2 (en) 2011-03-23 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with flipchip leadframe and method of manufacture thereof
US8772853B2 (en) * 2011-07-12 2014-07-08 The Regents Of The University Of California All graphene flash memory device
US8963321B2 (en) 2011-09-12 2015-02-24 Infineon Technologies Ag Semiconductor device including cladded base plate
US9368429B2 (en) 2011-10-25 2016-06-14 Intel Corporation Interposer for hermetic sealing of sensor chips and for their integration with integrated circuit chips
US8643148B2 (en) 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
US9250643B2 (en) 2011-11-30 2016-02-02 Rf Micro Devices, Inc. Using a switching signal delay to reduce noise from a switching power supply
KR20130064289A (ko) 2011-12-08 2013-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
KR101918608B1 (ko) 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
US8835978B2 (en) 2012-05-14 2014-09-16 Infineon Technologies Ag Lateral transistor on polymer
US8963336B2 (en) 2012-08-03 2015-02-24 Samsung Electronics Co., Ltd. Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
KR101970291B1 (ko) 2012-08-03 2019-04-18 삼성전자주식회사 반도체 패키지의 제조 방법
JP6024400B2 (ja) 2012-11-07 2016-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュール
US8796072B2 (en) 2012-11-15 2014-08-05 Amkor Technology, Inc. Method and system for a semiconductor device package with a die-to-die first bond
US9431369B2 (en) * 2012-12-13 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna apparatus and method
US8927405B2 (en) 2012-12-18 2015-01-06 International Business Machines Corporation Accurate control of distance between suspended semiconductor nanowires and substrate surface
KR102031731B1 (ko) 2012-12-18 2019-10-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US9733428B2 (en) * 2013-02-04 2017-08-15 American Semiconductor, Inc. Flexible 3-D photonic device
US20140306324A1 (en) 2013-03-06 2014-10-16 Rf Micro Devices, Inc. Semiconductor device with a polymer substrate and methods of manufacturing the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9214337B2 (en) 2013-03-06 2015-12-15 Rf Micro Devices, Inc. Patterned silicon-on-plastic (SOP) technology and methods of manufacturing the same
US20140252566A1 (en) * 2013-03-06 2014-09-11 Rf Micro Devices, Inc. Silicon-on-dual plastic (sodp) technology and methods of manufacturing the same
US8941248B2 (en) 2013-03-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
US9070660B2 (en) * 2013-03-15 2015-06-30 Intel Corporation Polymer thermal interface material having enhanced thermal conductivity
CN105073846B (zh) 2013-03-22 2019-04-16 汉高知识产权控股有限责任公司 二烯/亲二烯体偶合物和具有可再加工性的热固性树脂组合物
US9059123B2 (en) 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
CN105556659A (zh) 2013-10-15 2016-05-04 英特尔公司 磁屏蔽的集成电路封装
US9576930B2 (en) 2013-11-08 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Thermally conductive structure for heat dissipation in semiconductor packages
US10056267B2 (en) * 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) * 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9368455B2 (en) 2014-03-28 2016-06-14 Intel Corporation Electromagnetic interference shield for semiconductor chip packages
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US10141201B2 (en) * 2014-06-13 2018-11-27 Taiwan Semiconductor Manufacturing Company Integrated circuit packages and methods of forming same
US9824951B2 (en) * 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
JP6233285B2 (ja) 2014-11-28 2017-11-22 三菱電機株式会社 半導体モジュール、電力変換装置
US9461001B1 (en) 2015-07-22 2016-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same

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