JP6929282B2 - 時間ベースの遅延ラインアナログ・デジタルコンバータ - Google Patents

時間ベースの遅延ラインアナログ・デジタルコンバータ Download PDF

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Description

（優先権）
本願は、各々が２０１６年４月１２日に出願された米国仮出願第６２／３２１，６６８号、６２／３２１，６８５号、６２／３２１，６８７号，６２／３２１，６９４号に対する優先権を主張するものであり、これらは、全体が参照により本明細書中に援用される。
（技術分野）
本開示は、時間ベースの遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）に関し、特に、背景較正、レンジ調節、およびレンジ外推定を伴う、そのようなコンバータに関する。
多くの異なる種類のＡＤＣが、存在し、その使用は、多くの場合、用途に依存する。ＡＤＣは、ビットサイズに従って変動し得、アナログ信号は、２ｎの異なるデジタル値にデジタル化され、ＡＤＣは、ｎビットコンバータであって、ｎビットを使用して、アナログ値のレンジを表すであろう。さらに、ＡＤＣは、アナログ信号のための入力レンジを含み得る。ＡＤＣの最低デジタル化出力（例えば、８ビットＡＤＣに関しては００００００００）は、アナログ信号入力の下限に対応し得る。ＡＤＣの最高デジタル化出力（例えば、８ビットＡＤＣに関しては１１１１１１１１）は、アナログ信号入力の上限に対応し得る。そのような例示的値は、正または符号なし値を規定し得るが、２の補数バイナリ列挙が、代わりに使用されてもよい。ＡＤＣは、サンプリングレート、すなわち、アナログ信号がサンプリングされる頻度に対応し得る、定義された帯域幅を有し得る。ＡＤＣは、可変線形度に従って、値を出力し得る。
本開示の実施形態は、差動デジタル遅延ラインと、差動デジタル遅延ライン内に含まれる遅延要素のセットを備える、第１の回路と、差動デジタル遅延ライン内に含まれる遅延要素の別のセットを備える、第２の回路とを含む、差動デジタル遅延ラインＡＤＣを含む。前述の実施形態のいずれかと組み合わせて、第１の回路は、入力のアナログ・デジタル変換を表すデータを発生させるように構成される。前述の実施形態のいずれかと組み合わせて、第２の回路は、差動デジタル遅延ラインへのソースを較正するように構成される。前述の実施形態のいずれかと組み合わせて、第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣは、差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される、電流ソース回路を含む。前述の実施形態のいずれかと組み合わせて、電流ソース回路は、差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成され、第２の回路は、基準電流を調節し、誤差を最小限にするように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣは、入力差動電圧を差動電流に変換するように構成される、トランスコンダクタを含み、第１の回路は、差動電流を測定し、差動電圧を表すデータを発生させるように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣは、入力差動電圧を差動電流に変換し、複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節するように構成される、トランスコンダクタを含む。前述の実施形態のいずれかと組み合わせて、各差動デジタル遅延ラインは、電流限定バッファ鎖を含む。前述の実施形態のいずれかと組み合わせて、所与の差動デジタル遅延ラインが、所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣはさらに、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される、ラッチを含む。前述の実施形態のいずれかと組み合わせて、ＡＤＣは、差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える、第３の回路を含み、第３の回路は、ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣはさらに、デジタル遅延ラインの長さを相互から独立して調節することによりＡＤＣを較正する第３の回路を含む。前述の実施形態のいずれかと組み合わせて、ＡＤＣはさらに、相互から独立してデジタル遅延ラインの長さを調節することによりＡＤＣを較正する第３の回路を含み、第３の回路は、所与のデジタル遅延ラインを短くするかまたは長くするように所与のデジタル遅延ラインの一部分を選択的に使用するマルチプレクサを含む。
本開示の実施形態は、差動デジタル遅延ラインと、差動デジタル遅延ライン内に含まれる遅延要素のセットを備える、第１の回路と、差動デジタル遅延ライン内に含まれる遅延要素の別のセットを備える、第２の回路とを含む、差動デジタル遅延ラインＡＤＣを含む。前述の実施形態のいずれかと組み合わせて、第１の回路は、入力のアナログ・デジタル変換を表すデータを発生させるように構成される。前述の実施形態のいずれかと組み合わせて、第２の回路は、ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される。前述の実施形態のいずれかと組み合わせて、第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣは、差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される、電流ソース回路を含む。前述の実施形態のいずれかと組み合わせて、ＡＤＣは、差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される、電流ソース回路を含み、第２の回路は、基準電流を調節し、誤差を最小限にするように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣは、入力差動電圧を差動電流に変換するように構成される、トランスコンダクタを含み、第１の回路は、差動電流を測定し、差動電圧を表すデータを発生させるように構成される。前述の実施形態のいずれかと組み合わせて、トランスコンダクタは、複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節するように構成される。前述の実施形態のいずれかと組み合わせて、各差動デジタル遅延ラインは、電流限定バッファ鎖を含む。前述の実施形態のいずれかと組み合わせて、所与の差動デジタル遅延ラインが、所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣはさらに、ラッチを備え、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣはさらに、差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える、第３の回路を含み、第３の回路は、差動デジタル遅延ラインへのソースを較正するように構成される。前述の実施形態のいずれかと組み合わせて、ＡＤＣはさらに、デジタル遅延ラインの長さを相互から独立して調節することによりＡＤＣを較正する第３の回路を含む。前述の実施形態のいずれかと組み合わせて、ＡＤＣはさらに、デジタル遅延ラインの長さを相互から独立して調節することによりＡＤＣを較正する第３の回路を含み、第３の回路は、所与のデジタル遅延ラインを短くするかまたは長くするように所与のデジタル遅延ラインの一部分を選択的に使用するマルチプレクサを含む。
本開示の実施形態は、プロセッサと、マイクロコントローラと、電子デバイスと、ダイパッケージと、半導体パッケージと、前述の実施形態のＡＤＣのいずれかを含む、半導体デバイスとを含む。
本開示の実施形態は、前述の実施形態のＡＤＣのいずれかによって行われる方法を含む。
本発明は、例えば、以下を提供する。
（項目１）
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）であって、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
前記差動デジタル遅延ライン内に含まれる遅延要素の別のセットを備える第２の回路と
を備え、
前記第１の回路は、入力のアナログ・デジタル変換を表すデータを発生させるように構成され、
前記第２の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、
ＡＤＣ。
（項目２）
前記第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成される、項目１または３−１０のいずれかに記載のＡＤＣ。
（項目３）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備える、項目１−２または５−１０のいずれかに記載のＡＤＣ。
（項目４）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備え、前記第２の回路は、前記基準電流を調節し、誤差を最小限にするように構成される、項目１−２または５−１０のいずれかに記載のＡＤＣ。
（項目５）
入力差動電圧を差動電流に変換するように構成されるトランスコンダクタをさらに備え、前記第１の回路は、前記差動電流を測定し、前記差動電圧を表すデータを発生させるように構成される、項目１−４または６−１０のいずれかに記載のＡＤＣ。
（項目６）
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタ
をさらに備える、項目１−５または７−１０のいずれかに記載のＡＤＣ。
（項目７）
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、項目１−６または８−１０のいずれかに記載のＡＤＣ。
（項目８）
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成され、
前記ＡＤＣはさらに、ラッチを備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される、
項目１−７または９−１０のいずれかに記載のＡＤＣ。
（項目９）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える第３の回路をさらに備え、前記第３の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、項目１−８または１０のいずれかに記載のＡＤＣ。
（項目１０）
相互から独立して前記デジタル遅延ラインの長さを調節することによって前記ＡＤＣを較正するための第４の回路をさらに備える、項目１−９のいずれかに記載のＡＤＣ。
（項目１１）
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）であって、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
前記差動デジタル遅延ライン内に含まれる遅延要素の別のセットを備える第２の回路と
を備え、
前記第１の回路は、入力のアナログ・デジタル変換を表すデータを発生させるように構成され、
前記第２の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、
ＡＤＣ。
（項目１２）
前記第１の回路は、入力電圧と基準電圧との間の差異を測定するように構成される、項目１１または１３−２０のいずれかに記載のＡＤＣ。
（項目１３）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備える、項目１１−１２または１５−２０のいずれかに記載のＡＤＣ。
（項目１４）
前記差動デジタル遅延ラインのそれぞれへの基準電流を反映するように構成される電流ソース回路をさらに備え、前記第２の回路は、前記基準電流を調節し、誤差を最小限にするように構成される、項目１１−１２または１５−２０のいずれかに記載のＡＤＣ。
（項目１５）
入力差動電圧を差動電流に変換するように構成されるトランスコンダクタをさらに備え、前記第１の回路は、前記差動電流を測定し、前記差動電圧を表すデータを発生させるように構成される、項目１１−１４または１６−２０のいずれかに記載のＡＤＣ。
（項目１６）
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタ
をさらに備える、項目１１−１５または１７−２０のいずれかに記載のＡＤＣ。
（項目１７）
各差動デジタル遅延ラインは、電流限定バッファ鎖を含む、項目１１−１６または１８−２０のいずれかに記載のＡＤＣ。
（項目１８）
所与の差動デジタル遅延ラインが、前記所与の差動デジタル遅延ラインに適用される差動電流に従って、ある速度で動作するように構成され、
前記ＡＤＣはさらに、ラッチを備え、
前記ラッチは、より高速の差動デジタル遅延ラインの完了に応じて、より低速の差動デジタル遅延ラインからのデータを保存するように構成される、
項目１１−１７または１９−２０のいずれかに記載のＡＤＣ。
（項目１９）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える第３の回路をさらに備え、前記第３の回路は、前記差動デジタル遅延ラインへのソースを較正するように構成される、項目１１−１８または２０のいずれかに記載のＡＤＣ。
（項目２０）
相互から独立して前記デジタル遅延ラインの長さを調節することによって前記ＡＤＣを較正するための第４の回路をさらに備える、項目１１−１９のいずれかに記載のＡＤＣ。
（項目２１）
差動デジタル遅延ラインアナログ・デジタルコンバータ（ＡＤＣ）であって、
複数の差動デジタル遅延ラインと、
前記差動デジタル遅延ライン内に含まれる遅延要素のセットを備える第１の回路と、
トランスコンダクタであって、
入力差動電圧を差動電流に変換することと、
前記複数の差動デジタル遅延ラインに基づいて、入力を受け取り、電圧・電流レンジを調節することと
を行うように構成される、トランスコンダクタと
を備える、ＡＤＣ。
（項目２２）
前記差動デジタル遅延ライン内に含まれる遅延要素のさらに別のセットを備える、第２の回路をさらに備え、前記第２の回路は、前記ＡＤＣへの入力が入力レンジから外れている程度を示すデータを生成するように構成される、項目２１に記載のＡＤＣ。
（項目２３）
項目１−２２に記載のＡＤＣのいずれかを備える、マイクロコントローラ。
（項目２４）
項目１−２２に記載のＡＤＣの構成のいずれかの動作を含む、方法。
図１は、本開示の実施形態による、例示的オーバーレンジ保護可変分解能差動遅延ラインＡＤＣを図示する。 図２は、本開示の実施形態による、入力回路の表現を図示する。 図３は、本開示の実施形態による、ＡＤＣの典型的使用モデルを図示する。 図４は、本開示の実施形態による、ＡＤＣの動作のタイミング図を図示する。 図５は、本開示の実施形態による、例示的フロントエンドを図示する。 図６は、本開示の実施形態による、例示的遅延セルを図示する。 図７は、本開示の実施形態による、ＡＤＣのより詳細な図である。 図８は、本開示の実施形態による、ＡＤＣを組み込むように構成される、例示的システム、マイクロコントローラ、または他のデバイスの例証である。 図９は、本開示の実施形態による、ＰＷＭを制御するためのデジタルコンパレータを特徴とするＡＤＣを伴う、マイクロコントローラの例証である。 図１０は、本開示の実施形態による、ＡＤＣの別のより詳細な図である。
図１は、本開示の実施形態による、例示的オーバーレンジ保護可変分解能差動遅延ラインＡＤＣ１００を図示する。
ＡＤＣ１００は、例えば、スイッチモード電源システム（ＳＭＰＳ）において使用されてもよい。ＳＭＰＳ制御ループは、アナログ値の測定を利用し得る。制御ループは、高速１実行サイクル測定を要求し得る。単一サイクル内でＡＤＣ１００によって測定された値の読取およびそれへの作用は、ＳＭＰＳの安定性および効率を改良し得る。故に、ＡＤＣ１００の超高速実装が、必要とされ得る。ＡＤＣ１００の速度は、ランタイムの間、パルス幅変調（ＰＷＭ）サイクルの間のＰＷＭコマンドを更新するために、ＡＤＣ１００の分解能に影響を及ぼし得る。
ＡＤＣ１００は、デジタル遅延ライン（ＤＤＬ）ＡＤＣとして実装されてもよい。デジタル遅延ラインＡＤＣとしての実装を通して、ＡＤＣ１００は、従来のフラッシュＡＤＣより低いコストかつより少ない電力でその測定を行い得る。一実施形態では、ＡＤＣ１００は、背景較正を含んでもよい。別の実施形態では、ＡＤＣ１００は、レンジ調節を含んでもよい。さらに別の実施形態では、ＡＤＣ１００は、そのアナログ入力が測定されるであろう所望のレンジから外れている程度を推定してもよい。背景較正またはレンジ調節を組み込むことは、性能および機能性を改良する。ＡＤＣ１００の誤差電圧がレンジを超えると、ＡＤＣ１００を使用する制御ループがロックを再取得することが、困難になり得る。ＡＤＣ１００によって作成されたレンジ外推定値は、アルゴリズムが必要な調節を行い得るように、方向および誤差の定質的推定値を提供する。推定値が、ＡＤＣの正確なレンジ外であっても、推定値が正確なレンジ外にある程度のみの定質的推定値は、より良好な作用および性能を可能にし得る。
ＡＤＣ１００は、主に、デジタル低電圧論理を用いて実装され得る。故に、ＡＤＣ１００は、占有面積またはダイサイズに関して小型であり得る。さらに、ＡＤＣ１００は、したがって、低電力を要求し得る。また、ＡＤＣ１００は、したがって、非常に高速で動作し得る。故に、ＡＤＣ１００は、ＳＭＰＳ制御ループ内の誤差計算ＡＤＣとして使用されてもよい。
背景較正は、分解能および正確度等の重要なメトリックに関してＡＤＣ１００性能を改良し得る。レンジ調節は、ＳＭＰＳ制御ループをより柔軟にし、システムＡＤＣ１００が実装される必要があるシステムに適合可能にし得る。レンジ外推定は、ＡＤＣ１００がその線形レンジ外にあるとき（その入力に対して）、有用な情報を提供し得る。さらに、ＡＤＣ１００は、推定の一部として、レンジ外入力の定質的または定量的大きさおよび符号または方向を規定し得る。
ＡＤＣ１００を遅延ラインＡＤＣとして実装することによって、ＡＤＣ１００は、差動電圧を差動電流に変換し得る。図２は、本開示の実施形態による、入力回路２００の表現を図示する。入力回路２００は、ＡＤＣ１００とインターフェースをとってもよい、またはＡＤＣ１００の一部として実装されてもよい。入力回路２００は、入力電圧と基準電圧との間の差動電圧を電流に変換するように構成されてもよい。特に、入力回路２００は、差動電圧をｐｂｉａｓ電流およびｎｂｉａｓ電流に変換し得る。入力回路２００は、トランジスタのセットによって実装されてもよい。差動電流間の差異は、入力電圧と基準電圧との間の差動に関連する。ｐｂｉａｓ電流またはｎｂｉａｓ電流のうちの一方は、他方より強いであろう。さらに、ｐｂｉａｓ電流またはｎｂｉａｓ電流のうちの一方は、入力電圧または基準電圧がより高かった程度まで他方より強いであろう。
図１に戻ると、ｐｂｉａｓ電流およびｎｂｉａｓ電流の出力は、入力１０２、１０４として適用され得る。ＡＤＣ１００は、電流スターブ型バッファ１１６、１１８を通してデータ遅延ラインとともに機能し得る。バッファ１１６、１１８の各要素は、個別のｎｂｉａｓ１０２、ｐｂｉａｓ１０４電流からの電流が要素に到達すると、アクティブ化し、その入力を伝搬し得る。バッファ状態は、最初に、全てゼロであり得、伝搬されるべきｃｏｎｖｅｒｔ信号１０６は、１であり得る。他の場合には、バッファ状態は、最初に、全て１であり得、伝搬されるべきｃｏｎｖｅｒｔ信号１０６は、ゼロであり得る。バッファ１１６、１１８の各要素は、個別のｎｂｉａｓ１０２、ｐｂｉａｓ１０４電流からの電流が要素に到達すると、アクティブ化し、その入力を伝搬することになるため、ｎｂｉａｓ１０２またはｐｂｉａｓ１０４電流のより大きい、したがって、より高速の電流と関連付けられたバッファが、最初に満たされ得る。バッファは、ｃｏｎｖｅｒｔ信号１０６から伝搬される値で満たされ得る。他のバッファは、完全に満たされ得ないが、その電流の相対的速度（したがって、サイズ）に従って満たされ得る。故に、ＡＤＣ１００は、バッファ１１６、１１８のうちの１つの完了に応じて、バッファ１１６、１１８の不完全なバッファのステータスを検査し得る。部分的に満たされたバッファ内の満たされた要素の数に基づいて、ｎｂｉａｓ１０４およびｐｂｉａｓ１０２間の相対的差異が、確認され得る。本相対的差異に基づいて、入力電圧と基準電圧との間の差異が、確認され得る。バッファ１１６、１１８は、バッファが、電流がｐｂｉａｓ１０２またはｎｂｉａｓ１０４から受信されるまでアクティブ化を待機するという点において、電流スターブ型バッファと称され得る。バッファ１１６、１１８は、個別の差動電流のサイズに関連する速度を用いて連続的にアクティブ化するであろう。
ＡＤＣ１００は、サーモメータコードを通した各バッファ１１６、１１８の相対的速度を通して、ｐｂｉａｓ１０２とｎｂｉａｓ１０４との間の速度の差異を表すように構成されてもよい。コードは、ラッチ１１２内に記憶され得る。ラッチ１１２は、第１のｐｂｉａｓ１０２およびｎｂｉａｓ１０４の完了に応じて、バッファ１１６、１１８のスナップショットとして、サーモメータコードを記憶し得る。第１のｐｂｉａｓ１０２またはｎｂｉａｓ１０２の完了に応じて、バッファ１１６、１１８の個別のバッファは、次の遅延要素への伝搬の代わりに、それぞれ、ｄｏｎｅ＋またはｄｏｎｅ−になり得る、その信号を出力し得る。ｄｏｎｅ＋は、バッファ１１６が（ｐｂｉａｓ１０２に起因して）伝搬を終えたことを表し得、ｄｏｎｅ−は、バッファ１１８が（ｎｂｉａｓ１０４に起因して）伝搬を終えたことを表し得る。ＯＲゲートが、ｄｏｎｅ＋およびｄｏｎｅ−を組み合わせ、ｄｏｎｅ信号を発生させ得る。ｄｏｎｅ信号は、ラッチ１１２の値を設定するための制御としてフィードされ得る。したがって、ラッチ１１２は、第１のバッファ１１６、１１８の完了に応じて生じるであろう、ｄｏｎｅ信号が発生されると、その値を受け取り得る。設定または完了されたｄｏｎｅ＋およびｄｏｎｅ−のうちの一方は、符号として保存され、差動の符号を示し得る。符号は、設定されるべきｐｓｉｇｎおよびｎｓｉｇｎによって表され得る。ラッチ１１２はまた、ｃｏｎｖｅｒｔ信号が発行されたかどうかに従って、設定またはリセットされ得る。
ラッチ１１２の値が設定されるべき時点で（ｎｂｉａｓ１０２またはｐｂｉａｓ１０４がその個別のバッファの通過を終えたため）、バッファ１１６、１１８の本値は、ラッチ１１２の中にロードされ得る。一実施形態では、値の修正バージョンが、ラッチ１１２の中にロードされ得る。例えば、バッファ１１６、１１８の対応する要素からの値は、結果がラッチ１１２の対応する要素内に記憶される前に、ＮＡＮＤゲートをともに通過し得る。その結果、ラッチ１１２は、１のストリングに続いて、ゼロのストリングを記憶し得、１がゼロに切り替わる場所は、ｐｂｉａｓ１０２またはｎｂｉａｓ１０４のより高速の方がその個別のバッファの端部に到達し、ｄｏｎｅ信号を発生したときに、ｐｂｉａｓ１０２またはｎｂｉａｓ１０４のより低速の方がその個別のバッファ内に到達した場所を表し得る。ｐｂｉａｓ１０２またはｎｂｉａｓ１０４のより低速の方の本場所を示す、サーモメータコードは、サーモメータ内のシフトレジスタ、乗算器、または他のアルゴリズム回路によって、バイナリコンバータ１１４に変換され得る。結果として生じるデータ１０６は、ｐｂｉａｓ１０２とｎｂｉａｓ１０４との間の相対的差異を示すために使用され得る。ｐｂｉａｓ１０２およびｎｂｉａｓ１０４を発生した電圧の差異が、次いで、結果として生じるデータ１０６から推測され得る。いくつかの実施形態では、電圧調整器におけるように、本差異は、調整器の実際の出力電圧と調整器の出力電圧の所望のレベルとの間の差異であり得る。
ＡＤＣ１００は、デジタルセルを用いて実装される、バッファ１１６、１１８を含む。故に、ＡＤＣ１００は、小占有面積またはダイ要件および低電力を有し得る。ＡＤＣ１００は、したがって、他のＡＤＣより高速であり得る。さらに、ＤＤＬバッファを用いることにより、ＡＤＣ１００は、他の実装より小型であり得る。対照的に、従来のフラッシュＡＤＣとして実装されるＡＤＣは、高速であり得るが、現在のサブミクロン技術では、ノードは、大型であって、有意な電流を消費し得る。ＡＤＣ１００等の遅延ラインＡＤＣは、比較して、はるかに小型であって、電力がより少なくなり得る。
図３は、本開示の実施形態による、ＡＤＣ１００の典型的使用モデルを図示する。特に、３０２は、電圧調整器フィードバック判定におけるＡＤＣの使用を図示し、ＡＤＣは、本開示の教示を実装することができない。３０４は、本開示の教示による、電圧調整器フィードバックにおけるＡＤＣ１００の使用を図示する。
３０２では、電圧感知（Ｖｓｅｎｓｅ）は、電圧調整器によって出力された通りの電圧を感知し得る。本電圧は、基準電圧と比較されることになる。基準電圧は、所望の電圧基準レベルのアナログ信号を生成し得る、デジタル・アナログコンバータに適用される、制御ループコマンドコードによって規定され得る。Ｖｓｅｎｓｅおよび基準電圧は、コンパレータに入力され得る。コンパレータはまた、別の電圧基準（Ｖｂｇ）に接続され、符号付き誤差結果をサポートする、またはそれに適応し得る。Ｖｂｇはまた、ＡＤＣ自体によって参照されてもよい。誤差は、ＡＤＣから出力され、基準電圧とＶｓｅｎｓｅとの間の制御ループ誤差を表し得る。
３０４では、電圧感知および基準電圧は、ＡＤＣ１００に適用され得る。Ｖｂｇ等の付加的要素は、不必要であり得る。さらに、３０２において使用されるコンパレータも、不必要であり得る。
図１に戻ると、一実施形態では、ＡＤＣ１００は、レンジ外推定を行うための遅延要素を含んでもよい。バッファ１１６、１１８はそれぞれ、ｐ個の遅延要素を含んでもよい。ｐ個の遅延要素は、ＡＤＣ１００がｑビットの分解能を伴うＡＤＣ変換を実装するために十分であり得る。電圧差分のバイナリデータ１０６への変換は、ｎ個の遅延要素を用いて行われ得る。サーモメータコードは、ｎビット幅であり得る。しかしながら、実際に電圧差分計算のために使用されるそのようなｎ個の遅延要素の前に、バッファ１１６、１１８のそれぞれ内に含まれる付加的遅延要素が存在してもよい。１〜ｍ個のそのような遅延要素等、任意の好適な数のそのような遅延要素が存在してもよい。これらの付加的遅延要素の出力は、オーバーフロー１２０として出力され得る。個別のバッファ１１６、１１８の開始におけるこれらの余剰遅延要素および結果として生じるビットは、図２の電圧・電流コンバータのトランスコンダクタおよびＡＤＣ１００のｎ個の遅延セルが、線形領域内で動作し得るように、ＡＤＣ１００内に含まれ得る。ｍ個の遅延セルの含有を伴わない場合、ｎ個の遅延セルを通る電流の速度は、電圧・電流コンバータによって発生された電流差動に精密に比例し得ない。
一実施形態では、ＡＤＣ１００は、ｍ個の遅延セルの出力をオーバーフロー１２０として捕捉し得る。オーバーフロー１２０は、電流設定に対してレンジ外であるとき、Ｖｓｅｎｓｅの電圧値の推定値を発生させるために使用され得る。推定値は、ＡＤＣ１００が是正措置を講じるために実装される、システムの一部によって使用され得る。是正措置は、ＡＤＣ１００のための入力レンジを変化させる、基準電圧を変化させる、または他の好適な作用を含んでもよい。
例えば、ＡＤＣ１００の入力レンジは、２００ミリボルトであり得る。基準電圧が１．０Ｖであって、感知される電圧が、１．４Ｖである場合、ＡＤＣ１００は、０．２Ｖの電圧差に対応するサーモメータコードを生成し得る。しかしながら、ＡＤＣ１００の分解能を前提として表され得る、最大差分は、０．２Ｖである。故に、ＡＤＣ１００は、感知される電圧と基準電圧との間の差分が０．２Ｖであることを報告し得る。しかしながら、そのような情報の消費者は、差分値がＡＤＣ１００によって報告可能な最大値であって、したがって、実際の差分が報告される値を上回る可能性があることを認識し得る。
ＡＤＣ１００は、オーバーフロー１２０を提供し得る。ＡＤＣ１００の出力の消費者は、ＡＤＣ１００の出力がＡＤＣ１００の入力の最大電圧差分を示すとき、オーバーフロー１２０を利用し得る。一実施形態では、オーバーフロー１２０は、ＡＤＣ１００の入力値のレンジからの電圧差分を表すために使用されていないバッファ１１６、１１８の部分からのＡＤＣ１００の既存の遅延から再使用され得る。前述のように、オーバーフロー１２０は、サーモメータコードと電流差分を線形化するために使用される、遅延から再使用され得る。
一実施形態では、データ１０６が、最大値または最小値であるとき（最大対最小性質は、データ１０６の符号によって規定される）オーバーフロー１２０は、定質的に評価され得る。そのような評価は、トランスコンダクタまたは遅延セルの非線形レンジのためであり得る。
一実施形態では、ＡＤＣ１００は、レンジ調節を行うように構成されてもよい。ＡＤＣ１００のための入力レンジは、例えば、＋／−２００ｍＶまたは＋／−４００ｍＶレンジを有するように設計されてもよい。レンジは、選択可能であってもよい。さらなる実施形態では、ＡＤＣ１００は、データ１０６の前の出力に基づいて、利用可能なレンジ（＋／−２００ｍＶまたは＋／−４００ｍＶ等）のうちの１つを選択してもよい。例えば、データ１０６が、最大差分を示し、入力レンジが、＋／−２００ｍＶとして選択される場合、入力レンジは、＋／−４００ｍＶに変更されてもよい。別の実施例では、データ１０６が、電圧差分が、利用可能な入力レンジの半分未満であって、入力レンジが、＋／−４００ｍＶであることを示す場合、入力レンジは、＋／−２００ｍＶに変更されてもよい。より狭いレンジも、同一数のビットが使用されたまま、有効分解能を増加させるために使用され得る。より広いレンジも、最初に、初期誤差電圧を見出するために使用され得、次いで、ＳＭＰＳ制御ループが測定および基準電圧のレベルをより近づけるにつれて、レンジは、減少されてもよい。
一実施形態では、ＡＤＣ１００は、較正を行うように構成されてもよい。例えば、較正は、ｐｂｉａｓ１０２またはｎｂｉａｓ１０４の個々のものへの電流を調節することによって行われ得る。別の実施例では、較正は、ｐｂｉａｓ１０２およびｎｂｉａｓ１０４の両方への電流を調節することによって行われ得る。電流の調節は、ｐｂｉａｓ１０２またはｎｂｉａｓ１０４の速度またはオフセットを調節し得る。電流は、オーバーフロー内の較正ラインに従って調節されてもよい。例えば、オーバーフローが、差分が大きいことを示す場合、電流ソース回路内の電流は、差分の符号に従って上下に調節されてもよい。
別の実施形態では、ＡＤＣ１００は、遅延ライン１１６、１１８の長さを調節することによって較正を行うように構成されてもよい。遅延ライン１１６、１１８の長さは、マルチプレクサ等の要素を追加し、遅延ライン１１６、１１８内の遅延の一部の使用を選択的に排除することによって、効果的に調節されてもよい。
図４は、本開示の実施形態による、ＡＤＣ１００の動作のタイミング図を図示する。示されるように、ｃｏｎｖｅｒｔ信号は、アナログ・デジタル変換を開始し得る。ｃｏｎｖｅｒｔ信号のクリアは、リセットとして作用し得る。第１のｎｂｉａｓまたはｐｂｉａｓ信号のうちの１つが終わったことに応じて、関連付けられた遅延ラインは、終わるであろう。故に、ラッチ信号が、トリガされ、関連付けられたサーモメータコードが、ラッチされるであろう。サーモメータコードは、好適な長さの時間の間、デジタル値にデコードされ得る。ｃｏｎｖｅｒｔ信号が再び低になると、遅延ラインは、リセットされ得る。必要に応じて、較正およびレンジ外推定が、適用され得る。
図５は、本開示の実施形態による、例示的フロントエンドを図示する。フロントエンドは、図２に示される電圧・電流コンバータの実装を含んでもよい。フロントエンドは、トランスコンダクタを用いて部分的に実装されてもよい。トランスコンダクタは、差動電圧を差動電流に変換し得、レンジ選択が、そのインピーダンス値Ｒｓを調節することによって行われる。トランスコンダクタは、差動電圧入力によって除算される差動電流出力に従って与えられ得る、そのトランスコンダクタンスｇｍに従って定義され得る。フロントエンドの全体的出力電流は、
Figure 0006929282
 によって与えられ得る。
フロントエンドのインピーダンスは、したがって、出力電流を調節するために調節され得る。
図６は、本開示の実施形態による、例示的遅延セルを図示する。２つの対応する遅延セルおよびラッチの関連付けられた部分が、図示される。３つは、本質的に、組み合わせられる要素のために３段の高さの行またはスタックを作成するために、スタックとして実装されてもよい。各遅延セルでは、前のセルからの出力は、クロック信号入力にルーティングされ得、ｐｂｉａｓまたはｎｂｉａｓ信号は、ｂｉａｓ入力にルーティングされ得る。いったん両入力が、高になると、出力は、次の要素にルーティングされ得る。
図７は、本開示の実施形態による、ＡＤＣ１００のより詳細な図である。図７に示されるように、種々の実施形態では、遅延ライン１１６、１１８は、随意に、トリミング対象遅延セル７０２、オーバーレンジ遅延セル７０４、およびデータ遅延セル７０６に分割されてもよい。いくつかの実施形態では、トリミング対象遅延セル７０２およびオーバーレンジ遅延セル７０４のうちの１つは、省略されてもよい。さらに、これらのセルのグループのうちの１つまたはそれを上回るものは、ＡＤＣ１００の所望の精度に従って、セルレンジに分割されてもよい。一実施形態では、データ遅延セル７０６は、所望の精度に従って、セルレンジに分割されてもよい。別の実施形態では、データ遅延セル７０６およびオーバーレンジ遅延セル７０４は、所望の精度に従って、セルレンジに分割されてもよい。
例えば、遅延セルのいくつかは、マルチプレクサ７１２を伴うＡＤＣ１００のための５ビット精度をサポートするために必要とされるデータセルの数にグループ化されてもよい。別の実施例では、遅延セルのいくつかは、マルチプレクサ７１０を伴うＡＤＣ１００のための６ビット精度、またはマルチプレクサ７０８を伴うＡＤＣ１００のための７ビット精度をサポートするために必要とされるデータセルの数にグループ化されてもよい。各そのようなマルチプレクサは、マルチプレクサに続く遅延ライン内の遅延セルのための遅延動作を有効にし得る。したがって、遅延ラインの一部は、精密モードに従って、選択的にアクティブ化されてもよい。精度モードは、ＡＤＣ１００の所望のモード、ユーザまたはソフトウェア動作に従って、または過電圧状況または不足電圧状況に応答して、ＡＤＣ１００によって動的に設定されてもよい。５ビット精度の有効化は、ｄｏｎｅ信号発生まで、全ての後続遅延セルを有効にし得る。同様に、６ビット精度の有効化は、ｄｏｎｅ信号発生まで、全ての後続遅延セルを有効にし得る。５ビット精度遅延セルの有効化が、行われてもよい。同様に、７ビット精度の有効化は、ｄｏｎｅ信号発生まで、全ての後続遅延セルを有効にし得る。５ビットおよび６ビット精度遅延セルの有効化も、行われてもよい。
故に、異なる場合および異なる時間において、グループ７０４および７０６のいくつかの間に重複が存在し得る。オーバーレンジのために使用されないセルは、通常のデータのために使用され得る。同様に、データのために使用されないセルは、オーバーレンジのために使用され得る。さらに、随意のトリミング対象遅延セル７０２の構成が、グループ７０４または７０６の要素に適用されてもよい。ビットグループ７０８、７１０、７１２は、所与のそのようなビットグループ内の全体のグループに適用されるマルチプレクサを用いて遂行され得るが、個々のマルチプレクサは、その一部をトリミングするために適用されてもよい。
グループ７０２では、遅延セルのための個々のマルチプレクサは、伝搬ライン内の使用をトリミングまたは省略し得る。ある場合には、ｎｂｉａｓ遅延ライン内の遅延セルのためのマルチプレクサ動作は、ｐｂｉａｓ遅延ライン内の対応する遅延セルと異なり得る。故に、遅延ラインの長さは、ｐｂｉａｓまたはｎｂｉａｓラインのうちの１つが他の遅延ラインと同じ数の遅延要素を通過しないように、オフセットを補償するように調節され得る。ｐｂｉａｓラインをトリミングするためのマルチプレクサは、ｂｐのインデックス化されたコマンドを通して制御され得、ｎｂｉａｓラインをトリミングするためのマルチプレクサは、ｂｎのインデックス化されたコマンドを通して制御され得る。遅延ラインのトリミングは、個別の電流値を較正し得る。
図８は、本開示の実施形態による、ＡＤＣ１００を組み込むように構成される、例示的システム、マイクロコントローラ８００、または他のデバイスの例証である。ＡＤＣ１００は、ＤＤＬ ＡＤＣ８１２としてマイクロコントローラ８００内に含まれてもよい。プロセッサ８０２、メモリ８０６、従来のＡＤＣ８１０、およびＰＷＭ回路８１２もまた、含まれてもよい。これらは、好適なデータバス８０２を通して通信可能に結合されてもよい。
ＤＤＬ ＡＤＣ８１２の動作は、プロセッサ８０２によるメモリ８０６内の命令の実行に応じて、マイクロコントローラ８００の代わりに開始されてもよい。命令は、ＰＷＭ８１２の種々の部分が電圧調整を行うためのものであってもよい。電圧調整の一部として、電圧比較が、ＤＤＬ ＡＤＣ８１２または従来のＡＤＣ８１０によって行われてもよい。ＤＤＬ ＡＤＣ８１２からの結果に応じて、プロセッサ８０４は、是正措置を講じてもよい。例えば、ＰＷＭ設定は、即時コンダクタ情報に基づいて調節され得る。
マイクロコントローラ８００の残りに対するＤＤＬ ＡＤＣ８１２の動作は、従来のＡＤＣ８１０によって使用されるであろうような割込サービスルーチン（ＩＳＲ）を使用する必要なく行われ得る。さらに、従来のＡＤＣ８１０が使用されるときの場合に当てはまるであろうように、ＤＤＬ ＡＤＣ８１２を利用するために、直接メモリアクセス（ＤＭＡ）の必要がなくてもよい。ＤＤＬ ＡＤＣ８１２の７つのインスタンスは、１５ｎｓコンパレータより小型であって、アナログコンパレータと同様に高速であり得る。
図９は、本開示の実施形態による、ＰＷＭを制御するためのデジタルコンパレータを特徴とするＤＤＬ ＡＤＣを伴うマイクロコントローラの例証である。
他の用途では、純粋なアナログコンパレータが、適用を監視し、過電流条件または不足電流条件、または、過電圧条件または不足電圧条件条件を検出し、直接、ＰＷＭ信号をオンまたはオフにし得る。しかしながら、そのようなアナログコンパレータは、単一出力に限定されず、高速であり得る。他の用途では、ＡＤＣは、デジタルコンパレータを組み込み、レンジ外動作を検出し、割込をプロセッサに発生させ、したがって、ソフトウェアは、ＰＷＭに調節を行うことができる。ＡＤＣは、複数のビットの出力をソフトウェアに提供することができるが、電源制御ループに対して低速である。
ＡＤＣ１００の使用によって、マイクロコントローラは、ＡＤＣ１００の超高速を利用し得る。デジタルコンパレータおよび関連付けられたレジスタは、ＡＤＣ１００データ出力を監視し、データが比較基準を満たすとき、デジタル出力信号をアサートし得る。これらの出力信号は、ＰＷＭ回路に接続され、ＰＷＭ出力信号の即時制御（修正）を提供し得る。
ＡＤＣ１００のインスタンスは、その値を１つまたはそれを上回るＰＷＭコントローラまたは回路に出力し得る。これらは、ＡＤＣバスを通して、直接、１つまたはそれを上回るデジタルコンパレータにルーティングされ得る。デジタルコンパレータは、個別のＰＷＭコントローラまたは回路内に実装されてもよい、またはそこに通信可能に結合されてもよい。デジタルコンパレータは、ＡＤＣ１００信号が所与のデジタルコンパレータのために使用されるべきレジスタ値または他のインジケータを用いてプログラムされてもよい。したがって、デジタルコンパレータは、所与のＡＤＣ１００からのデータをサブスクライブする、または受け取るように指定され得る。さらに、デジタルコンパレータがＡＤＣ１００信号を比較すべき値は、レジスタ内に規定されてもよい。ＰＷＭコントローラは、差動電圧が、比較値レジスタ内に規定された閾値を上回るかどうかに基づいて、ＰＷＭ信号を発行し得る。さらに、異なるレベルが、異なる比較値レジスタ内に規定されてもよい。ＰＷＭコントローラは、差動電圧に到達する閾値に基づいて、ＰＷＭ信号を発行し得る。
デジタルコンパレータはそれぞれ、２つの出力を有し得、第１の出力は、値が関連付けられたレジスタ内に記憶される値を上回ることを示し、第２の出力は、値が関連付けられたレジスタ内に記憶される値を下回るか等しいことを示す。他の実施形態によるコンパレータは、等しい、より大きい、より小さい、より大きいか等しい、より小さいか等しい等の異なる演算子の使用を示す、異なる出力を有し得る。コンパレータによって提供される出力信号は、ＰＷＭモジュールを直接制御するために使用され得る。本設計は、割込サービスルーチンを待機する必要がなく、ＤＭＡ転送の必要もない。
図１０は、本開示の実施形態による、ＡＤＣ１００の別のより詳細な図である。図示されるのは、マルチプレクサ１００６、１００８である。マルチプレクサ１００６、１００８は、マルチプレクサ７１０、７１２と類似目的を果たし得る。マルチプレクサ７１０は、ＤＤＬ端から５０％点に設置されてもよい。マルチプレクサ７１２は、ＤＤＬ端から２５％点に設置されてもよい。示されない他のマルチプレクサも、例えば、ＤＤＬ端から１２．５％点に設置されてもよい。
ＡＤＣ１００は、ブロック１００２およびブロック１００４等のデジタル論理ブロックを含み、データをラッチからロードしてもよい。デジタル論理ブロックのためのイネーブル信号は、マルチプレクサ有効化に結び付けられ得る。例えば、マルチプレクサ１００６、１００８が、完全分解能を有効にすることになると、ブロック１００２および１００４は、ラッチからの全てのデータのロードを可能にし得る。マルチプレクサ１００６、１００８が、半分解能を有効にすることになると、ブロック１００２は、オフにされ得る一方、ブロック１００４は、オンにされる。４分の１分解能等のための他の論理ブロックは、示されていない。そのようなブロックもまた、図７のマルチプレクサと協調して使用される。
端部により近い各マルチプレクサは、分解能を１ビット低減させるが、ＡＤＣ１００の遅延ラインの一部をシャットダウンするとき、変換の速度を２倍にする。データラッチとサーモメータ／バイナリコードコンバータとの間の論理ブロックのＡＮＤゲートは、異なる分解能選択のための適用可能な入力を選択する。そのような論理ブロックは、代わりに、遅延ラインとラッチとの間に実装され得る。
論理ブロックの使用によって、未使用遅延ラインタップ内の「１」は、データ結果が破損することを防止される。遅延ライン内に設置されたマルチプレクサはまた、リセット値を遅延における複数の点の中に挿入し、変換サイクルに続いてより高速のリセットをもたらすための機構を提供し得る。これは、次の変換が開始し得るとき、時間遅延を低減させ得る。
本開示の追加、変更、修正、または他の順列が、当業者の知識、技術、および理解に従って行われ得る。

Claims (14)

  1. 差動デジタル遅延ラインアナログ・デジタルコンバータであって、
    入力回路と、
    ソースからの入力差動電圧を差動電流に変換するように構成されるトランスコンダクタ入力段と、
    ２つのデジタル遅延ラインであって、前記２つのデジタル遅延ラインは、それぞれ、前記差動電流の第１の電流または第２の電流のどちらかを受信し、各デジタル遅延ラインは、
    第１の回路であって、前記第１の回路は、遅延要素のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、デジタル信号を遅延させるように構成され、前記入力回路は、前記２つのデジタル遅延ラインの第１のデジタル遅延ラインおよび第２のデジタル遅延ラインにデジタル信号をフィードし、前記第１のデジタル遅延ラインと前記第２のデジタル遅延ラインとの間の時間遅延が、前記第１の回路によって測定され、これにより、前記入力差動電圧のアナログ・デジタル変換を表すサーモメータコードを発生させる、第１の回路と、
    前記第１の回路と直列に結合される構成可能な第２の回路であって、前記第２の回路は、遅延要素の別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、前記デジタル信号を遅延させるように構成される、第２の回路と
    を備える、２つのデジタル遅延ラインと
    を備え、
    前記第２の回路は、前記２つのデジタル遅延ラインの前記第１のデジタル遅延ラインまたは前記第２のデジタル遅延ラインの長さを前記２つのデジタル遅延ラインのうちの他方のデジタル遅延ラインに対して個々に調節するように制御可能な関連付けられたマルチプレクサの有効化を通じて前記デジタル遅延ラインの各々において追加の遅延要素を追加するように構成される、アナログ・デジタルコンバータ。
  2. 前記第１の回路（７０６）は、入力電圧と基準電圧との間の差異を測定するように構成される、請求項１に記載のアナログ・デジタルコンバータ。
  3. 前記トランスコンダクタ入力段（２００）は、前記デジタル遅延ラインの各々へのバイアス電流を反映するように構成される制御可能な電流ソース回路をさらに備える、請求項１に記載のアナログ・デジタルコンバータ。
  4. 各マルチプレクサの入力は、関連付けられた追加の遅延要素（１１６；１１８）の入力および出力に結合され、各マルチプレクサは、追加の遅延要素をそれぞれのデジタル遅延ラインに含めるまたは排除するように、インデックス化されたコマンドを通して制御される、請求項１に記載のアナログ・デジタルコンバータ。
  5. オーバーフローを示すために各デジタル遅延ラインのための別の遅延要素（１１６、１１８）をさらに備え、前記トランスコンダクタ入力段は、前記別の遅延要素（１１６、１１８）の出力信号（オーバーフロー）を受信し、電圧・電流レンジを調節するように構成される、請求項４に記載のアナログ・デジタルコンバータ。
  6. 各遅延要素は、電流スターブ型バッファによって形成され、前記電流スターブ型バッファは、それぞれの第１の電流または第２の電流が前記電流スターブ型バッファに到達すると、その入力を伝搬するようにアクティブ化する、請求項１に記載のアナログ・デジタルコンバータ。
  7. 前記第１の回路のそれぞれの遅延要素から出力信号を受信する複数のＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力と結合されるラッチと
    をさらに備え、
    前記ラッチは、前記デジタル遅延ラインのうちのより高速なものの完了に応じて、前記デジタル遅延ラインのうちのより低速のものからのデータを保存するように構成される、請求項１〜６のいずれかに記載のアナログ・デジタルコンバータ。
  8. 各遅延ラインの最後の遅延要素の出力と結合されるＯＲゲートをさらに備え、前記ＯＲゲートの出力は、前記ラッチを制御する信号を発生させる、請求項７に記載のアナログ・デジタルコンバータ。
  9. 各デジタル遅延ラインは、前記第１の回路および前記第２の回路と直列に結合される第３の回路をさらに備え、前記第３の回路は、遅延要素のさらに別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされる、請求項１に記載のアナログ・デジタルコンバータ。
  10. 前記第１の回路のそれぞれの遅延要素から出力信号を受信する複数のＮＡＮＤゲートと、
    前記ＮＡＮＤゲートの出力と結合されるラッチであって、前記ラッチは、前記デジタル遅延ラインのうちのより高速なものの完了に応じて、前記デジタル遅延ラインのうちのより低速のものからのデータを保存するように構成される、ラッチと
    各遅延ラインの最後の遅延要素の出力と結合されるＯＲゲートであって、前記ＯＲゲートの出力は、前記ラッチを制御する信号を発生させるＯＲゲートと
    をさらに備え、前記アナログ・デジタルコンバータは、前記第３の回路のそれぞれの遅延要素から出力信号を受信する複数のさらなるＮＡＮＤゲートをさらに備え、前記第３の回路の前記遅延要素の出力は、前記アナログ・デジタルコンバータへの入力が所定の入力レンジから外れている程度を示すオーバーフローデータを生成する、請求項９に記載のアナログ・デジタルコンバータ。
  11. 差動デジタル遅延ラインアナログ・デジタルコンバータを作動させるための方法であって、前記方法は、
    ソースからの入力差動電圧を差動電流に変換することと、
    第１のデジタル遅延ラインおよび第２のデジタル遅延ラインに前記差動電流をフィードすることであって、各デジタル遅延ラインは、第１の遅延要素のセットを備える第１の回路を備え、各々、前記差動電流のうちの第１の電流または第２の電流によってバイアスされ、デジタル信号を遅延させるように構成される、ことと、
    前記第１の電流によって前記第１のデジタル遅延ラインの前記第１の回路の遅延要素をバイアスし、前記第２の電流によって前記第２のデジタル遅延ラインの前記第１の回路の遅延要素をバイアスすることと、
    前記第１のデジタル遅延ラインおよび前記第２のデジタル遅延ラインにデジタル信号をフィードすることであって、前記第１のデジタル遅延ラインと前記第２のデジタル遅延ラインとの間の時間遅延が前記第１の回路によって測定され、それによって、前記入力差動電圧のアナログ・デジタル変換を表すサーモメータコードを発生させ、各デジタル遅延ラインは、前記第１の回路と直列に結合される構成可能な第２の回路をさらに備え、前記第２の回路は、遅延要素の別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、前記デジタル信号を遅延させるように構成される、ことと、
    前記第１のデジタル遅延ラインまたは前記第２のデジタル遅延ラインの長さを他方のデジタル遅延ラインに対して調節するように、それぞれのマルチプレクサを通じて追加の遅延要素を前記第１のデジタル遅延ラインまたは前記第２のデジタル遅延ラインに個々に追加するように前記第２の回路を構成することと
    を含む、方法。
  12. 各マルチプレクサは、追加の遅延要素をそれぞれのデジタル遅延ラインに含めるまたは排除するように、インデックス化されたコマンドを通して制御される、請求項１１に記載の方法。
  13. 各デジタル遅延ラインは、前記第１の回路および前記第２の回路と直列に結合される第３の回路をさらに備え、前記第３の回路は、遅延要素のさらに別のセットを備え、各々、前記第１の電流または前記第２の電流によってバイアスされ、前記第３の回路の前記遅延要素は、前記アナログ・デジタルコンバータへの入力が入力レンジから外れている程度を示すオーバーフローデータを生成するように構成される、請求項１１に記載の方法。
  14. 前記アナログ・デジタルコンバータへの入力が入力レンジから外れている程度を示す前記データによって、前記差動電流を発生させるために使用される電流ソースを制御することをさらに含む、請求項１３に記載の方法。
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