KR20180127958A - 디지털 지연 라인 아날로그―디지털 변환기를 구비한 마이크로컨트롤러 - Google Patents

디지털 지연 라인 아날로그―디지털 변환기를 구비한 마이크로컨트롤러 Download PDF

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KR20180127958A
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Abstract

본 개시의 실시예들은, 프로세서, 메모리, 및 차동 디지털 지연 라인 아날로그-디지털 변환기(ADC)를 포함하는 주변 디바이스들을 포함하는 마이크로컨트롤러를 포함한다. ADC는 차동 디지털 지연 라인들, 차동 디지털 지연 라인들에 포함된 한 세트의 지연 요소들을 포함하는 회로, 및 차동 디지털 지연 라인들에 포함된 또 하나의 세트의 지연 요소들을 포함하는 또 하나의 회로를 포함한다. 제1 회로는 입력의 아날로그-디지털 변환을 나타내는 데이터를 생성한다. 제2 회로는 차동 디지털 지연 라인들에 대한 소스를 교정하도록 구성된다.

Description

디지털 지연 라인 아날로그―디지털 변환기를 구비한 마이크로컨트롤러
본 출원은 2016년 4월 12일에 출원된 미국 가출원 제62/321,668; 62/321,685; 62/321,687; 및 62/321,694의 우선이익을 주장하며, 상기 가출원들은 전부가 본 출원에 통합된다.
본 발명은 시간-기반 지연 라인 아날로그 디지털 변환기들(ADC)에 관한 것으로서, 특히 백그라운드 교정, 범위 조정 및 범위 외의 추정(out of range estimation)을 구비하는 변환기들을 포함하는 마이크로컨트롤러들에 관한 것이다.
많은 종류의 ADC들이 존재하며, 이들의 용도는 주로 애플리케이션에 종속된다. ADC들은 비트 크기에 따라 다를 수 있는데, 아날로그 신호는 2n개의 서로 다른 디지털 값들로 디지털화될 것이고, ADC는 아날로그 값들의 범위를 나타내는 n-비트들을 사용하는 n-비트 변환기이다. 또한, ADC들은 아날로그 신호를 위한 입력 범위를 포함할 수 있다. ADC의 최저 디지털 출력(예를 들어, 8비트 ADC에서는 00000000)은 아날로그 신호 입력의 하한값에 대응할 수 있다. ADC의 최고 디지털 출력(예를 들어, 8비트 ADC에서는 11111111)은 아날로그 신호 입력의 상한값에 대응할 수 있다. 이러한 예시값들은 양(positive)의 또는 부호없는 값들을 특정할 수 있지만, 대신에 2의 보수 2진 열거형(binary enumeration)이 사용될 수 있다. ADC는 샘플링 레이트(rate), 또는 아날로그 신호가 얼마나 자주 샘플링되는지에 상응할 수 있는 소정의 대역폭을 가질 수 있다. ADC는 선형도(degrees of linearity)의 변화에 따른 값들을 출력할 수 있다.
본 발명은, 시간-기반 지연 라인 아날로그 디지털 변환기들, 특히 백그라운드 교정, 범위 조정 및 범위 외의 추정을 구비하며 디지털 비교기들을 포함하는 마이크로컨트롤러들에 관한 것이다.
본 개시의 실시예들은 차동 디지털 지연 라인 ADC를 포함하고, 상기 ADC는, 차동 디지털 지연 라인들, 상기 차동 디지털 지연 라인들에 포함된 한 세트의 지연 요소들을 포함하는 제1 회로, 및 상기 차동 디지털 지연 라인들에 포함된 또 하나의 세트의 지연 요소들을 포함하는 제2 회로를 포함한다. 상기 실시예들 중 임의의 것과 조합하여, 상기 제1 회로는 입력의 아날로그-디지털 변환을 나타내는 데이터를 생성하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 제2 회로는 상기 차동 디지털 지연 라인들에 대한 소스를 교정하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 제1 회로는 입력 전압과 기준 전압 간의 차를 측정하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는, 상기 기준 전류들을 상기 차동 디지털 지연 라인들의 각각으로 미러링하도록 구성된 전류 소스 회로를 더 포함한다. 상기 실시예들 중 임의의 것과 조합하여, 기준 전류들을 각각의 상기 차동 디지털 지연 라인들의 각각으로 미러링하도록 구성된 전류 소스 회로를 더 포함하고, 여기서, 상기 제2 회로는 에러를 최소화하기 위해 상기 기준 전류들을 조정하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는, 입력 차동 전압을 차동 전류로 변환하도록 구성된 트랜스컨덕터를 더 포함하고, 여기서, 상기 제1 회로는 상기 차동 전류를 측정하고 그리고 상기 차동 전압을 나타내는 데이터를 생성하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는, 입력 차동 전압을 차동 전류로 변환하고 그리고 전압-전류 범위를 조정하기 위해 상기 복수의 차동 디지털 지연 라인들에 근거한 입력을 받아들이도록 구성된 트랜스컨덕터를 더 포함한다. 상기 실시예들 중 임의의 것과 조합하여, 차동 디지털 지연 라인의 각각은 전류 제한 버퍼들의 체인을 포함한다. 상기 실시예들 중 임의의 것과 조합하여, 특정의 차동 디지털 지연 라인은, 상기 특정의 차동 디지털 지연 라인에 인가된 차동 전류에 따른 속도로 동작하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는 래치를 더 포함하고, 상기 래치는 고속의 차동 디지털 지연 라인의 완료시에 저속의 차동 디지털 지연 라인으로부터의 데이터를 저장하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는, 상기 차동 디지털 지연 라인에 포함된 또 다른 세트의 지연 요소들을 포함하는 제3 회로를 더 포함하고, 여기서 상기 제3 회로는 ADC로의 입력이 입력 범위를 벗어나 있는 정도를 표시하는 데이터를 생성하도록 구성된다.
본 개시의 실시예들은, 차동 디지털 지연 라인 ADC를 포함하고, 상기 ADC는, 복수의 차동 디지털 지연 라인들, 상기 차동 디지털 지연 라인들에 포함되는 한 쌍의 지연 요소들을 포함하는 제1 회로, 및 상기 차동 디지털 지연 라인들에 포함되는 또 하나의 세트의 지연 요소들을 포함하는 제2 회로를 포함한다. 상기 실시예들 중 임의의 것과 조합하여, 상기 제1 회로는 입력의 아날로그-디지털 변환을 나타내는 데이터를 생성하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 제2 회로는 상기 ADC로의 입력이 입력 범위를 벗어나 있는 정도를 표시하는 데이터를 생성하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 제1 회로는 입력 전압과 기준 전압 간의 차를 측정하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는, 기준 전류들을 상기 차동 디지털 지연 라인들의 각각으로 미러링하도록 구성된 전류 소스 회로를 더 포함한다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는, 기준 전류들을 상기 차동 디지털 지연 라인들의 각각으로 미러링하도록 구성된 전류 소스 회로를 더 포함하고, 여기서, 상기 제2 회로는 에러를 최소화하기 위해 상기 기준 전류들을 조정하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는, 입력 차동 전압을 차동 전류로 변환하도록 구성된 트랜스컨덕터를 더 포함하고, 여기서, 상기 제1 회로는 상기 차동 전류를 측정하고 그리고 상기 차동 전압을 나타내는 데이터를 생성하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 입력 차동 전압을 차동 전류로 변환하고 그리고 전압-전류 범위를 조정하기 위해 상기 복수의 차동 디지털 지연 라인들에 근거한 입력을 받아들이도록 구성되는 트랜스컨덕터를 더 포함한다. 상기 실시예들 중 임의의 것과 조합하여, 차동 디지털 지연 라인의 각각은 전류 제한 버퍼들의 체인을 포함한다. 상기 실시예들 중 임의의 것과 조합하여, 특정의 차동 디지털 지연 라인은, 상기 특정의 차동 디지털 지연 라인에 인가된 차동 전류에 따른 속도로 동작하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는 래치를 더 포함하고, 상기 래치는 고속의 차동 디지털 지연 라인의 완료시에 저속의 차동 디지털 지연 라인으로부터의 데이터를 저장하도록 구성된다. 상기 실시예들 중 임의의 것과 조합하여, 상기 ADC는, 상기 차동 디지털 지연 라인에 포함된 또 다른 세트의 지연 요소들을 포함하는 제3 회로를 더 포함하고, 여기서, 상기 제3 회로는 상기 차동 디지털 지연 라인들에 대한 소스를 교정하도록 구성된다.
본 개시의 실시예들은, 상기 실시예들의 ADC 중 임의의 것을 포함하는 프로세서, 마이크로컨트롤러, 전자 디바이스, 다이 패키지, 반도체 패키지, 및 반도체 디바이스를 포함한다. 본 개시의 실시예들은 프로세서 코어, 메모리, 및 상기 실시예들의 ADC들 중 임의의 것을 포함하는 주변 디바이스들을 포함하는 마이크로컨트롤러를 포함한다.
본 개시의 실시예들은, 상기 실시예들의 ADC, 프로세서, 마이크로컨트롤러, 전자 디바이스, 다이 패키지, 반도체 패키지, 및 반도체 디바이스 중 임의의 것에 의해 수행되는 방법들을 포함한다.
도 1은 본 개시의 실시예들에 따른, 범위 초과 보호 가변 분해능 차동 지연 라인 ADC의 예를 도시한다.
도 2는 본 개시의 실시예들에 따른, 입력 회로의 도면을 나타낸다.
도 3은 본 개시의 실시예들에 따른, ADC의 전형적인 사용예를 도시한다.
도 4는 본 개시의 실시예들에 따른, ADC의 동작에 대한 타이밍도를 도시한다.
도 5는 본 개시의 실시예들에 따른, 예시의 프론트엔드를 도시한다.
도 6은 본 개시의 실시예들에 따른, 예시의 지연 셀들을 도시한다.
도 7은 본 개시의 실시예들에 따른, ADC의 더욱 상세한 도면이다.
도 8은 본 개시의 실시예들에 따른, ADC를 포함하도록 구성된 예시의 시스템, 마이크로컨트롤러 또는 다른 디바이스에 대한 도면이다.
도 9는 본 개시의 실시예들에 따른, PWM을 제어하기 위한 디지털 비교기의 특징을 나타내는 ADC를 구비한 마이크로컨트롤러에 대한 도면이다.
도 10은 본 개시의 실시예들에 따른, ADC의 더욱 상세한 또 하나의 도면이다.
도 1은 본 개시의 실시예들에 따른, 범위 초과 보호(over range protection) 가변 분해능 차동 지연 라인 ADC(100)의 예를 도시한다.
ADC(100)는, 예를 들어 스위치-모드 전력 시스템들(SMPS)에서 사용될 수 있다. SMPS 제어 루프는 측정된 아날로그 값들을 사용할 수 있다. 제어 루프는 고속의 1-실행-사이클 측정들이 필요할 수 있다. 단일 사이클에서 ADC(100)에 의해 측정된 값들을 판독하고 그 값들에 따라(on) 동작하면, SMPS의 안정성과 효율성이 향상될 수 있다. 따라서, ADC(100)의 매우 빠른 구현이 요구될 수 있다. 런타임(run-time)시, PWM(펄스-폭-변조) 사이클 동안에 PWM 명령들을 업데이트하기 위해서, ADC(100)의 속도가 ADC(100)의 분해능에 영향을 미칠 수 있다.
ADC(100)는 디지털 지연 라인(DDL; digital delay line) ADC로 구현될 수 있다. 디지털 지연 라인 ADC로 구현됨으로써, ADC(100)는 종래의 플래시 ADC들보다 낮은 비용과 적은 전력으로 측정들을 수행할 수 있다. 일 실시예에서, ADC(100)는 백그라운드 교정(background calibration)을 포함할 수 있다. 또 하나의 실시예에서, ADC(100)는 범위 조정(range adjustment)을 포함할 수 있다. 또 다른 실시예에서, ADC(100)는 측정될 그의 아날로그 입력이 소망하는 범위로부터 얼마나 벗어나 있는지를 추정할 수 있다. 백그라운드 교정 또는 범위 조정을 통합하면, 성능과 기능이 향상된다. ADC(100)의 에러 전압이 범위를 벗어나 있는 때에는, ADC(100)를 사용하는 제어 루프들이 록(lock)을 재획득하기가 어려울 수 있다. ADC(100)에 의해 생성된 범위 외의 추정치(out of estimate)는, 알고리즘이 필요한 조정을 할 수 있도록, 방향 및 에러의 정성적 추정치를 제공한다. 추정치가 ADC의 정확한 범위를 벗어나 있더라도, 정확한 범위로부터 단지 얼마나 벗어나 있는지에 대한 정성적인 추정치는 더 나은 동작 및 성능을 가능케 할 수 있다.
ADC(100)는 대체로 디지털의 저전압 로직으로 구현될 수 있다. 따라서, ADC(100)는 풋프린트 또는 다이 크기가 작을 수 있다. 또한, ADC(100)는 저전력을 필요로 할 수 있다. 또한, ADC(100)는 그래서 매우 빠르게 동작할 수 있다. 따라서, ADC(100)는 SMPS 제어 루프의 에러-계산 ADC로 사용될 수 있다.
백그라운드 교정은, 분해능 및 정확도와 같은 주요 지표들(key metrics)과 관련하여 ADC(100) 성능을 향상시킬 수 있다. 범위 조정은 SMPS 제어 루프를 ADC(100)가 구현된 어떠한 시스템에 대한 시스템 요구사항들에도 유연하게 적응할 수 있게 만들 수 있다. ADC(100)가 (그의 입력에 대한) 그의 선형 범위로부터 벗어나 있을 때, 범위 외의 추정치가 유용한 정보를 제공할 수 있다. 또한, ADC(100)는 추정치의 일부로서, 정성적 또는 정량적 크기 그리고 범위 외의 입력의 부호 또는 방향을 특정할 수 있다.
ADC(100)를 지연 라인 ADC로 구현함으로써, ADC(100)는 차동 전압을 차동 전류들로 변환할 수 있다. 도 2는 본 개시의 실시예들에 따른, 입력 회로(200)의 도면을 나타낸다. 입력 회로(200)는 ADC(100)와 인터페이싱할 수 있거나 ADC(100)의 일부로 구현될 수 있다. 입력 회로(200)는 입력 전압과 기준 전압 간의 차동 전압을 전류로 변환하도록 구성될 수 있다. 특히, 입력 회로(200)는 차동 전압을 p 바이어스(pbias) 및 n 바이어스(nbias) 전류로 변환할 수 있다. 입력 회로(200)는 한 세트의 트랜지스터들에 의해 구현될 수 있다. 차동 전류들 간의 차는 입력 전압과 기준 전압 간의 차와 관련이 있다. p 바이어스 또는 n 바이어스 전류 중 하나의 전류는 다른 하나의 전류보다 클(strong) 것이다. 또한, p 바이어스 또는 n 바이어스 전류들 중 하나의 전류는 다른 하나의 전류보다, 입력 전압 또는 기준 전압이 더 높았던 정도까지 클 것이다.
도 1로 돌아와서, p 바이어스 전류 및 n 바이어스 전류의 출력들이 입력들(102, 104)로서 인가될 수 있다. ADC(100)는 전류 궁핍(starving) 버퍼들(116, 118)을 거치는 데이터 지연 라인과 함께(with) 기능할 수 있다. 버퍼들(116, 118)의 각 요소는 그의 입력을, n 바이어스(104) 및 p 바이어스(102) 전류 각각으로부터의 전류가 상기 요소에 도달할 때, 전달하도록 활성화될 수 있다. 버퍼 상태는 초기에는 모두 0일 수 있고, 전달될 변환 신호(106)는 1일 수 있다. 다른 경우들에서는, 버퍼 상태는 초기에 모두 1일 수 있고, 전달될 변환 신호(106)는 0일 수 있다. 버퍼들(116, 118)의 각 요소가 그의 입력을, n 바이어스(104) 및 p 바이어스(102) 전류 각각으로부터의 전류가 상기 요소에 도달할 때, 전달하도록 활성화되기 때문에, n 바이어스(104) 또는 p 바이어스(102) 전류들 중 더 크고 그래서 더 빠른 전류와 관련된 버퍼가 먼저 채워질 수 있다. 버퍼는 변환 신호(106)로부터 전달된 값으로 채워질 수 있다. 다른 버퍼는 끝까지 채워지지 않았을 수도 있지만, 그의 전류의 상대 속도(따라서, 크기)에 따라 채워질 수 있다. 따라서, ADC(100)는, 버퍼들(116, 118) 중 하나의 완료시, 버퍼들(116, 118) 중 완료되지 않은 버퍼의 상태를 조사할 수 있다. 부분적 충전된 버퍼 내에 있는 충전된 요소들의 개수에 근거하여, n 바이어스(104) 및 p 바이어스(102) 간의 상대적인 차가 확인될 수 있다. 이러한 상대적인 차에 근거하여, 입력 전압과 기준 전압 간의 차가 확인될 수 있다. 버퍼들(116,118)은, 전류가 p 바이어스(102) 또는 n 바이어스(104)로부터 수신될 때까지 버퍼가 활성화되기 위해 대기하고 있다는 점에서, 전류 궁핍 버퍼(current starved buffer)라고 지칭될 수 있다. 버퍼들(116, 118)은 차동 전류들 각각의 크기와 관련된 속도로 연속적으로 활성화될 것이다.
ADC(100)는 각 버퍼(116, 118)의 상대 속도들을 통해 p 바이어스(102)와 n 바이어스(104) 간의 속도들의 차를 서모미터 코드(thermometer code)로 나타내도록 구성될 수 있다. 상기 코드는 래치들(112)에 저장될 수 있다. 래치들(112)은 p 바이어스(102)와 n 바이어스(104) 중 처음 것의 완료시 서모미터 코드를 버퍼들(116, 118)의 스냅샷으로서 저장할 수 있다. p 바이어스(102) 또는 n 바이어스(104) 중 처음 것의 완료시, 버퍼들(116, 118) 중 각자의 버퍼는, 다음 지연 요소로 전달하는 대신에, done+(완료+)또는 done-(완료-) 중 하나로 될 수 있는 그의 신호를 출력할 수 있다. done+는 버퍼(116)가 (p 바이어스(102)로 인한) 전달을 끝냈음을 나타낼 수 있고, done-는 버퍼(118)가 (n 바이어스(104)로 인한) 전달을 끝냈음을 나타낼 수 있다. OR 게이트가 done+와 done-를 결합하여 done 신호를 생성할 수 있다. done 신호는 래치들(112)의 값들을 설정하기 위한 제어값으로서 공급될 수 있다. 따라서, 래치들(112)은 그의 값들을, done 신호가 생성될 때 받아들일 수 있으며, 이것은 버퍼들(116, 118) 중 처음 것의 완료시 일어날 것이다. 설정되거나 완료된 done+ 및 done- 중 하나는, 차의 부호를 표시하는 부호로서 저장될 수 있다. 그 부호는 p 부호(psign) 및 n 부호(nsign) 중 어느 것이 설정되는가에 따라서 표시될 수 있다. 래치들(112)은 또한, 변환 신호가 발행되었는지 여부에 따라 설정 또는 리셋될 수 있다.
래치들(112)의 값들이 설정될 시점에서(n 바이어스(104) 또는 p 바이어스(102)가 각자의 버퍼를 통과하는 것을 완료했기 때문에), 버퍼들(116, 118)의 현재 값들이 래치들(112)에 로딩될 수 있다. 일 실시예에서, 값들의 수정된 버전이 래치들(112)에 로딩될 수 있다. 예를 들어, 결과가 래치들(112)의 상응하는 요소에 저장되기 전에, 버퍼들(116, 118)의 상응하는 요소로부터의 값들은 함께 NAND 게이트를 통해 통과될 수 있다. 결과적으로, 래치들(112)은 0들의 스트링이 뒤따르는 1들의 스트링을 저장할 수 있는데, 상기 1들이 0들로 전환되는 위치는, p 바이어스(102) 또는 n 바이어스(104) 중 더 빠른 것이 각자의 버퍼의 말단에 도달하고 done 신호를 생성하였을 때에 p 바이어스(102) 또는 n 바이어스(104) 중 더 느린 것이 그의 각자의 버퍼에 도달한 위치를 나타낼 수 있다. p 바이어스(102) 또는 n 바이어스(104) 중 더 느린 것의 이러한 위치를 보여주는 서모미터 코드는, 서모미터-2진 변환기(114)의 시프트 레지스터, 곱셈기, 또는 다른 알고리즘 회로에 의해 변환될 수 있다. 결과 데이터(106)는 p 바이어스(102)와 n 바이어스(104) 간의 상대적인 차를 보여주기 위해 사용될 수 있다. 그리고 p 바이어스(102) 및 n 바이어스(104)를 생성시켰던 전압의 차는, 결과 데이터(106)로부터 추론될 수 있다. 일부 실시예들에서, 예를 들어 전압 레귤레이터들에서, 이러한 차는 레귤레이터의 실제 출력 전압과 레귤레이터의 소망하는 출력 전압의 레벨 간의 차일 수 있다.
ADC(100)는 디지털 셀들로 구현된 버퍼들(116, 118)을 포함한다. 따라서, ADC(100)는 저전력뿐만 아니라 작은 풋프린트 또는 다이 요구사항을 가질 수 있다. 따라서, ADC(100)는 기타 ADC들보다 빠를 수 있는데, 기타 ADC들은 ADC 코어 동작을 위한 ~200 ns, ADC 제어를 위한 ~100 ns, 및 인터럽트 대기시간을 위한 ~80 ns, 총 ~380 ns의 대기시간(latency)을 포함할 수 있다. 반대로, DDL 버퍼들을 사용하면, ADC(100)는 빨라지고 작아질 수 있다. 예를 들어, ADC(100)는 55 nm 만큼 작을 수 있다. 4비트 플러스 부호 DDL ADC로서 구현된 ADC(100)의 동작은, 4.1 ns일 수 있다. 5비트 플러스 부호 DDL ADC 구현은 8.2 ns에서 동작하고 36 제곱밀리미터를 차지할 수 있다(4개로 이루어진 그룹에 대해). 6비트 플러스 부호 DDL ADC는 16.4 ns에서 동작하고 44 제곱밀리미터를 차지할 수 있다(4개로 이루어진 그룹). 7비트 플러스 부호 DDL ADC는 32.8 ns에서 동작하고, 60 제곱밀리미터를 차지할 수 있다(4개로 이루어진 그룹). 반대로, 종래의 플래시 ADC로서 구현된 ADC는 빠를 수 있지만, 현재의 서브미크론 기술에서, 노드들은 크고 또한 상당한 전류를 소모할 수 있다. ADC(100)와 같은 지연 라인 ADC는 비교적 훨씬 작고 저전력일 수 있다.
도 3은 본 개시의 실시예들에 따른, ADC(100)의 전형적인 사용예를 도시한다. 특히, (302)는 전압 레귤레이터 피드백 판정에서의 ADC의 사용을 도시하는데, 여기서 상기 ADC는 본 개시의 교시들을 구현하지 못한다. (304)는 본 개시의 교시들에 따른, 전압 레귤레이터 피드백에서의 ADC(100)의 사용을 도시한다.
(302)에서, 감지 전압(Vsense)은 전압 레귤레이터에 의해 출력되는 전압을 감지할 수 있다. 이 전압은 기준 전압과 비교될 것이다. 기준 전압은 디지털-아날로그-변환기에 적용된 제어 루프 명령 코드에 의해 특정될 수 있는데, 상기 코드는 소망하는 전압 기준 레벨의 아날로그 신호를 생성할 수 있다. Vsense 및 기준 전압은 비교기에 입력될 수 있다. 비교기는 또한, 부호있는 에러 결과들을 지원하거나 수용하기 위해, 또 하나의 기준 전압(Vbg)에 연결될 수 있다. Vbg는 또한, A DC 자체로써 참조될 수 있다. 기준 전압과 Vsense 간의 제어 루프 에러를 나타내는 에러가 ADC에서 출력될 수 있다.
(304)에서, 감지 전압 및 기준 전압이 ADC(100)에 인가될 수 있다. Vbg와 같은 추가 요소들은 필요하지 않을 수 있다. 또한, (302)에서 사용된 비교기도 필요하지 않을 수 있다.
도 1로 돌아가서, 일 실시예에서, ADC(100)는 범위 외의 추정을 수행하기 위한 지연 요소들을 포함할 수 있다. 각각의 버퍼들(116, 118)은 p개의 지연 요소들을 포함할 수 있다. p개의 지연 요소들은, ADC(100)가 q비트의 분해능을 갖는 ADC 변환을 구현하게 할만큼 충분할 수 있다. 전압차를 2진 데이터로 변환(106)하는 것은, n개의 지연 요소들을 사용하여 수행될 수 있다. 서모미터 코드는 n비트폭일 수 있다. 하지만, 전압차 계산에 실제로 사용되는 이러한 n개의 지연 요소들 앞에, 각각의 버퍼들(116, 118) 내에 포함된 추가적인 지연 요소들이 있을 수 있다. 1부터 m개까지의 이러한 지연 요소들과 같은 임의의 적절한 개수의 이러한 지연 요소들이 있을 수 있다. 이러한 추가적인 지연 요소들의 출력은 오버플로(120)로서 출력될 수 있다. 도 2의 전압-전류 변환기의 트랜스컨덕터와 ADC(100)의 n개의 지연 셀들이 선형 영역들 내에서 동작할 수 있도록, 각각의 버퍼들(116, 118)의 시작에서의 결과 비트들과 이러한 여분의 지연 요소들이 ADC(100)에 포함될 수 있다. m개의 지연 셀들을 포함하지 않으면, n개의 지연 셀들을 통과하는 전류의 속도는 전압-전류 변환기에 의해 생성된 전류차에 정확하게 비례하지 않을 수 있다.
일 실시예에서, ADC(100)는 m개의 지연 셀들의 출력을 오버플로(120)로서 캡쳐할 수 있다. 오버플로(120)는, Vsence가 현재 설정과 관련된 범위를 벗어나 있을 때, Vsence의 전압값의 추정치를 생성하는 데에 사용될 수 있다. 추정치는, ADC(100)가 수정 동작(corrective action)을 행하도록 구현된 시스템 중 일부에서 사용될 수 있다. 수정 동작은, ADC(100)의 입력 범위 변경, 기준 전압 변경, 또는 다른 적절한 동작을 포함할 수 있다.
예를 들어, ADC(100)의 입력 범위는 200 밀리볼트일 수 있다. 기준 전압이 1.0V이고 감지된 전압이 1.4V이면, ADC(100)는 0.2V의 전압차에 대응하는 서모미터 코드를 생성할 수 있다. 하지만, ADC(100)의 분해능을 고려해볼 때 표현될 수 있는 최대 차는 0.2V이다. 따라서, ADC(100)는 감지된 전압과 기준 전압 간의 차가 0.2V라고 보고할 수 있다. 하지만, 이러한 정보의 소비자는, 차 값이 ADC(100)에 의해 보고될 수 있는 최대값이어서 실제 차는 보고된 값보다 클 수 있다는 것을 인식할 수 있다.
ADC(100)는 오버플로(120)를 제공할 수 있다. ADC(100)의 출력의 소비자는, ADC(100)의 출력이 ADC(100)의 입력들의 최대 전압차를 표시할 때, 오버플로(120)를 사용할 수 있다. 일 실시예에서, ADC(100)의 입력값들의 범위로부터의 전압차를 나타내는 데에 사용되지 않은 일부의 버퍼들(116, 118)로부터의 ADC(100)의 현재 사용되는(existing) 지연들로부터 오버플로(120)가 재사용될 수 있다. 전술한 바와 같이, 전류차를 이용하여 서모미터 코드를 선형화하는 데에 사용되는 지연들로부터 오버플로(120)가 재사용될 수 있다.
일 실시예에서, 데이터(106)가 최대값 또는 최소값일 때(최대 대 최소 성질(nature)은 데이터(106)의 부호에 의해 특정됨), 오버플로(120)는 정성적으로 평가될 수 있다. 이러한 평가는, 트랜스컨덕터 또는 지연 셀의 비선형 범위 때문일 것이다.
일 실시예에서, ADC(100)는 범위 조정을 수행하도록 구성될 수 있다. ADC(100)의 입력 범위들은 예를 들어 +/- 200mV 또는 +/- 400mV 범위를 갖도록 설계될 수 있다. 상기 범위는 선택가능할 수 있다. 추가 실시예에서, ADC(100)는 데이터(106)의 이전 출력들에 근거하여 사용가능한 범위들(예를 들어, +/- 200mV 또는 +/- 400mV) 중 하나를 선택할 수 있다. 예를 들어, 데이터(106)가 최대 차를 표시하고 입력 범위가 +/- 200mV로 선택된다면, 입력 범위는 +/- 400mV로 변경될 수 있다. 또 하나의 예에서, 데이터(106)가 전압차가 사용가능한 입력 범위의 절반보다 작고 입력 범위가 +/-400mV라고 표시한다면, 입력 범위는 +/- 200mV로 변경될 수 있다. 동일한 개수의 비트들이 사용되지만, 더 좁은 범위가 유효 분해능을 높이는 데에 사용될 수 있다. 초기 에러 전압을 찾기 위해서 초기에는 넓은 범위가 사용될 수 있으며, 그 다음에 SMPS 제어 루프들이 측정된 및 기준 전압들을 더 가까운 레벨로 가져오기 때문에, 범위가 축소될 수 있다.
일 실시예에서, ADC(100)는 교정을 수행하도록 구성될 수 있다. 예를 들어, 교정은 전류를, p 바이어스(102) 또는 n 바이어스(104) 중의 개별적인 하나씩에 대해 조정함으로써 수행될 수 있다. 또 하나의 예에서, 교정은 p 바이어스(102)와 n 바이어스(104) 둘 다에 대해 전류를 조정함으로써 수행될 수 있다. 전류를 조정하면, p 바이어스(102) 또는 n 바이어스(104)의 속도 또는 오프셋이 조정될 수 있다. 전류는 오버플로에 있는 교정 라인에 따라 조정될 수 있다. 예를 들어, 오버플로가 차가 크다고 표시하면, 전류 소스 회로의 전류는 차의 부호에 따라 위로 또는 아래로 조정될 수 있다.
또 하나의 실시예에서, ADC(100)는 지연 라인들(116, 118)의 길이를 조정함으로써 교정을 수행하도록 구성될 수 있다. 지연 라인들(116, 118)의 길이는, 지연 라인들(116, 118)에서의 지연들 중 일부의 사용을 선택적으로 제거할 멀티플렉서들과 같은 인에이블 요소들을 추가함으로써 효과적으로 조정될 수 있다.
도 4는 본 개시의 실시예들에 따른, ADC(100)의 동작의 타이밍도를 도시한다. 도시된 바와 같이, 변환 신호는 아날로그-디지털 변환을 시작시킬 수 있다. 변환 신호를 소거하면 리셋처럼 동작될 수 있다. n 바이어스 또는 p 바이어스 신호 중 처음 것의 하나가 끝나면, 관련된 지연 라인도 끝날 것이다. 따라서, 래치 신호가 트리거되고, 관련된 서모미터 코드가 래치될 것이다. 서모미터 코드는 적절한 길이의 시간 동안에 디지털 값으로 디코딩될 수 있다. 변환 신호가 다시 로우(low)로 갈 때, 지연 라인들은 리셋될 수 있다. 필요한 경우, 교정 및 범위-외의 추정치가 적용될 수 있다.
도 5는 본 개시의 실시예들에 따른, 예시의 프론트엔드를 도시한다. 프론트엔드는 도 2에 도시된 전압-전류 변환기의 구현을 포함할 수 있다. 프론트엔드는 트랜스컨덕터와 함께 부분적으로 구현될 수 있다. 트랜스컨덕터는 차동 전압을 차동 전류로 변환할 수 있으며, 그의 임피던스 값(Rs)을 조정함으로써 범위 선택이 이루어진다. 트랜스컨덕터는 그의 트랜스컨덕턴스(gm)에 따라 정의될 수 있으며, 트랜스컨덕턴스는 차동 전류 출력을 차동 전압 입력으로 나눔으로써 구해질 수 있다. 프론트엔드의 총 출력 전류는 다음과 같이 주어진다:
Figure pct00001
따라서, 출력 전류를 조정하기 위해서, 프론트엔드의 임피던스가 조정될 수 있다.
도 6은 본 개시의 실시예들에 따른, 예시의 지연 셀을 도시한다. 2개의 대응하는 지연 셀들 및 래치의 관련된 부분이 도시된다. 3개의 요소들은, 본질적으로, 결합된 요소를 위한 3층의 행(row) 또는 스택을 생성하기 위해서, 스택으로 구현될 수 있다. 각각의 지연 셀에서, 이전 셀로부터의 출력은 클록 신호 입력으로 라우팅될 수 있고, p 바이어스 또는 n 바이어스 신호는 바이어스 입력으로 라우팅될 수 있다. 입력들 둘 다가 하이(high)이면, 출력은 다음 요소로 라우팅될 수 있다.
도 7은 본 개시의 실시예들에 따른, ADC(100)의 더욱 상세한 도면이다. 도 7에 도시된 바와 같이, 다양한 실시예들에서, 지연 라인들(116, 118)은, 선택적으로 트리밍된 지연 셀들(702), 범위-초과 지연 셀들(over-range delay cells)(704) 및 데이터 지연 셀들(706)로 구분될 수 있다. 일부 실시예들에서, 트리밍된 지연 셀들(702) 및 범위-초과 지연 셀들(704) 중 하나는 생략될 수 있다. 또한, 셀들의 이러한 그룹 중 하나 이상은 ADC(100)의 소망하는 정밀도에 따라 셀 범위들로 구분될 수 있다. 일 실시예에서, 데이터 지연 셀들(706)은 소망하는 정밀도(precision)에 따라 셀 범위들로 구분될 수 있다. 또 하나의 실시예에서, 데이터 지연 셀들(706) 및 범위-초과 지연 셀들(704)은 소망하는 정밀도에 따라 셀 범위들로 구분될 수 있다.
예를 들어, 지연 셀들 중 일부는, 멀티플렉서(712)를 사용하여 ADC(100)에 5비트 정밀도를 지원하는 데에 필요한 데이터 셀들의 갯수로 그룹지어질 수 있다. 또 하나의 예에서, 지연 셀들 중 일부는, 멀티플렉서(710)를 사용하여 ADC(100)에 6비트 정밀도를 지원하는 데에 필요한 데이터 셀들의 갯수로 그룹지어지거나, 또는 멀티플렉서(708)를 사용하여 ADC(100)에 대해 7비트 정밀도로 그룹지어질 수 있다. 이러한 멀티플렉서 각각은, 멀티플렉서에 이어지는 지연 라인들 내의 지연 셀들에 대해 지연 동작을 인에이블시킬 수 있다. 따라서, 지연 라인들의 부분들은 정밀도 모드에 따라 선택적으로 활성화될 수 있다. 정밀도 모드(precision mode)는, ADC(100)의 소망하는 모드에 따라, 사용자 또는 소프트웨어 동작에 따라 또는 과전압(over-voltage) 또는 부족전압(under-voltage) 상황들에 대응하여 ADC(100)에 의해 동적으로, 설정될 수 있다. 5비트 정밀도의 인에이블먼트(enablement)는, 완료(done) 신호가 생성될 때까지 모든 후속 지연 셀들을 인에이블시킬 수 있다. 유사하게, 6비트 정밀도의 인에이블먼트는, 완료 신호가 생성될 때까지 모든 후속 지연 셀들을 인에이블시킬 수 있다. 5비트 정밀도 지연 셀들의 인에이블먼트가 수행될 수 있다. 유사하게, 7비트 정밀도의 인에이블먼트는, 완료 신호가 생성될 때까지 모든 후속 지연 셀들을 인에이블시킬 수 있다. 5비트 및 6비트 정밀도 지연 셀들의 인에이블먼트가 수행될 수 있다.
따라서, 서로 다른 케이스들 및 서로 다른 시간들에서, 그룹들(704 및 706) 중 일부 간에 중첩이 있을 수 있다. 범위-초과에 사용되지 않은 셀들은, 일반 데이터에 사용될 수 있다. 마찬가지로, 데이터에 사용되지 않은 셀들은 범위-초과에 사용될 수 있다. 또한, 선택적으로 트리밍된 지연 셀들(702)의 구성은 그룹들(704 또는 706)의 요소들에 적용될 수 있다. 비트 그룹핑들(708, 710, 712)은, 전체 그룹에 적용된 멀티플렉서를 사용하여 이루어질 수 있는 반면에, 특정의 이러한 비트 그룹핑 내의 개별 멀티플렉서들은 특정의 비트 그룹핑의 부분들을 트리밍하는 데에 적용될 수 있다.
그룹(702)에서, 지연 셀들의 개별 멀티플렉서들은 전달 라인들을 트리밍하거나 또는 전달 라인들(propagation lines)에서의 사용을 생략할 수 있다. 일부 경우들에서, n 바이어스 지연 라인의 지연 셀들에 대한 멀티플렉서 동작은, p 바이어스 지연 라인의 대응하는 지연 셀들과 다를 수 있다. 따라서, 지연 라인들의 길이는, p 바이어스 또는 n 바이어스 라인들 중 하나가 다른 하나의 지연 라인과 동수의 지연 요소들을 통과하지 않도록, 오프셋들을 보상하기 위해 조정될 수 있다. p 바이어스 라인들을 트리밍하기 위한 멀티플렉서들은 bp의 인덱스된 명령들을 통해 제어될 수 있고, n 바이어스 라인들을 트리밍하기 위한 멀티플렉서들은 bn의 인덱스된 명령들을 통해 제어될 수 있다. 지연 라인을 트리밍하는 것은 각자의 전류 값들을 교정할 수 있다.
도 8은 본 개시의 실시예들에 따른, ADC(100)를 통합하도록 구성된 예시의 시스템, 마이크로컨트롤러(800) 또는 다른 디바이스의 도면이다. ADC(100)는 DDL ADC(812)로서 마이크로컨트롤러(800)에 포함될 수 있다. 프로세서(802), 메모리(806), 종래의 ADC(810) 및 PWM 회로(814)가 또한 포함될 수 있다. 이것들은 적절한 데이터 버스(802)를 통해 통신가능하게 결합될 수 있다.
DDL ADC(812)의 동작은, 마이크로컨트롤러(800)를 대신하여, 메모리(806)의 명령어들이 프로세서(802)에 의해 실행될 때 초기화될 수 있다. 명령어들은 전압 레귤레이션을 수행할 PWM(812)의 여러 부분들을 위한 것일 수 있다. 전압 레귤레이션의 일환으로, 전압 비교들이 DDL ADC(812) 또는 종래의 ADC(810)에 의해 이루어질 수 있다. DDL ADC(812)로부터의 결과들에 의존하여, 프로세서(804)는 수정 동작들을 행할 수 있다. 예를 들어, 즉각적인 컨덕터 정보를 기반하여 PWM 설정값들이 조정될 수 있다.
마이크로컨트롤러(800)의 나머지와 관련한 DDL ADC(812)의 동작은, 종래의 ADC(810)에 의해 사용되었던 인터럽트 서비스 루틴(ISR)들을 사용하지 않고도 이루어질 수 있다. 또한, 종래의 ADC(810)가 사용되는 경우에서처럼 DDL ADC(812)를 사용하기 위해 직접 메모리 액세스(DMA)를 필요로 하는 것이 없을 수 있다. DDL ADC(812)의 7개의 인스턴스(instance)들은 15ns 비교기보다 작을 수 있으며 아날로그 비교기만큼 빠를 수도 있다.
도 9는 본 개시의 실시예들에 따른, PWM을 제어하기 위한 디지털 비교기의 특징을 나타내는 DDL ADC를 갖는 마이크로컨트롤러의 도면이다.
다른 애플리케이션들에서, 순수 아날로그 비교기들은 과전류 또는 부족전류 조건들 또는 과전압 또는 부족전압 조건들을 검출하고 그리고 PWM 신호들을 직접 턴오프 또는 턴온하기 위한 애플리케이션을 모니터링할 수 있다. 하지만, 이러한 아날로그 비교기들은 빠를 수 있지만 단일 출력으로 제한된다. 다른 애플리케이션들에서, ADC들은 디지털 비교기들을 통합하여, 범위 외의 동작을 검출하고 소프트웨어가 PWM을 조정할 수 있도록 프로세서로의 인터럽트들을 생성한다. ADC들은 소프트웨어에 복수 비트들의 출력을 제공할 수 있지만, 전원 공급 제어 루프에 비해 느리다.
ADC(100)를 사용함으로써, 마이크로컨트롤러는 ADC(100)의 매우 빠른 속도를 활용할 수 있다. 디지털 비교기들 및 관련된 레지스터들은, 데이터가 비교 기준을 만족할 때, ADC(100) 데이터 출력을 모니터링하고 디지털 출력 신호들을 어서팅할 수 있다. 이러한 출력 신호들은, PWM 출력 신호들을 즉각적으로 제어(수정)하도록, PWM 회로에 연결될 수 있다.
ADC(100)의 인스턴스들은 그들의 값들을 하나 이상의 PWM 제어기들 또는 회로들에 출력할 수 있다. 이들은 ADC 버스를 통해 하나 이상의 디지털 비교기들로 직접 라우팅될 수 있다. 디지털 비교기들은, 각자의 PWM 제어기들 또는 회로들 내에 구현될 수 있거나, 또는 그것들과 통신가능하게 결합될 수 있다. 디지털 비교기들은, ADC(100) 신호들 중 어느 것이 특정의 디지털 비교기에 사용될지에 대한 다른 표시자들 또는 레지스터 값들을 이용하여 프로그램될 수 있다. 따라서, 디지털 비교기는 특정의 ADC(100)로부터의 데이터를 구독하거나 받아들이도록 지정될 수 있다. 또한, 디지털 비교기가 ADC(100) 신호와 비교하기 위한 값은, 레지스터에 특정될 수 있다. PWM 컨트롤러는, 차동 전압이 비교값 레지스터에 특정된 임계치보다 큰지의 여부에 근거하여, PWM 신호들을 발행할 수 있다. 또한, 서로 다른 레벨들이 서로 다른 비교값 레지스터들에 특정될 수 있다. PWM 컨트롤러는 차동 전압이 어떤 임계치들에 도달하는지에 따라 PWM 신호들을 발행할 수 있다.
상기 디지털 비교기들 각각은 2개의 출력들을 가질 수 있는데, 제1 출력은 그 값이 관련된 레지스터에 저장된 값보다 큼을 표시하고, 제2 출력은 그 값이 관련된 레지스터에 저장된 값보다 작거나 같음을 표시한다. 다른 실시예들에 따른 비교기들은, 동일(equal), 큰(greater), 작은(less), 이상(greater or equal), 이하(less or equal) 등과 같은 서로 다른 연산자들(operator)을 사용하는 서로 다른 출력 표시를 가질 수 있다. 비교기들에 의해 제공된 출력 신호들은 PWM 모듈을 직접 제어하는 데에 사용될 수 있다. 이러한 설계는, 인터럽트 서비스 루틴들을 기다릴 필요가 없으며 DMA 전송들이 필요하지도 않다.
도 10은 본 개시의 실시예들에 따른, ADC(100)의 또 하나의 더욱 상세한 도면이다. 멀티플렉서들(1006, 1008)이 도시된다. 멀티플렉서들(1006, 1008)은 멀티플렉서들(710, 712)과 유사한 목적을 제공할 수 있다. 멀티플렉서(710)는 DDL 말단으로부터 50% 지점에 배치될 수 있다. 멀티플렉서(712)는 DDL 말단으로부터 25% 지점에 배치될 수 있다. 도시되지 않은 기타 멀티플렉서들은, 예를 들어 DDL 말단으로부터 12.5% 지점에 배치될 수 있다.
ADC(100)는, 래치들로부터 데이터를 로드하기 위해, 블록(1002) 및 블록(1004)과 같은 디지털 로직 블록들을 포함할 수 있다. 디지털 로직 블록들을 위한 인에이블 신호들은 멀티플렉서 인에이블먼트에 결합될 수 있다. 예를 들어, 멀티플렉서들(1006, 1008)의 최대 분해능이 인에이블될 때에는, 블록들(1002 및 1004)이 래치들로부터의 모든 데이터를 로딩하는 것을 가능케할 수 있다. 멀티플렉서들(1006, 1008)의 절반 분해능이 인에이블될 때에는, 블록(1002)은 턴오프될 수 있는 반면에 블록(1004)은 턴온될 수 있다. 1/4 분해능 등을 위한 다른 로직 블록들은 도시되지 않았다. 이러한 블록들은 또한, 도 7의 멀티플렉서들과 함께 사용된다.
말단에 보다 가까이 있는 각 멀티플렉서는 분해능을 1비트만큼 감소시키지만, ADC(100)의 지연 라인의 일부를 셧다운할 때에 변환 속도를 2배로 만든다. 데이터 래치들과 서모미터-이진 코드 변환기 간의 로직 블록들의 AND 게이트는, 다양한 분해능 선택들을 위한 적절한 입력들을 선택한다. 대신에 이러한 로직 블록들은 지연 라인들과 래치들 간에 구현될 수 있다.
로직 블록들을 사용함으로써, 사용되지 않은 지연 라인 탭들의 "1들"이 데이터 결과들을 손상시키는 것이 방지된다. 지연 라인들에 배치된 멀티플렉서들은, 변환 사이클에 이어지는 빠른 리셋을 생성하도록, 리셋값을 지연의 복수 지점들에 삽입하기 위한 메커니즘을 제공할 수 있다. 이것은, 다음 변환이 시작할 수 있을 때까지의 시간 지연을 감소시킬 수 있다.
본 기술 분야의 당업자의 지식, 기술 및 이해에 따라, 본 개시의 추가, 변경, 수정 또는 다른 치환이 이루어질 수 있다.

Claims (21)

  1. 마이크로컨트롤러로서,
    프로세서 코어;
    메모리; 및
    차동 디지털 지연 라인 아날로그-디지털 변환기(ADC)를 포함하는 복수의 주변 디바이스들을 포함하고,
    상기 ADC는:
    복수의 차동 디지털 지연 라인들;
    상기 차동 디지털 지연 라인들에 포함된 한 세트의 지연 요소들을 포함하는 제1 회로; 및
    상기 차동 디지털 지연 라인들에 포함된 또 하나의 세트의 지연 요소들을 포함하는 제2 회로를 포함하고,
    상기 제1 회로는 입력의 아날로그-디지털 변환을 나타내는 데이터를 생성하도록 구성되고; 및
    상기 제2 회로는 상기 차동 디지털 지연 라인들에 대한 소스를 교정하도록 구성된, 마이크로컨트롤러.
  2. 제1항 또는 제3항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 회로에 의해 생성된 값에 의해 조정되도록 구성된 전류 소스 회로를 더 포함하는, 마이크로컨트롤러.
  3. 제1항 내지 제1항 또는 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 회로로부터의 상기 교정에 근거하여, 기준 전류들을 상기 차동 디지털 지연 라인들의 각각에 미러링하도록 구성된 전류 소스 회로를 더 포함하는, 마이크로컨트롤러.
  4. 제1항 내지 제3항 또는 제5항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 회로는 입력 전압과 기준 전압 간의 차를 측정하도록 구성되고,
    상기 제2 회로는 상기 입력 전압과 상기 기준 전압 간의 상기 측정에 근거하여 상기 소스를 교정하도록 구성된, 마이크로컨트롤러.
  5. 제1항 내지 제4항 또는 제6항 내지 제9항 중 어느 한 항에 있어서,
    입력 차동 전압을 차동 전류로 변환하도록 구성된 트랜스컨덕터를 더 포함하고,
    상기 제1 회로는 상기 차동 전류를 측정하고 그리고 상기 차동 전압을 나타내는 데이터를 생성하도록 구성된, 마이크로컨트롤러.
  6. 제1항 내지 제5항 또는 제7항 내지 제9항 중 어느 한 항에 있어서,
    입력 차동 전압을 차동 전류로 변환하고; 그리고
    전압-전류 범위를 조정하기 위해 상기 복수의 차동 디지털 지연 라인들에 근거한 입력을 받아들이도록 구성된 트랜스컨덕터를 더 포함하는, 마이크로컨트롤러.
  7. 제1항 내지 제6항 또는 제8항 내지 제9항 중 어느 한 항에 있어서,
    차동 디지털 지연 라인의 각각은 전류 제한 버퍼들의 체인을 포함하는, 마이크로컨트롤러.
  8. 제1항 내지 제7항 또는 제9항 중 어느 한 항에 있어서,
    특정의 차동 디지털 지연 라인은 상기 특정의 차동 디지털 지연 라인에 인가된 차동 전류에 따른 속도로 동작하도록 구성되고;
    상기 ADC는 래치를 더 포함하고; 및
    상기 래치는 고속의 차동 디지털 지연 라인의 완료시에 저속의 차동 디지털 지연 라인으로부터의 데이터를 저장하도록 구성된, 마이크로컨트롤러.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 차동 디지털 지연 라인에 포함된 또 다른 세트의 지연 요소들을 포함하는 제3 회로를 더 포함하고,
    상기 제3 회로는 상기 ADC로의 입력이 입력 범위를 벗어나 있는 정도를 표시하는 데이터를 생성하도록 구성된, 마이크로컨트롤러.
  10. 마이크로컨트롤러로서,
    프로세서 코어;
    메모리; 및
    차동 디지털 지연 라인 아날로그-디지털 변환기(ADC)를 포함하는 복수의 주변 디바이스들을 포함하고,
    상기 ADC는:
    복수의 차동 디지털 지연 라인들;
    상기 차동 디지털 지연 라인들에 포함된 한 쌍의 지연 요소들을 포함하는 제1 회로; 및
    상기 차동 디지털 지연 라인들에 포함된 또 하나의 세트의 지연 요소들을 포함하는 제2 회로를 포함하고,
    상기 제1 회로는 입력의 아날로그-디지털 변환을 나타내는 데이터를 생성하도록 구성되고; 및
    상기 제2 회로는 상기 ADC로의 입력이 입력 범위를 벗어나 있는 정도를 표시하는 데이터를 생성하도록 구성된, 마이크로컨트롤러.
  11. 제10항 또는 제12항 내지 제18항 중 어느 한 항에 있어서,
    상기 제1 회로는 입력 전압과 기준 전압 간의 차를 측정하도록 구성된, 마이크로컨트롤러.
  12. 제10항 내지 제11항 또는 제13항 내지 제18항 중 어느 한 항에 있어서,
    펄스-폭-변조(PWM) 회로를 더 포함하고,
    상기 프로세서 코어는, 상기 ADC로의 입력이 상기 입력 범위를 벗어나 있는 상기 정도에 근거하여 상기 PWM 회로의 동작을 조정하도록 구성된, 마이크로컨트롤러.
  13. 제10항 내지 제12항 또는 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 프로세서 코어는, 상기 ADC로의 상기 입력이 상기 입력 범위를 벗어나 있는 상기 정도에 근거하여 상기 입력 범위를 조정하도록 구성된, 마이크로컨트롤러.
  14. 제10항 내지 제13항 또는 제15항 내지 제18항 중 어느 한 항에 있어서,
    입력 차동 전압을 차동 전류로 변환하도록 구성된 트랜스컨덕터를 더 포함하고,
    상기 제1 회로는 상기 차동 전류를 측정하고 그리고 상기 차동 전압을 나타내는 데이터를 생성하도록 구성된, 마이크로컨트롤러.
  15. 제10항 내지 제14항 또는 제16항 내지 제18항 중 어느 한 항에 있어서,
    입력 차동 전압을 차동 전류로 변환하고; 그리고
    전압-전류 범위를 조정하기 위해서 상기 복수의 차동 디지털 지연 라인들에 근거하여 입력을 받아들이도록 구성된 트랜스컨덕터를 더 포함하는, 마이크로컨트롤러.
  16. 제10항 내지 제15항 또는 제17항 내지 제18항 중 어느 한 항에 있어서,
    차동 디지털 지연 라인의 각각은 전류 제한 버퍼들의 체인을 포함하는, 마이크로컨트롤러.
  17. 제10항 내지 제16항 또는 제18항 중 어느 한 항에 있어서,
    특정의 차동 디지털 지연 라인은 상기 특정의 차동 디지털 지연 라인에 인가된 차동 전류에 따른 속도로 동작하도록 구성되고;
    상기 ADC는 래치를 더 포함하고; 및
    상기 래치는 고속의 차동 디지털 지연 라인의 완료시에 저속의 차동 디지털 지연 라인으로부터의 데이터를 저장하도록 구성된, 마이크로컨트롤러.
  18. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 차동 디지털 지연 라인에 포함된 또 다른 세트의 지연 요소들을 포함하는 제3 회로를 더 포함하고,
    상기 제3 회로는 상기 차동 디지털 지연 라인들에 대한 소스를 교정하도록 구성된, 마이크로컨트롤러.
  19. 마이크로컨트롤러로서,
    프로세서 코어;
    메모리; 및
    차동 디지털 지연 라인 아날로그-디지털 변환기(ADC)를 포함하는 복수의 주변 디바이스들을 포함하고,
    상기 ADC는:
    복수의 차동 디지털 지연 라인들;
    상기 차동 디지털 지연 라인들에 포함된 한 세트의 지연 요소들을 포함하는 제1 회로; 및
    입력 차동 전압을 차동 전류로 변환하고 그리고 전압-전류 범위를 조정하기 위해서 상기 복수의 차동 디지털 지연 라인에 근거한 입력을 받아들이도록 구성된 트랜스컨덕터를 포함하는, 마이크로컨트롤러.
  20. 제1항에 있어서,
    상기 차동 디지털 지연 라인에 포함된 또 다른 세트의 지연 요소들을 포함하는 제2 회로를 더 포함하고,
    상기 제2 회로는 상기 ADC로의 입력이 입력 범위를 벗어나 있는 정도를 표시하는 데이터를 생성하도록 구성된, 마이크로컨트롤러.
  21. 제1항 내지 제20항의 어느 한 항에 따른 마이크로컨트롤러의 구성 및 동작에 따라 수행되는 단계들을 포함하는, 방법.
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