JP6861279B2

JP6861279B2 - 駆動回路及び表示パネル

Info

Publication number: JP6861279B2
Application number: JP2019528097A
Authority: JP
Inventors: 鵬杜
Original assignee: TCL China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2016-12-27
Filing date: 2017-01-06
Publication date: 2021-04-21
Anticipated expiration: 2037-01-06
Also published as: CN106652948B; WO2018120286A1; US10223992B2; JP2019536109A; EP3564942A1; KR20190094460A; US20180218699A1; EP3564942A4; KR102216434B1; CN106652948A

Description

本発明は、液晶表示技術の分野に関するものであり、特に、駆動回路及び表示パネルに関する。

ＧＯＡ（Ｇａｔｅ−ｄｒｉｖｅｒＯｎＡｒｒａｙ）技術は、コストを削減し、パネルのフレームのサイズを縮小することができるため、広範に利用されている。
図１に従来のＧＯＡユニットの等価回路図を示す。ｎ段目のＧＯＡユニットのＴ１１は、ＳＴ（ｎ−２）信号に接続され、前記信号はこの段のＧＯＡ回路をオンにし、Ｑ点の電位を上昇させる。Ｔ２１とＴ２２の入力端子はクロック信号ＣＫに接続されており、そのうちＴ２１はこの段の走査信号Ｇ（ｎ）を出力する。Ｔ２２の出力ＳＴ（ｎ）信号は、次の段のＧＯＡ回路をオンするために用いられる。Ｔ３１とＴ４１の入力端子はローレベルの信号ＶＳＳに接続されており、Ｑ点とＧ（ｎ）信号の電位を降下させる。

ラインには負荷が存在するため、ＧＯＡ構成のパネルは一般に双駆動の構造が採用される。しかし従来のＧＯＡ回路のＳＴＶ信号は一方的にしか伝達されないため、ある段のＧＯＡユニットから出力されるＳＴＶ信号が異常になると、その段のＧＯＡユニットの後にカスケード接続されたＧＯＡユニットはすべて機能しなくなってしまう。

したがって、従来技術に存在する問題を解決するための駆動回路と表示パネルを提供することが必要となる。

本発明の目的は、ＧＯＡ領域を減少させることができる駆動回路と表示パネルを提供することである。
上述の技術的課題を解決するために、本発明は、駆動回路において、前記駆動回路は表示パネルに走査信号を入力し、前記表示パネルはｎ行の画素を含み、各行の画素には対応して１の走査ライン組が設けられ、前記走査ライン組は主走査ラインと副走査ラインを含み、
前記駆動回路は、ｎ段のＧＯＡユニット組と、第１のクロック信号組及び第２のクロック信号組とを含み、前記第１のクロック信号組と前記第２のクロック信号組は対応して設けられ、ｎ段目のＧＯＡユニット組はｎ行目の主走査ラインとｎ−ｋ行目の副走査ラインに対応し、前記ＧＯＡユニット組は対応する走査ライン組の両側に位置する２つのＧＯＡユニットを含み、
前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットはそれぞれ前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットにカスケード接続され、
前記走査ライン組の第１の側に位置するｎ段目のＧＯＡユニットの出力端子はｎ−ｋ行目の副走査ラインに接続され、前記走査ライン組の第２の側に位置するｎ段目のＧＯＡユニットの出力端子もｎ−ｋ行目の副走査ラインに接続され、ｎは１より大きいか等しく、ｋは１より大きいか等しく、
前記ＧＯＡユニットは、第１のカスケード信号入力端子と、カスケード信号出力端子を含み、
前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットのカスケード信号出力端子は前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットの第１のカスケード信号入力端子に接続され、前記ｎ段目のＧＯＡユニットのカスケード信号出力端子は前記ｎ−ｋ行目の副走査ラインに接続されることを特徴とする駆動回路を提供する。

本発明は、駆動回路において、前記駆動回路は表示パネルに走査信号を入力し、前記表示パネルはｎ行の画素を含み、各行の画素には対応して１の走査ライン組が設けられ、前記走査ライン組は主走査ラインと副走査ラインを含み、
前記駆動回路は、ｎ段のＧＯＡユニット組を含み、ｎ段目のＧＯＡユニット組はｎ行目の主走査ラインとｎ−ｋ行目の副走査ラインに対応し、前記ＧＯＡユニット組は対応する走査ライン組の両側に位置する２つのＧＯＡユニットを含み、
前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットはそれぞれ前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットにカスケード接続され、
前記走査ライン組の第１の側に位置するｎ段目のＧＯＡユニットは前記走査ライン組の第２の側に位置するｎ段目のＧＯＡユニットに電気的に接続され、ｎは１より大きいか等しく、ｋは１より大きいか等しく、
前記走査ライン組の第１の側に位置するｎ段目のＧＯＡユニットの出力端子はｎ−ｋ行目の副走査ラインに接続され、前記走査ライン組の第２の側に位置するｎ段目のＧＯＡユニットの出力端子も前記ｎ−ｋ行目の副走査ラインに接続され、
前記ＧＯＡユニットは、第１のカスケード信号入力端子と、カスケード信号出力端子を含み、
前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットのカスケード信号出力端子は前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットの第１のカスケード信号入力端子に接続され、前記ｎ段目のＧＯＡユニットのカスケード信号出力端子は前記ｎ−ｋ行目の副走査ラインに接続されることを特徴とする駆動回路を提供する。

本発明は、上記駆動回路を有する表示パネルであって、
多数の走査ライン組と多数のデータラインと、前記走査ライン組と前記データラインにより規定される多数の画素を含み、
前記画素は主画素領域と副画素領域を含み、前記主画素領域には第１の充電モジュールとプルアップモジュールが設けられ、前記第１の充電モジュールは前記副画素領域を充電するとき前記主画素領域を充電し、前記プルアップモジュールは前記主画素領域と前記副画素領域の充電が完了すると前記主画素領域の電位を上昇させ、
前記副画素領域には第２の充電モジュールとプルダウンモジュールが設けられ、前記第２の充電モジュールは前記主画素領域を充電するとき前記副画素領域を充電し、前記プルダウンモジュールは前記主画素領域と前記副画素領域の充電が完了すると前記副画素領域の電位を降下させることを特徴とする表示パネルを提供する。

本発明の駆動回路と表示パネルは、同一段の左側のＧＯＡユニットの出力端子と右側のＧＯＡユニットの出力端子を接続することにより、一方の側のＧＯＡユニットのＳＴＶ信号が異常となった場合でも、正常側ＧＯＡユニットから出力されたＳＴＶ信号を異常側のＧＯＡユニットに伝達することができるため、後段のＧＯＡユニットが機能しなくなることを避けることができる。

従来のＧＯＡユニットの等価回路図。従来の駆動回路の構成を示す概略図。従来の駆動回路の別の構成を示す概略図。従来の駆動回路のさらに別の構成を示す概略図。本発明の駆動回路の構成を示す概略図。本発明の駆動回路の別の構成を示す概略図。本発明の画素の構成を示す概略図。

以下に各実施例について図面を参照して説明する。本発明の実施可能な特定な実施例を例示するものである。本発明でいう方向を示す用語、例えば「上」、「下」、「前」、「後」、「左」、「右」、「内」、「外」、「側面」等は、図面における方向に過ぎない。よって、用いられる方向用語は、本発明を説明及び理解するためのもので、本発明を制限するものではない。図中、構造が類似する要素には同じ符号を付する。

図２から４を参照すると、図２は従来の駆動回路の構成を示す概略図である。
図２に示されるように、本実施例の駆動回路はＧＯＡ回路であり、各側に１０１〜１１４の７段のＧＯＡ回路が設けられる。走査が行われるとき、左側の１段目のＧＯＡユニット１０１は３段目のＧＯＡユニット１０３に連結信号ＳＴ１を入力し、左側の２段目のＧＯＡユニット１０２は４段目のＧＯＡユニット１０４に連結信号ＳＴ２を入力し、左側の３段目のＧＯＡユニット１０３は５段目のＧＯＡユニット１０５に連結信号ＳＴ３を入力し、左側の４段目のＧＯＡユニット１０４は６段目のＧＯＡユニット１０６に連結信号ＳＴ４を入力し、左側の５段目のＧＯＡユニット１０５は７段目のＧＯＡユニット１０７に連結信号ＳＴ５を入力する。

各段のＧＯＡユニットは２つの信号Ｇ（ｎ）とＳＴ（ｎ）を出力し、そのうちＧ（ｎ）はＧ（１）からＧ（７）までであり、ＳＴ（ｎ）はＳＴ１からＳＴ８までである。Ｇ（ｎ）信号は対応するゲートラインを制御するために用いられ、ＳＴ（ｎ）信号はｎ＋２段目のＧＯＡユニットをオンにするために用いられる。同時にＳＴ（ｎ）信号はｎ−２段目のＧＯＡユニットのプルダウン制御部にも接続される。例えば３段目のＧＯＡ部１０３は１段目のＧＯＡ部１０１にＳＴ３を入力し、１段目のＧＯＡユニットの出力の電位を降下させる。その他の段のＧＯＡユニットもこれと同様である。左右両側の１段目のＧＯＡユニットと２段目のＧＯＡユニットのＳＴ信号は駆動ＩＣから直接供給される。

図２において両側の同一段のＧＯＡユニットが出力する走査信号は、同じゲートラインに接続され、出力されたＳＴＶ信号は片側に伝達される。各段のＧＯＡユニットが出力するＳＴ（ｎ）信号とＧ（ｎ）の波形は完全に同一であり、矩形波の信号である。

図３において、各段のＧＯＡユニットが出力する走査信号はそれぞれ、ｎ−２番目の副ゲートライン１１−１７とｎ番目の主ゲートライン２１−２７の２本のゲートラインを制御する。そのうち、ｎ段目のＧＯＡユニットはｎ番目の主ゲートラインに対応し、ｎ行目の画素を充電するために用いられる。ｎ段目のＧＯＡユニットはｎ−２番目の副ゲートラインに対応し、ｎ−２行目の画素を充電するために用いられる。同時に、ｎ段目のＧＯＡユニットはＳＴ（ｎ）信号も出力し、これは一方ではｎ＋２段目のＧＯＡユニットのＱ点の電位を上昇させ、他方ではｎ−２段目のＧＯＡユニットのＱ点のプルダウン回路に接続され、ｎ−２段目の回路のＱ点とＧ（ｎ−２）信号をＶＳＳ電圧まで降下させる。図２と同様に、図３において双駆動のＧＯＡ回路が出力するＳＴ信号も片側に伝達される。

このため、ある段のＧＯＡ回路のＳＴ信号の出力が機能しなくなると、連鎖反応が発生する。具体的には図４に示すように、例えば右側の１段面のＧＯＡユニットのＳＴ１信号の出力が機能しなくなると（例えば、Ｔ２２に異常が発生する）、その後段の３、５、７段目のＧＯＡユニットがすべてオンになることができず、図中の破線が示すように、回路が正常に機能できなくなる。

図５を参照すると、図５は本発明の駆動回路の構成を示す概略図である。
図５に示されるように、本実施例の駆動回路はＧＯＡ回路であり、表示パネルに走査信号を入力するために用いられる。前記表示パネルはｎ行の画素を含み、各行の画素に対応した走査ライン組が設けられる。前記走査ライン組は主走査ラインと副走査ラインを含む。

前記駆動回路は、対応する走査ライン組の両側にそれぞれ位置する、２組の７段のＧＯＡユニット組を含む。例えば、左側の１から７段目のＧＯＡユニットは３０１から３０７であり、右側の１から７段目のＧＯＡユニット組は３０８から３１４である。そのうち、各段のＧＯＡユニットは１行の画素に対応し、ｎ段目のＧＯＡユニット組はｎ行目の主走査ラインとｎ−２行目の副走査ラインに対応する。ここで、ｎは２より大きいか等しく、ｋは１より大きいか等しい。例えば、３段目のＧＯＡユニット３０３は３行目の画素の主走査ラインと１行目の画素の副走査ラインに対応する。その他の段のＧＯＡユニットもこれと同様である。理解されるように、図中３１〜３７は副走査ラインを示し、４１〜４７は主走査ラインを示している。

走査ライン組の左側に位置するｎ段目のＧＯＡユニットと走査ライン組の左側に位置するｎ＋２段目のＧＯＡユニットとはカスケード接続されており、走査ライン組の右側に位置するｎ段目のＧＯＡユニットと走査ライン組の右側に位置するｎ＋２段目のＧＯＡユニットとはカスケード接続されている。例えば左側を例にとると、１段目のＧＯＡユニット３０１と３段目のＧＯＡユニット３０３とはカスケード接続されており、３段目のＧＯＡユニット３０３と５段目のＧＯＡユニット３０５とはカスケード接続されており、５段目のＧＯＡユニット３０５と７段目のＧＯＡユニット３０７とはカスケード接続されている。右側のＧＯＡユニットについても同様である。

また左側の各段のＧＯＡユニットと右側の同一段のＧＯＡユニットとは電気的に接続されている。例えば、左側の１段目のＧＯＡユニット３０１と右側の１段目のＧＯＡユニット３０８とは電気的に接続されている。

一の実施形態において、左側の３段目のＧＯＡユニット３０３の出力端子は１行目の画素の副走査ライン３３（すなわち１行目の副走査ライン）に接続されている。右側の３段目のＧＯＡユニット３１０の出力端子も１行目の画素の副走査ライン３３に接続されている。これらの出力端子は、走査信号の出力端子とカスケード信号の出力端子とを含むことができる。

副走査ラインを介して対応する両側のＧＯＡユニットは電気的に接続されているため、左側のＧＯＡユニットの出力端子からの信号は右側のＧＯＡユニットの出力端子に伝達することができる。したがって右側のある段のＧＯＡユニットに異常が発生した場合であっても、その段のＧＯＡユニットの後段のＧＯＡユニットを正常に機能させることができる。例えば右側の１段目のＧＯＡユニットのＳＴ信号の出力が異常である場合、右側の１段目のＧＯＡユニットの薄膜トランジスタＴ２２を切断して、その段のＧＯＡユニットの信号をすべて左側のＧＯＡユニットに提供する。これにより、右側の３、５、７段目のＧＯＡユニットは正常に機能する。理解されるように、その他の段のＧＯＡユニットの接続方式も３段目のＧＯＡユニットの接続方式と同様である。

各ＧＯＡユニットは、第１のカスケード信号入力端子と、第２のカスケード信号入力端子と、走査信号出力端子と、カスケード信号出力端子を含む。一の実施形態において、前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットのカスケード信号出力端子は、前記走査ライン組の同一側に位置するｎ＋２番目のＧＯＡユニットの第１のカスケード信号入力端子に接続される。前記ｎ段目のＧＯＡユニットのカスケード信号出力端子は、ｎ−２行目の副走査ラインに接続される。

３段目を例にとると、左側の３段目のＧＯＡユニット３０３のカスケード信号出力端子５１は、左側の５段目のＧＯＡユニットの第１カスケード信号入力端子５２にカスケード接続される。左側の３段目のＧＯＡユニット３０３の第１のカスケード信号出力端子５１は、１行目の副走査ライン３３に接続され、前記３段目のＧＯＡユニット３０３の走査信号出力端子５３は３行目の主走査ライン４３に接続される。３段目のＧＯＡユニット３０３の第１のカスケード信号入力端子５５は、１段目のＧＯＡユニット３０１のカスケード信号出力端子５４に接続される。３段目のＧＯＡユニット３０３の第２のカスケード信号入力端子は５段目のＧＯＡユニットのカスケード信号出力端子に接続されて、３段目のＧＯＡユニット３０３の出力端子の信号をローレベルにする。右側についても同様である。

一の実施形態において、前記ｎ段目のＧＯＡユニットの走査信号出力端子は、ｎ−２行目の副走査ラインに接続される。例えば３段目を例にとると、左側の３段目のＧＯＡユニット３０３の走査信号出力端子は１行目の副走査ラインに接続される。右側の３段目のＧＯＡユニット３１０の走査信号出力端子は１行目の副走査ラインに接続される。

前記ＧＯＡユニットはクロック信号入力端子を含み、前記クロック信号入力端子はクロック信号の入力に用いられる。前記駆動回路は第１のクロック信号群と第２のクロック信号群とを含み、前記第１のクロック信号群と前記第２のクロック信号群は対応して設けられる。前記第１のクロック信号群と前記第２のクロック信号群は、第１のクロック信号ＣＫ１と、第２のクロック信号ＣＫ２と、第３のクロック信号ＣＫ３と、第４のクロック信号ＣＫ４を含む。

理解されるように、ＧＯＡ回路は７段以上のＧＯＡユニットを含むことができる。
理解されるように、本実施例においてＧＯＡユニットのカスケード接続方式は本発明の構成を限定するものではない。その他のカスケード接続方式も同様に本発明に適用することができる。

図６に示されるように、走査ラインの同一側に位置する１段目のＧＯＡユニットは同一側の２段目のＧＯＡユニットはカスケード接続することもできる。前記駆動回路は４段のＧＯＡユニット組を含み、前記ＧＯＡユニット組は対応する走査ライン組の両側に位置する２つのＧＯＡユニットを含む。例えば左側は１から４段目のＧＯＡユニット４０１から４０４であり、右側は１から４段目のＧＯＡユニット４０５から４０８である。そのうちｎ段目のＧＯＡユニット組はｎ行目の主走査ラインとｎ−１行目の副走査ラインに対応する。ここで、ｎは１より大きいか等しく、ｋは１より大きいか等しい。例えば、３段目のＧＯＡユニット４０３は３行目の画素の主走査ライン６３及び２行目の画素の副走査ライン５３に対応する。その他の段のＧＯＡユニットも同様である。理解されるように、図中５１〜５４は副走査ラインを示し、６１〜６４は主走査ラインを示している。

もちろん、理解されるように、図５と図６のカスケード接続方式以外にも、本実施例のＧＯＡ回路のｎ段目のＧＯＡユニットはｎ＋ｋ段のＧＯＡユニットとカスケード接続することもできる。ここでｋは２より大きい。このときｎ段目のＧＯＡユニット組はｎ行目の主走査ラインとｎ−ｋ行目の副走査ラインに対応する。前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットは、それぞれ前記走査ライン組の同一側にあるｎ＋ｋ段目のＧＯＡユニットとカスケード接続される。前記走査ライン組の一方の側に位置するｎ段目のＧＯＡユニットは、前記走査ライン組の他方の側にあるｎ段目のＧＯＡユニットと電気的に接続される。

一の実施形態において、前記走査ライン組の第１の側に位置するｎ段目のＧＯＡユニットの出力端子はｎ−ｋ行目の副走査ラインに接続され、前記走査ライン組の第２の側に位置するｎ段目のＧＯＡユニットの出力端子もｎ−ｋ行目の副走査ラインに接続される。
一の実施形態において、前記ＧＯＡユニットは、第１のカスケード信号入力端子と、第２のカスケード信号入力端子と、走査信号出力端子と、カスケード信号出力端子を含む。

前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットのカスケード信号出力端子は、前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットの第１のカスケード信号入力端子に接続される。前記ｎ段目のＧＯＡユニットのカスケード信号出力端子は、ｎ−ｋ行目の副走査ラインに接続される。

一の実施形態において、前記ｎ段目のＧＯＡユニットの走査信号出力端子はｎ行目の主走査線に接続される。ｎ段目のＧＯＡユニットの第１のカスケード信号入力端子はｎ−ｋ番目のＧＯＡユニットのカスケード信号出力端子に接続される。ｎ段目のＧＯＡユニットの第２のカスケード信号入力端子はｎ＋２番目のＧＯＡユニットのカスケード信号出力端子に接続される。
一の実施形態において、前記ｎ段目のＧＯＡユニットの走査信号出力端子は、ｎ−２行目の副走査ラインに接続される。

本発明の駆動回路は、同一段の左側のＧＯＡユニットの出力端子と右側のＧＯＡユニットの出力端子を接続する。これによりそのうちの一方の側のＧＯＡユニットのＳＴＶ信号が異常の場合でも、正常側ＧＯＡユニットから出力されたＳＴＶ信号を異常側のＧＯＡユニットに伝達することができるため、後段のＧＯＡユニットが機能しなくなることを避けることができる。

本発明はまた上述の駆動回路を含む表示パネルを提供する。
図７を参照すると、図７は本発明の画素の構成を示す概略図である。

図７に示されるように、本実施例の表示パネルは、複数の走査ライン組と複数のデータライン、及び、前記走査線ライン組とデータラインとにより規定される複数の画素を含む。
前記走査ライン組は主走査線７４と副走査線７５を含み、前記画素は主画素領域７１と副画素領域７２を含み、前記主画素領域７１には第１の充電モジュール７１１とプルアップモジュール７１２とが設けられ、前記第１の充電モジュールは前記副画素領域７２が充電されるとき、主画素領域７１を充電するように用いられる。前記プルアップモジュール７１２は主画素領域７１と副画素領域７２の充電が完了したとき、前記主画素領域７１の電位を上昇させるように用いられる。

一の実施形態において、前記第１の充電モジュール７１１は第１の薄膜トランジスタＴ１を含む。前記第１の薄膜トランジスタＴ１のゲートは前記主走査ラインを７４に接続され、前記第１の薄膜トランジスタＴ１のソースは前記主データライン７３に接続される。前記第１の充電モジュール７１１はまた第１の液晶コンデンサＣ１を含む。前記第１の液晶コンデンサＣ１の一端と第１の薄膜トランジスタＴ１のドレインは接続され、前記第１の液晶コンデンサＣ１の他端は接地される。

一の実施形態において、前記プルアップモジュール７１２は第１の共有コンデンサＣ２を含む。前記第１の共有コンデンサＣ２の一端は前記第１の薄膜トランジスタＴ１のドレインに接続され、前記第１の共有コンデンサＣ２の他端は前記薄膜トランジスタＴ３のドレインに接続される。一の実施形態において、プルアップモジュール７１２は他の蓄電要素であってもいい。

副画素領域７２には、第２の充電モジュール７２１とプルダウンモジュール７２２が設けられる。
前記第２充電モジュール７２１は前記主画素領域７１が充電されるとき、前記副画素領域７２を充電するように用いられる。プルダウンモジュール７２２は、前記主画素領域７１と前記副画素領域７２の充電が完了したとき、前記副画素領域７２の電位を降下するように用いられる。

前記第２の充電モジュール７２１は第２の薄膜トランジスタＴ２を含む。前記第２の薄膜トランジスタＴ２のゲートは前記主走査ラインを７４に接続され、前記第２の薄膜トランジスタＴ２のソースは前記主データライン７３に接続される。
前記第２の充電モジュール７２１はまた第２の液晶コンデンサＣ３を含む。前記第２の液晶コンデンサＣ３の一端と第２の薄膜トランジスタＴ２のドレインは接続され、前記第２の液晶コンデンサＣ２の他端は接地される。

前記プルダウンモジュール７２２は第３の薄膜トランジスタＴ３と第２の共有コンデンサＣ４を含む。前記第３の薄膜トランジスタＴ３のゲートは前記副走査ライン７５に接続され、前記第３の薄膜トランジスタＴ３のソースは前記第２の薄膜トランジスタＴ２のドレインに接続される。前記第３の薄膜トランジスタＴ３のドレインは前記第１の共有コンデンサＣ２の他端と前記第２の共有コンデンサＣ４の一端に接続され、前記第２の共有コンデンサＣ４の他端は接地される。

副走査ライン７５がハイレベルのとき、第３の薄膜トランジスタＴ３がオンするので、前記第２の共有コンデンサＣ４が充電される。第１共有キャパシタＣ２は第３薄膜トランジスタＴ３のドレインにも接続されているので、第１共有コンデンサＣ２の電圧と第２共有コンデンサＣ４の電圧を同じになり、前記第１の液晶コンデンサＣ１の電圧も増大し、主画素領域の輝度も増大する。

理解されるように、一の実施形態では、ｎ行目の画素の主走査ラインはｎ段目のＧＯＡユニットの走査信号出力端子を接続するために用いられ、ｎ行目の画素の副走査ラインはｎ＋２段目のＧＯＡユニットのカスケード信号出力端子を接続するために用いられる。

本発明の表示パネルは、主画素領域にプルアップモジュールを設け、含画素領域の電位を低電位とするだけでなく、主画素領域の電位を高電位として、主画素領域と副画素領域の電位差をさらに増大させ、色ずれを好ましいように低減させる。

以上のとおり、本発明を好ましい実施例により説明したが、上述の好ましい実施例は本発明を限定するものではなく、本技術分野の当業者であれば、本発明の趣旨を逸脱しない範囲で、各種の置換や修正をすることができる。したがって本発明の範囲は特許請求の範囲によって規定される範囲によって規定されるものである。

Claims

駆動回路において、前記駆動回路は表示パネルに走査信号を入力し、前記表示パネルはｎ行の画素を含み、各行の画素には対応して１の走査ライン組が設けられ、前記走査ライン組は主走査ラインと副走査ラインを含み、
前記駆動回路は、ｎ段のＧＯＡユニット組と、第１のクロック信号組及び第２のクロック信号組とを含み、前記第１のクロック信号組と前記第２のクロック信号組は対応して設けられ、ｎ段目のＧＯＡユニット組はｎ行目の主走査ラインとｎ−ｋ行目の副走査ラインに対応し、前記ＧＯＡユニット組は対応する走査ライン組の両側に位置する２つのＧＯＡユニットを含み、
前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットはそれぞれ前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットにカスケード接続され、
前記走査ライン組の第１の側に位置するｎ段目のＧＯＡユニットの出力端子はｎ−ｋ行目の副走査ラインに接続され、前記走査ライン組の第２の側に位置するｎ段目のＧＯＡユニットの出力端子も前記ｎ−ｋ行目の副走査ラインに接続され、ｎは１より大きいか等しく、ｋは１より大きいか等しく、
前記ＧＯＡユニットは、第１のカスケード信号入力端子と、カスケード信号出力端子を含み、
前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットのカスケード信号出力端子は前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットの第１のカスケード信号入力端子に接続され、前記ｎ段目のＧＯＡユニットのカスケード信号出力端子は前記ｎ−ｋ行目の副走査ラインに接続される、駆動回路。
前記ＧＯＡユニットは、さらに第２のカスケード信号入力端子と、走査信号出力端子を含み、
前記ｎ段目のＧＯＡユニットの走査信号出力端子はｎ行目の主走査ラインに接続され、
ｎ段目のＧＯＡユニットの第１のカスケード信号入力端子はｎ−２段目のＧＯＡユニットのカスケード信号出力端子に接続され、
ｎ段目のＧＯＡユニットの第２のカスケード信号入力端子はｎ＋２段目のＧＯＡユニットのカスケード信号出力端子に接続される、請求項１に記載の駆動回路。
前記ＧＯＡユニットは走査信号出力端子を含み、前記ｎ段目のＧＯＡユニットの走査信号出力端子はｎ−２行目の副走査ラインに接続される、請求項１に記載の駆動回路。
前記ＧＯＡユニットはクロック信号入力端子を含み、前記クロック信号入力端子はクロック信号を入力するために用いられる、請求項１に記載の駆動回路。
駆動回路において、前記駆動回路は表示パネルに走査信号を入力し、前記表示パネルはｎ行の画素を含み、各行の画素には対応して１の走査ライン組が設けられ、前記走査ライン組は主走査ラインと副走査ラインを含み、
前記駆動回路は、ｎ段のＧＯＡユニット組を含み、ｎ段目のＧＯＡユニット組はｎ行目の主走査ラインとｎ−ｋ行目の副走査ラインに対応し、前記ＧＯＡユニット組は対応する走査ライン組の両側に位置する２つのＧＯＡユニットを含み、
前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットはそれぞれ前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットにカスケード接続され、
前記走査ライン組の第１の側に位置するｎ段目のＧＯＡユニットは前記走査ライン組の第２の側に位置するｎ段目のＧＯＡユニットに電気的に接続され、ｎは１より大きいか等しく、ｋは１より大きいか等しく、
前記走査ライン組の第１の側に位置するｎ段目のＧＯＡユニットの出力端子はｎ−ｋ行目の副走査ラインに接続され、前記走査ライン組の第２の側に位置するｎ段目のＧＯＡユニットの出力端子も前記ｎ−ｋ行目の副走査ラインに接続され、
前記ＧＯＡユニットは、第１のカスケード信号入力端子と、カスケード信号出力端子を含み、
前記走査ライン組の同一側に位置するｎ段目のＧＯＡユニットのカスケード信号出力端子は前記走査ライン組の同一側に位置するｎ＋ｋ段目のＧＯＡユニットの第１のカスケード信号入力端子に接続され、前記ｎ段目のＧＯＡユニットのカスケード信号出力端子は前記ｎ−ｋ行目の副走査ラインに接続される、駆動回路。
前記ＧＯＡユニットは、さらに第２のカスケード信号入力端子と、走査信号出力端子を含み、
前記ｎ段目のＧＯＡユニットの走査信号出力端子はｎ行目の主走査ラインに接続され、
ｎ段目のＧＯＡユニットの第１のカスケード信号入力端子はｎ−２段目のＧＯＡユニットのカスケード信号出力端子に接続され、
ｎ段目のＧＯＡユニットの第２のカスケード信号入力端子はｎ＋２段目のＧＯＡユニットのカスケード信号出力端子に接続される、請求項５に記載の駆動回路。
前記ＧＯＡユニットは走査信号出力端子を含み、
前記ｎ段目のＧＯＡユニットの走査信号出力端子はｎ−２行目の副走査ラインに接続される、請求項５に記載の駆動回路。
前記駆動回路はさらに第１のクロック信号組と第２のクロック信号組とを含み、前記第１のクロック信号組と前記第２のクロック信号組は対応して設けられる、請求項５に記載の駆動回路。
請求項1に記載の駆動回路を有する表示パネルであって、多数の走査ライン組と多数のデータラインと、前記走査ライン組と前記データラインにより規定される多数の画素を含み、
前記画素は主画素領域と副画素領域を含み、前記主画素領域には第１の充電モジュールとプルアップモジュールが設けられ、前記第１の充電モジュールは前記副画素領域を充電するとき前記主画素領域を充電し、前記プルアップモジュールは前記主画素領域と前記副画素領域の充電が完了すると前記主画素領域の電位を上昇させ、
前記副画素領域には第２の充電モジュールとプルダウンモジュールが設けられ、前記第２の充電モジュールは前記主画素領域を充電するとき前記副画素領域を充電し、前記プルダウンモジュールは前記主画素領域と前記副画素領域の充電が完了すると前記副画素領域の電位を降下させる表示パネル。
前記走査ライン組は主走査ラインと副走査ラインを含み、前記第１の充電モジュールは第１の薄膜トランジスタと第１の液晶コンデンサを含み、
前記第１の薄膜トランジスタのゲートは前記主走査ラインに接続され、前記第１の薄膜トランジスタのソースは前記データラインに接続され、前記第１の薄膜トランジスタのドレインは前記第１の液晶コンデンサに接続される、請求項９に記載の表示パネル。
前記プルアップモジュールは第１の共有コンデンサを含み、前記第１の共有コンデンサの一端は前記第１の薄膜トランジスタのドレインに接続される、請求項１０に記載の表示パネル。
前記第２の充電モジュールは第２の薄膜トランジスタを含み、前記第２の薄膜トランジスタのゲートは前記主走査ラインに接続され、前記第２の薄膜トランジスタのソースは前記データラインに接続される、請求項１１に記載の表示パネル。
前記プルダウンモジュールは第３の薄膜トランジスタと第２の共有コンデンサを含み、前記第３の薄膜トランジスタのゲートは前記副走査ラインに接続され、前記第３の薄膜トランジスタのソースは前記第２の薄膜トランジスタのドレインに接続され、前記第３の薄膜トランジスタのドレインはそれぞれ前記第１の共有コンデンサの他端及び前記第２の共有コンデンサの一端に接続され、前記第２の共有コンデンサの他端は接地される、請求項１２に記載の表示パネル。