KR102216434B1 - 구동 회로 및 디스플레이 패널 - Google Patents

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Abstract

구동 회로 및 디스플레이 패널로서, 구동 회로는 n 스테이지의 GOA 유닛 그룹을 포함하고, 제n 스테이지 GOA 유닛 그룹은 제n 행 메인 스캔 라인(31-37, 51-54, 74) 및 제n-k 행 서브 스캔 라인(41-47, 61-64, 75)에 대응되며; GOA 유닛 그룹은 대응되는 스캔 라인 그룹의 양측에 위치하는 2개의 GOA 유닛(301-307, 401-404, 308-314, 405-408)을 포함하고; 스캔 라인 그룹의 제1 측의 제n 스테이지 GOA 유닛(301-307, 401-404)은 스캔 라인 그룹의 제2 측에 위치하는 제n 스테이지 GOA 유닛(308-314, 405-408)에 전기적으로 연결된다.

Description

구동 회로 및 디스플레이 패널
본 발명은 액정 디스플레이 장치 기술 분야에 관한 것으로, 특히 구동 회로 및 디스플레이 패널에 관한 것이다.
GOA(Gate-Driver on Array) 기술은 원가를 낮추고 패널 프레임의 사이즈를 줄일 수 있기 때문에, 널리 사용되고 있다.
도 1에 도시된 바와 같이, 도 1은 기존의 GOA 유닛의 등가 회로도이다. 제n 스테이지 GOA 유닛의 T11에는 ST(n-2) 신호가 연결되고, 이 신호는 본 스테이지의 GOA 회로를 오픈하며, 즉 Q 노드의 전위를 높인다. T21 및 T22의 입력단에는 클럭 신호 CK가 연결되고, 여기서 T21은 본 스테이지의 스캔 신호 G(n)을 출력한다. T22는 ST(n) 신호를 출력하고, 이 신호는 다음 스테이지 GOA 회로를 오픈하는데 사용된다. T31 및 T41의 입력단에는 로우 레벨 신호 VSS가 연결되어, Q 노드와 G(n) 신호의 전위를 낮추도록 보장한다.
회로에 부하가 걸리므로, GOA 구조의 패널은 일반적으로 모두 이중 드라이브 구조를 채택하지만, 기존의 GOA 회로에서 STV 신호는 모두 일 측으로 전송되며, 어느 한 스테이지의 GOA 유닛에서 출력된 STV 신호가 이상이 있을 경우, 이 스테이지의 GOA 유닛 뒤의 이와 캐스케이드된 GOA 유닛은 모두 실효된다.
따라서, 종래 기술이 존재하는 문제점을 해결하도록, 구동 회로 및 디스플레이 패널을 제공할 필요가 있다.
본 발명의 목적은 GOA 영역의 폭을 줄일 수 있는 구동 회로 및 디스플레이 패널을 제공하는데 있다.
상기 기술 문제를 해결하기 위해, 본 발명에서는 디스플레이 패널에 스캔 신호를 입력하기 위한 구동 회로를 제공하고, 상기 디스플레이 패널은 n 행의 픽셀을 포함하며; 각 행의 픽셀에는 스캔 라인 그룹이 대응되게 설치되고, 상기 스캔 라인 그룹은 메인 스캔 라인 및 서브 스캔 라인을 포함하며;
상기 구동 회로는 n 스테이지의 GOA 유닛 그룹, 제1 클럭 신호 그룹 및 제2 클럭 신호 그룹을 포함하고, 상기 제1 클럭 신호 그룹과 상기 제2 클럭 신호 그룹은 서로 대향되게 배치되며, 제n 스테이지 GOA 유닛 그룹은 제n 행 메인 스캔 라인 및 제n-k 행 서브 스캔 라인에 대응되고; 상기 GOA 유닛 그룹은 대응되는 스캔 라인 그룹의 양측에 위치하는 2개의 GOA 유닛을 포함하며;
상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+k 스테이지 GOA 유닛에 각각 캐스케이드 되고;
상기 스캔 라인 그룹의 제1 측의 제n 스테이지 GOA 유닛의 출력단은 제n-k 행 서브 스캔 라인에 연결되고, 상기 스캔 라인 그룹의 제2 측에 위치하는 제n 스테이지 GOA 유닛의 출력단도 상기 제n-k 행 서브 스캔 라인에 연결되며, 여기서 n은 1보다 크거나 같고, k는 1보다 크거나 같다.
본 발명은 디스플레이 패널에 스캔 신호를 입력하기 위한 구동 회로를 제공하고, 상기 디스플레이 패널은 n행의 픽셀을 포함하며; 각 행의 픽셀에는 스캔 라인 그룹이 대응되게 배치되고, 상기 스캔 라인 그룹은 메인 스캔 라인 및 서브 스캔 라인을 포함하며;
상기 구동 회로는 n 스테이지의 GOA 유닛 그룹을 포함하고, 제n 스테이지 GOA 유닛 그룹은 제n 행 메인 스캔 라인 및 제n-k 행 서브 스캔 라인에 대응되고; 상기 GOA 유닛 그룹은 대응되는 스캔 라인 그룹의 양측에 위치하는 2개의 GOA 유닛을 포함하며;
상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+k 스테이지 GOA 유닛에 각각 캐스케이드되고;
상기 스캔 라인 그룹의 제1측에 위치하는 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹의 제2측에 위치하는 제n 스테이지 GOA 유닛에 전기적으로 연결되고, 여기서 n은 1보다 크거나 같고, k는 1보다 크거나 같다.
본 발명은 디스플레이 패널을 제공하고, 상기 디스플레이 패널은,
복수 개의 스캔 라인 그룹과 복수 개의 데이터 라인, 및 상기 스캔 라인 그룹과 상기 데이터 라인으로 한정되는 복수 개의 픽셀,을 포함하고;
상기 픽셀은 메인 픽셀 영역 및 서브 픽셀 영역을 포함하고, 상기 메인 픽셀 영역에는 제1 충전 모듈 및 풀업 모듈이 배치되며; 상기 제1 충전 모듈은 상기 서브 픽셀 영역에 대해 충전 시, 상기 메인 픽셀 영역에 대해 충전하는데 사용되고; 상기 풀업 모듈은 상기 메인 픽셀 영역 및 상기 서브 픽셀 영역이 충전 완료 시, 상기 메인 픽셀 영역의 전위를 풀업하는데 사용되며;
상기 서브 픽셀 영역에는 제2 충전 모듈 및 풀다운 모듈이 배치되며; 상기 제2 충전 모듈은 상기 메인 픽셀 영역에 대해 충전 시, 상기 서브 픽셀 영역에 대해 충전하는데 사용되고; 상기 풀다운 모듈은 상기 메인 픽셀 영역 및 상기 서브 픽셀 영역이 충전 완료되면, 픽셀 영역의 전위를 풀다운하는데 사용된다.
본 발명의 구동 회로 및 디스플레이 패널은, 동일 스테이지에서 좌측의 GOA 유닛의 출력단 및 우측의 GOA 유닛을 연결하여, 이들 중 일측의 GOA 유닛의 STV 신호가 이상이 있을 경우, 정상측의 GOA 유닛에서 출력하는 STV 신호를 이상측의 GOA 유닛에 전달하여, 후속 스테이지의 GOA 유닛의 실효를 피할 수 있다.
도 1은 기존 GOA 유닛의 등가 회로도이다;
도 2는 기존 구동 회로의 일 구조 예시도이다;
도 3은 기존 구동 회로의 다른 일 구조 예시도이다;
도 4는 기존 구동 회로의 또 다른 일 구조 예시도이다;
도 5는 본 발명의 구동 회로의 일 구조 예시도이다;
도 6은 본 발명의 구동 회로의 다른 일 구조 예시도이다;
도 7은 본 발명의 픽셀의 일 구조 예시도이다.
이하 각 실시예에 대한 설명은 첨부된 도면을 참조하여, 본 발명으로 실시 가능한 특정 실시예를 예시한다. 본 발명에서 언급한 방향 용어와 관련하여, 예컨대 "상", "하", "전", "후", "좌", "우", "내", "외", "측면" 등은 첨부 도면의 방향을 참고할 뿐이다. 따라서, 사용한 방향 용어는 본 발명을 설명하고 이해하기 위한 것 일뿐, 본 발명을 한정하는 것은 아니다. 도면에서, 구조가 유사한 유닛은 동일한 부호로 표시한다.
도 2 내지 도 4를 참조하면, 도 2는 기존 구동 회로의 일 구조 예시도이다.
도 2에 도시된 바와 같이, 본 실시예의 구동 회로는 GOA 회로이고, 이의 각 측에는 모두 7 스테이지의 GOA 유닛이 배치되어 있고, 각각 101-114이며; 정방향으로 스캔할 경우, 좌측의 제1 스테이지 GOA 유닛(101)은 제3 스테이지 GOA 유닛(103)에 캐스케이드 신호(ST1)를 입력하고, 좌측의 제2 스테이지 GOA 유닛(102)은 제4 스테이지 GOA 유닛(104)에 캐스케이드 신호(ST2)를 입력하며, 좌측의 제3 스테이지 GOA 유닛(103)은 제5 스테이지 GOA 유닛(105)에 캐스케이드 신호(ST3)를 입력한다. 좌측의 제4 스테이지 GOA 유닛(104)은 제6 스테이지 GOA 유닛(106)에 캐스케이드 신호(ST4)를 입력한다. 좌측의 제5 스테이지 GOA 유닛(105)은 제7 스테이지 GOA 유닛(107)에 캐스케이드 신호(ST5)를 입력한다.
각 스테이지의 GOA 유닛은 2개의 신호 G(n) 및 ST(n)을 출력하고, 여기서 G(n)은 G(1)내지 G(7)이며, ST(n)은 ST1 내지 ST8이다. G(n) 신호는 대응되는 게이트 라인을 제어하는데 사용되고, ST(n) 신호는 제n+2 스테이지의 GOA 유닛을 오픈하는데 사용되며, 동시에 ST(n) 신호는 제n-2 스테이지 GOA 유닛의 풀다운 제어 부분도 연결하며, 예컨대 제3 스테이지 GOA 유닛(103)은 제1 스테이지 GOA 유닛(101)에 ST3를 입력하여, 제1 스테이지 GOA 유닛의 출력단의 전위를 풀다운시키고, 나머지 스테이지의 GOA 유닛은 이와 유사하다. 좌우 양측의 제1 스테이지 GOA 유닛 및 제2 스테이지 GOA 유닛의 ST 신호는 구동 IC에서 직접 제공한다.
도 2에서 양측의 동일 스테이지의 GOA 유닛에서 출력한 스캔 신호는 동일 게이트 라인에 연결되고, 출력한 STV 신호는 단일측으로 전송된다. 각 스테이지의 GOA 유닛에서 출력하는 ST(n) 신호 및 G(n)의 파형은 완전히 일치하고, 모두 하나의 방형파 신호이다.
도 3에서, 각 스테이지의 GOA 유닛에서 출력하는 스캔 신호는 2개의 게이트 라인을 각각 제어하고, 2개의 게이트 라인 각각은 제n-2번째 서브 게이트 라인(11-17) 및 제n번째 메인 게이트 라인(21-27)이다. 여기서, 제n 스테이지 GOA 유닛은 제n번째 메인 게이트 라인에 대응되고, 제n 행 픽셀의 충전에 사용된다. 제n 스테이지 GOA 유닛은 제n-2번째 서브 게이트 라인에도 대응되고, 제n-2 행의 픽셀에 대해 전하를 공유하는데 사용된다. 동시에 제n 스테이지 GOA 유닛은 ST(n) 신호도 출력하고, 이는 한편으로 제n+2 스테이지 GOA 유닛의 Q 노드의 전위를 높이고, 다른 한편으로는 제n-2 스테이지 GOA 유닛의 풀다운 회로에도 연결되어, 제n-2 스테이지 회로의 Q 노드 및 G(n-2) 신호를 Vss 전압으로 낮춰준다. 도 2의 구조와 마찬가지로, 도 3에서 양측 구동하는 GOA 회로에서 출력하는 ST 신호는 역시 일측 전송된다.
따라서, 어느 한 스테이지의 GOA 회로의 ST신호의 출력이 실효된 경우 연쇄반응이 일어난다. 구체적으로 도 4에 도시된 바와 같이, 예컨대 제1 스테이지 GOA 유닛의 ST1 신호의 출력이 실효된 경우(예를 들어 T22가 이상이 있을 경우), 그 하단의 제3, 5, 7 스테이지의 GOA 유닛은 모두 오픈되지 않으며, 도에서 점선으로 표기한 바와 같이, 회로가 정상적으로 작동될 수 없게 된다.
도 5를 참조하면, 도 5는 본 발명의 구동 회로의 일 구조 예시도이다.
도 5에 도시된 바와 같이, 본 실시예의 구동 회로는 GOA 회로이고, 이는 디스플레이 패널에 스캔 신호를 입력하는데 사용되며, 상기 디스플레이 패널은 n행 픽셀을 포함하고, 각 행의 픽셀에는 스캔 라인 그룹이 대응되게 배치되고, 상기 스캔 라인 그룹은 메인 스캔 라인 및 서브 스캔 라인을 포함한다.
상기 구동 회로는 7 스테이지의 GOA 유닛 그룹을 포함하고, 상기 GOA 유닛 그룹은 대응되는 스캔 라인 그룹의 양측에 위치하는 2개의 GOA 유닛을 포함하며; 예컨대 좌측의 제1 스테이지 GOA 유닛(301) 내지 제7 스테이지 GOA유닛(307), 우측의 제1 스테이지 GOA 유닛(308) 내지 제7 스테이지 GOA유닛(314)를 포함한다. 여기서 각 스테이지의 GOA 유닛은 일 행의 픽셀에 대응되고; 제n 스테이지 GOA유닛 그룹은 제n 행 메인 라인 및 제n-2 행 서브 스캔 라인에 대응되고, 여기서 n은 2보다 크거나 같고, K는 1보다 크거나 같다. 예컨대, 제3 스테이지 GOA 유닛(303)은 제3 행 픽셀의 메인 스캔 라인(43) 및 제1 행 픽셀의 서브 스캔 라인(33)에 대응되고; 나머지 스테이지의 GOA 유닛은 이와 유사하다. 이해할 수 있는 것은, 도에서 31-37은 서브 스캔 라인을 표시하고, 41 내지 47은 메인 스캔 라인을 표시한다.
상기 스캔 라인 그룹 좌측의 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹 좌측의 제n+2 스테이지 GOA 유닛에 캐스케이드되고, 상기 스캔 라인 그룹 우측의 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹 우측의 제n+2 스테이지 GOA 유닛에 캐스케이드된다. 좌측을 예로 들면, 제1 스테이지 GOA 유닛(301)과 제3 스테이지 GOA 유닛(303)은 캐스케이드되고, 제3 스테이지 GOA 유닛(303)은 제5 스테이지 GOA 유닛(305)에 캐스케이드되며, 제5 스테이지 GOA 유닛(305)은 제7 스테이지 GOA 유닛(307)에 캐스케이드되고, 우측의 GOA 유닛은 이와 유사하다.
동시에 좌측의 각 스테이지 GOA 유닛은 우측의 동일 스테이지의 GOA 유닛에 전기적으로 연결된다. 예컨대 좌측의 제1 스테이지 GOA 유닛(301)은 우측의 제1 스테이지 GOA 유닛(308)에 전기적으로 연결되고, 나머지 스테이지의 GOA 유닛의 연결 방식은 이와 유사하다.
일 실시방식에서, 좌측의 제3 스테이지 GOA 유닛(303)의 출력단은 제1 행 픽셀의 서브 스캔 라인(33)에 연결되고(즉 제1 행 서브 스캔 라인); 우측의 제3 스테이지 GOA 유닛(310)의 출력단 역시 제1 행 픽셀의 서브 스캔 라인(33)에 연결되며; 상기 출력단은 스캔 신호 출력단 및 캐스케이드 신호 출력단을 포함할 수 있다.
서브 스캔 라인을 통해 대응되는 양측의 GOA 유닛을 전기적으로 연결하기 때문에, 좌측 GOA 유닛 출력단의 신호를 우측의 GOA 유닛 출력단으로 전송할 수 있다. 따라서 우측의 어느 한 스테이지의 GOA 유닛에 이상이 있을 경우에도, 해당 스테이지 GOA 유닛 뒤의 GOA 유닛을 정상 작동시킬 수 있다. 예를 들어, 우측의 제1 스테이지 GOA 유닛의 ST 신호 출력에 이상이 있을 경우, 우측 제1 스테이지 GOA 유닛의 T22 박막 트랜지스터를 차단시키고, 해당 스테이지 GOA 유닛에서 출력하는 신호는 모두 좌측의 GOA 유닛에서 제공된다. 따라서 우측 제3, 5, 7 스테이지의 GOA 유닛은 정상적으로 작동할 수 있다. 이해 할 수 있는 것은, 나머지 스테이지의 GOA 유닛의 연결방식은 제3 스테이지 GOA 유닛의 연결 방식과 동일하다.
각 GOA 유닛은 제1 캐스케이드 신호 입력단, 제2 캐스케이드 신호 입력단, 스캔 신호 출력단, 캐스케이드 신호 출력단을 포함한다. 일 실시방식에서, 상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛의 캐스케이드 신호 출력단은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+2 스테이지 GOA 유닛의 제1 캐스케이드 신호 입력단에 연결되고; 상기 제n 스테이지 GOA 유닛의 캐스케이드 신호 출력단은 제n-2행 서브 스캔 라인에 연결된다.
제3 스테이지를 예로 들면, 좌측의 제3 스테이지 GOA 유닛(303)의 캐스케이드 신호 출력단(51)은 좌측의 제5 스테이지 GOA 유닛의 제1 캐스케이드 신호 입력단(52)에 캐스케이드되고; 좌측의 제3 스테이지 GOA 유닛의 캐스케이드 신호 출력단(51)은 또한 제1 행 서브 스캔 라인(31)에 연결되며, 상기 제3 스테이지 GOA 유닛(303)의 스캔 신호 출력단(53)은 제3 행 메인 스캔 라인(43)에 연결되고; 제3 스테이지 GOA 유닛(303)의 제1 캐스케이드 신호 입력단(55)은 제1 스테이지 GOA 유닛(301)의 캐스케이드 신호 출력단(54)에 연결되며; 제3 스테이지 GOA 유닛(303)의 제2 캐스케이드 신호 입력단은 제5 스테이지 GOA 유닛의 캐스케이드 신호 출력단에 연결되고, 제3 스테이지 GOA 유닛(303)의 출력단의 신호를 낮추는데 사용된다. 우측은 이와 동일하다.
일 실시방식에서, 상기 제n 스테이지 GOA 유닛의 스캔 신호 출력단은 제n-2 행 서브 스캔 라인에 연결된다. 제3 스테이지를 예로 들면, 좌측의 제3 스테이지 GOA 유닛(303)의 스캔 신호 출력단은 제1 행 서브 스캔 라인에 연결되고; 우측의 제3 스테이지 GOA 유닛(310)의 스캔 신호 출력단도 제1 행 서브 스캔 라인에 연결된다.
상기 GOA 유닛은 클럭 신호 입력단을 포함하고, 상기 클럭 신호 입력단은 클럭 신호를 입력하는데 사용된다. 상기 구동 회로는 제1 클럭 신호 그룹 및 제2 클럭 신호 그룹을 포함하고, 상기 제1 클럭 신호 그룹과 상기 제2 클럭 신호 그룹은 서로 대향되게 배치되며; 상기 제1 클럭 신호 그룹 및 상기 제2 클럭 신호 그룹은 모두 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제3 클럭 신호(CK3) 및 제4 클럭 신호(CK4)를 포함한다.
이해할 수 있는 것은, 상기 GOA 회로는 7 스테이지 이상의 GOA 유닛을 포함할 수 있다.
이해할 수 있는 것은, 본 실시예에서 GOA 유닛의 캐스케이드 방식은 본 발명을 한정하는 것은 아니다. 기타 캐스케이드 방식 역시 본 발명에 적용 가능하다.
도 6에 도시된 바와 같이, 스캔 라인의 동일측에 위치하는 제1 스테이지 GOA 유닛은 또한 동일측의 제2 스테이지 GOA 유닛에 캐스케이드 될 수 있다. 상기 구동 회로는 4 스테이지의 GOA 유닛 그룹을 포함하고, 상기 GOA 유닛 그룹은 대응되는 스캔 라인 그룹 양측에 위치하는 2개의 GOA 유닛을 포함하며; 예컨대 좌측의 제1 스테이지 GOA 유닛(401) 내지 제4 스테이지 GOA 유닛(404); 우측의 제1 스테이지 GOA 유닛(405) 내지 제4 스테이지 GOA 유닛(408)을 포함한다. 여기서 제n 스테이지 GOA 유닛 그룹은 제n 행 메인 스캔 라인 및 제n-1 행 서브 스캔 라인에 대응되고; 여기서 n은 1보다 크거나 같고, k는 1보다 크거나 같다. 예를 들어, 제3 스테이지 GOA 유닛(403)은 제3 행 픽셀의 메인 스캔 라인(63) 및 제2 행 픽셀의 서브 스캔 라인(52)에 대응되고; 나머지 스테이지의 GOA 유닛은 이와 유사하다. 이해할 수 있는 것은, 도면에서 51-54는 서브 스캔 라인을 표시하고, 61-64는 메인 스캔 라인을 표시한다.
물론, 이해할 수 있는 것은, 도 5와 도 6의 캐스케이드 방식 외에도, 본 실시예의 GOA 회로 중의 제n 스테이지 GOA 유닛은 제n+k 스테이지 GOA 유닛과도 캐스케이드 가능하고, k는 2보다 크며, 이때 제n 스테이지 GOA 유닛 그룹은 제n 행 메인 스캔 라인 및 제n-k 행 서브 스캔 라인에 대응되며; 상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+k 스테이지 GOA 유닛에 각각 캐스케이드 되고; 상기 스캔 라인 그룹 제1 측에 위치하는 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹의 제2 측에 위치하는 제n 스테이지 GOA 유닛에 전기적으로 연결된다.
일 실시방식에서, 상기 스캔 라인 그룹의 제1 측에 위치하는 제n 스테이지 GOA 유닛의 출력단은 제n-k 행 서브 스캔 라인에 연결되고, 상기 스캔 라인 그룹의 제2 측에 위치하는 제n 스테이지 GOA 유닛의 출력단 역시 제n-k 행 서브 스캔 라인에 연결된다.
일 실시방식에서, 상기 GOA 유닛은 제1 캐스케이드 신호 입력단, 제2 캐스케이드 신호 입력단, 스캔 신호 출력단 및 캐스케이드 신호 출력단을 포함하고;
상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛의 캐스케이드 신호 출력단은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+k 스테이지 GOA 유닛의 제1 캐스케이드 신호 입력단에 연결되고; 상기 제n 스테이지 GOA 유닛의 캐스케이드의 신호 출력단은 제n-k 행 서브 스캔 라인에 연결된다.
일 실시방식에서, 상기 제n 스테이지 GOA 유닛의 스캔 신호 출력단은 제n 행 메인 스캔 라인에 연결되고; 제n 스테이지 GOA 유닛의 제1 캐스케이드 신호 입력단은 제n-k 스테이지 GOA 유닛의 캐스케이드 신호 출력단에 연결되며; 제n 스테이지 GOA 유닛의 제2 캐스케이드 신호 입력단은 제n+2 스테이지 GOA 유닛의 캐스케이드 신호 출력단에 연결된다.
일 실시방식에서, 상기 제n 스테이지 GOA 유닛의 스캔 신호 출력단은 제n-2 행 서브 스캔 라인에 연결된다.
본 발명의 구동 회로는, 동일 스테이지에서 좌측의 GOA 유닛의 출력단과 우측의 GOA 유닛을 연결하여, 이들 중 일측의 GOA 유닛의 STV 신호가 이상이 있을 경우, 정상측의 GOA 유닛에서 출력하는 STV 신호를 이상측의 GOA 유닛에 전송하여, 후속 스테이지의 GOA 유닛의 실효를 피할 수 있다.
본 발명은 디스플레이 패널을 더 제공하고, 상기 디스플레이 패널은 상기 구동 회로를 포함한다.
도 7을 참조하면, 도 7은 본 발명의 픽셀의 일 구조 예시도이다.
도 7에 도시된 바와 같이, 본 실시예의 디스플레이 패널은 복수 개의 스캔 라인 그룹과 복수 개의 데이터 라인, 및 상기 스캔 라인 그룹과 상기 데이터 라인으로 한정되는 복수 개의 픽셀,을 포함하고;
상기 스캔 라인 그룹은 메인 스캔 라인(74)과 서브 스캔 라인(75)을 포함하고, 상기 픽셀은 메인 픽셀 영역(71) 및 서브 픽셀 영역(72)을 포함하며, 상기 메인 픽셀 영역(71)에는 제1 충전 모듈(711) 및 풀업 모듈(712)이 배치되고; 상기 제1 충전 모듈은 상기 서브 픽셀 영역(72)에 대해 충전 시, 상기 메인 픽셀 영역(71)에 대해 충전하는데 사용된다. 상기 풀업 모듈(712)은 상기 메인 픽셀 영역(71) 및 상기 서브 픽셀 영역(72)이 충전 완료 시, 상기 메인 픽셀 영역(71)의 전위를 풀업하는데 사용된다.
일 실시방식에서, 상기 제1 충전 모듈(711)은 제1 박막 트랜지스터(T1)를 포함하고; 상기 제1 박막 트랜지스터(T1)의 게이트는 상기 메인 스캔 라인(74)에 연결되며, 상기 제1 박막 트랜지스터(T1)의 소스는 상기 데이터 라인(73)에 연결된다. 상기 제1 충전 모듈(711)은 제1 액정 커패시터(C1)를 더 포함하고, 상기 제1 액정 커패시터(C1)의 일단은 제1 박막 트랜지스터(T1)의 드레인에 연결되며, 상기 제1 액정 커패시터(C1)의 타단은 접지된다.
일 실시방식에서, 상기 풀업 모듈(712)은 제1 공유 커패시터(C2)를 포함하고, 상기 제1 공유 커패시터(C2)의 일단은 상기 제1 박막 트랜지스터(T1)의 드레인에 연결되며, 상기 제1 공유 커패시터(C2)의 타단은 상기 제3 박막 트랜지스터(T3)의 드레인에 연결된다. 일 실시방식에서, 상기 풀업 모듈(712)은 기타 에너지 저장 소자일 수 있다.
상기 서브 픽셀 영역(72)에는 제2 충전 모듈(721) 및 풀다운 모듈(722)이 배치되고;
상기 제2 충전 모듈(721)은 상기 메인 픽셀 영역(71)에 대해 충전 시, 상기 서브 픽셀 영역(72)에 대해 충전하는데 사용된다. 상기 풀다운 모듈(722)은 상기 메인 픽셀 영역(71) 및 상기 서브 픽셀 영역(72)이 충전 완료되면, 상기 서브 픽셀 영역(72)의 전위를 풀다운하는데 사용된다.
상기 제2 충전 모듈(721)은 제2 박막 트랜지스터(T2)를 포함하고; 상기 제2 박막 트랜지스터(T2)의 게이트는 상기 메인 스캔 라인(74)에 연결되며, 상기 제2 박막 트랜지스터(T2)의 소스는 상기 데이터 라인(73)에 연결되고,
상기 제2 충전 모듈(721)은 제2 액정 커패시터(C3)를 더 포함하고, 상기 제2 액정 커패시터(C3)의 일단은 제2 박막 트랜지스터(T2)의 드레인에 연결되며, 상기 제2 액정 커패시터(C3)의 타단은 접지된다.
상기 풀다운 모듈(722)은 제3 박막 트랜지스터(T3) 및 제2 공유 커패시터(C4)를 포함하고, 상기 제3 박막 트랜지스터(T3)의 게이트는 상기 서브 스캔 라인(75)에 연결되며, 상기 제3 박막 트랜지스터(T3)의 소스는 상기 제2 박막 트랜지스터(T2)의 드레인에 연결되고; 상기 제3 박막 트랜지스터(T3)의 드레인은 상기 제1 공유 커패시터(C2)의 타단 및 상기 제2 공유 커패시터(C4)의 일단에 각각 연결되고, 상기 상기 제2 공유 커패시터(C4)의 타단은 접지된다.
서브 스캔 라인(75)이 하이 레벨일 경우, 제3 박막 트랜지스터(T3)가 오픈되므로, 제2 공유 커패시터(C4)에 대해 충전하게 된다. 제1 공유 커패시터(C2) 역시 제3 박막 트랜지스터(T3)의 드레인에 연결되므로; 제1 공유 커패시터(C2)의 전압은 제2 공유 커패시터(C4)의 전압과 동일하게 되고, 즉 제1 액정 커패시터(C1)의 전압을 증가시키고, 따라서 메인 픽셀 영역의 휘도를 증가시킨다.
이해할 수 있는 것은, 일 실시방식에서, 제n 행 픽셀의 메인 스캔 라인은 제n 스테이지 GOA 유닛의 스캔 신호 출력단에 연결되는데 사용되고, 제n 행 픽셀의 서브 스캔 라인은 제n+2 스테이지 GOA 유닛의 캐스케이드 신호 출력단에 연결되는데 사용된다.
본 발명의 디스플레이 패널은, 메인 픽셀 영역에 풀업 모듈을 배치하여, 서브 픽셀 영역의 전위를 풀다운 할 수 있을 뿐만 아니라, 메인 픽셀 영역의 전위를 풀업하고, 메인 픽셀 영역 및 서브 픽셀 영역의 전압 차를 더 증가시켜, 색 편차를 더 효과적으로 줄일 수 있다.
상술한 바를 종합하면, 본 발명은 바람직한 실시예를 통해 상술한 바를 제시하지만, 상기 바람직한 실시예는 본 발명을 제한하는데 사용되는 것이 아니며, 본 기술분야의 통상의 기술자는, 본 발명 기술적 사상 및 범위를 벗어나지 않는 전제하에서, 다양한 변경 및 개선을 할 수 있으며, 따라서 본 발명의 보호범위는 청구범위에 의해 정해진 범위를 기준으로 한다.

Claims (16)

  1. 디스플레이 패널에 스캔 신호를 입력하기 위한 구동회로로서, 상기 디스플레이 패널은 n 행의 픽셀을 포함하며; 각 행의 픽셀에는 스캔 라인 그룹이 대응되게 설치되고, 상기 스캔 라인 그룹은 메인 스캔 라인 및 서브 스캔 라인을 포함하며;
    상기 구동 회로는 n 스테이지의 GOA 유닛 그룹, 제1 클럭 신호 그룹 및 제2 클럭 신호 그룹을 포함하고, 상기 제1 클럭 신호 그룹 및 상기 제2 클럭 신호 그룹은 서로 대향되게 배치되며, 제n 스테이지 GOA 유닛 그룹은 제n 행 메인 스캔 라인 및 제n-k 행 서브 스캔 라인에 대응되고; 상기 GOA 유닛 그룹은 대응되는 스캔 라인 그룹의 양측에 위치하는 2개의 GOA 유닛을 포함하며;
    상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+k 스테이지 GOA 유닛에 각각 캐스케이드되고;
    상기 스캔 라인 그룹의 제1 측의 제n 스테이지 GOA 유닛의 출력단은 제n-k 행 서브 스캔 라인에 연결되고, 상기 스캔 라인 그룹의 제2 측에 위치하는 제n 스테이지 GOA 유닛의 출력단도 상기 제n-k 행 서브 스캔 라인에 연결되며, 여기서 n은 1보다 크거나 같고, k는 1보다 크거나 같으며,
    상기 GOA 유닛은 제1 캐스케이드 신호 입력단, 캐스케이드 신호 출력단을 포함하고;
    상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛의 캐스케이드 신호 출력단은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+k 스테이지 GOA 유닛의 제1 캐스케이드 신호 입력단에 연결되고; 상기 제n 스테이지 GOA 유닛의 캐스케이드 신호 출력단은 상기 제n-k 행 서브 스캔 라인에 연결되는 구동 회로.
  2. 제1항에 있어서,
    상기 GOA 유닛은 제2 캐스케이드 신호 입력단, 스캔 신호 출력단을 더 포함하고;
    상기 제n 스테이지 GOA 유닛의 스캔 신호 출력단은 제n 행 메인 스캔 라인에 연결되고;
    제n 스테이지 GOA 유닛의 제1 캐스케이드 신호 입력단은 제n-2 스테이지 GOA 유닛의 캐스케이드 신호 출력단에 연결되며;
    제n 스테이지 GOA 유닛의 제2 캐스케이드 신호 입력단은 제n+2 스테이지 GOA 유닛의 캐스케이드 신호 출력단에 연결되는 구동 회로.
  3. 제1항에 있어서,
    상기 GOA 유닛은 스캔 신호 출력단을 포함하고, 상기 제n 스테이지 GOA 유닛의 스캔 신호 출력단은 제n-2행 서브 스캔 라인에 연결되는 구동 회로.
  4. 제1항에 있어서,
    상기 GOA 유닛은 클럭 신호 입력단을 포함하고, 상기 클럭 신호 입력단은 클럭 신호를 입력하는데 사용되는 구동 회로.
  5. 디스플레이 패널에 스캔 신호를 입력하기 위한 구동 회로로서, 상기 디스플레이 패널은 n 행의 픽셀을 포함하며; 각 행의 픽셀에는 스캔 라인 그룹이 대응되게 설치되고, 상기 스캔 라인 그룹은 메인 스캔 라인 및 서브 스캔 라인을 포함하며;
    상기 구동 회로는 n 스테이지의 GOA 유닛 그룹을 포함하고, 그 중에서 제n 스테이지 GOA 유닛 그룹은 제n 행 메인 스캔 라인 및 제n-k 행 서브 스캔 라인에 대응되며; 상기 GOA 유닛 그룹은 대응되는 스캔 라인 그룹의 양측에 위치하는 2개의 GOA 유닛을 포함하며;
    상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+k 스테이지 GOA 유닛에 각각 캐스케이드되고;
    상기 스캔 라인 그룹의 제1 측의 제n 스테이지 GOA 유닛은 상기 스캔 라인 그룹의 제2 측에 위치하는 제n 스테이지 GOA 유닛에 전기적으로 연결되고, 여기서 n은 1보다 크거나 같고, k는 1보다 크거나 같으며,
    상기 스캔 라인 그룹의 제1 측에 위치하는 제n 스테이지 GOA 유닛의 출력단은 제n-k 행 서브 스캔 라인에 연결되고, 상기 스캔 라인 그룹의 제2 측에 위치하는 제n 스테이지 GOA 유닛의 출력단도 상기 제n-k 행 서브 스캔 라인에 연결되며,
    상기 GOA 유닛은 제1 캐스케이드 신호 입력단, 캐스케이드 신호 출력단을 포함하고;
    상기 스캔 라인 그룹의 동일측에 위치하는 제n 스테이지 GOA 유닛의 캐스케이드 신호 출력단은 상기 스캔 라인 그룹의 동일측에 위치하는 제n+k 스테이지 GOA 유닛의 제1 캐스케이드 신호 입력단에 연결되고; 상기 제n 스테이지 GOA 유닛의 캐스케이드 신호 출력단은 상기 제n-k 행 서브 스캔 라인에 연결되는 구동 회로.
  6. 제5항에 있어서,
    상기 GOA 유닛은 제2 캐스케이드 신호 입력단, 스캔 신호 출력단을 더 포함하고;
    상기 제n 스테이지 GOA 유닛의 스캔 신호 출력단은 제n 행 메인 스캔 라인에 연결되고;
    제n 스테이지 GOA 유닛의 제1 캐스케이드 신호 입력단은 제n-2 스테이지 GOA 유닛의 캐스케이드 신호 출력단에 연결되며;
    제n 스테이지 GOA 유닛의 제2 캐스케이드 신호 입력단은 제n+2 스테이지 GOA 유닛의 캐스케이드 신호 출력단에 연결되는 구동 회로.
  7. 제5항에 있어서,
    상기 GOA 유닛은 스캔 신호 출력단을 포함하고;
    상기 제n 스테이지 GOA 유닛의 스캔 신호 출력단은 제n-2 행 서브 스캔 라인에 연결되는 구동 회로.
  8. 제5항에 있어서,
    상기 구동 회로는 제1 클럭 신호 그룹 및 제2 클럭 신호 그룹을 더 포함하고, 상기 제1 클럭 신호 그룹과 상기 제2 클럭 신호 그룹은 서로 대향되게 배치되는 구동 회로.

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