JP6827585B1 - 表示装置 - Google Patents

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Abstract

【課題】配線間の寄生容量を低減できる表示装置を提供する。また、表示品質を向上させた表示装置を提供する。また、消費電力を低減できる表示装置を提供する。【解決手段】信号線と、走査線と、第１の電極と、第２の電極と、第３の電極と、第１の画素電極と、第２の画素電極と、半導体膜と、を有し、信号線は走査線と交差し、第１の電極は信号線と電気的に接続され、第１の電極は走査線と重畳する領域を有し、第２の電極は第１の電極に対向し、第３の電極は第１の電極に対向し、第１の画素電極は第２の電極と電気的に接続され、第２の画素電極は第３の電極と電気的に接続され、半導体膜は第１の電極、第２の電極及び第３の電極と接し、半導体膜は、走査線と、第１の電極乃至第３の電極との間に設けられる表示装置とする。【選択図】図１

Description

本発明の一態様は、表示装置に関する。なお、本発明の一態様は、上記の技術分野に限
定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造
方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファク
チャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため
、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表
示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、それらの駆動方法、または、そ
れらの製造方法、を一例として挙げることができる。
近年、視野角特性や表示品質が改善された液晶表示装置として、垂直配向（ＶＡ：Ｖｅ
ｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）型の液晶表示装置が提供されている。また、ＶＡ型
液晶表示装置において、一画素に複数の画素電極と、それぞれの画素電極に接続し、画素
電極の電位を制御するトランジスタを有するマルチドメイン構造の液晶表示装置が提供さ
れている。一画素に複数の画素電極を設けることで、各画素電極によって液晶の配向を異
ならせることが可能であるため、従来のＶＡ型液晶表示装置と比較して、更に視野角を広
げることが可能である（特許文献１参照）。
また、液晶表示装置は、画面サイズが対角６０インチ以上と大型化する傾向にあり、さ
らには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。加えて
、画面の解像度も、フルハイビジョン画質（ＦＨＤ、１９２０×１０８０）、４Ｋ画質（
３８４０×２１６０）と高精細化の傾向にあり、画素数が７６８０×４３２０のいわゆる
８Ｋの高解像度を備える液晶表示装置の開発も急がれている。
また、残像を低減し、表示品位を向上するために駆動速度を２倍（倍速駆動とも呼ばれ
る）の高速駆動とすることが行われており、さらには４倍速以上の高速駆動が検討されて
いる。また、３次元（３Ｄ）表示の液晶表示装置を実現するには、右目用と左目用の画像
を交互に表示する必要があるため、２倍速駆動以上の高速動作で液晶表示装置を動作させ
ることが求められる。
特開２００６−３１７８６７号公報
しかしながら、液晶表示装置の大型化と高精細化に伴い、必要とされる画素数が著しく
増加し、一画素当たりの書き込み時間が短くなる。このため、画素電極の電位を制御する
トランジスタには、高速動作及び高いオン電流等が求められている。
また配線間に生じる寄生容量の増大は、信号線の終端への信号伝達の遅れを引き起こす
。この結果、表示ムラや階調不良などの表示品質の低下や、消費電力の増加が生じてしま
う。
そこで、本発明の一態様は、配線間の寄生容量を低減できる表示装置を提供することを
課題の一とする。また、本発明の一態様は、表示品質を向上させた表示装置を提供するこ
とを課題の一とする。また、本発明の一態様は、消費電力を低減できる表示装置を提供す
ることを課題の一とする。または、本発明の一態様は、新規な半導体装置、または、新規
な表示装置などを提供することを課題とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、信号線と、信号線と交差する走査線と、信号線と電気的に接続され
る第１の電極と、第１の電極に対向する第２の電極と、第１の電極に対向する第３の電極
と、第２の電極と電気的に接続される第１の画素電極と、第３の電極と電気的に接続され
る第２の画素電極と、第１の電極乃至第３の電極と接し、かつ走査線と、第１の電極乃至
第３の電極との間に設けられる半導体膜とを有し、第１の電極は、走査線と重畳する領域
を有することを特徴とする表示装置である。
また、本発明の一態様は、走査線及び半導体膜の間には、ゲート絶縁膜を有し、走査線
、ゲート絶縁膜、半導体膜、第１の電極、及び第２の電極により第１のトランジスタを構
成し、走査線、ゲート絶縁膜、半導体膜、第１の電極、及び第３の電極により第２のトラ
ンジスタを構成することを特徴とする、前記の表示装置である。
また、本発明の一態様は、第１の画素電極に電気的に接続される第１の容量配線と、第
２の画素電極に電気的に接続される第２の容量配線とを有し、信号線は、第１の画素電極
及び第２の画素電極の間に重なる領域を備え、信号線は、第１の容量配線及び第２の容量
配線と重なる領域を有さないことを特徴とする、前記の表示装置である。
また、本発明の一態様は、第１の電極が、上面形状において、第２の電極及び第３の電
極の間に設けられることを特徴とする、前記の表示装置である。
また、本発明の一態様は、半導体膜が、Ｉｎ、Ｍ（Ｍはアルミニウム、ガリウム、イッ
トリウムまたはスズ）及びＺｎを有する酸化物を含むことを特徴とする、前記の表示装置
である。
また、本発明の一態様は、半導体膜が、第１の半導体膜と、第１の半導体膜と重なる領
域を備える第２の半導体膜と、を含み、第１の半導体膜は、第２の半導体膜よりも、Ｉｎ
の原子数比がＭの原子数比よりも多い組成の酸化物を含む、前記の表示装置である。
本発明の一態様を適用することで、表示装置の配線間の寄生容量を低減することができ
る。また、本発明の一態様を適用することで、表示装置の表示品質を向上させることがで
きる。また、本発明の一態様を適用することで、表示装置の消費電力を低減することがで
きる。または、本発明の一態様を適用することで、新規な半導体装置、または、新規な表
示装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨
げるものではない。
なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、
これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるもので
あり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能で
ある。
画素の一態様の上面図及び回路図。 本発明の一態様を説明する画素の上面図及び回路図。 画素の一態様の上面図及び回路図。 画素の一態様の断面図。 画素の一態様の上面図。 画素の一態様の上面図。 画素の一態様の上面図及び回路図。 画素の一態様の上面図及び回路図。 画素の一態様の断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図。 半導体装置の作製工程の一例を示す断面図、半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す上面図及び断面図。 半導体装置の一態様を示す断面図。 バンド構造を説明する図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 表示モジュールを説明する図。 電子機器を説明する図。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下
の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその
形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。
したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるもので
はない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。
なお本明細書にて用いる第１、第２、第３、乃至第ｎ（ｎは自然数）という用語は、構
成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記
する。
また、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に
応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電
膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
本実施の形態では、液晶表示装置の一画素の構成について、図１乃至図９を用いて説明
する。
図１（Ａ）は本実施の形態に示すマルチドメイン構造の液晶表示装置の一の画素１００
の上面図であり、図１（Ａ）に示す画素１００の回路図を図１（Ｂ）に示す。また図２（
Ａ）は従来のマルチドメイン構造の液晶表示装置の一の画素２００の上面図であり、図２
（Ａ）に示す画素の回路図を図２（Ｂ）に示す。
図１（Ａ）及び図１（Ｂ）に示すように、画素１００は、走査線１０３と、走査線１０
３と交差する信号線１２１とを有する。また、走査線１０３と同じ方向に延びる容量配線
１０５ａ及び容量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂ
との間に、走査線１０３を有する。
また、走査線１０３及び信号線１２１の交差部近傍にトランジスタ１３６及びトランジ
スタ１３７を有する。トランジスタ１３６は、走査線１０３に重畳する半導体膜１３５と
、半導体膜１３５と重畳する第１の電極１２３及び第２の電極１２５ａを有する。第１の
電極１２３は、信号線１２１に電気的に接続される。第１の電極１２３は、トランジスタ
１３６においてソース電極及びドレイン電極の一方として機能する。第２の電極１２５ａ
は、トランジスタ１３６においてソース電極及びドレイン電極の他方として機能する。
トランジスタ１３７は、走査線１０３に重畳する半導体膜１３５と、半導体膜１３５と
重畳する第１の電極１２３及び第３の電極１２５ｂとを有する。第１の電極１２３は、ト
ランジスタ１３７においてソース電極及びドレイン電極の一方として機能する。第３の電
極１２５ｂは、トランジスタ１３７においてソース電極及びドレイン電極の他方として機
能する。
図１（Ａ）では、上面形状において、半導体膜１３５の端部の一部がゲート電極として
機能する走査線１０３の外側に位置するトランジスタ１３６及びトランジスタ１３７を示
しているが、これに限られない。図１（Ｃ）に示すように、画素１００が有するトランジ
スタ１３６及びトランジスタ１３７において、半導体膜１３５の端部が走査線１０３の端
部よりも内側にあってもよい。
トランジスタ１３６に含まれる第２の電極１２５ａは、開口１４４ａを介して画素電極
１３９ａと電気的に接続される。即ち、トランジスタ１３６は、第２の電極１２５ａによ
り画素電極１３９ａを含む液晶素子１４２と接続する。また、容量素子１４０の一方の電
極は画素電極１３９ａ及びトランジスタ１３６の第２の電極１２５ａと電気的に接続され
、他方の電極は容量配線１０５ａと電気的に接続される（図１（Ｂ）参照。）。
トランジスタ１３７に含まれる第３の電極１２５ｂは、開口１４４ｂを介して画素電極
１３９ｂと電気的に接続される。即ち、トランジスタ１３７は、第３の電極１２５ｂによ
り画素電極１３９ｂを含む液晶素子１４３と接続する。また、容量素子１４１の一方の電
極は画素電極１３９ｂ及びトランジスタ１３７の第３の電極１２５ｂと電気的に接続され
、他方の電極は容量配線１０５ｂと電気的に接続される（図１（Ｂ）参照。）。
なお、開口１４４ａ及び開口１４４ｂは、後述する絶縁膜１１６に設けられている。ま
た、図面が煩雑になることを避けるため、図１（Ａ）及び図２（Ａ）において、画素電極
１３９ａ及び画素電極１３９ｂにはハッチングを付さず、上面形状の輪郭のみを破線で示
している。
トランジスタ１３６及びトランジスタ１３７は、上面形状において画素１００の略中央
に位置し、画素１００における各サブ画素の画素電極１３９ａ及び画素電極１３９ｂの間
に形成される。
本発明の一態様は、信号線１２１と、走査線１０３と、第１の電極１２３と、第２の電
極１２５ａと、第３の電極１２５ｂと、第１の画素電極１３９ａと、第２の画素電極１３
９ｂと、半導体膜１３５と、を有し信号線１２１は、走査線１０３と交差し、第１の電極
１２３は、信号線１２１と電気的に接続され、第１の電極１２５ａは、走査線１０３と重
畳する領域を有し、第２の電極１２５ａは、第１の電極１２３に対向し、第３の電極１２
５ｂは、第１の電極１２３に対向し第１の画素電極１３９ａは、第２の電極１２５ａと電
気的に接続され、第２の画素電極１３９ｂは、第３の電極１２５ｂと電気的に接続され、
半導体膜１３５は、第１の電極１２３、第２の電極１２５ａ及び第３の電極１２５ｂと接
し、半導体膜１３５は、走査線１０３と、第１の電極１２３乃至第３の電極１２５ｂとの
間に設けられる、表示装置である。
また、ゲート絶縁膜１０７と、トランジスタ１３６と、トランジスタ１３７と、を有し
、ゲート絶縁膜１０７は、走査線１０３及び半導体膜１３５の間に配設され、トランジス
タ１３６は、走査線１０３、ゲート絶縁膜１０７、半導体膜１３５、第１の電極１２３、
及び第２の電極１２５ａを備え、トランジスタ１３７は、走査線１０３、ゲート絶縁膜１
０７、半導体膜１３５、第１の電極１２３、及び第３の電極１２５ｂを備える、該表示装
置も本発明の一態様である。
トランジスタ１３６及びトランジスタ１３７は、ソース電極及びドレイン電極の一方で
ある第１の電極１２３が共通し、かつ第１の電極１２３は走査線１０３と重畳している。
このような構成とすることで、表示装置を構成する一の画素１００において、トランジス
タ１３６及びトランジスタ１３７の一方の電極と、走査線１０３との間に発生する寄生容
量を低減することができる。
なお、図１（Ｂ）に示すように、トランジスタ１３６においては、走査線１０３及び第
２の電極１２５ａの重畳部において寄生容量Ｃ１が発生する。また、トランジスタ１３７
においては、走査線１０３及び第３の電極１２５ｂの重畳部において寄生容量Ｃ２が発生
する。また、信号線１２１と走査線１０３、容量配線１０５ａ及び容量配線１０５ｂのそ
れぞれとの重畳部において、それぞれ寄生容量Ｃ５、寄生容量Ｃ６、寄生容量Ｃ７が発生
する。
ここで、比較例として、一の画素が有する２つのトランジスタのそれぞれが信号線と電
気的に接続される電極が異なり、該電極が走査線と重畳しない画素２００の上面図を図２
（Ａ）に示す。また画素２００の回路図を図２（Ｂ）に示す。画素２００の説明において
、画素１００と同様の構成においては同じ符号を用いて示し、構成の説明を省略する。
図２（Ｂ）に示すように、画素２００は、走査線２０３と、走査線２０３と交差する信
号線２２１とを有する。また、走査線２０３と同じ方向に延びる容量配線１０５ａ及び容
量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査
線２０３を有する。
また、走査線２０３及び信号線２２１の交差部近傍にトランジスタ２３６及びトランジ
スタ２３７を有する。トランジスタ２３６は、走査線２０３から突出するゲート電極と、
信号線２２１から突出する第４の電極２２３ａと、液晶素子１４２に接続される第２の電
極１２５ａとを有する。また、容量素子１４０の一方の電極は、液晶素子１４２に含まれ
る画素電極１３９ａ及びトランジスタ２３６の第２の電極１２５ａに電気的に接続され、
容量素子１４０の他方の電極は、容量配線１０５ａに電気的に接続される（図２（Ｂ）参
照。）。
トランジスタ２３７は、走査線２０３から突出するゲート電極と、信号線１２１から突
出する第５の電極２２３ｂと、液晶素子１４３に接続される第３の電極１２５ｂとを有す
る。また、容量素子１４１の一方の電極は、液晶素子１４３に含まれる画素電極１３９ｂ
及びトランジスタ２３７の第３の電極１２５ｂに電気的に接続され、容量素子１４１の他
方の電極は、容量配線１０５ｂに電気的に接続される（図２（Ｂ）参照）。
トランジスタ２３６及びトランジスタ２３７は、それぞれソース電極及びドレイン電極
の一方である第４の電極２２３ａ及び第５の電極２２３ｂを有する点が、画素１００にお
けるトランジスタ１３６及びトランジスタ１３７と異なる。また、信号線２２１から突出
する第４の電極２２３ａ及び第５の電極２２３ｂは、走査線２０３と重畳しない。
なお、トランジスタ２３６においては、走査線２０３及び第２の電極１２５ａの重畳部
において寄生容量Ｃ１１が発生する。また、走査線２０３及び第４の電極２２３ａの重畳
部において寄生容量Ｃ１３が発生する。トランジスタ２３７においては、走査線２０３及
び第３の電極１２５ｂの重畳部において寄生容量Ｃ１２が発生する。また、走査線２０３
及び第５の電極２２３ｂの重畳部において寄生容量Ｃ１４が発生する。また、信号線２２
１と走査線２０３、容量配線１０５ａ及び容量配線１０５ｂのそれぞれとの重畳部におい
て、それぞれ寄生容量Ｃ１５、寄生容量Ｃ１６、寄生容量Ｃ１７が発生する。
トランジスタ１３６及びトランジスタ２３６において、走査線１０３及び第２の電極１
２５ａの重畳部の面積と、走査線２０３及び第２の電極１２５ａの重畳部の面積とが略同
一であれば、寄生容量Ｃ１及び寄生容量Ｃ１１は略同一である。また、トランジスタ１３
７及びトランジスタ２３７において、走査線１０３及び第３の電極１２５ｂの重畳部の面
積と、走査線２０３、及び第３の電極１２５ｂの重畳部の面積とが略同一であれば、寄生
容量Ｃ２及び寄生容量Ｃ１２は略同一である。また、信号線１２１及び走査線１０３の重
畳部の面積と、信号線２２１及び走査線２０３の重畳部の面積とが略同一であれば、寄生
容量Ｃ５及び寄生容量Ｃ１５は略同一である。また、信号線１２１及び容量配線１０５ａ
の重畳部の面積と、信号線２２１及び容量配線１０５ａの重畳部の面積とが略同一であれ
ば、寄生容量Ｃ６及び寄生容量Ｃ１６は略同一である。また、信号線１２１及び容量配線
１０５ｂの重畳部の面積と、信号線２２１及び容量配線１０５ｂの重畳部の面積とが略同
一であれば、寄生容量Ｃ７及び寄生容量Ｃ１７は略同一である。
比較例である画素２００では、トランジスタ２３６及びトランジスタ２３７において、
ソース電極及びドレイン電極の一方となる電極が異なる電極（トランジスタ２３６におい
ては第４の電極２２３ａ、トランジスタ２３７においては第５の電極２２３ｂ）であるた
め、走査線２０３及び第４の電極２２３ａの間に寄生容量Ｃ１３が発生し、走査線２０３
及び第５の電極２２３ｂの間に寄生容量Ｃ１４が発生する。
しかしながら、本実施の形態に示す画素１００では、トランジスタ１３６及びトランジ
スタ１３７におけるソース電極及びドレイン電極の一方となる電極（第１の電極１２３）
が共通であり、該電極は信号線１２１及び走査線１０３の重畳部において走査線１０３と
重畳する。このため、トランジスタ１３６及びトランジスタ１３７において、該電極と走
査線１０３の重畳部において発生する寄生容量は、上述の寄生容量Ｃ５に含まれる。寄生
容量Ｃ５は寄生容量Ｃ１５と略同一であるため、画素２００と比較して、画素１００にお
いては、寄生容量Ｃ１３及び寄生容量Ｃ１４の分だけ寄生容量が少ない。以上のことから
、本発明の一態様の表示装置は、一の画素１００において配線間に発生する寄生容量を低
減することができる。
なお、本実施の形態に示す画素１００は、トランジスタ１３６及びトランジスタ１３７
において、共通の半導体膜を有するため、トランジスタ１３６及びトランジスタ１３７に
おいて、第１の電極１２３及び半導体膜１３５が接する領域を共有することができる。こ
の結果、画素１００におけるトランジスタ１３６及びトランジスタ１３７の専有面積を低
減することが可能である。
また、図３（Ａ）及び図３（Ｂ）に示すように、画素１００において、容量配線１０５
ａ及び容量配線１０５ｂをそれぞれ隣接する画素と共有する構成としてもよい。このよう
な構成とすることで、表示装置が有する容量配線の数を減らすことができる。また、図３
（Ａ）に示すように画素電極１３９ａ及び容量配線１０５ａの重畳部の面積を大きくする
ことで、容量素子１４０の容量を大きくすることができる。同様に、画素電極１３９ｂ及
び容量配線１０５ｂの重畳部の面積を大きくすることで、容量素子１４１の容量を大きく
することができる。
次に、画素１００が有するトランジスタ及び容量素子の構造について、図４を用いて説
明する。
図４は、図１（Ａ）に示す一点鎖線Ａ−Ｂにおけるトランジスタ１３６及び容量素子１
４０の断面構造である。
トランジスタ１３６は、基板１０１上に、走査線１０３と、半導体膜１３５と、走査線
１０３及び半導体膜１３５の間に設けられるゲート絶縁膜１０７と、半導体膜１３５に接
する第１の電極１２３と、半導体膜１３５に接する第２の電極１２５ａとを有する。
容量素子１４０は、基板１０１上に、容量配線１０５ａと、第２の電極１２５ａと、容
量配線１０５ａ及び第２の電極１２５ａの間に設けられるゲート絶縁膜１０７とを有する
。
また、ゲート絶縁膜１０７、半導体膜１３５、第１の電極１２３、及び第２の電極１２
５ａ上には絶縁膜１１６が設けられる。また、絶縁膜１１６上に、絶縁膜１１６に設けら
れた開口１４４ａを介して第２の電極１２５ａと電気的に接続される画素電極１３９ａが
設けられる。
なお、図示しないが、トランジスタ１３７は、トランジスタ１３６と同様の構造で構成
される。また、容量素子１４１は、容量素子１４０と同様の構造で構成される。
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐え
うる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光
性を要しない場合には、ステンレス等の金属の基板の表面に絶縁膜を設けたものを用いて
もよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸
ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、
基板１０１のサイズに限定はなく、例えば液晶表示装置でよく使われる第３世代乃至第１
０世代のガラス基板を用いることができる。また、基板１０１に用いる材料として、実施
の形態２にて後述する基板５０２に用いる材料を参照できる。
走査線１０３の一部はトランジスタ１３６のゲート電極として機能する。走査線１０３
は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジ
ム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて
、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピング
した多結晶シリコンに代表される半導体、Ａｇ−Ｐｄ−Ｃｕ合金、Ａｌ−Ｎｄ合金、Ａｌ
−Ｎｉ合金などを用いてもよい。
例えば、走査線１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を
積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜
上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデ
ン膜とを積層した二層構造、酸素を含む銅−マグネシウム合金膜と銅膜とを積層した二層
構造、酸素を含む銅−マンガン合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜
と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タン
グステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミ
ニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とするこ
とが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されること
で、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止すること
ができる。また、走査線１０３に用いる材料として、実施の形態２にて後述する導電膜５
０４に用いる材料を参照できる。
なお、容量配線１０５ａ及び容量配線１０５ｂは、走査線１０３と同様の材料及び積層
構造を有する。
ゲート絶縁膜１０７は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、
または窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。本実施
の形態では、ゲート絶縁膜１０７はゲート絶縁膜１０７ａ及びゲート絶縁膜１０７ｂの積
層構造としている。また、ゲート絶縁膜１０７ａ及びゲート絶縁膜１０７ｂに用いる材料
としては、それぞれ実施の形態２にて後述する絶縁膜５０６及び絶縁膜５０７に用いる材
料を参照できる。
半導体膜１３５としては、シリコン膜や酸化物半導体膜を用いることができる。また半
導体膜１３５は、非晶質構造、多結晶構造、単結晶構造、その他の結晶構造を適宜用いる
ことができる。
特に、半導体膜１３５として、酸化物半導体膜を好適に用いることができる。具体的に
は、Ｉｎ−Ｍ（Ｍは、アルミニウム、ガリウム、イットリウム、またはスズ）酸化物、Ｉ
ｎ−Ｍ−Ｚｎ酸化物を用いることができる。特に、半導体膜１３５として、それぞれ組成
の異なる酸化物半導体膜１３５ａ及び酸化物半導体膜１３５ｂを用いることが好ましい。
酸化物半導体膜１３５ａ及び酸化物半導体膜１３５ｂに用いる材料としては、それぞれ実
施の形態２にて後述する酸化物半導体膜５０８ａ及び酸化物半導体膜５０８ｂに用いる材
料を参照できる。
第１の電極１２３及び第２の電極１２５ａは、アルミニウム、銅、チタン、ネオジム、
スカンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、ま
たは積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウ
ム合金（走査線１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。
ドナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物
元素が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タ
ングステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアル
ミニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウ
ム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの
元素の窒化物で挟んだ積層構造としてもよい。また、第１の電極１２３及び第２の電極１
２５ａに用いる材料としては、実施の形態２にて後述する導電膜５１２ａ及び導電膜５１
２ｂの材料を参照できる。
なお、信号線１２１及び第３の電極１２５ｂは、第１の電極１２３と同様の材料及び積
層構造を有する。
絶縁膜１１６は、本実施の形態では絶縁膜１１６ａ、絶縁膜１１６ｂ及び絶縁膜１１６
ｃの積層構造としている。絶縁膜１１６ａ、絶縁膜１１６ｂ及び絶縁膜１１６ｃに用いる
材料及び形成方法としては、それぞれ実施の形態２にて後述する絶縁膜５１４、絶縁膜５
１６及び絶縁膜５１８の記述を参照できる。また、絶縁膜１１６はゲート絶縁膜１０７と
同様の材料を用いて単層または積層で形成してもよい。
画素電極１３９ａは、モリブデン、チタン、タンタル、タングステン、アルミニウム、
銀、銅、クロム、ネオジム、スカンジウム等などの金属膜、またはこれらの金属を含む合
金膜等を単層または積層で用いることができる。アルミニウムを含む合金としては、アル
ミニウム−ニッケル−ランタン合金、アルミニウム−チタン合金、アルミニウム−ネオジ
ム合金等を挙げることができる。また、銀を含む合金としては、銀−ネオジム合金、マグ
ネシウム−銀合金等を挙げることができる。また、金、銅を含む合金を用いることができ
る。また、窒化チタン、窒化モリブデン、窒化タングステン等を含む金属窒化物膜を用い
てもよい。また、画素電極１３９ａに用いる材料としては、実施の形態２にて後述する導
電膜５２０の材料を参照できる。画素電極１３９ｂは、画素電極１３９ａと同様の材料及
び積層構造を有する。
また、画素電極として酸化物半導体膜を用いてもよい。図５に、酸化物半導体膜を用い
た画素電極１４８及び画素電極１４９を有する画素１００の上面図を示す。図６は、図５
に示す一点鎖線Ｃ−Ｄにおけるトランジスタ１３６及び容量素子１４５の断面構造である
。
なお、本明細書等において、酸化物導電体膜は、キャリア密度が高く低抵抗な酸化物半
導体膜、導電性を有する酸化物半導体膜、または導電性の高い酸化物半導体膜等と言い換
えることもできる。
画素電極１４８として酸化物半導体膜を用いることで、半導体膜１３５として酸化物半
導体膜を用いる場合に、半導体膜１３５及び画素電極１４８を同一の工程によって形成で
きるため好ましい。酸化物半導体膜は、膜中の酸素欠損又は／及び膜中の水素、水等の不
純物濃度によって、抵抗を制御することができる。そのため、それぞれ島状に加工された
酸化物半導体膜へ酸素欠損又は／及び不純物濃度が増加する処理、又は酸素欠損又は／及
び不純物濃度が低減する処理を選択することによって、同一の工程によって形成された半
導体膜１３５及び画素電極１４８の有する抵抗率を制御することができる。
具体的には、画素電極１４８として機能する酸化物導電体膜１４８ａ及び酸化物導電体
膜１４８ｂとなる島状の酸化物半導体膜にプラズマ処理を行い、酸化物半導体膜中の酸素
欠損を増加させる、又は／及び酸化物半導体膜中の水素、水等の不純物を増加させること
によって、キャリア密度が高く、低抵抗な酸化物半導体膜とすることができる。一方、ト
ランジスタ１３６上には、酸化物半導体膜１３５ａ及び１３５ｂが上記プラズマ処理に曝
されないように絶縁膜１１６ａ及び１１６ｂを設ける。図６において、絶縁膜１１６ａ及
び１１６ｂは、酸化物導電体膜１４８ａ及び１４８ｂと重なる領域が選択的に除去される
ように設けられている。
酸化物導電体膜１４８ａ及び１４８ｂに行うプラズマ処理としては、代表的には、希ガ
ス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ）、リン、ボロン、水素、及び窒素の中から選ばれた
一種以上を含むガスを用いたプラズマ処理が挙げられる。より具体的には、Ａｒ雰囲気下
でのプラズマ処理、Ａｒと水素の混合ガス雰囲気下でのプラズマ処理、アンモニア雰囲気
下でのプラズマ処理、Ａｒとアンモニアの混合ガス雰囲気下でのプラズマ処理、又は窒素
雰囲気下でのプラズマ処理などが挙げられる。
なお、画素電極１４９は画素電極１４８と同様の材料及び積層構造を有する。また、図
５及び図６に示す画素１００において、容量素子１４５は、容量配線１０５ａと、画素電
極１４８と、容量配線１０５ａ及び画素電極１４８の間に設けられるゲート絶縁膜１０７
とを有する。また、容量素子１４６は、容量配線１０５ｂと、画素電極１４９と、容量配
線１０５ｂ及び画素電極１４９の間に設けられるゲート絶縁膜１０７とを有する。
なお、トランジスタ１３６のより詳細な構成及び作製方法については、実施の形態２に
て後述する。本実施の形態で説明した画素１００に実施の形態２で示すトランジスタを用
いることで、本発明の一態様の表示装置の消費電力を低減することができる。
［画素の構成の変形例］
以下より、液晶表示装置において、上述の画素１００と異なる構造を有する一画素の構
成について、図７乃至図９を用いて説明する。
図７（Ａ）は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一の画素３０
０の上面図であり、図７（Ｂ）は、図７（Ａ）に示す画素３００の回路図である。
図７（Ａ）及び図７（Ｂ）に示すように、画素３００は、走査線３０３と、走査線３０
３と交差する信号線３２１とを有する。信号線３２１は、画素電極３３９ａ及び画素電極
３３９ｂの間と重なる領域を備える。また、信号線３２１と同じ方向に延びる容量配線３
０５ａ及び容量配線３０５ｂを有する。すなわち、信号線３２１は容量配線３０５ａ及び
容量配線３０５ｂと重なる領域を有さない。なお、容量配線３０５ａ及び容量配線３０５
ｂは、それぞれ画素電極３３９ａ及び画素電極３３９ｂと電気的に接続される。また、容
量配線３０５ａと、容量配線３０５ｂとの間に、信号線３２１を有する。
また、走査線３０３及び信号線３２１の交差部近傍にトランジスタ３３６及びトランジ
スタ３３７を有する。トランジスタ３３６は、走査線３０３と重畳する半導体膜３３５と
、半導体膜３３５と重畳する第６の電極３２３ａ及び第７の電極３２５ａとを有する。第
６の電極３２３ａは、信号線３２１と電気的に接続される。第６の電極３２３ａは、トラ
ンジスタ３３６においてソース電極及びドレイン電極の一方として機能する。第７の電極
３２５ａは、トランジスタ３３６においてソース電極及びドレイン電極の他方として機能
する。
トランジスタ３３７は、走査線３０３と重畳する半導体膜３３５と、半導体膜３３５と
重畳する第８の電極３２３ｂ及び第９の電極３２５ｂとを有する。第８の電極３２３ｂは
、信号線３２１と電気的に接続される。第８の電極３２３ｂは、トランジスタ３３７にお
いてソース電極及びドレイン電極の一方として機能する。第９の電極３２５ｂは、トラン
ジスタ３３７においてソース電極及びドレイン電極の他方として機能する。
トランジスタ３３６に含まれる第７の電極３２５ａは、開口３４４ａを介して画素電極
３３９ａと電気的に接続される。即ち、トランジスタ３３６は、第７の電極３２５ａによ
り画素電極３３９ａを含む液晶素子３４２と接続される。また、容量素子３４０の一方の
電極は画素電極３３９ａ及びトランジスタ３３６の第７の電極３２５ａと電気的に接続さ
れ、他方の電極３４５ａは開口３４６ａを介して容量配線３０５ａと電気的に接続される
。
トランジスタ３３７に含まれる第９の電極３２５ｂは、開口３４４ｂを介して画素電極
３３９ｂと電気的に接続される。即ち、トランジスタ３３７は、第９の電極３２５ｂによ
り画素電極３３９ｂを含む液晶素子３４３と接続される。また、容量素子３４１の一方の
電極は画素電極３３９ｂ及びトランジスタ３３７の第９の電極３２５ｂと電気的に接続さ
れ、他方の電極３４５ｂは開口３４６ｂを介して容量配線３０５ｂと電気的に接続される
。
なお、開口３４４ａ及び開口３４４ｂは、後述する絶縁膜３１６に設けられている。開
口３４６ａ及び開口３４６ｂは、後述するゲート絶縁膜３０７に設けられている。また、
図面が煩雑になることを避けるため、図７（Ａ）において、画素電極３３９ａ及び画素電
極３３９ｂにはハッチングを付さず、上面形状の輪郭のみを破線で示している。
トランジスタ３３６及びトランジスタ３３７は、上面形状において画素３００の略中央
に位置し、画素３００における各サブ画素の画素電極３３９ａ及び画素電極３３９ｂの間
に形成される。
トランジスタ３３６及びトランジスタ３３７において、それぞれソース電極及びドレイ
ン電極の一方である第６の電極３２３ａ及び第８の電極３２３ｂは、信号線３２１及び走
査線３０３の重畳部において走査線３０３と重畳する。このような構成とすることで、表
示素子を構成する一の画素３００において、トランジスタ３３６及びトランジスタ３３７
の一方の電極と、走査線３０３との間に発生する寄生容量を低減することができる。また
、トランジスタ３３６及びトランジスタ３３７において、それぞれソース電極及びドレイ
ン電極の他方である第７の電極３２５ａ及び第９の電極３２５ｂは、走査線３０３と重畳
する。
なお、図７（Ｂ）に示すように、トランジスタ３３６においては、走査線３０３及び第
７の電極３２５ａの重畳部において寄生容量Ｃ２１が発生する。また、トランジスタ３３
７においては、走査線３０３及び第９の電極３２５ｂの重畳部において寄生容量Ｃ２２が
発生する。また、信号線３２１及び走査線３０３の重畳部において、寄生容量Ｃ２５が発
生する。第６の電極３２３ａ及び第８の電極３２３ｂは、信号線３２１及び走査線３０３
の重畳部において走査線３０３と重畳するため、第６の電極３２３ａ及び第８の電極３２
３ｂと走査線３０３の重畳部において発生する寄生容量は、上述の寄生容量Ｃ２５に含ま
れる。
ここで、トランジスタ３３６及びトランジスタ３３７を有する画素３００と、トランジ
スタ１３６及びトランジスタ１３７を有する画素１００とを比較する。第７の電極３２５
ａ及び走査線３０３の重畳部の面積は、第２の電極１２５ａ及び走査線１０３の重畳部の
面積より大きいため、寄生容量Ｃ２１は寄生容量Ｃ１よりも大きい。また、第９の電極３
２５ｂ及び走査線３０３の重畳部の面積は、第３の電極１２５ｂ及び走査線１０３の重畳
部の面積より大きいため、寄生容量Ｃ２２は寄生容量Ｃ２よりも大きい。また、走査線３
０３及び信号線３２１の重畳部の面積と、走査線１０３及び信号線１２１の重畳部の面積
とが略同一であれば、寄生容量Ｃ２５及び寄生容量Ｃ５は略同一である。
また、画素１００では、信号線１２１と容量配線１０５ａ及び容量配線１０５ｂとの重
畳部においてそれぞれ寄生容量Ｃ６及び寄生容量Ｃ７が発生する。一方で画素３００にお
いては、信号線３２１は容量配線３０５ａ及び容量配線３０５ｂと重なる領域を有さない
ため、信号線３２１と容量配線３０５ａ及び容量配線３０５ｂとの間で寄生容量は発生し
ない。
複数の画素を有する液晶表示装置において、信号線による信号伝達の遅れを引き起こす
寄生容量は、信号伝達経路においてはトランジスタを介したより終端において発生する方
が信号伝達の遅れへの影響が小さい。例えば、画素１００において、信号線１２１及び容
量配線１０５ａとの重畳部に発生する寄生容量Ｃ６よりも、走査線１０３及び第２の電極
１２５ａとの重畳部に発生する寄生容量Ｃ１の方が、信号線１２１の信号伝達の遅れへの
影響が小さい。これは、液晶表示装置において一の信号線１２１と重畳する容量配線の数
だけ寄生容量Ｃ６が加算されて信号伝達に影響を与えるのに対し、寄生容量Ｃ１は一の信
号線１２１に接続される一のトランジスタ１３６がオン状態となる場合に信号伝達に影響
を与えるためである。このことから、画素１００と比較して、画素３００においては寄生
容量Ｃ２１及び寄生容量Ｃ１の差分ならびに寄生容量Ｃ２２及び寄生容量Ｃ２の差分だけ
大きいものの、画素１００において生じる寄生容量Ｃ６及び寄生容量Ｃ７が発生しないこ
とにより、液晶表示装置が有する信号線の信号伝達の遅延を引き起こす寄生容量を低減す
ることができる。
なお、図７（Ｃ）に示すように、半導体膜３３５の端部を信号線３２１が延びる方向に
延長し、第７の電極３２５ａ及び走査線３０３の重畳部、ならびに第９の電極３２５ｂ及
び走査線３０３の重畳部の面積が小さくなるように第７の電極３２５ａ及び第９の電極３
２５ｂを設けてもよい。このような構成とすることで、上述した寄生容量Ｃ２１及び寄生
容量Ｃ２２を低減することができる。また、図７（Ｄ）に示すように、上面図において信
号線３２１及び走査線３０３の重畳部の外側に半導体膜３３５の端部が位置するように半
導体膜３３５を設けてもよい。信号線３２１と走査線３０３の間において、ゲート絶縁膜
３０７に加えて半導体膜３３５を形成することで、信号線３２１及び走査線３０３の重畳
部において発生する寄生容量を低減できる場合がある。
また、図８（Ａ）及び図８（Ｂ）に示すように、画素３００において、容量配線３０５
ａ及び容量配線３０５ｂをそれぞれ隣接する画素と共有する構成としてもよい。このよう
な構成とすることで、表示装置が有する容量配線の数を減らすことができる。また、図８
（Ａ）に示すように画素電極３３９ａ及び容量配線３０５ａの重畳部の面積を大きくする
ことで、容量素子３４０の容量を大きくすることができる。同様に、画素電極３３９ｂ及
び容量配線３０５ｂの重畳部の面積を大きくすることで、容量素子３４１の容量を大きく
することができる。
次に、画素３００が有するトランジスタ及び容量素子の構造について、図９を用いて説
明する。
図９は、図７（Ａ）に示す一点鎖線Ｃ−Ｄにおけるトランジスタ３３６及び容量素子３
４０の断面構造である。
トランジスタ３３６は、基板３０１上に、走査線３０３と、半導体膜３３５と、走査線
３０３及び半導体膜３３５の間に設けられるゲート絶縁膜３０７と、半導体膜３３５に接
する第６の電極３２３ａと、半導体膜３３５に接する第７の電極３２５ａとを有する。
容量素子３４０は、基板３０１上に、電極３４５ａと、第７の電極３２５ａと、電極３
４５ａ及び第７の電極３２５ａの間に設けられるゲート絶縁膜３０７とを有する。
また、ゲート絶縁膜３０７上に、ゲート絶縁膜３０７に設けられた開口３４６ａを介し
て電極３４５ａと電気的に接続される容量配線３０５ａが設けられる。ゲート絶縁膜３０
７、半導体膜３３５、第６の電極３２３ａ、第７の電極３２５ａ及び容量配線３０５ａ上
に絶縁膜３１６が設けられる。絶縁膜３１６上に、絶縁膜３１６に設けられた開口３４４
ａを介して第７の電極３２５ａと電気的に接続される画素電極３３９ａが設けられる。
なお、図示しないが、トランジスタ３３７は、トランジスタ３３６と同様の構造で構成
される。また、容量素子３４１は、容量素子３４０と同様の構造で構成される。
トランジスタ３３６及び容量素子３４０を構成する各層は、トランジスタ１３６及び容
量素子１４０を構成する各層と同様の材料及び積層構造を有する。また、絶縁膜３１６及
び画素電極３３９ａとしては、それぞれ絶縁膜１１６及び画素電極１３９ａと同様の材料
を用いることができる。また、電極３４５ａ及び容量配線３０５ａとしては、それぞれ走
査線３０３及び第６の電極３２３ａと同様の材料を用いることができる。
なお、トランジスタ３３６のより詳細な構成及び作製方法については、実施の形態２に
て後述する。本実施の形態で説明した画素３００に実施の形態２で示すトランジスタを用
いることで、本発明の一態様の表示装置の消費電力を低減することができる。
本実施の形態で説明した画素１００または画素３００を有することで、マルチドメイン
構造の液晶表示装置は、走査線及び信号線の間、すなわちトランジスタのゲート電極とな
る走査線と、トランジスタのソース電極及びドレイン電極の一方となる信号線との間に発
生する寄生容量を低減することができる。また、本実施の形態で説明した画素３００を有
することで、マルチドメイン構造の液晶表示装置は、信号線と容量配線との間に発生する
寄生容量を低減することができる。このため、特に大型の液晶表示装置、高速駆動が可能
な液晶表示装置、解像度の高い液晶表示装置において、表示品質を向上させることができ
る。また、液晶表示装置の消費電力を低減することができる。
なお、本実施の形態においては、一画素に２つのトランジスタを設けた構造を示したが
、これに限定されない。一画素に３つ以上の複数のトランジスタ及び当該トランジスタに
接続される複数の画素電極を有してもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置及び半導体装置の作製方法について、
図１０乃至図１８を参照して説明する。
＜半導体装置の構成例１＞
図１４（Ｃ）は、本発明の一態様の半導体装置であるトランジスタ５００の上面図であ
り、図１４（Ｂ）は、図１４（Ｃ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図
、及び一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。また、図１０（Ａ）乃
至図１４（Ａ）は、図１４（Ｂ）に示すトランジスタ５００の作製工程を説明する断面図
である。
また、図１４（Ｃ）において、煩雑になることを避けるため、トランジスタ５００の構
成要素の一部（ゲート絶縁膜として機能する絶縁膜等）を省略して図示している。また、
一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と
呼称する場合がある。なお、トランジスタの上面図においては、以降の図面においても図
１４（Ｃ）と同様に、構成要素の一部を省略して図示する場合がある。
トランジスタ５００は、基板５０２上のゲート電極として機能する導電膜５０４と、基
板５０２及び導電膜５０４上の絶縁膜５０６と、絶縁膜５０６上の絶縁膜５０７と、絶縁
膜５０７上の酸化物半導体膜５０８と、酸化物半導体膜５０８に電気的に接続されるソー
ス電極として機能する導電膜５１２ａと、酸化物半導体膜５０８に電気的に接続されるド
レイン電極として機能する導電膜５１２ｂと、を有する。また、トランジスタ５００上、
より詳しくは、導電膜５１２ａ、５１２ｂ及び酸化物半導体膜５０８上には絶縁膜５１４
、５１６、及び絶縁膜５１８が設けられる。絶縁膜５１４、５１６、５１８は、トランジ
スタ５００の保護絶縁膜としての機能を有する。なお、絶縁膜５１４を第１の保護絶縁膜
、絶縁膜５１６を第２の保護絶縁膜と呼称する場合がある。
また、酸化物半導体膜５０８は、ゲート電極として機能する導電膜５０４側の第１の酸
化物半導体膜５０８ａと、第１の酸化物半導体膜５０８ａ上の第２の酸化物半導体膜５０
８ｂと、を有する。また、絶縁膜５０６及び絶縁膜５０７は、トランジスタ５００のゲー
ト絶縁膜としての機能を有する。
酸化物半導体膜５０８としては、Ｉｎ−Ｍ（Ｍは、アルミニウム、ガリウム、イットリ
ウムまたはスズ）酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。特に、酸化物半
導体膜５０８としては、Ｉｎ−Ｍ−Ｚｎ酸化物を用いると好ましい。
また、第１の酸化物半導体膜５０８ａは、第２の酸化物半導体膜５０８ｂよりも、Ｉｎ
の原子数比がＭの原子数比よりも多い組成の酸化物を含むことが好ましい。
第１の酸化物半導体膜５０８ａをＩｎの原子数比がＭの原子数比より多い組成とするこ
とで、トランジスタ５００の電界効果移動度（単に移動度、またはμＦＥという場合があ
る）を高くすることができる。具体的には、トランジスタ５００の電界効果移動度が１０
ｃｍ２／Ｖｓを超える、さらに好ましくはトランジスタ５００の電界効果移動度が３０ｃ
ｍ２／Ｖｓを超えることが可能となる。
例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートド
ライバ（特に、ゲートドライバが有するシフトレジスタの出力端子に接続されるデマルチ
プレクサ）に用いることで、額縁幅の狭い（狭額縁ともいう）半導体装置または表示装置
を提供することができる。
一方で、第１の酸化物半導体膜５０８ａがＩｎの原子数比がＭの原子数比より多い組成
とすることで、光照射時にトランジスタ５００の電気特性が変動しやすくなる。しかしな
がら、本発明の一態様の半導体装置においては、第１の酸化物半導体膜５０８ａ上に第２
の酸化物半導体膜５０８ｂが形成されている。第２の酸化物半導体膜５０８ｂは、第１の
酸化物半導体膜５０８ａよりもＩｎの原子数比が少ない組成であるため、第１の酸化物半
導体膜５０８ａよりもバンドギャップＥｇが大きくなる。したがって、第１の酸化物半導
体膜５０８ａと、第２の酸化物半導体膜５０８ｂとの積層構造である酸化物半導体膜５０
８は、光負バイアスストレス試験による耐性が高くなる。
上記構成の酸化物半導体膜とすることで、光照射時における酸化物半導体膜５０８の光
吸収量を低減させることができる。したがって、光照射時におけるトランジスタ５００の
電気特性の変動を抑制することができる。
また、トランジスタ５００が有する酸化物半導体膜５０８は、酸素欠損が形成されると
キャリアである電子が生じ、ノーマリーオン特性になりやすい。なお、トランジスタにお
ける、ノーマリーオンの特性とは、ゲート電圧Ｖｇ＝０Ｖの時に電流（例えば、ドレイン
−ソース間の電流（Ｉｄｓ））が流れる特性をいう。したがって、酸化物半導体膜５０８
中の酸素欠損、特に第１の酸化物半導体膜５０８ａ中の酸素欠損を低減することが、安定
したトランジスタ特性を得る上でも重要となる。そこで、本発明の一態様のトランジスタ
の構成においては、酸化物半導体膜５０８上の絶縁膜、ここでは、酸化物半導体膜５０８
上の絶縁膜５１４及び／又は絶縁膜５１６に過剰な酸素を導入することで、絶縁膜５１４
及び／又は絶縁膜５１６から酸化物半導体膜５０８中に酸素を移動させ、酸化物半導体膜
５０８中、特に第１の酸化物半導体膜５０８ａ中の酸素欠損を補填する。または、絶縁膜
５１６上に形成する第１のバリア膜５３１の形成時において、絶縁膜５１６に過剰な酸素
を導入し、絶縁膜５１６から酸化物半導体膜５０８中に酸素を移動させ、酸化物半導体膜
５０８中、特に第１の酸化物半導体膜５０８ａ中の酸素欠損を補填する。
なお、絶縁膜５１４、５１６としては、化学量論的組成よりも過剰に酸素を含有する領
域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜５１４、５１６は
、酸素を放出することが可能な絶縁膜である。なお、絶縁膜５１４、５１６に酸素過剰領
域を設けるには、例えば、成膜後の絶縁膜５１４、５１６に酸素を導入して、酸素過剰領
域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ
イマージョンイオン注入法、プラズマ処理等を用いることができる。
また、第１の酸化物半導体膜５０８ａ中の酸素欠損を補填するためには、第２の酸化物
半導体膜５０８ｂのチャネル領域近傍の膜厚を薄くした方が好適である。例えば、第２の
酸化物半導体膜５０８ｂのチャネル領域近傍の膜厚としては、好ましくは１ｎｍ以上２０
ｎｍ以下、さらに好ましくは、３ｎｍ以上１０ｎｍ以下である。
また、第１の酸化物半導体膜５０８ａ中の酸素欠損を補填するためには、第２の酸化物
半導体膜５０８ｂは、酸素の透過性が高いと好適である。酸素の透過性が高い第２の酸化
物半導体膜５０８ｂとすることで、絶縁膜５１４、５１６に含まれる過剰酸素を第１の酸
化物半導体膜５０８ａ中に好適に透過させることができる。
このように、本発明の一態様の半導体装置においては、酸化物半導体膜を積層構造とし
、且つ該酸化物半導体膜に接する絶縁膜中に過剰の酸素を含有させる構造とすることで、
信頼性の高い半導体装置を提供することができる。さらに、本発明の一態様では、上述の
構造を有する半導体装置の作製工程中の温度を低く（代表的には４００℃未満または３７
５℃未満（好ましくは、３４０℃以上３６０℃以下））とすることができる。なお、半導
体装置の作製工程については、後述する。
以下に、本実施の形態の半導体装置に含まれるその他の構成要素について、詳細に説明
する。
＜基板＞
基板５０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板等を、基板５０２として用いてもよい。また、シリコンや炭化シリコンを材
料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体
基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けら
れたものを、基板５０２として用いてもよい。なお、基板５０２として、ガラス基板を用
いる場合、第６世代、第７世代、第８世代、第９世代、第１０世代等の大面積基板を用い
ることで、大型の表示装置を作製することができる。このような大面積基板を用いること
で製造コストを低減させることができるため好ましい。
また、基板５０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ５０
０を形成してもよい。または、基板５０２とトランジスタ５００の間に剥離層を設けても
よい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板５０２より
分離し、他の基板に転載するのに用いることができる。その際、トランジスタ５００を耐
熱性の劣る基板や可撓性の基板にも転載できる。
＜ゲート電極、ソース電極、及びドレイン電極として機能する導電膜＞
ゲート電極として機能する導電膜５０４、及びソース電極として機能する導電膜５１２
ａ、及びドレイン電極として機能する導電膜５１２ｂとしては、クロム（Ｃｒ）、銅（Ｃ
ｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍ
ｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、マンガン（Ｍｎ）、ニ
ッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）から選ばれた金属元素、または上述した
金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ
形成することができる。
また、導電膜５０４、５１２ａ、５１２ｂは、単層構造でも、二層以上の積層構造とし
てもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタ
ン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜
上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上に
タングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積
層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チ
タン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ば
れた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜５０４、５１２ａ、５１２ｂには、インジウム錫酸化物、酸化タングステ
ンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタン
を含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用する
こともできる。
また、導電膜５０４、５１２ａ、５１２ｂには、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、
Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用してもよい。Ｃｕ−Ｘ合金膜を用い
ることで、ウエットエッチングプロセスで加工できるため、製造コストを抑制することが
可能となる。
＜ゲート絶縁膜として機能する絶縁膜＞
トランジスタ５００のゲート絶縁膜として機能する絶縁膜５０６及び絶縁膜５０７とし
ては、プラズマ化学気相堆積（ＰＥＣＶＤ：（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ））法、スパッタリング法等により、酸
化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミ
ニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム
膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜及び酸化ネ
オジム膜を一種以上含む絶縁膜を、それぞれ用いることができる。なお、絶縁膜５０６及
び絶縁膜５０７の積層構造とせずに、上述の材料から選択された単層の絶縁膜、または３
層以上の絶縁膜を用いてもよい。
また、絶縁膜５０６は、酸素の透過を抑制するブロッキング膜としての機能を有する。
例えば、絶縁膜５０７、１１４、５１６及び／または酸化物半導体膜５０８中に過剰の酸
素を供給する場合において、絶縁膜５０６は酸素の透過を抑制することができる。
なお、トランジスタ５００のチャネル領域として機能する酸化物半導体膜５０８と接す
る絶縁膜５０７は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸
素を含有する領域（酸素過剰領域）を有することがより好ましい。別言すると、絶縁膜５
０７は、酸素を放出することが可能な絶縁膜である。なお、絶縁膜５０７に酸素過剰領域
を設けるには、例えば、酸素雰囲気下にて絶縁膜５０７を形成すればよい。または、成膜
後の絶縁膜５０７に酸素を導入して、酸素過剰領域を形成してもよい。酸素の導入方法と
しては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラ
ズマ処理等を用いることができる。
また、絶縁膜５０７として、酸化ハフニウムを用いる場合、以下の効果を奏する。酸化
ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、
酸化シリコンや酸化窒化シリコンを用いた場合と比べて、絶縁膜５０７の膜厚を大きくで
きるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電
流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニ
ウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を有する。したがって
、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用
いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。た
だし、本発明の一態様は、これらに限定されない。
なお、本実施の形態では、絶縁膜５０６として窒化シリコン膜を形成し、絶縁膜５０７
として酸化シリコン膜を形成する。窒化シリコン膜は、酸化シリコン膜と比較して比誘電
率が高く、酸化シリコン膜と同等の静電容量を得るのに必要な膜厚が大きいため、トラン
ジスタ５００のゲート絶縁膜として、窒化シリコン膜を含むことで絶縁膜を物理的に厚膜
化することができる。よって、トランジスタ５００の絶縁耐圧の低下を抑制、さらには絶
縁耐圧を向上させて、トランジスタ５００の静電破壊を抑制することができる。
＜酸化物半導体膜＞
酸化物半導体膜５０８としては、先に示す材料を用いることができる。酸化物半導体膜
５０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるス
パッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好
ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：
Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉ
ｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。また、酸化物
半導体膜５０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、スパッタリングターゲットとしては、多
結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。多結晶のＩｎ−Ｍ−
Ｚｎ酸化物を含むターゲットを用いることで、結晶性を有する酸化物半導体膜５０８を形
成しやすくなる。なお、成膜される酸化物半導体膜５０８の原子数比はそれぞれ、誤差と
して上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４
０％の変動を含む。例えば、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：
Ｚｎ＝４：２：４．１を用いる場合、成膜される酸化物半導体膜５０８の原子数比は、Ｉ
ｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
例えば、第１の酸化物半導体膜５０８ａとしては、上述のＩｎ：Ｍ：Ｚｎ＝２：１：３
、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等のスパッタリングタ
ーゲットを用いて形成すればよい。好ましくは、第１の酸化物半導体膜５０８ａは、Ｉｎ
：Ｍ：Ｚｎ＝４：α１（１．５≦α１≦２．５）：α２（２．５≦α２≦３．５）［原子
数比］であると好ましい。
また、第２の酸化物半導体膜５０８ｂとしては、上述のＩｎ：Ｍ：Ｚｎ＝１：１：１、
Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２等のスパッタリングターゲットを用いて形成すればよい
。好ましくは、第２の酸化物半導体膜５０８ｂは、Ｉｎ：Ｍ：Ｚｎ＝１：β１（０．８≦
β１≦１．２）：β２（０．８≦β２≦１．２）［原子数比］であると好ましい。なお、
第２の酸化物半導体膜５０８ｂに用いるスパッタリングターゲットの金属元素の原子数比
としては、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たす必要はなく、Ｉｎ＜Ｍ及び／またはＺｎ＜Ｍを満
たす組成でもよい。具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３
：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６等が挙げられる。
また、酸化物半導体膜５０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５
ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸
化物半導体を用いることで、トランジスタ５００のオフ電流を低減することができる。特
に、第１の酸化物半導体膜５０８ａには、エネルギーギャップが２．０ｅＶ以上、好まし
くは２．０ｅＶ以上３．０ｅＶ以下の酸化物半導体膜を用い、第２の酸化物半導体膜５０
８ｂには、エネルギーギャップが２．５ｅＶ以上３．５ｅＶ以下の酸化物半導体膜を用い
ると好適である。また、第１の酸化物半導体膜５０８ａよりも第２の酸化物半導体膜５０
８ｂのエネルギーギャップが大きい方が好ましい。
また、第１の酸化物半導体膜５０８ａ、及び第２の酸化物半導体膜５０８ｂの厚さは、
それぞれ３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ま
しくは３ｎｍ以上５０ｎｍ以下とする。
また、第１の酸化物半導体膜５０８ａとしては、キャリア密度の低い酸化物半導体膜を
用いる。例えば、第１の酸化物半導体膜５０８ａは、キャリア密度が８×１０１１／ｃｍ
３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３
未満であり、１×１０−９／ｃｍ３以上とすればよい。また、第２の酸化物半導体膜５０
８ｂとしては、キャリア密度の低い酸化物半導体膜を用いる。例えば、第２の酸化物半導
体膜５０８ｂは、キャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／
ｃｍ３以下、さらに好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１
／ｃｍ３以下とすればよい。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、第１の酸化物半導体膜５０８ａ、及び第２の
酸化物半導体膜５０８ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子
数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、第１の酸化物半導体膜５０８ａ、及び第２の酸化物半導体膜５０８ｂとしては、
それぞれ不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに
優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物
濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に
高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャ
リア発生源が少ないため、キャリア密度を低くすることができる。したがって、該酸化物
半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電
気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質
的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も
低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜
は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの
素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖ
の範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１
×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体膜にチャネル
領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタ
とすることができる。なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失す
るまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、
トラップ準位密度の高い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電
気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、または
アルカリ土類金属等がある。
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って
、水素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となり
やすい。このため、酸化物半導体膜５０８は水素ができる限り低減されていることが好ま
しい。具体的には、酸化物半導体膜５０８において、ＳＩＭＳ分析により得られる水素濃
度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ
／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１
０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下
とする。
また、第１の酸化物半導体膜５０８ａは、第２の酸化物半導体膜５０８ｂよりも水素濃
度が少ない部分を有すると好ましい。第１の酸化物半導体膜５０８ａの方が、第２の酸化
物半導体膜５０８ｂよりも水素濃度が少ない部分を有すことにより、信頼性の高い半導体
装置とすることができる。
また、第１の酸化物半導体膜５０８ａにおいて、第１４族元素の一つであるシリコンや
炭素が含まれると、第１の酸化物半導体膜５０８ａにおいて酸素欠損が増加し、ｎ型化し
てしまう。このため、第１の酸化物半導体膜５０８ａにおけるシリコンや炭素の濃度と、
第１の酸化物半導体膜５０８ａとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳ分析によ
り得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。
また、第１の酸化物半導体膜５０８ａにおいて、ＳＩＭＳ分析により得られるアルカリ
金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましく
は２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、
酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増
大してしまうことがある。このため、第１の酸化物半導体膜５０８ａのアルカリ金属また
はアルカリ土類金属の濃度を低減することが好ましい。
また、第１の酸化物半導体膜５０８ａに窒素が含まれていると、キャリアである電子が
生じ、キャリア密度が増加することにより、ｎ型化しやすい。この結果、窒素が含まれて
いる酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、
該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい。例えば、
ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にするこ
とが好ましい。
また、第１の酸化物半導体膜５０８ａ、及び第２の酸化物半導体膜５０８ｂは、それぞ
れ非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘ
ｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非
晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
ここで、酸化物半導体膜５０８、及び酸化物半導体膜５０８に接する絶縁膜のバンド構
造について、図１８を用いて説明する。
図１８は、絶縁膜５０７、第１の酸化物半導体膜５０８ａ、第２の酸化物半導体膜５０
８ｂ、及び絶縁膜５１４を有する積層構造の膜厚方向のバンド構造の一例である。なお、
バンド構造は、理解を容易にするため絶縁膜５０７、第１の酸化物半導体膜５０８ａ、第
２の酸化物半導体膜５０８ｂ、及び絶縁膜５１４の伝導帯下端のエネルギー準位（Ｅｃ）
を示す。
また、図１８に示すバンド構造においては、絶縁膜５０７、５１４として酸化シリコン
膜を用い、第１の酸化物半導体膜５０８ａとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ
＝４：２：４．１の金属酸化物ターゲットを用いて形成される酸化物半導体膜を用い、第
２の酸化物半導体膜５０８ｂとして金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１
．２の金属酸化物ターゲットを用いて形成される金属酸化膜を用いる構成のバンド図であ
る。
図１８に示すように、第１の酸化物半導体膜５０８ａ、及び第２の酸化物半導体膜５０
８ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的
に変化または連続接合するともいうことができる。このようなバンド構造を有するために
は、第１の酸化物半導体膜５０８ａと第２の酸化物半導体膜５０８ｂとの界面において、
トラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないとする
。
第１の酸化物半導体膜５０８ａ、及び第２の酸化物半導体膜５０８ｂに連続接合を形成
するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリン
グ装置）を用いて各膜を大気に触れさせることなく連続して積層すればよい。
図１８に示す構成とすることで第１の酸化物半導体膜５０８ａがウェル（井戸）となり
、上記積層構造を用いたトランジスタにおいて、チャネル領域が第１の酸化物半導体膜５
０８ａに形成されることがわかる。
なお、第２の酸化物半導体膜５０８ｂを形成しない場合、第１の酸化物半導体膜５０８
ａには、トラップ準位が形成されうる。一方で、上記積層構造とすることで、当該トラッ
プ準位は、第２の酸化物半導体膜５０８ｂに形成されうる。したがって、第１の酸化物半
導体膜５０８ａからトラップ準位を離すことができる。
また、トラップ準位がチャネル領域として機能する第１の酸化物半導体膜５０８ａの伝
導帯下端のエネルギー準位（Ｅｃ）より真空準位に遠くなることがあり、トラップ準位に
電子が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの
固定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したが
って、トラップ準位が第１の酸化物半導体膜５０８ａの伝導帯下端のエネルギー準位（Ｅ
ｃ）より真空準位に近くなるような構成にすると好ましい。このようにすることで、トラ
ップ準位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能で
あると共に、電界効果移動度を高めることができる。
また、図１８において、第２の酸化物半導体膜５０８ｂは、第１の酸化物半導体膜５０
８ａよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、第１の酸化物半
導体膜５０８ａの伝導帯下端のエネルギー準位と、第２の酸化物半導体膜５０８ｂの伝導
帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅ
Ｖ以下、または１ｅＶ以下である。すなわち、第２の酸化物半導体膜５０８ｂの電子親和
力と、第１の酸化物半導体膜５０８ａの電子親和力との差が、０．１５ｅＶ以上、または
０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、第１の酸化物半導体膜５０８ａが電流の主な経路とな
り、チャネル領域として機能する。また、第２の酸化物半導体膜５０８ｂは、チャネル領
域が形成される第１の酸化物半導体膜５０８ａを構成する金属元素の一種以上から構成さ
れる酸化物半導体膜であるため、第１の酸化物半導体膜５０８ａと第２の酸化物半導体膜
５０８ｂとの界面において、界面散乱が起こりにくい。従って、該界面においてはキャリ
アの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
また、第２の酸化物半導体膜５０８ｂは、チャネル領域の一部として機能することを防
止するため、導電率が十分に低い材料を用いるものとする。または、第２の酸化物半導体
膜５０８ｂには、電子親和力（真空準位と伝導帯下端のエネルギー準位との差）が第１の
酸化物半導体膜５０８ａよりも小さく、伝導帯下端のエネルギー準位が第１の酸化物半導
体膜５０８ａの伝導帯下端エネルギー準位と差分（バンドオフセット）を有する材料を用
いるものとする。また、ドレイン電圧の大きさに依存したしきい値電圧の差が生じること
を抑制するためには、第２の酸化物半導体膜５０８ｂの伝導帯下端のエネルギー準位が、
第１の酸化物半導体膜５０８ａの伝導帯下端のエネルギー準位よりも０．２ｅＶ以上真空
準位に近い材料、好ましくは０．５ｅＶ以上真空準位に近い材料を適用することが好まし
い。
また、第２の酸化物半導体膜５０８ｂは、膜中にスピネル型の結晶構造が含まれないこ
とが好ましい。第２の酸化物半導体膜５０８ｂの膜中にスピネル型の結晶構造を含む場合
、該スピネル型の結晶構造と他の領域との界面において、導電膜５１２ａ、５１２ｂの構
成元素が第１の酸化物半導体膜５０８ａへ拡散してしまう場合がある。なお、第２の酸化
物半導体膜５０８ｂが後述するＣＡＡＣ−ＯＳである場合、導電膜５１２ａ、５１２ｂの
構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
第２の酸化物半導体膜５０８ｂの膜厚は、導電膜５１２ａ、５１２ｂの構成元素が酸化
物半導体膜５０８ｂに拡散することを抑制することのできる膜厚以上であって、絶縁膜５
１４から酸化物半導体膜５０８ｂへの酸素の供給を抑制する膜厚未満とする。例えば、第
２の酸化物半導体膜５０８ｂの膜厚が１０ｎｍ以上であると、導電膜５１２ａ、５１２ｂ
の構成元素が第１の酸化物半導体膜５０８ａへ拡散するのを抑制することができる。また
、第２の酸化物半導体膜５０８ｂの膜厚を１００ｎｍ以下とすると、絶縁膜５１４、５１
６から第１の酸化物半導体膜５０８ａへ効果的に酸素を供給することができる。
＜トランジスタの保護絶縁膜として機能する絶縁膜＞
絶縁膜５１４、５１６は、酸化物半導体膜５０８に酸素を供給する機能を有する。また
、絶縁膜５１８は、トランジスタ５００の保護絶縁膜としての機能を有する。また、絶縁
膜５１４、５１６は、酸素を有する。また、絶縁膜５１４は、酸素を透過することのでき
る絶縁膜である。なお、絶縁膜５１４は、後に形成する絶縁膜５１６を形成する際の、酸
化物半導体膜５０８へのダメージ緩和膜としても機能する。
絶縁膜５１４としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０
ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜５１４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜５１４に
含まれる欠陥密度が多いと、該欠陥に酸素が結合してしまい、絶縁膜５１４における酸素
の透過量が減少してしまうためである。
なお、絶縁膜５１４においては、外部から絶縁膜５１４に入った酸素が全て絶縁膜５１
４の外部に移動せず、絶縁膜５１４にとどまる酸素もある。また、絶縁膜５１４に酸素が
入ると共に、絶縁膜５１４に含まれる酸素が絶縁膜５１４の外部へ移動することで、絶縁
膜５１４において酸素の移動が生じる場合もある。絶縁膜５１４として酸素を透過するこ
とができる酸化物絶縁膜を形成すると、絶縁膜５１４上に設けられる、絶縁膜５１６から
脱離する酸素を、絶縁膜５１４を介して酸化物半導体膜５０８に移動させることができる
。
また、絶縁膜５１４は、窒素酸化物の準位密度が低い酸化物絶縁膜を用いて形成するこ
とができる。なお、当該窒素酸化物の準位密度は、酸化物半導体膜の価電子帯の上端のエ
ネルギー（ＥＶ＿ＯＳ）と、酸化物半導体膜の伝導体下端のエネルギー（ＥＣ＿ＯＳ）と
の間に形成され得る場合がある。Ｅｖ＿ｏｓとＥｃ＿ｏｓの間に窒素酸化物の準位密度が
低い酸化物絶縁膜として、窒素酸化物の放出量が少ない酸化窒化シリコン膜、または窒素
酸化物の放出量が少ない酸化窒化アルミニウム膜等を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、昇温脱離ガス分析法におい
て、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニア
分子の放出量が１×１０１８分子／ｃｍ３以上５×１０１９分子／ｃｍ３以下である。な
お、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃
以上５５０℃以下の加熱処理による放出量とする。
窒素酸化物（ＮＯｘ、ｘは０以上２以下、好ましくは１以上２以下）、代表的にはＮＯ
２またはＮＯは、絶縁膜５１４などに準位を形成する。当該準位は、酸化物半導体膜５０
８のエネルギーギャップ内に位置する。そのため、窒素酸化物が、絶縁膜５１４及び酸化
物半導体膜５０８の界面に拡散すると、当該準位が絶縁膜５１４側において電子をトラッ
プする場合がある。この結果、トラップされた電子が、絶縁膜５１４及び酸化物半導体膜
５０８界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせて
しまう。
また、窒素酸化物は、加熱処理においてアンモニア及び酸素と反応する。絶縁膜５１４
に含まれる窒素酸化物は、加熱処理において、絶縁膜５１６に含まれるアンモニアと反応
するため、絶縁膜５１４に含まれる窒素酸化物が低減される。このため、絶縁膜５１４及
び酸化物半導体膜５０８の界面において、電子がトラップされにくい。
絶縁膜５１４として、Ｅｖ＿ｏｓとＥｃ＿ｏｓの間に窒素酸化物の準位密度が低い酸化
物絶縁膜を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能で
あり、トランジスタの電気特性の変動を低減することができる。
なお、トランジスタの作製工程の加熱処理、代表的には４００℃未満または３７５℃未
満（好ましくは、３４０℃以上３６０℃以下）の加熱処理により、絶縁膜５１４は、１０
０Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３
９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及び
ｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグ
ナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのス
プリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７
以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシ
グナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルのスピンの密度の合
計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／
ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下
の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１
．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以
下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては
、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１
のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９
６４以上１．９６６以下の第３のシグナルのスピンの密度の合計が少ないほど、酸化物絶
縁膜に含まれる窒素酸化物の含有量が少ないといえる。
また、Ｅｖ＿ｏｓとＥｃ＿ｏｓの間に窒素酸化物の準位密度が低い酸化物絶縁膜は、Ｓ
ＩＭＳで測定される窒素濃度が６×１０２０ａｔｏｍｓ／ｃｍ３以下である。
基板温度が２２０℃以上３５０℃以下であり、シラン及び一酸化二窒素を用いたＰＥＣ
ＶＤ法を用いて、Ｅｖ＿ｏｓとＥｃ＿ｏｓの間に窒素酸化物の準位密度が低い酸化物絶縁
膜を形成することで、緻密であり、且つ硬度の高い膜を形成することができる。
絶縁膜５１６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を
用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、
加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む
酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１
９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である
酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以
上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜５１６としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上
４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜５１６は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定によ
り、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度
が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、さらには１×１０１８ｓｐｉｎｓ／ｃｍ３
以下であることが好ましい。なお、絶縁膜５１６は、絶縁膜５１４と比較して酸化物半導
体膜５０８から離れているため、絶縁膜５１４より、欠陥密度が多くともよい。
また、絶縁膜５１４、５１６は、同種の材料の絶縁膜を用いることができるため、絶縁
膜５１４と絶縁膜５１６の界面が明確に確認できない場合がある。したがって、本実施の
形態においては、絶縁膜５１４と絶縁膜５１６の界面は、破線で図示している。なお、本
実施の形態においては、絶縁膜５１４と絶縁膜５１６の２層構造について説明したが、こ
れに限定されず、例えば、絶縁膜５１４または絶縁膜５１６の単層構造としてもよい。
絶縁膜５１８は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング
できる機能を有する。絶縁膜５１８を設けることで、酸化物半導体膜５０８からの酸素の
外部への拡散と、絶縁膜５１４、５１６に含まれる酸素の外部への拡散と、外部から酸化
物半導体膜５０８への水素、水等の入り込みを防ぐことができる。絶縁膜５１８としては
、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン
、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。特に、絶縁膜
５１８としては、窒化酸化シリコンまたは窒化シリコン膜を用いると、酸素の外部への拡
散を抑制できるため好適である。
また、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有す
る窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜
を絶縁膜５１８として設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化
物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化
ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニ
ウム等がある。なお、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜として
は、特に酸化アルミニウム、酸化ハフニウム、または酸化イットリウムであると好ましい
。
なお、上記記載の、導電膜、絶縁膜、酸化物半導体膜などの様々な膜は、スパッタリン
グ法やＰＥＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の例としてＭ
ＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法が挙げられる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージによる欠陥が生
成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧
または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが
順次チャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記実施形態の導電膜、絶縁膜、酸化物半導体膜、
金属酸化膜などの様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−ＺｎＯ膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる
。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチル
ガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（
ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代え
てトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛
に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド、テトラキスジメチルア
ミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化
剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフ
ニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラ
キス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を
気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチル
アルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（
ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２
，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ
２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ
６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガ
スに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−ＺｎＯ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ
層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ
層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜ
てＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成し
ても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏ
ガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ
３）３ガスの代わりに、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）
３ガスの代わりに、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガ
スを用いても良い。
＜半導体装置の構成例２＞
次に、図１４（Ｂ）（Ｃ）に示すトランジスタ５００と異なる構成例について、図１６
（Ａ）（Ｂ）を用いて説明する。なお、先に説明した機能と同様の機能を有する場合には
、ハッチパターンを同じくし、特に符号を付さない場合がある。
図１６（Ａ）は、本発明の一態様の半導体装置であるトランジスタ５７０の上面図であ
り、図１６（Ｂ）は、図１６（Ａ）に示す一点鎖線Ｘ３−Ｘ４間における切断面、及び図
１６（Ａ）に示す一点鎖線Ｙ３−Ｙ４間における切断面の断面図に相当する。
トランジスタ５７０は、基板５０２上の第１のゲート電極として機能する導電膜５０４
と、基板５０２及び導電膜５０４上の絶縁膜５０６と、絶縁膜５０６上の絶縁膜５０７と
、絶縁膜５０７上の酸化物半導体膜５０８と、酸化物半導体膜５０８上の絶縁膜５１４と
、絶縁膜５１４上の絶縁膜５１６と、酸化物半導体膜５０８に電気的に接続されるソース
電極として機能する導電膜５１２ａと、酸化物半導体膜５０８に電気的に接続されるドレ
イン電極として機能する５１２ｂと、酸化物半導体膜５０８上の絶縁膜５１４と、絶縁膜
５１４上の絶縁膜５１６と、絶縁膜５１６上の絶縁膜５１８と、絶縁膜５１８上の導電膜
５２０ａと、絶縁膜５１８上の導電膜５２０ｂと、を有する。絶縁膜５１４、５１６、５
１８は、トランジスタ５７０の第２のゲート絶縁膜としての機能を有する。また、導電膜
５２０ａは、絶縁膜５１４、５１６、５１８に設けられる開口部５４２ｃを介して、導電
膜５１２ｂと電気的に接続される。また、トランジスタ５７０において、導電膜５２０ａ
は、例えば、表示装置に用いる画素電極としての機能を有する。また、トランジスタ５７
０において、導電膜５２０ｂは、第２のゲート電極（バックゲート電極ともいう）として
機能する。
また、図１６（Ｂ）に示すように導電膜５２０ｂは、絶縁膜５０６、絶縁膜５０７、絶
縁膜５１４、絶縁膜５１６、及び絶縁膜５１８に設けられる開口部５４２ａ、５４２ｂに
おいて、第１のゲート電極として機能する導電膜５０４に接続される。よって、導電膜５
２０ｂと導電膜５０４とは、同じ電位が与えられる。
なお、本実施の形態においては、開口部５４２ａ、５４２ｂを設け、導電膜５２０ｂと
導電膜５０４を接続する構成について例示したが、これに限定されない。例えば、開口部
５４２ａまたは開口部５４２ｂのいずれか一方の開口部のみを形成し、導電膜５２０ｂと
導電膜５０４を接続する構成、または開口部５４２ａ及び開口部５４２ｂを設けずに、導
電膜５２０ｂと導電膜５０４を接続しない構成としてもよい。なお、導電膜５２０ｂと導
電膜５０４を接続しない構成の場合、導電膜５２０ｂと導電膜５０４には、それぞれ異な
る電位を与えることができる。
また、図１６（Ｂ）に示すように、酸化物半導体膜５０８は、ゲート電極として機能す
る導電膜５０４と、第２のゲート電極として機能する導電膜５２０ｂのそれぞれと対向す
るように位置し、２つのゲート電極として機能する導電膜に挟まれている。第２のゲート
電極として機能する導電膜５２０ｂのチャネル長方向の長さ及びチャネル幅方向の長さは
、酸化物半導体膜５０８のチャネル長方向の長さ及びチャネル幅方向の長さよりもそれぞ
れ長く、酸化物半導体膜５０８の全体は、絶縁膜５１４、５１６、５１８を介して導電膜
５２０ｂに覆われている。また、第２のゲート電極として機能する導電膜５２０ｂとゲー
ト電極として機能する導電膜５０４とは、絶縁膜５０６、絶縁膜５０７、絶縁膜５１４、
絶縁膜５１６、及び絶縁膜５１８に設けられる開口部５４２ａ、５４２ｂにおいて接続さ
れるため、酸化物半導体膜５０８のチャネル幅方向の側面は、絶縁膜５１４、絶縁膜５１
６及び絶縁膜５１８を介して第２のゲート電極として機能する導電膜５２０ｂと対向して
いる。
別言すると、トランジスタ５７０のチャネル幅方向において、ゲート電極として機能す
る導電膜５０４及び第２のゲート電極として機能する導電膜５２０ｂは、ゲート絶縁膜と
して機能する絶縁膜５０６、５０７及び第２のゲート絶縁膜として機能する絶縁膜５１４
、５１６、５１８に設けられる開口部において接続すると共に、ゲート絶縁膜として機能
する絶縁膜５０６、５０７及び第２のゲート絶縁膜として機能する絶縁膜５１４、５１６
、５１８を介して酸化物半導体膜５０８を囲む構成である。
このような構成を有することで、トランジスタ５７０に含まれる酸化物半導体膜５０８
を、ゲート電極として機能する導電膜５０４及び第２のゲート電極として機能する導電膜
５２０ｂの電界によって電気的に囲むことができる。トランジスタ５７０のように、ゲー
ト電極及び第２のゲート電極の電界によって、チャネル領域が形成される酸化物半導体膜
を電気的に囲むトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（
ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ５７０は、ｓ−ｃｈａｎｎｅｌ構造を有するため、ゲート電極として機能
する導電膜５０４によってチャネルを誘起させるための電界を効果的に酸化物半導体膜５
０８に印加することができるため、トランジスタ５７０の電流駆動能力が向上し、高いオ
ン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、
トランジスタ５７０を微細化することが可能となる。また、トランジスタ５７０は、ゲー
ト電極として機能する導電膜５０４及び第２のゲート電極として機能する導電膜５２０ｂ
によって囲まれた構造を有するため、トランジスタ５７０の機械的強度を高めることがで
きる。
なお、トランジスタ５７０のその他の構成については、先に示すトランジスタ５００と
同様であり、同様の効果を奏する。
また、本実施の形態に係るトランジスタは、上記の構造のそれぞれを自由に組み合わせ
ることが可能である。例えば、図１４（Ａ）（Ｂ）に示すトランジスタ５００を表示装置
の画素のトランジスタに用い、図１６（Ａ）（Ｂ）に示すトランジスタ５７０を表示装置
のゲートドライバのトランジスタに用いることができる。
＜半導体装置の作製方法１＞
次に、本発明の一態様の半導体装置であるトランジスタ５００の作製方法について、図
１０（Ａ）（Ｂ）（Ｃ）乃至図１４（Ａ）を用いて詳細に説明する。なお、図１０（Ａ）
（Ｂ）（Ｃ）乃至図１４（Ａ）は、半導体装置の作製方法を説明する断面図である。
まず、基板５０２上に導電膜を形成し、該導電膜をリソグラフィ工程及びエッチング工
程を行い加工して、ゲート電極として機能する導電膜５０４を形成する。次に、導電膜５
０４上にゲート絶縁膜として機能する絶縁膜５０６、５０７を形成する（図１０（Ａ）参
照）。
本実施の形態では、基板５０２としてガラス基板を用い、ゲート電極として機能する導
電膜５０４として厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。
また、絶縁膜５０６として厚さ４００ｎｍの窒化シリコン膜をＰＥＣＶＤ法により形成し
、絶縁膜５０７として厚さ５０ｎｍの酸化窒化シリコン膜をＰＥＣＶＤ法により形成する
。
なお、絶縁膜５０６としては、窒化シリコン膜の積層構造とすることができる。具体的
には、絶縁膜５０６を、第１の窒化シリコン膜と、第２の窒化シリコン膜と、第３の窒化
シリコン膜との３層積層構造とすることができる。該３層積層構造の一例としては、以下
のように形成することができる。
第１の窒化シリコン膜としては、例えば、流量２００ｓｃｃｍのシラン、流量２０００
ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ
装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周
波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成すればよ
い。
第２の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍ
の窒素、及び流量２０００ｓｃｃｍのアンモニアガスを原料ガスとしてＰＥＣＶＤ装置の
反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源
を用いて２０００Ｗの電力を供給して、厚さが３００ｎｍとなるように形成すればよい。
第３の窒化シリコン膜としては、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃ
ｃｍの窒素を原料ガスとしてＰＥＣＶＤ装置の反応室に供給し、反応室内の圧力を１００
Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚
さが５０ｎｍとなるように形成すればよい。
なお、上記第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シリコン膜
形成時の基板温度は３５０℃以下とすることができる。
絶縁膜５０６を、窒化シリコン膜の３層の積層構造とすることで、例えば、導電膜５０
４に銅（Ｃｕ）を含む導電膜を用いる場合において、以下の効果を奏する。
第１の窒化シリコン膜は、導電膜５０４からの銅（Ｃｕ）元素の拡散を抑制することが
できる。第２の窒化シリコン膜は、水素を放出する機能を有し、ゲート絶縁膜として機能
する絶縁膜の耐圧を向上させることができる。第３の窒化シリコン膜は、第３の窒化シリ
コン膜からの水素放出が少なく、且つ第２の窒化シリコン膜からの放出される水素の拡散
を抑制することができる。
絶縁膜５０７としては、後に形成される酸化物半導体膜５０８（より具体的には、第１
の酸化物半導体膜５０８ａ）との界面特性を向上させるため、酸素を含む絶縁膜で形成さ
れると好ましい。
次に、絶縁膜５０７上に、酸化物半導体膜５０９を第１の温度で成膜する。なお、酸化
物半導体膜５０９としては、第１の酸化物半導体膜５０９ａを成膜し、引き続いて第２の
酸化物半導体膜５０９ｂを成膜する（図１０（Ｂ）参照）。
酸化物半導体膜５０９を成膜する第１の温度としては、室温以上３４０℃未満、好まし
くは室温以上３００℃以下、より好ましくは１００℃以上２５０℃以下、さらに好ましく
は１００℃以上２００℃以下である。酸化物半導体膜５０９を加熱して成膜することで、
酸化物半導体膜５０９の結晶性を高めることができる。一方で、基板５０２として、大型
のガラス基板（例えば、第６世代乃至第１０世代）を用いる場合、第１の温度を１５０℃
以上３４０℃未満とした場合、基板５０２が歪む場合がある。よって、大型のガラス基板
を用いる場合においては、第１の温度を１００℃以上１５０℃未満とすることで、ガラス
基板の歪みを抑制することができる。
なお、第１の酸化物半導体膜５０９ａと、第２の酸化物半導体膜５０９ｂの成膜時の基
板温度は、同じでも異なっていてもよい。ただし、第１の酸化物半導体膜５０９ａと、第
２の酸化物半導体膜５０９ｂとの、基板温度を同じとすることで、製造コストを低減する
ことができるため好適である。
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：
２：４．１［原子数比］）を用いて、スパッタリング法により第１の酸化物半導体膜５０
９ａを成膜し、その後真空中で連続して、Ｉｎ−Ｇａ−Ｚｎ金属酸化物ターゲット（Ｉｎ
：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］）を用いて、スパッタリング法により第２の
酸化物半導体膜５０９ｂを成膜する。また、第１の酸化物半導体膜５０９ａ及び第２の酸
化物半導体膜５０９ｂの成膜時の基板温度を１７０℃とする。
なお、スパッタリング法で酸化物半導体膜５０９を成膜する場合、スパッタリングガス
は、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。な
お、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパ
ッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素
ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは
−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで
酸化物半導体膜５０９に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体膜５０９を成膜する場合、スパッタリング装置
におけるチャンバーは、酸化物半導体膜５０９にとって不純物となる水等を可能な限り除
去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空（５×１０−７
Ｐａ以上１×１０−４Ｐａ以下程度まで）排気することが好ましい。または、ターボ分子
ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素また
は水素を含む気体が逆流しないようにしておくことが好ましい。
引き続いて、酸化物半導体膜５０９を加工し、島状の酸化物半導体膜５０８を形成する
。なお、第１の酸化物半導体膜５０９ａは島状の第１の酸化物半導体膜５０８ａに、第２
の酸化物半導体膜５０９ｂは島状の第２の酸化物半導体膜５０８ｂとなる（図１０（Ｃ）
参照）。
引き続いて、上記第１の温度よりも高い温度で行う工程をすることなしに、絶縁膜５０
７及び酸化物半導体膜５０８上にソース電極及びドレイン電極となる、導電膜５１２をス
パッタリング法によって形成する（図１１（Ａ）参照）。
本実施の形態では、導電膜５１２として、厚さ５０ｎｍのタングステン膜と、厚さ４０
０ｎｍのアルミニウム膜とが順に積層された積層膜をスパッタリング法により成膜する。
なお、本実施の形態においては、導電膜５１２の２層の積層構造としたが、これに限定さ
れない。例えば、導電膜５１２として、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎ
ｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とが順に積層された３層の積層構造と
してもよい。
引き続いて、導電膜５１２上の所望の領域にマスク５３６ａ、５３６ｂを形成する（図
１１（Ｂ）参照）。
本実施の形態においては、感光性の樹脂膜を導電膜５１２上に塗布し、該感光性の樹脂
膜をリソグラフィ工程によりパターニングすることでマスク５３６ａ、５３６ｂを形成す
る。
引き続いて、導電膜５１２、及びマスク５３６ａ、５３６ｂ上からエッチャント５３８
を用いて、導電膜５１２を加工することで、それぞれ互いに分離された導電膜５１２ａ、
５１２ｂを形成する（図１１（Ｃ）参照）。
なお、本実施の形態においては、ドライエッチング装置を用い、導電膜５１２を加工す
る。ただし、導電膜５１２の形成方法としては、これに限定されず、例えば、エッチャン
ト５３８に薬液を用いることで、ウエットエッチング装置を用いて、導電膜５１２、及び
第２の酸化物半導体膜５０８ｂを加工してもよい。なお、ウエットエッチング装置を用い
て、導電膜５１２を加工するよりも、ドライエッチング装置を用いて導電膜５１２を加工
した方が、より微細なパターンを形成することができる。一方で、ドライエッチング装置
を用いて、導電膜５１２を加工するよりも、ウエットエッチング装置を用いて導電膜５１
２を加工した方が、製造コストを低減することができる。
引き続いて、第２の酸化物半導体膜５０８ｂ、導電膜５１２ａ、５１２ｂ、及びマスク
５３６ａ、５３６ｂ上から、エッチャント５３９を用いて、第２の酸化物半導体膜５０８
ｂの表面を洗浄する（図１２（Ａ）参照）。
上述の洗浄方法としては、例えば、リン酸等の薬液を用いた洗浄が挙げられる。リン酸
等の薬液を用いて洗浄を行うことで、第２の酸化物半導体膜５０８ｂの表面に付着した不
純物（例えば、導電膜５１２ａ、５１２ｂに含まれる元素等）を除去することができる。
なお、該洗浄を必ずしも行う必要はなく、場合によっては、洗浄を行わなくてもよい。
また、導電膜５１２ａ、５１２ｂの形成時、及び／または上記洗浄工程において、第２
の酸化物半導体膜５０８ｂの導電膜５１２ａ、５１２ｂから露出した領域は、第１の酸化
物半導体膜５０８ａよりも薄くなる場合がある。
なお、導電膜５１２ａ、５１２ｂの形成時、及び／または上記洗浄工程において、第２
の酸化物半導体膜５０８ｂの導電膜５１２ａ、５１２ｂから露出した領域が薄くならない
場合もある。この場合の一例を図１５（Ａ）（Ｂ）に示す。図１５（Ａ）（Ｂ）は、半導
体装置の一例を示す断面図である。図１５（Ａ）は、図１４（Ｂ）に示すトランジスタ５
００の第２の酸化物半導体膜５０８ｂが薄くならない場合の一例である。また、図１５（
Ｂ）に示すように、第２の酸化物半導体膜５０８ｂの膜厚を、予め第１の酸化物半導体膜
５０８ａよりも薄く形成し、導電膜５１２ａ、５１２ｂから露出した領域の膜厚を、図１
４（Ｂ）に示すトランジスタ５００と同等の膜厚としてもよい。また、図１５（Ｃ）に示
すように、第２の酸化物半導体膜５０８ｂの膜厚を、予め第１の酸化物半導体膜５０８ａ
よりも薄く形成し、さらに第２の酸化物半導体膜５０８ｂ及び絶縁膜５０７上に絶縁膜５
１９を形成してもよい。この場合、絶縁膜５１９には第２の酸化物半導体膜５０８ｂと導
電膜５１２ａ及び導電膜５１２ｂとが接するための開口を形成する。絶縁膜５１９は、絶
縁膜５１４と同様の材料及び形成方法によって形成できる。
次に、マスク５３６ａ、５３６ｂを除去することで、第２の酸化物半導体膜５０８ｂ上
のソース電極として機能する導電膜５１２ａと、第２の酸化物半導体膜５０８上のドレイ
ン電極として機能する導電膜５１２ｂと、が形成される。また、酸化物半導体膜５０８は
、第１の酸化物半導体膜５０８ａと、第２の酸化物半導体膜５０８ｂとの積層構造となる
（図１２（Ｂ）参照）。
引き続いて、酸化物半導体膜５０８、及び導電膜５１２ａ、５１２ｂ上に第１の保護絶
縁膜として機能する絶縁膜５１４と、第２の保護絶縁膜として機能する絶縁膜５１６と、
を成膜した後、第１のバリア膜５３１を成膜する（図１２（Ｃ）参照）。
なお、絶縁膜５１４を形成した後、大気に曝すことなく、連続的に絶縁膜５１６を形成
することが好ましい。絶縁膜５１４を形成後、大気開放せず、原料ガスの流量、圧力、高
周波電力及び基板温度の一以上を調整して、絶縁膜５１６を連続的に形成することで、絶
縁膜５１４と絶縁膜５１６の界面において大気成分由来の不純物濃度を低減することがで
きるとともに、絶縁膜５１４、５１６に含まれる酸素を酸化物半導体膜５０８に移動させ
ることが可能となり、酸化物半導体膜５０８の酸素欠損量を低減することが可能となる。
例えば、絶縁膜５１４として、ＰＥＣＶＤ法を用いて、酸化窒化シリコン膜を形成する
ことができる。この場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体
を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラ
ン、トリシラン、フッ化シラン等がある。酸化性気体としては、一酸化二窒素、二酸化窒
素等がある。また、上記の堆積性気体の流量に対する酸化性気体の流量を２０倍より大き
く１００倍未満、好ましくは４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未
満、好ましくは５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、絶縁膜５１４が、窒素
を含み、且つ欠陥量の少ない絶縁膜となる。
本実施の形態においては、絶縁膜５１４として、基板５０２を保持する温度を２２０℃
とし、流量５０ｓｃｃｍのシラン及び流量２０００ｓｃｃｍの一酸化二窒素を原料ガスと
し、処理室内の圧力を２０Ｐａとし、平行平板電極に供給する高周波電力を１３．５６Ｍ
Ｈｚ、１００Ｗ（電力密度としては１．６×１０−２Ｗ／ｃｍ２）とするＰＥＣＶＤ法を
用いて、酸化窒化シリコン膜を形成する。
絶縁膜５１６としては、ＰＥＣＶＤ装置の真空排気された処理室内に載置された基板を
１８０℃以上３５０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力
を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし
、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好
ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件に
より、酸化シリコン膜または酸化窒化シリコン膜を形成する。
絶縁膜５１６の成膜条件として、上記圧力の反応室において上記パワー密度の高周波電
力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し
、原料ガスの酸化が進むため、絶縁膜５１６中における酸素含有量が化学量論的組成より
も多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素の結合力
が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果、化学量
論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化物
絶縁膜を形成することができる。
なお、絶縁膜５１６の形成工程において、絶縁膜５１４が酸化物半導体膜５０８の保護
膜となる。したがって、酸化物半導体膜５０８へのダメージを低減しつつ、パワー密度の
高い高周波電力を用いて絶縁膜５１６を形成することができる。
なお、絶縁膜５１６の成膜条件において、酸化性気体に対するシリコンを含む堆積性気
体の流量を増加することで、絶縁膜５１６の欠陥量を低減することが可能である。代表的
には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現
れる信号のスピン密度が６×１０１７ｓｐｉｎｓ／ｃｍ３未満、好ましくは３×１０１７
ｓｐｉｎｓ／ｃｍ３以下、好ましくは１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下である欠
陥量の少ない酸化物絶縁膜を形成することができる。この結果トランジスタの信頼性を高
めることができる。
また、絶縁膜５１４、５１６を成膜した後（別言すると、絶縁膜５１６成膜後、且つ第
１のバリア膜５３１成膜前）に、加熱処理を行ってもよい。該加熱処理により、絶縁膜５
１４、５１６に含まれる窒素酸化物を低減することができる。また、上記加熱処理により
、絶縁膜５１４、５１６に含まれる酸素の一部を酸化物半導体膜５０８に移動させ、酸化
物半導体膜５０８に含まれる酸素欠損量を低減することができる。
絶縁膜５１４、５１６への加熱処理の温度は、代表的には、４００℃まで、好ましくは
３７５℃未満、さらに好ましくは、３４０℃以上３６０℃未満、さらに好ましくは、１５
０℃以上３５０℃以下とする。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０
ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガ
ス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空
気、または希ガスに水素、水等が含まれないことが好ましい。該加熱処理には、電気炉、
ＲＴＡ装置等を用いることができる。
第１のバリア膜５３１は、酸素と、金属（インジウム、亜鉛、チタン、アルミニウム、
タングステン、タンタル、モリブデン、ハフニウム、またはイットリウムの中から選ばれ
る少なくとも１以上）と、を有する。第１のバリア膜５３１としては、インジウムスズ酸
化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅともいう）、インジウムスズシリコン
酸化物（以下ＩＴＳＯともいう）または酸化インジウムであると、凹凸に対する被覆性が
良好であるため好ましい。
また、第１のバリア膜５３１としては、スパッタリング法を用いて形成することができ
る。第１のバリア膜５３１が薄い場合、絶縁膜５１６から外部に放出されうる酸素を抑制
するのが困難になる場合がある。一方で、第１のバリア膜５３１が厚い場合、絶縁膜５１
６中に好適に酸素を添加できない場合がある。したがって、第１のバリア膜５３１の厚さ
としては、好ましくは１ｎｍ以上２０ｎｍ以下、より好ましくは２ｎｍ以上１０ｎｍ以下
とする。本実施の形態では、第１のバリア膜５３１として、厚さ５ｎｍのＩＴＳＯを成膜
する。
引き続いて、第１のバリア膜５３１を介して、酸素５４０を第２の保護絶縁膜として機
能する、絶縁膜５１６に添加する。なお、図中において、絶縁膜５１６中に添加される酸
素を酸素５４０ａと模式的に表している。（図１３（Ａ）参照）。また、酸素５４０は絶
縁膜５１４に添加される場合もある。
第１のバリア膜５３１を介して絶縁膜５１６に酸素５４０を添加する方法としては、イ
オンドーピング法、イオン注入法、プラズマ処理法等がある。また、酸素５４０としては
、過剰酸素または酸素ラジカル等が挙げられる。また、酸素５４０を添加する際に、基板
側にバイアスを印加することで効果的に酸素５４０を絶縁膜５１６に添加することができ
る。上記バイアスとしては、例えば、電力密度を１Ｗ／ｃｍ２以上５Ｗ／ｃｍ２以下とす
ればよい。絶縁膜５１６上に第１のバリア膜５３１を設けて酸素を添加することで、第１
のバリア膜５３１が絶縁膜５１６から酸素が脱離することを抑制する保護膜として機能す
る。このため、絶縁膜５１６により多くの酸素を添加することができる。
次に、第１のバリア膜５３１または第１のバリア膜５３１の一部、及び第２の保護絶縁
膜として機能する絶縁膜５１６の一部を、エッチャント５４２によって除去する（図１３
（Ｂ）参照）。
第１のバリア膜５３１、及び第２の保護絶縁膜として機能する絶縁膜５１６の一部の除
去方法としては、ドライエッチング法、ウエットエッチング法、またはドライエッチング
法とウエットエッチング法を組み合わせる方法等が挙げられる。なお、ドライエッチング
法の場合には、エッチャント５４２は、エッチングガスであり、ウエットエッチング法の
場合には、エッチャント５４２は、薬液である。本実施の形態においては、ウエットエッ
チング法を用いて、第１のバリア膜５３１を除去する。第１のバリア膜５３１の除去方法
として、ウエットエッチング法を用いる方が、製造コストを抑制できるため好適である。
引き続いて、絶縁膜５１６上に第２のバリア膜として機能する、絶縁膜５１８を成膜す
る（図１４（Ａ）参照）。
絶縁膜５１８をＰＥＣＶＤ法で成膜する場合、基板温度は４００℃まで、好ましくは３
７５℃未満、より好ましくは３４０℃以上３６０℃以下である。絶縁膜５１８を成膜する
場合の基板温度を上述の範囲にすることで、上述の過剰酸素または上述の酸素ラジカルを
酸化物半導体膜５０８に拡散させることができる。また、絶縁膜５１８を成膜する場合の
基板温度を上述の範囲にすることで、緻密な膜を形成できるため好ましい。
例えば、絶縁膜５１８としてＰＥＣＶＤ法により窒化シリコン膜を形成する場合、シリ
コンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。
窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモニアが解離し、活
性種が発生する。該活性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の
結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素の結合が促進され、
シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成すること
ができる。一方、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び
窒素の分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、且つ粗
な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモニアに
対する窒素の流量比を５倍以上５０倍以下、１０倍以上５０倍以下とすることが好ましい
。
本実施の形態においては、絶縁膜５１８として、ＰＥＣＶＤ装置を用いて、シラン、窒
素、及びアンモニアを原料ガスとして用いて、厚さ５０ｎｍの窒化シリコン膜を形成する
。流量は、シランが５０ｓｃｃｍ、窒素が５０００ｓｃｃｍであり、アンモニアが１００
ｓｃｃｍである。処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨ
ｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給する。ＰＥＣＶＤ
装置は電極面積が６０００ｃｍ２である平行平板型のＰＥＣＶＤ装置であり、供給した電
力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である
。
また、第２のバリア膜として機能する、絶縁膜５１８の形成後に加熱処理を行ってもよ
い。絶縁膜５１８の形成後の加熱処理によって、絶縁膜５１６に含まれる過剰酸素、また
は酸素ラジカルを酸化物半導体膜５０８中に拡散させ、酸化物半導体膜５０８中の酸素欠
損を補填することができる。あるいは、絶縁膜５１８を加熱成膜とすることで、絶縁膜５
１６に含まれる過剰酸素、または酸素ラジカルを酸化物半導体膜５０８中に拡散させ、酸
化物半導体膜５０８中の酸素欠損を補填することができる。
以上の工程で図１４（Ｂ）に示すトランジスタ５００を形成することができる。
＜半導体装置の作製方法２＞
次に、図１０（Ａ）（Ｂ）（Ｃ）乃至図１４（Ａ）に示すトランジスタ５００の作製方
法と、異なる作製方法について、以下説明する。
まず、＜半導体装置の作製方法１＞と同様に、図１０（Ａ）（Ｂ）（Ｃ）、図１１（Ａ
）（Ｂ）（Ｃ）、及び図１２（Ａ）（Ｂ）（Ｃ）に示す工程まで行う。その後、図１３（
Ａ）（Ｂ）、及び図１４（Ａ）に示す工程を行わない。すなわち、図１２（Ｃ）に示す構
造にて、図１４（Ｂ）（Ｃ）に示すトランジスタ５００と同様の機能を有する。
この場合、第１のバリア膜５３１としては、金属酸化膜を用い、当該金属酸化膜として
、酸化アルミニウム、酸化ハフニウム、または酸化イットリウムを成膜すると好ましい。
また、第１のバリア膜５３１として、酸化アルミニウム、酸化ハフニウム、または酸化
イットリウムをスパッタリング法にて成膜する場合、スパッタリングガスとして、少なく
とも酸素を含むと好ましい。第１のバリア膜５３１形成時において、スパッタリングガス
に酸素を用いることで、当該酸素がプラズマ中で酸素ラジカルとなり、当該酸素または当
該酸素ラジカルのいずれか一方または双方が、絶縁膜５１６中に添加される場合がある。
よって、図１３（Ａ）に示す酸素５４０を添加する工程を行わなくても良い。別言すると
、第１のバリア膜５３１の成膜時において、酸素添加処理と、第１のバリア膜５３１の成
膜を同時に行うことが可能となる。なお、第１のバリア膜５３１は、第１のバリア膜の成
膜時（特に成膜初期）においては、酸素を添加する機能を有するが、第１のバリア膜５３
１の形成後においては、酸素をブロックする機能を有する。
また、第１のバリア膜５３１として、例えば、酸化アルミニウムをスパッタリング法に
て成膜する場合、絶縁膜５１６と、第１のバリア膜５３１との界面近傍に混合層を形成す
る場合がある。絶縁膜５１６が酸化窒化シリコン膜の場合、該混合層としてＡｌｘＳｉｙ
Ｏｚが形成されうる。
また、第１のバリア膜５３１として、酸化アルミニウム、酸化ハフニウム、または酸化
イットリウムを用いる場合、酸化アルミニウム、酸化ハフニウム、及び酸化イットリウム
は、高い絶縁性を有し、且つ高い酸素バリア性を有する。よって、図１３（Ｂ）に示す第
１のバリア膜５３１を除去する工程、及び図１４（Ａ）に示す絶縁膜５１８を成膜する工
程を行わなくてもよい。よって、第１のバリア膜５３１は、絶縁膜５１８と同様の機能を
有する。
なお、第１のバリア膜５３１の成膜時の基板温度を４００℃まで、好ましくは３７５℃
未満、より好ましくは３４０℃以上３６０℃以下で加熱成膜とすることで、絶縁膜５１６
中に添加された過剰酸素または酸素ラジカルを酸化物半導体膜５０８中に拡散させること
ができる。または、第１のバリア膜５３１を成膜した後に、４００℃まで、好ましくは３
７５℃未満、より好ましくは３４０℃以上３６０℃以下で加熱処理を行うと、絶縁膜５１
６中に添加された過剰酸素または酸素ラジカルを酸化物半導体膜５０８中に拡散させるこ
とができる。
このように、第１のバリア膜５３１として、酸化アルミニウム、酸化ハフニウム、また
は酸化イットリウムを用いることで、半導体装置の製造工程を短くすることが可能となり
、製造コストを抑制することができる。
＜半導体装置の作製方法３＞
次に、本発明の一態様であるトランジスタ５７０の作製方法について、図１７（Ａ）（
Ｂ）（Ｃ）を用いて詳細に説明する。なお、図１７（Ａ）（Ｂ）（Ｃ）は、半導体装置の
作製方法を説明する断面図である。
まず、先に示すトランジスタ５００の作製方法と同様の工程（図１０（Ａ）乃至図１４
（Ａ）に示す工程まで）を行う。
次に、絶縁膜５１８上にリソグラフィ工程によりマスクを形成し、絶縁膜５１４、５１
６、５１８の所望の領域に開口部５４２ｃを形成する。また、絶縁膜５１８上にリソグラ
フィ工程によりマスクを形成し、絶縁膜５０６、５０７、５１４、５１６、５１８の所望
の領域に開口部５４２ａ、５４２ｂを形成する。なお、開口部５４２ｃは、導電膜５１２
ｂに達するように形成される。また、開口部５４２ａ、５４２ｂは、それぞれ導電膜５０
４に達するように形成される（図１７（Ａ）参照）。
なお、開口部５４２ａ、５４２ｂと開口部５４２ｃは、同じ工程で形成してもよく、異
なる工程で形成してもよい。開口部５４２ａ、５４２ｂと開口部５４２ｃを同じ工程で形
成する場合、例えば、グレートーンマスクまたはハーフトーンマスクを用いて形成するこ
とができる。また、開口部５４２ａ、５４２ｂを複数回に分けて形成してもよい。例えば
、絶縁膜５０６、５０７を加工し、その後、絶縁膜５１４、５１６、５１８を加工する。
次に、開口部５４２ａ、５４２ｂ、５４２ｃを覆うように絶縁膜５１８上に導電膜５２
０を形成する（図１７（Ｂ）参照）。
導電膜５２０としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中
から選ばれた一種を含む材料を用いることができる。特に、導電膜５２０としては、酸化
タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、
酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウ
ムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物、インジウムスズシリコン酸化物（ＩＴ
ＳＯ）などの透光性を有する導電性材料を用いることができる。また、導電膜５２０とし
ては、例えば、スパッタリング法を用いて形成することができる。本実施の形態において
は、膜厚１１０ｎｍのＩＴＳＯをスパッタリング法で形成する。
次に、導電膜５２０上にリソグラフィ工程によりマスクを形成し、導電膜５２０を所望
の形状に加工することで、導電膜５２０ａ、５２０ｂを形成する（図１７（Ｃ）参照）。
導電膜５２０ａ、５２０ｂの形成方法については、ドライエッチング法、ウエットエッ
チング法、またはドライエッチング法とウエットエッチング法を組み合わせる方法等が挙
げられる。本実施の形態においては、ウエットエッチング法を用いて、導電膜５２０を導
電膜５２０ａ、５２０ｂへと加工する。
以上の工程で図１６（Ａ）（Ｂ）に示すトランジスタ５７０を作製することができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の構造につい
て、詳細に説明を行う。
＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌ
ｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であ
って不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距
離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅ
ｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でな
い（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化
物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周
期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため
、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒ
ｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高
分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一
方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーと
もいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に
起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１９（Ａ）に
、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。
高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏ
ｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を
、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、
日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行う
ことができる。
図１９（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１９（Ｂ）に示す
。図１９（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認でき
る。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図１９（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１９（Ｃ
）は、特徴的な原子配列を、補助線で示したものである。図１９（Ｂ）および図１９（Ｃ
）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレッ
トとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。
したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともでき
る。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒ
ｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレ
ット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造
となる（図１９（Ｄ）参照。）。図１９（Ｃ）で観察されたペレットとペレットとの間で
傾きが生じている箇所は、図１９（Ｄ）に示す領域５１６１に相当する。
また、図２０（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣ
ｓ補正高分解能ＴＥＭ像を示す。図２０（Ａ）の領域（１）、領域（２）および領域（３
）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２０（Ｂ）、図２０（Ｃ）および
図２０（Ｄ）に示す。図２０（Ｂ）、図２０（Ｃ）および図２０（Ｄ）より、ペレットは
、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しか
しながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣ
ＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−Ｏ
Ｓに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２１（Ａ）に示すよ
うに回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａ
ＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向
性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれること
を示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造
解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５
６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析
（φスキャン）を行っても、図２１（Ｂ）に示すように明瞭なピークは現れない。これに
対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφ
スキャンした場合、図２１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属される
ピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは
、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍ
の電子線を入射させると、図２２（Ａ）に示すような回折パターン（制限視野透過電子回
折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４
の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に
略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプロー
ブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２２（Ｂ）に示す。図２
２（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても
、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる
。なお、図２２（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面お
よび（１００）面などに起因すると考えられる。また、図２２（Ｂ）における第２リング
は（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の
結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をす
るとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体で
ある。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体
と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性
を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明
確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は
、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上の大きさであることが多い。なお、結晶部
の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体
と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同
じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合が
ある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペ
レット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径の
Ｘ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは
検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０
ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが
観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプ
ローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、
ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高
い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測され
る場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ
−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌ
ｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、
高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認
することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ
（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いず
れの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば
、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層
を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。こ
れらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度
であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞
の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と
見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２３は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさ（Ａｖｅｒａｇｅ
ｃｒｙｓｔａｌ ｓｉｚｅ）を調査した例である。ただし、上述した格子縞の長さを結
晶部の大きさとしている。図２３より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量（Ｃｕ
ｍｕｌａｔｉｖｅ ｅｌｅｃｔｒｏｎ ｄｏｓｅ）に応じて結晶部が大きくなっていくこ
とがわかる。具体的には、図２３中に（１）で示すように、ＴＥＭによる観察初期におい
ては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２
×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる
。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４
．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわか
る。具体的には、図２３中の（２）および（３）で示すように、電子の累積照射量によら
ず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度およ
び２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとん
ど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−
ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比
べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡ
Ｃ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異な
る単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積も
ることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わ
せる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少な
い種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ
、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態４）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の
一例について、図２４乃至図２６を用いて以下説明を行う。
図２４は、表示装置の一例を示す上面図である。図２４に示す表示装置７００は、第１
の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドラ
イバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回
路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と
、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、
第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すな
わち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は
、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお
、図２４には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設
けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている
領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライ
バ回路部７０６とそれぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘｉ
ｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８に
は、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回路
部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部７
０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部７
０８には、配線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信号等
は、配線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートドライバ
回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示
装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を
画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定
されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良
い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この
場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結
晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装す
る構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるも
のではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法など
を用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲート
ドライバ回路部７０６は、複数のトランジスタを有しており、実施の形態２で説明したト
ランジスタを適用することができる。
また、表示装置７００は、様々な形態を用いること、または様々な表示素子を有するこ
とが出来る。表示素子は、例えば、液晶素子、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色Ｌ
ＥＤ、青色ＬＥＤなど）などを含むＥＬ（エレクトロルミネッセンス）素子（有機物及び
無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、トランジスタ（電流に応じて発
光するトランジスタ）、電子放出素子、電気泳動素子、グレーティングライトバルブ（Ｇ
ＬＶ）やデジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シ
ャッター）素子、ＭＩＲＡＳＯＬ（登録商標）ディスプレイ、ＩＭＯＤ（インターフェア
レンス・モジュレーション）素子、圧電セラミックディスプレイなどのＭＥＭＳ（マイク
ロ・エレクトロ・メカニカル・システム）を用いた表示素子、エレクトロウェッティング
素子などが挙げられる。これらの他にも、電気的または磁気的作用により、コントラスト
、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。また、表示素子と
して量子ドットを用いてもよい。液晶素子を用いた表示装置の一例としては、液晶ディス
プレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ
、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。ＥＬ素子を用いた表
示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の
一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型デ
ィスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍ
ｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。量子ドットを用いた表示装置の一例としては
、量子ドットディスプレイなどがある。電子インク又は電気泳動素子を用いた表示装置の
一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶
ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての
機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウ
ム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭ
などの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減するこ
とができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式
等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、Ｒ
ＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの
画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配
列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２
色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以
上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよ
い。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ
表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（
Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともいう
。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）
、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、
着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を
有する領域と、着色層を有さない領域とを配置することによって、着色層を有さない領域
における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置す
ることで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割か
ら３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素
子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、ホワイト（Ｗ）を、それぞれの発
光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用い
た場合よりも、さらに消費電力を低減できる場合がある。
本実施の形態においては、表示素子としてＶＡ（垂直配向）型の液晶素子を用いる表示
装置の構成について、図２５及び図２６を用いて説明する。ＶＡ型とは、表示装置の液晶
分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されてい
ないときにパネル面に対して液晶分子が垂直方向を向くノーマリーブラック型の表示装置
である。本実施の形態に示す表示装置は、一の画素（ピクセル）をいくつかの領域（サブ
ピクセル）に分け、それぞれ別の方向に液晶分子を倒すように工夫されている。これをマ
ルチドメイン化あるいはマルチドメイン設計という。
図２５は、図２４に示す一点鎖線Ｑ−Ｒにおける断面図である。図２５に示す表示装置
７００は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、
ＦＰＣ端子部７０８と、を有する。また、引き回し配線部７１１は、配線７１０を有する
。また、画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。また、ソー
スドライバ回路部７０４は、トランジスタ７５２を有する。
トランジスタ７５０及びトランジスタ７５２は、実施の形態２で示すトランジスタを用
いることができる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物
半導体膜を有する。該トランジスタは、オフ状態における電流値（オフ電流値）を低くす
ることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源
オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なく
することができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表
示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するド
ライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路とし
て、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置
の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトラン
ジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、一対の電極間に誘電体を有する構造である。より詳しくは、容量素
子７９０の一方の電極としては、トランジスタ７５０のゲート電極として機能する導電膜
と同一工程で形成された導電膜を用い、容量素子７９０の他方の電極としては、トランジ
スタ７５０のソース電極及びドレイン電極として機能する導電膜を用いる。また、一対の
電極間に挟持される誘電体としては、トランジスタ７５０のゲート絶縁膜として機能する
絶縁膜を用いる。
また、図２５において、トランジスタ７５０、トランジスタ７５２、及び容量素子７９
０上に、絶縁膜７６４、７６６、７６８、及び平坦化絶縁膜７７０が設けられている。
絶縁膜７６４、７６６、７６８としては、それぞれ実施の形態２に示す絶縁膜５１４、
５１６、５１８と、同様の材料及び作製方法により形成することができる。また、平坦化
絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂、ベンゾ
シクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化
絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成としてもよい
。
また、配線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極とし
て機能する導電膜と同じ工程で形成される。なお、配線７１０は、トランジスタ７５０、
７５２のソース電極及びドレイン電極と異なる工程で形成された導電膜、例えばゲート電
極として機能する導電膜としてもよい。配線７１０として、例えば、銅元素を含む材料を
用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１
６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びド
レイン電極として機能する導電膜と同じ工程で形成される。また、接続電極７６０は、Ｆ
ＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いるこ
とができる。また、第１の基板７０１及び第２の基板７０５として、実施の形態２で示す
基板５０２と同様の材料を用いることができる。
第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、カラー
フィルタとして機能する着色層７３６と、遮光膜７３８及び着色層７３６に接する絶縁膜
７３４が設けられる。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構
造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設け
られる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、図２６に示すように、構造体７７８の代わりに着色層７３６を複数積層したもの
をスペーサとして用いてもよい。図２６に示す表示装置７００は、一例としてレッドの着
色層７３６Ｒ、グリーンの着色層７３６Ｇ及びブルーの着色層７３６Ｂを有しており、遮
光膜７３８と重なる位置において着色層７３６Ｒ上に着色層７３６Ｇ及び着色層７３６Ｂ
が設けられている。このような構成とすることで、構造体７７８を形成する工程を省略す
ることができる。また、図２６に示す表示装置７００は、絶縁膜７３４を設けない構成と
している。なお、上記のスペーサとして、着色層７３６Ｒ、着色層７３６Ｇ及び着色層７
３６Ｂのうちいずれか２つを積層したものを用いてもよい。
また、本実施の形態においては、構造体７７８を第１の基板７０１側に設ける構成につ
いて例示したが、これに限定されない。例えば、第２の基板７０５側に構造体７７８を設
ける構成、または第１の基板７０１及び第２の基板７０５双方に構造体７７８を設ける構
成としてもよい。
表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜７７２、導電
膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５側に設けられ
、対向電極としての機能を有する。表示装置７００は、導電膜７７２と導電膜７７４に印
加される電圧によって、液晶層７７６の配向状態が変わることによって光の透過、非透過
が制御され画像を表示することができる。導電膜７７４上には突起７４４が設けられる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極
としての機能を有する。表示装置７００は、外光を利用し導電膜７７２で光を反射して着
色層７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反
射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、
例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材
料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム
、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、
可視光において、反射性のある導電膜を用いる。
また、導電膜７７２として、可視光において反射性のある導電膜を用いる場合、該導電
膜を積層構造としてもよい。例えば、下層に膜厚１００ｎｍのアルミニウム膜を形成し、
上層に厚さ３０ｎｍの銀合金膜（例えば、銀、パラジウム、及び銅を含む合金膜）を形成
する。上述の構造とすることで、以下の優れた効果を奏する。
（１）下地膜と導電膜７７２との密着性を向上させることができる。（２）薬液によって
アルミニウム膜と、銀合金膜とを一括してエッチングすることが可能である。（３）導電
膜７７２の断面形状を良好な形状（例えば、テーパー形状）とすることができる。（３）
の理由としては、アルミニウム膜は、銀合金膜よりも薬液によるエッチング速度が遅い、
または上層の銀合金膜のエッチング後、下層のアルミニウム膜が露出した場合に、銀合金
膜よりも卑な金属、別言するとイオン化傾向の高い金属であるアルミニウムから電子を引
き抜くため、銀合金膜のエッチングが抑制され、下層のアルミニウム膜のエッチングの進
行が速くなるためである。
なお、図２５乃至図２７に示す表示装置７００は、反射型のカラー液晶表示装置につい
て例示したが、これに限定されない。例えば、導電膜７７２を可視光において、透光性の
ある導電膜を用いることで透過型のカラー液晶表示装置としてもよい。表示装置７００を
透過型の液晶表示装置とする場合は、容量素子７９０が有する一対の電極を導電膜７７２
と重ならない位置に設ける。また、基板７０１から入射し液晶素子７７５及び着色層７３
６を経由して射出する光の経路に設けられる各層を、可視光に対して透光性のある層とす
ることが好ましい。
導電膜７７２はスリット７２５を有する。スリット７２５は液晶分子の配向を制御する
ためのものである。また導電膜７７２、平坦化絶縁膜７７０及び構造体７７８上には配向
膜７４６が設けられ、同様に導電膜７７４上に配向膜７４８が設けられる。
スリット７２５を設けた導電膜７７２に電圧を印加すると、スリット７２５の近傍には
電界の歪み（斜め電界）が発生する。このスリット７２５と、基板７０５側の突起７４４
とを交互にかみ合うように配置することで、斜め電界を効果的に発生させて液晶の配向を
制御し、液晶が配向する方向を場所によって異ならせている。すなわち、一のピクセルが
有する複数のサブピクセルごとに液晶分子を別の方向に倒すことでマルチドメイン化し、
液晶表示パネルの視野角を広げている。
なお、図２５において図示しないが、偏光部材、位相差部材、反射防止部材などの光学
部材（光学基板）などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏
光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器
について、図２７及び図２８を用いて説明を行う。
図２７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１
０、バッテリ８０１１を有する。
本発明の一態様の表示装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図２７において、バックライ
ト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例
えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構
成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射
型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は
、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
図２８（Ａ）乃至図２８（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐
体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５０
０５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（
力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質
、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、にお
い又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することが
できる。
図２８（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９
、赤外線ポート５０１０、等を有することができる。図２８（Ｂ）は記録媒体を備えた携
帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表
示部５００２、記録媒体読込部５０１１、等を有することができる。図２８（Ｃ）はゴー
グル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２
、イヤホン５０１３、等を有することができる。図２８（Ｄ）は携帯型遊技機であり、上
述したものの他に、記録媒体読込部５０１１、等を有することができる。図２８（Ｅ）は
テレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シ
ャッターボタン５０１５、受像部５０１６、等を有することができる。図２８（Ｆ）は携
帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１
、等を有することができる。図２８（Ｇ）は持ち運び型テレビ受像器であり、上述したも
のの他に、信号の送受信が可能な充電器５０１７、等を有することができる。
図２８（Ａ）乃至図２８（Ｇ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコ
ンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は
受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に
表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器におい
ては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報
を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な
画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器におい
ては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補
正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影し
た画像を表示部に表示する機能、等を有することができる。なお、図２８（Ａ）乃至図２
８（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を
有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。該表示部に、実施の形態４で示した表示装置を適用することができ
る。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
１００ 画素
１０１ 基板
１０３ 走査線
１０５ａ 容量配線
１０５ｂ 容量配線
１０７ ゲート絶縁膜
１０７ａ ゲート絶縁膜
１０７ｂ ゲート絶縁膜
１１４ 絶縁膜
１１６ 絶縁膜
１１６ａ 絶縁膜
１１６ｂ 絶縁膜
１１６ｃ 絶縁膜
１２１ 信号線
１２３ 電極
１２５ａ 電極
１２５ｂ 電極
１３５ 半導体膜
１３５ａ 酸化物半導体膜
１３５ｂ 酸化物半導体膜
１３６ トランジスタ
１３７ トランジスタ
１３９ａ 画素電極
１３９ｂ 画素電極
１４０ 容量素子
１４１ 容量素子
１４２ 液晶素子
１４３ 液晶素子
１４４ａ 開口
１４４ｂ 開口
１４５ 容量素子
１４６ 容量素子
１４８ 画素電極
１４８ａ 酸化物導電体膜
１４８ｂ 酸化物導電体膜
１４９ 画素電極
２００ 画素
２０３ 走査線
２２１ 信号線
２２３ａ 電極
２２３ｂ 電極
２３６ トランジスタ
２３７ トランジスタ
３００ 画素
３０１ 基板
３０３ 走査線
３０５ａ 容量配線
３０５ｂ 容量配線
３０７ ゲート絶縁膜
３１６ 絶縁膜
３２１ 信号線
３２３ａ 電極
３２３ｂ 電極
３２５ａ 電極
３２５ｂ 電極
３３５ 半導体膜
３３６ トランジスタ
３３７ トランジスタ
３３９ａ 画素電極
３３９ｂ 画素電極
３４０ 容量素子
３４１ 容量素子
３４２ 液晶素子
３４３ 液晶素子
３４４ａ 開口
３４４ｂ 開口
３４５ａ 電極
３４５ｂ 電極
３４６ａ 開口
３４６ｂ 開口
５００ トランジスタ
５０２ 基板
５０４ 導電膜
５０６ 絶縁膜
５０７ 絶縁膜
５０８ 酸化物半導体膜
５０８ａ 酸化物半導体膜
５０８ｂ 酸化物半導体膜
５０９ 酸化物半導体膜
５０９ａ 酸化物半導体膜
５０９ｂ 酸化物半導体膜
５１２ 導電膜
５１２ａ 導電膜
５１２ｂ 導電膜
５１４ 絶縁膜
５１６ 絶縁膜
５１８ 絶縁膜
５１９ 絶縁膜
５２０ 導電膜
５２０ａ 導電膜
５２０ｂ 導電膜
５３１ バリア膜
５３６ａ マスク
５３６ｂ マスク
５３８ エッチャント
５３９ エッチャント
５４０ 酸素
５４０ａ 酸素
５４２ エッチャント
５４２ａ 開口部
５４２ｂ 開口部
５４２ｃ 開口部
５７０ トランジスタ
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 配線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７２５ スリット
７３４ 絶縁膜
７３６ 着色層
７３６Ｂ 着色層
７３６Ｇ 着色層
７３６Ｒ 着色層
７３８ 遮光膜
７４４ 突起
７４６ 配向膜
７４８ 配向膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７６４ 絶縁膜
７６６ 絶縁膜
７６８ 絶縁膜
７７０ 平坦化絶縁膜
７７２ 導電膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７９０ 容量素子
５０００ 筐体
５００１ 表示部
５００２ 表示部
５００３ スピーカ
５００４ ＬＥＤランプ
５００５ 操作キー
５００６ 接続端子
５００７ センサ
５００８ マイクロフォン
５００９ スイッチ
５０１０ 赤外線ポート
５０１１ 記録媒体読込部
５０１２ 支持部
５０１３ イヤホン
５０１４ アンテナ
５０１５ シャッターボタン
５０１６ 受像部
５０１７ 充電器
５１００ ペレット
５１２０ 基板
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ

Claims (4)

  1. 一画素に、第１のトランジスタと、第２のトランジスタと、前記第１のトランジスタと電気的に接続された第１の画素電極と、前記第２のトランジスタと電気的に接続された第２の画素電極と、を有し、
    基板上に接して設けられ、前記第１のトランジスタのゲート電極として機能する領域と、前記第２のトランジスタのゲート電極として機能する領域とを有する走査線と、
    前記基板上に接して設けられた第１の導電層と、
    前記走査線の上面に接する領域と、前記第１の導電層の上面に接する領域とを有する第１の絶縁膜と、
    前記第１の絶縁膜を介して前記走査線上に設けられ、前記第１のトランジスタのチャネル形成領域と、前記第２のトランジスタのチャネル形成領域とを有する半導体膜と、
    前記第１のトランジスタのソース電極及びドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する領域と、を有する信号線と、
    前記第１のトランジスタのソース電極及びドレイン電極の他方として機能する領域を有する第２の導電層と、
    前記走査線と重なる領域を有し、前記第１の導電層と電気的に接続された第３の導電層と、を有し、
    前記第２の導電層は、前記第１の導電層と重なる領域において、前記第１の画素電極と電気的に接続され、
    前記信号線は、第１の方向に延在する領域を有し、
    前記第３の導電層は、前記第１の方向に延在する領域を有し、
    前記第２の導電層及び前記信号線はそれぞれ、前記第３の導電層と重なる領域を有さない、表示装置。
  2. 一画素に、第１のトランジスタと、第２のトランジスタと、前記第１のトランジスタと電気的に接続された第１の画素電極と、前記第２のトランジスタと電気的に接続された第２の画素電極と、を有し、
    基板上に接して設けられ、前記第１のトランジスタのゲート電極として機能する領域と、前記第２のトランジスタのゲート電極として機能する領域とを有する走査線と、
    前記基板上に接して設けられた第１の導電層と、
    前記走査線の上面に接する領域と、前記第１の導電層の上面に接する領域とを有する第１の絶縁膜と、
    前記第１の絶縁膜を介して前記走査線上に設けられ、前記第１のトランジスタのチャネル形成領域と、前記第２のトランジスタのチャネル形成領域とを有する半導体膜と、
    前記第１のトランジスタのソース電極及びドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する領域と、を有する信号線と、
    前記第１のトランジスタのソース電極及びドレイン電極の他方として機能する領域を有する第２の導電層と、
    前記走査線と重なる領域を有し、前記第１の導電層と電気的に接続された第３の導電層と、を有し、
    前記第２の導電層は、前記第１の導電層と重なる領域において、前記第１の画素電極と電気的に接続され、
    前記信号線は、第１の方向に延在する領域を有し、
    前記第３の導電層は、前記第１の方向に延在する領域を有し、
    前記第２の導電層及び前記信号線はそれぞれ、前記第３の導電層と重なる領域を有さず、
    前記第１の導電層は、容量素子の一方の電極として機能する領域を有し、
    前記第２の導電層は、前記容量素子の他方の電極として機能する領域を有する表示装置。
  3. 一画素に、第１のトランジスタと、第２のトランジスタと、前記第１のトランジスタと電気的に接続された第１の画素電極と、前記第２のトランジスタと電気的に接続された第２の画素電極と、を有し、
    基板上に接して設けられ、前記第１のトランジスタのゲート電極として機能する領域と、前記第２のトランジスタのゲート電極として機能する領域とを有する走査線と、
    前記基板上に接して設けられた第１の導電層と、
    前記走査線の上面に接する領域と、前記第１の導電層の上面に接する領域とを有する第１の絶縁膜と、
    前記第１の絶縁膜を介して前記走査線上に設けられ、前記第１のトランジスタのチャネル形成領域と、前記第２のトランジスタのチャネル形成領域とを有する半導体膜と、
    前記第１のトランジスタのソース電極及びドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する領域と、を有する信号線と、
    前記第１のトランジスタのソース電極及びドレイン電極の他方として機能する領域を有する第２の導電層と、
    前記走査線と交差する領域を有し、前記第１の導電層と電気的に接続された第３の導電層と、を有し、
    前記第２の導電層は、前記第１の導電層と重なる領域において、前記第１の画素電極と電気的に接続され、
    前記信号線は、第１の方向に延在する領域を有し、
    前記第３の導電層は、前記第１の方向に延在する領域を有し、
    前記第２の導電層及び前記信号線はそれぞれ、前記第３の導電層と重なる領域を有さない、表示装置。
  4. 一画素に、第１のトランジスタと、第２のトランジスタと、前記第１のトランジスタと電気的に接続された第１の画素電極と、前記第２のトランジスタと電気的に接続された第２の画素電極と、を有し、
    基板上に接して設けられ、前記第１のトランジスタのゲート電極として機能する領域と、前記第２のトランジスタのゲート電極として機能する領域とを有する走査線と、
    前記基板上に接して設けられた第１の導電層と、
    前記走査線の上面に接する領域と、前記第１の導電層の上面に接する領域とを有する第１の絶縁膜と、
    前記第１の絶縁膜を介して前記走査線上に設けられ、前記第１のトランジスタのチャネル形成領域と、前記第２のトランジスタのチャネル形成領域とを有する半導体膜と、
    前記第１のトランジスタのソース電極及びドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する領域と、を有する信号線と、
    前記第１のトランジスタのソース電極及びドレイン電極の他方として機能する領域を有する第２の導電層と、
    前記走査線と交差する領域を有し、前記第１の導電層と電気的に接続された第３の導電層と、を有し、
    前記第２の導電層は、前記第１の導電層と重なる領域において、前記第１の画素電極と電気的に接続され、
    前記信号線は、第１の方向に延在する領域を有し、
    前記第３の導電層は、前記第１の方向に延在する領域を有し、
    前記第２の導電層及び前記信号線はそれぞれ、前記第３の導電層と重なる領域を有さず、
    前記第１の導電層は、容量素子の一方の電極として機能する領域を有し、
    前記第２の導電層は、前記容量素子の他方の電極として機能する領域を有する表示装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016128860A1 (ja) 2015-02-12 2016-08-18 株式会社半導体エネルギー研究所 表示装置
JP6654997B2 (ja) * 2016-11-10 2020-02-26 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板
WO2018130930A1 (en) 2017-01-16 2018-07-19 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2018163944A1 (ja) * 2017-03-08 2018-09-13 シャープ株式会社 半導体装置、半導体装置の製造方法、及び、液晶表示装置
KR20240122579A (ko) 2017-05-19 2024-08-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 및 반도체 장치의 제작 방법
CN107272293A (zh) * 2017-08-21 2017-10-20 京东方科技集团股份有限公司 一种阵列基板及液晶显示装置
WO2019150224A1 (ja) * 2018-02-01 2019-08-08 株式会社半導体エネルギー研究所 表示装置および電子機器
CN207909879U (zh) * 2018-03-28 2018-09-25 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
KR102509111B1 (ko) * 2018-05-17 2023-03-13 삼성디스플레이 주식회사 표시 장치
CN110010626B (zh) * 2019-04-11 2022-04-29 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN110381409B (zh) * 2019-08-13 2021-11-26 高创(苏州)电子有限公司 一种显示器的控制板、其驱动方法及显示器
CN112435629B (zh) 2020-11-24 2023-04-18 京东方科技集团股份有限公司 一种显示基板、显示装置
CN113985667B (zh) * 2021-10-12 2023-08-01 Tcl华星光电技术有限公司 阵列基板及其制备方法、液晶显示面板

Family Cites Families (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
GB2212659A (en) 1987-11-20 1989-07-26 Philips Electronic Associated Multi-level circuit cross-overs
JPH04326329A (ja) * 1991-04-26 1992-11-16 Sharp Corp 液晶表示装置およびその製造方法
JPH05341322A (ja) 1992-06-12 1993-12-24 Hitachi Ltd 薄膜トランジスタ基板、液晶表示パネルおよび液晶表示装置
KR19990001859A (ko) * 1997-06-18 1999-01-15 윤종용 액정 표시 장치용 박막 트랜지스터 기판
KR19990001859U (ko) 1997-06-23 1999-01-15 서보상 실내운동용 런닝머신
JP3683463B2 (ja) 1999-03-11 2005-08-17 シャープ株式会社 アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ
JP3796072B2 (ja) 1999-08-04 2006-07-12 シャープ株式会社 透過型液晶表示装置
TW478014B (en) 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
KR100482720B1 (ko) 2000-03-21 2005-04-13 가부시키가이샤 히타치세이사쿠쇼 액정 표시 장치
JP3918496B2 (ja) 2001-10-22 2007-05-23 株式会社日立製作所 液晶表示装置及びその製造方法
JP4004835B2 (ja) 2002-04-02 2007-11-07 株式会社アドバンスト・ディスプレイ 薄膜トランジスタアレイ基板の製造方法
JP4248306B2 (ja) 2002-06-17 2009-04-02 シャープ株式会社 液晶表示装置
KR100539833B1 (ko) * 2002-10-21 2005-12-28 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
CN2606376Y (zh) * 2003-01-08 2004-03-10 广辉电子股份有限公司 像素结构
CN100483230C (zh) * 2003-01-08 2009-04-29 友达光电股份有限公司 像素结构
KR100916605B1 (ko) * 2003-03-07 2009-09-14 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100913303B1 (ko) 2003-05-06 2009-08-26 삼성전자주식회사 액정표시장치
JP4265788B2 (ja) 2003-12-05 2009-05-20 シャープ株式会社 液晶表示装置
CN100504553C (zh) 2004-02-06 2009-06-24 三星电子株式会社 薄膜晶体管阵列面板及包括该薄膜晶体管阵列面板的液晶显示器
KR101039022B1 (ko) 2004-02-11 2011-06-03 삼성전자주식회사 접촉부 및 그의 제조 방법, 박막 트랜지스터 표시판 및그의 제조방법
ES1057932Y (es) 2004-07-01 2005-01-16 Mecadetol Sa Poste movil para cartolas de cajas de carga.
JP4841438B2 (ja) 2004-12-14 2011-12-21 シャープ株式会社 液晶表示装置および液晶表示装置の欠陥修正方法
KR20060073826A (ko) 2004-12-24 2006-06-29 삼성전자주식회사 박막 트랜지스터 표시판
JP2006184578A (ja) 2004-12-27 2006-07-13 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置及びその製造方法
TW200642268A (en) 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
KR101216688B1 (ko) 2005-05-02 2012-12-31 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 액정 표시 장치
JP4703258B2 (ja) 2005-05-16 2011-06-15 シャープ株式会社 薄膜トランジスタ基板及び液晶表示パネル
US7537976B2 (en) 2005-05-20 2009-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor
JP2007097074A (ja) 2005-09-30 2007-04-12 Pentax Corp 撮像素子用清掃器具
EP1777690B1 (en) 2005-10-18 2012-08-01 Semiconductor Energy Laboratory Co., Ltd. Display device
TWI283073B (en) 2005-12-14 2007-06-21 Au Optronics Corp LCD device and fabricating method thereof
KR101189279B1 (ko) 2006-01-26 2012-10-09 삼성디스플레이 주식회사 표시장치와 이의 제조방법
JP4584332B2 (ja) * 2006-02-24 2010-11-17 シャープ株式会社 アクティブマトリクス基板、表示装置、テレビジョン受像機
EP1998220A4 (en) 2006-03-15 2009-05-13 Sharp Kk SUBSTRATE WITH ACTIVE MATRIX, DISPLAY DEVICE AND TELEVISION RECEIVER
CN101101913B (zh) * 2006-07-06 2010-10-13 中华映管股份有限公司 薄膜晶体管阵列
JP2008089646A (ja) 2006-09-29 2008-04-17 Sharp Corp 表示装置
TWI333564B (en) 2006-11-10 2010-11-21 Au Optronics Corp Pixel structures of a color filter substrate, an active device array substrate, and a liquid crystal display panel
KR101309434B1 (ko) * 2006-12-05 2013-09-23 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
JP5081444B2 (ja) 2006-12-21 2012-11-28 株式会社ジャパンディスプレイイースト 表示装置
JP5052142B2 (ja) 2007-01-16 2012-10-17 株式会社ジャパンディスプレイイースト 表示装置
US8319906B2 (en) 2007-02-09 2012-11-27 Sharp Kabushiki Kaisha Active matrix substrate, liquid crystal panel, liquid crystal display unit, liquid crystal display device, television receiver, active matrix substrate manufacturing method, and liquid crystal panel manufacturing method
CN101281311A (zh) * 2007-04-04 2008-10-08 中华映管股份有限公司 像素结构及其驱动方法
TWI361329B (en) 2007-04-10 2012-04-01 Au Optronics Corp Array substrate and method for manufacturing the same
TWI352866B (en) 2007-04-12 2011-11-21 Wintek Corp Liquid crystal display and active matrix substrate
CN101030588A (zh) * 2007-04-24 2007-09-05 友达光电股份有限公司 阵列基板及其制造方法
JP5542297B2 (ja) 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
JP5542296B2 (ja) 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
JP5116359B2 (ja) 2007-05-17 2013-01-09 株式会社半導体エネルギー研究所 液晶表示装置
WO2009001578A1 (ja) 2007-06-28 2008-12-31 Sharp Kabushiki Kaisha アクティブマトリクス基板、液晶パネル、液晶表示ユニット、液晶表示装置、テレビジョン受像機、液晶パネルの製造方法
US9176353B2 (en) 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
KR101515081B1 (ko) 2007-07-26 2015-05-06 삼성디스플레이 주식회사 표시장치 및 그 구동방법
CN201069506Y (zh) * 2007-07-30 2008-06-04 上海广电光电子有限公司 液晶显示装置
JP4862777B2 (ja) 2007-08-10 2012-01-25 カシオ計算機株式会社 表示装置
EP2073255B1 (en) 2007-12-21 2016-08-10 Semiconductor Energy Laboratory Co., Ltd. Diode and display device comprising the diode
JP2009180981A (ja) 2008-01-31 2009-08-13 Mitsubishi Electric Corp アクティブマトリックス基板及びその製造方法
JP5113609B2 (ja) 2008-04-24 2013-01-09 パナソニック液晶ディスプレイ株式会社 表示装置及びその製造方法
CN101604695B (zh) * 2008-06-10 2011-03-23 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示装置
JP2010003723A (ja) 2008-06-18 2010-01-07 Toppan Printing Co Ltd 薄膜トランジスタ及び薄膜トランジスタアレイ並びに画像表示装置
CN102881696A (zh) 2008-09-19 2013-01-16 株式会社半导体能源研究所 显示装置
KR20100067612A (ko) 2008-12-11 2010-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 표시 장치
JP4743348B2 (ja) 2009-03-17 2011-08-10 凸版印刷株式会社 薄膜トランジスタアレイおよび薄膜トランジスタアレイを用いた画像表示装置
US8665192B2 (en) 2009-07-08 2014-03-04 Hitachi Displays, Ltd. Liquid crystal display device
JP5337603B2 (ja) * 2009-07-08 2013-11-06 株式会社ジャパンディスプレイ 液晶表示装置
US8598586B2 (en) 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
CN107045235A (zh) 2010-02-26 2017-08-15 株式会社半导体能源研究所 液晶显示装置
CN201876642U (zh) * 2010-03-19 2011-06-22 华映视讯（吴江）有限公司 像素结构
KR101808213B1 (ko) 2010-04-21 2018-01-19 삼성디스플레이 주식회사 액정 표시 장치
CN102156367B (zh) 2010-08-04 2013-06-19 京东方科技集团股份有限公司 阵列基板、液晶面板和液晶显示器
KR101793176B1 (ko) 2010-08-05 2017-11-03 삼성디스플레이 주식회사 표시 장치
TW201224615A (en) 2010-12-06 2012-06-16 Chunghwa Picture Tubes Ltd Pixel array substrate and method of fabricating the same
US9568794B2 (en) 2010-12-20 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2012090879A1 (ja) * 2010-12-28 2012-07-05 シャープ株式会社 アクティブマトリクス基板
KR20120124011A (ko) * 2011-05-02 2012-11-12 삼성디스플레이 주식회사 액정 표시 장치
DE102013216824B4 (de) * 2012-08-28 2024-10-17 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
CN102867823B (zh) * 2012-09-27 2015-05-27 合肥京东方光电科技有限公司 阵列基板及其制作方法、显示装置
JP2014089444A (ja) 2012-10-05 2014-05-15 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
US9905585B2 (en) * 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
KR102083433B1 (ko) 2013-07-12 2020-03-03 삼성디스플레이 주식회사 액정 표시 장치
JP5690894B2 (ja) 2013-09-16 2015-03-25 株式会社半導体エネルギー研究所 液晶表示装置
DE112014005486B4 (de) * 2013-12-02 2024-08-22 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung
WO2016128860A1 (ja) * 2015-02-12 2016-08-18 株式会社半導体エネルギー研究所 表示装置

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