JP6776695B2

JP6776695B2 - 電力変換装置

Info

Publication number: JP6776695B2
Application number: JP2016145857A
Authority: JP
Inventors: 典宏粂田; 純光田
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2016-07-26
Filing date: 2016-07-26
Publication date: 2020-10-28
Anticipated expiration: 2036-07-26
Also published as: JP2018019466A

Description

本発明は、交流電源に接続されてその有効電力、無効電力を制御する電力変換装置に関し、特に電源電圧検出時の検出電圧遅延の影響を抑制した電力変換装置に関する。

従来、交流電源に接続されてその電源電流を制御する電力変換装置において、電源電圧検出遅れにより電流が不平衡となることを補正する方法が、例えば特許文献１の段落番号「００２２」〜「００３４」に記載されている。

また、特許文献２には、電圧形インバータにおいて、出力電流検出の検出遅れや制御遅れを考慮して出力電圧の波形歪を補償する方法が記載されている。

特開２０１１−６７００８号公報特開平６−６２５７９号公報

従来の特許文献１の技術では、データ保持による手法を用いており、サンプル数が多ければ多い程データ量が増え、メモリの圧迫につながる。そのため、十分なデータ保持できる容量の大きなものを選ばざるを得ないという問題があった。

また、演算データも、検出される電源電圧の少なくとも半周期前の値を使っているため、位相跳躍時や急な電圧変動があった後の電流制御が追従し切れない場合がある。

また、補正していない場合は、電圧不平衡時に電源電圧検出の位相遅延の影響で電流不平衡が発生してしまい過電流での装置停止などにつながり、運転継続することができない。

本発明は上記課題を解決するものであり、その目的は、電源電圧検出時の検出電圧遅延の影響を抑制した電力変換装置を提供することにある。

上記課題を解決するための請求項１に記載の電力変換装置は、入力フィルタを介して交流電源に接続された系統連系用インバータと、
前記入力フィルタおよび系統連系用インバータの共通接続点電流を検出した検出電流と、前記入力フィルタおよび交流電源の共通接続点電圧を検出した検出電圧とに基づいて、前記交流電源の有効電力および無効電力を制御する制御手段とを備えた電力変換装置であって、
前記制御手段は、
前記入力フィルタおよび交流電源の共通接続点電圧を検出した検出電圧から、該検出電圧の位相遅延分である検出遅延電圧を求める遅延電圧検出部と、
前記検出された検出遅延電圧に対して前記位相遅延分を進める演算を行い、遅延分を打消した補正検出電圧を出力する遅延補正部と、を備え、
前記検出電流を、前記検出遅延電圧の位相に同期したｄｑ座標系に座標変換したｄ，ｑ軸電流に対して、ｄ，ｑ軸電流指令値に追従させる自動電流制御を施してｄ，ｑ軸電圧値を求め、該ｄ，ｑ軸電圧値を、前記検出遅延電圧の位相に同期した三相電圧に逆変換して得た補正前電圧指令値に、前記遅延補正部から出力された補正検出電圧値を加えて補正後の三相電圧指令値を算出し、該補正後の三相電圧指令値とキャリア信号の比較により得たゲート信号によって前記系統連系用インバータを制御することを特徴としている。

上記構成によれば、電源電圧検出時の検出遅延電圧を補正し、その補正した電圧に基づいて三相電圧指令値を算出しているので、検出電圧遅延の影響を抑制した電力変換装置を提供することができる。

また、請求項３に記載の電力変換装置は、入力フィルタを介して交流電源に接続された系統連系用インバータと、
前記入力フィルタおよび系統連系用インバータの共通接続点電流を検出した検出電流と、前記入力フィルタおよび交流電源の共通接続点電圧を検出した検出電圧とに基づいて、前記交流電源の有効電力および無効電力を制御する制御手段とを備えた電力変換装置であって、
前記制御手段は、
前記入力フィルタおよび交流電源の共通接続点電圧を検出した検出電圧から、該検出電圧の位相遅延分である検出遅延電圧を求める遅延電圧検出部と、
前記検出された検出遅延電圧をｄｑ座標系に座標変換したｄ，ｑ軸電圧の不平衡に起因する交流分に対して、位相遅延分を補正してｄ，ｑ軸補正検出電圧を出力する遅延補正部と、を備え、
前記検出電流を、前記検出遅延電圧の位相に同期したｄｑ座標系に座標変換したｄ，ｑ軸電流に対して、ｄ，ｑ軸電流指令値に追従させる自動電流制御を施してｄ，ｑ軸電圧値を求め、該ｄ，ｑ軸電圧値に、前記遅延補正部から出力されたｄ，ｑ軸補正検出電圧値を加えて補正後のｄ，ｑ軸電圧指令値を算出し、該ｄ，ｑ軸電圧指令値を、前記検出遅延電圧の位相に同期した三相電圧に逆変換して三相電圧指令値を求め、該三相電圧指令値とキャリア信号の比較により得たゲート信号によって前記系統連系用インバータを制御することを特徴としている。

上記構成によれば、電源電圧検出時の検出遅延電圧を三相からｄｑ軸に座標変換したｄ，ｑ軸電圧の不平衡に起因する交流分を補正し、その補正した電圧に基づいて三相電圧指令値を算出しているので、不平衡時に発生する電圧遅延の影響を抑制した電力変換装置を提供することができる。

また、請求項２に記載の電力変換装置は、請求項１において、前記遅延補正部は、前記検出遅延電圧から、検出遅延電圧を微分した電圧に電源電圧周波数と遅れ時間を考慮した第１のゲインを乗算した値を減算し、該減算出力に電源電圧周波数と遅れ時間を考慮した第２のゲインを乗算することにより、補正検出電圧を出力することを特徴としている。

また、請求項４に記載の電力変換装置は、請求項３において、前記遅延補正部は、前記検出遅延電圧をｄｑ座標系に座標変換したｄ，ｑ軸電圧から直流分を求め、前記検出遅延電圧をｄｑ座標系に座標変換したｄ，ｑ軸電圧から前記求められた直流分を減算して前記不平衡に起因する交流分を算出し、前記算出されたｄ，ｑ軸電圧の交流分から、該ｄ，ｑ軸電圧の交流分を微分した電圧に２倍の電源電圧周波数と遅れ時間を考慮した第１のゲインを乗算した値を減算し、該減算出力に２倍の電源電圧周波数と遅れ時間を考慮した第２のゲインを乗算した電圧に、前記求められた直流分を加算することにより、前記ｄ，ｑ軸補正検出電圧を出力することを特徴としている。

上記構成によれば、検出遅延電圧を微分したデータを用いているため、データ保持手段が不要であり、最速でサンプリングの前回値を使用して補正検出電圧を演算することができ、これによって、位相跳躍時や急な電圧変動があった後の電流制御の追従性が向上する。

（１）請求項１〜４に記載の発明によれば、検出電圧遅延の影響を抑制した電力変換装置を提供することができる。
（２）請求項３に記載の発明によれば、不平衡時に発生する検出電圧遅延の影響を抑制した電力変換装置を提供することができる。
（３）請求項２、４に記載の発明によれば、検出遅延電圧を微分したデータを用いているため、データ保持手段を必要とせず、また、位相跳躍時や急な電圧変動があった後の電流制御の追従性が向上する。

本発明の実施例１による電力変換装置の全体構成図。交流電源の電源電圧の実電圧と検出電圧の遅延状態を表す電圧波形図。本発明の実施例１における要部構成図。本発明の実施例２による電力変換装置の全体構成図。本発明の実施例２における要部構成図。

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。

図１は本実施例１による電力変換装置の全体構成を示し、１１は入力フィルタ１２を介して三相交流電源１３に接続された系統連系用インバータである。

この系統連系用インバータ１１は、直流側に接続された図示省略の、例えば風力発電設備や太陽光発電設備の電力を交流電力に変換して三相交流電源１３に送出する電力変換装置であり、例えばＩＧＢＴ等の半導体スイッチング素子をブリッジ接続して構成されている。

系統連系用インバータ１１と入力フィルタ１２を結ぶ交流電路には、変流器（ＣＴ）などの電源電流検出器１４が設けられている。

入力フィルタ１２は、リアクトルＬのみ、又はリアクトルやコンデンサのＬＣを組み合わせて構成されている。

入力フィルタ１２と交流電源１３を結ぶ交流電路には、計器用変圧器（ＰＴ）などの電源電圧検出器１５が設けられている。

１００は、電源電流検出器１４により検出した３相の電流Ｉと、電源電圧検出器１５により検出した３線間又は２線間の電圧Ｖとを用いて系統連系用インバータ１１を制御する制御器（制御手段）であり、系統連系用インバータ１１から三相交流電源１３へ送出する有効電力と無効電力を制御している。

ここで、図２に、三相交流電源１３の電圧波形を示す。図２において、実線で示す実電圧の波形に対して、電源電圧検出器１５で検出した破線で示す検出電圧の波形は、時間ではＴ遅れ（Ｔｄｅｌａｙ）、位相ではα遅れている。

そこで本実施例１の制御器１００においては、実電圧よりも遅れて検出された電圧（Ｖ’）に対して、その遅れ分を取り戻し（遅延分を打消し）、実電圧と同一位相の波形を生成するように構成した。

制御器１００内の遅延電圧検出部１１０では、電源電圧検出器１５の出力電圧Ｖ（＝ｓｉｎθ）から位相α遅れた検出遅延電圧Ｖ’（＝ｓｉｎ（θ−α））が求められる。

１２０は、遅延電圧検出部１１０から出力される３相の検出遅延電圧Ｖ’をｄ，ｑ座標系に座標変換してｄ，ｑ軸電圧Ｖｄｑを算出する回転座標変換器である。

１３０は、前記算出されたｄ，ｑ軸電圧Ｖｄｑから位相θを求める位相検出器である。

１４０は、電源電流検出器１４の出力電流（電源電流Ｉ）を、位相検出器１３の位相θに同期したｄ，ｑ座標系に座標変換してｄ，ｑ軸電流Ｉｄｑを算出する回転座標変換器である。

１５０は、前記算出されたｄ，ｑ軸電流Ｉｄｑに対して、ｄ，ｑ軸電流指令値に追従するように自動電流制御を施してｄ，ｑ軸電圧値Ｖｉｄｑを求める電流制御器である。

１６０は、前記求められたｄ，ｑ軸電圧Ｖｉｄｑを、前記位相検出器１３０の位相θに同期した固定座標系の三相電圧に変換する固定座標変換器であり、変換した三相電圧を補正前電圧指令値として出力する。

１７０は、遅延電圧検出部１１０で検出された検出遅延電圧Ｖ’に対して、位相遅延分（α）を進める演算を行い、遅延分を打消した補正検出電圧Ｖ_UVWを出力する遅延補正部（遅延補正１）である。

遅延補正部１７０では、位相遅延分（α）を進めて遅延補正を行うために、下記式（１）の演算を実行する。

すなわち、前記遅延電圧検出部１１０の入力をＶ＝ｓｉｎθとし、出力は位相遅れを考慮したＶ’＝ｓｉｎ（θ−α）と仮定する。そして遅延補正部１７０に入力されるＶ’＝ｓｉｎ（θ−α）をｓｉｎθとするためにα進める。

この操作として、下記ｓｉｎ（θ＋α）の演算を行う。

ｓｉｎ（θ＋α）＝ｓｉｎθｃｏｓθ＋ｃｏｓθｓｉｎα
＝Ａｓｉｎθ＋Ｂｃｏｓθ
＝Ａｓｉｎθ−（Ｂ／ω）・（ｓｉｎθ）’
＝Ａ（ｓｉｎθ−（Ｂ／（Ａ・ω））・（ｓｉｎθ）’
＝Ｇ２（ｓｉｎθ−Ｇ１・（ｓｉｎθ）’）…（１）
但し、
Ａ＝ｃｏｓα
Ｂ＝ｓｉｎα
ｃｏｓθ＝−１／（ω・（ｓｉｎθ）’）
（ｓｉｎθ）’＝ｄω／ｄｔ（ｓｉｎθ）
α＝ω・Ｔｄｅｌａｙ
θ＝ω・ｔ
ω＝２πｆ
ｆ＝電源電圧周波数
Ｇ１＝Ｂ／（Ａ・ω）
Ｇ２＝Ａ
である。

上式は右辺にｓｉｎθを入力することで左辺に示すようにα進んだ波形が得られる。

この遅延補正部１７０の具体的構成例を図３に示す。

図３において、遅延電圧検出部１１０の出力、すなわち電源電圧検出値Ｖ’を微分項１７１により微分し、その微分電圧に、電源電圧周波数と遅れ時間Ｔｄｅｌａｙを考慮したゲインＧ１（式（１）のＧ１＝Ｂ／（Ａ・ω））をゲイン乗算器１７２により乗算し、その乗算値を減算器１７３において前記電源電圧検出値Ｖ’から減算する。そして減算器１７３の出力値に、電源電圧周波数ｆと遅れ時間Ｔｄｅｌａｙを考慮したゲインＧ２（式（１）のＧ２＝Ａ）をゲイン乗算器１７４により乗算することによって、入力Ｖ’に対してα分遅れを補正した出力Ｖ_UVW（補正検出電圧）を得ることができる。

したがって、遅延補正部１７０が行うｓｉｎ（θ＋α）の演算式（１）は下記式（１）’のように表現することができる。

但し、
θ＝ω・ｔ
２πｆ＝ω
ｄ／ｄｔ＝ｓ
ｓｉｎθ＝Ｖ
ｆ＝電源電圧周波数
Ｇ１＝Ｂ／（Ａ・ω）
Ｇ２＝Ａ
である。

上記のようにして得られた補正検出電圧Ｖ_UVWと、固定座標変換器１６０から出力された補正前電圧指令値とを加算器１８０において加算することで、補正後の三相電圧指令値Ｖ^* _UVWが得られる。

この三相電圧指令値Ｖ^* _UVWは比較器１９０において三角波信号（キャリア信号）と比較され、系統連系用インバータ１１のゲート信号（Ｇａｔｅ）が生成される。

以上のように本実施例１によれば、電源電圧検出時の検出遅延電圧を補正し、その補正した電圧に基づいて三相電圧指令値を算出しているので、検出電圧遅延の影響を抑制した電力変換装置を提供することができる。

また遅延補正部１７０では、遅延した検出値を微分することによって得たデータを使用するため、従来手法のように半周期前のデータを使う必要もなく、最速でサンプリングの前回値のデータを使用することで遅延補正したデータを生成することができる。そのため、サンプリングにより半周期分も保持する必要もなく、容量の大きなデータ保持素子を使わなくても不平衡制御を実現できる。

また、最速でサンプリングの前回値を使用して演算するため、位相跳躍時や急な電圧変動があった後の電流制御の追従性も上がる。

まず、電源電圧検出時に、検出遅延が有り、且つ３相が不平衡（非対称）である場合に、非対称３相をｄｑ変換したときに電源電圧周波数の２倍の振動が生じる事象を、非対称３相→２相変換（αβ）→同一回転速度の座標上（ｄｑ）の変換例を挙げて説明する。

非対称の波形例として、下記のようにａ相のみ振幅をＥ’とし、他のｂ相、ｃ相の振幅はＥとしたときのαβ変換とｄｑ変換の計算例を下記に示す。

Ｖａ＝Ｅ’ｃｏｓ（ωｔ−φ）
Ｖｂ＝Ｅｃｏｓ（ωｔ−φ−（２／３）π）
Ｖｃ＝Ｅｃｏｓ（ωｔ−φ−（４／３）π）
であり、変換式は下記の通りである。

そしてこの式（２）の変換式を用いて、上記電圧をαβ変換とｄｑ変換すると下記のようになる。

上記式（４）のように２ωｔ、すなわち２倍の電源電圧周波数成分が生じる。

そこで本実施例２では、３相／２相変換したｄ，ｑ軸電圧Ｖｄｑに発生する電源電圧周波数の２倍の振動成分を除去し、不平衡時に発生する電圧遅延の影響を抑制できるように構成した。

図４は本実施例２による電力変換装置の全体構成を示し、図１と同一部分は同一符号をもって示している。図４において図１と異なる点は、遅延補正部１７０および加算器１８０に代えて、回転座標変換器１２０で変換されたｄ，ｑ軸電圧Ｖｄｑの不平衡に起因する交流分に対して、位相遅延分を補正しｄ，ｑ軸補正検出電圧ｖｄｑ’を出力する遅延補正部２７０（遅延補正２）と、前記電流制御器１５０から出力されるｄ，ｑ軸電圧値Ｖｉｄｑおよび前記ｄ，ｑ軸補正検出電圧ｖｄｑ’を加算する加算器２８０とを設けて制御器２００を構成した点にある。

前記遅延補正部２７０は例えば図５のように構成されている。

図５において、２７１はｄ，ｑ軸電圧Ｖｄｑから直流分Ｖｄｃを生成する直流分生成部であり、例えば電源電圧周波数の２倍の成分２ｆを減衰できるカットオフ周波数を持つローパスフィルタや、２ｆの周期分のデータを平均処理する処理部によって構成されている。

２７２は、ｄ，ｑ軸電圧Ｖｄｑから、前記生成された直流分Ｖｄｃを減算して、不平衡に起因する（検出遅延の影響のある）交流分Ｖａｃを求める減算器であり、これによってｄ，ｑ軸電圧Ｖｄｑから直流分Ｖｄｃと交流分Ｖａｃとが分離される。

減算器２７２により求められた、検出遅延の影響のある交流分Ｖａｃは、図３の遅延補正部１７０と略同様に構成された遅延補正器１７０’において、位相補正が行われて補正交流分Ｖａｃ’が出力される。

すなわち、交流分Ｖａｃ’を微分項１７１により微分し、その微分電圧に、２ｆ（電源電圧周波数の２倍）と遅れ時間Ｔｄｅｌａｙを考慮したゲインＧ１（式（１）のω＝２πｆのｆをｆ＝電源電圧周波数×２としたもの）をゲイン乗算器１７２’により乗算し、その乗算値を減算器１７３において前記交流分Ｖａｃから減算する。そして減算器１７３の出力値に、２ｆと遅れ時間Ｔｄｅｌａｙを考慮したゲインＧ２（式（１）のω＝２πｆのｆをｆ＝電源電圧周波数×２としたもの）をゲイン乗算器１７４’により乗算することによって、補正交流分Ｖａｃ’が出力される。

この補正交流分Ｖａｃ’は、加算器２７３において、前記分離された直流分Ｖｄｃと加算されて、ｄ，ｑ軸補正検出電圧Ｖｄｑ’が出力される。ｄ，ｑ軸補正検出電圧Ｖｄｑ’は、加算器２８０において、電流制御器１５０の出力であるｄ，ｑ軸電圧値Ｖｉｄｑと加算され、補正後のｄ，ｑ軸電圧指令値として固定座標変換器１６０に入力される。

固定座標変換器１６０は、入力された補正後のｄ，ｑ軸電圧指令値を、位相検出器１３０の位相θに同期した固定座標系の三相電圧に変換し、補正後の三相電圧指令値Ｖ^* _UVWを出力する。

この三相電圧指令値Ｖ^* _UVWは、比較器１９０において三角波信号（キャリア信号）と比較され、系統連系用インバータ１１のゲート信号（Ｇａｔｅ）が生成される。

以上のように本実施例２によれば、電源電圧検出時の検出遅延電圧を三相からｄｑ軸に座標変換したｄ，ｑ軸電圧の不平衡に起因する交流分を補正し、その補正した電圧に基づいて三相電圧指令値を算出しているので、不平衡時に発生する電圧遅延の影響を抑制した電力変換装置を提供することができる。

また遅延補正部２７０では、遅延した検出値を微分することによって得たデータを使用しているため、従来手法のように半周期前のデータを使う必要もなく、最速でサンプリングの前回値のデータを使用することで遅延補正したデータを生成することができる。そのため、サンプリングにより半周期分も保持する必要もなく、容量の大きなデータ保持素子を用いなくても不平衡制御を実現できる。

また、遅延補正部２７０において直流分と交流分を分離しているので、微小な系統の出力電圧変動に対して直流分のフィルタの効果があり、実施例１よりも高調波成分の発生を抑えることができる。

１１…系統連系用インバータ
１２…入力フィルタ
１３…三相交流電源
１４…電源電流検出器
１５…電源電圧検出器
１００，２００…制御器
１１０…遅延電圧検出部
１２０，１４０…回転座標変換器
１３０…位相検出器
１５０…電流制御器
１６０…固定座標変換器
１７０，２７０…遅延補正部
１７１…微分項
１７２，１７２’，１７４，１７４’…ゲイン乗算器
１７３，２７２…減算器
１８０，２７３，２８０…加算器
１９０…比較器

Claims

入力フィルタを介して交流電源に接続された系統連系用インバータと、
前記入力フィルタおよび系統連系用インバータの共通接続点電流を検出した検出電流と、前記入力フィルタおよび交流電源の共通接続点電圧を検出した検出電圧とに基づいて、前記交流電源の有効電力および無効電力を制御する制御手段とを備えた電力変換装置であって、
前記制御手段は、
前記入力フィルタおよび交流電源の共通接続点電圧を検出した検出電圧から、該検出電圧の位相遅延分である検出遅延電圧を求める遅延電圧検出部と、
前記検出された検出遅延電圧に対して前記位相遅延分を進める演算を行い、遅延分を打消した補正検出電圧を出力する遅延補正部と、を備え、
前記検出電流を、前記検出遅延電圧の位相に同期したｄｑ座標系に座標変換したｄ，ｑ軸電流に対して、ｄ，ｑ軸電流指令値に追従させる自動電流制御を施してｄ，ｑ軸電圧値を求め、該ｄ，ｑ軸電圧値を、前記検出遅延電圧の位相に同期した三相電圧に逆変換して得た補正前電圧指令値に、前記遅延補正部から出力された補正検出電圧値を加えて補正後の三相電圧指令値を算出し、該補正後の三相電圧指令値とキャリア信号の比較により得たゲート信号によって前記系統連系用インバータを制御する電力変換装置。
前記遅延補正部は、
前記検出遅延電圧から、検出遅延電圧を微分した電圧に電源電圧周波数と遅れ時間を考慮した第１のゲインを乗算した値を減算し、該減算出力に電源電圧周波数と遅れ時間を考慮した第２のゲインを乗算することにより、補正検出電圧を出力する請求項１に記載の電力変換装置。
入力フィルタを介して交流電源に接続された系統連系用インバータと、
前記入力フィルタおよび系統連系用インバータの共通接続点電流を検出した検出電流と、前記入力フィルタおよび交流電源の共通接続点電圧を検出した検出電圧とに基づいて、前記交流電源の有効電力および無効電力を制御する制御手段とを備えた電力変換装置であって、
前記制御手段は、
前記入力フィルタおよび交流電源の共通接続点電圧を検出した検出電圧から、該検出電圧の位相遅延分である検出遅延電圧を求める遅延電圧検出部と、
前記検出された検出遅延電圧をｄｑ座標系に座標変換したｄ，ｑ軸電圧の不平衡に起因する交流分に対して、位相遅延分を補正してｄ，ｑ軸補正検出電圧を出力する遅延補正部と、を備え、
前記検出電流を、前記検出遅延電圧の位相に同期したｄｑ座標系に座標変換したｄ，ｑ軸電流に対して、ｄ，ｑ軸電流指令値に追従させる自動電流制御を施してｄ，ｑ軸電圧値を求め、該ｄ，ｑ軸電圧値に、前記遅延補正部から出力されたｄ，ｑ軸補正検出電圧値を加えて補正後のｄ，ｑ軸電圧指令値を算出し、該ｄ，ｑ軸電圧指令値を、前記検出遅延電圧の位相に同期した三相電圧に逆変換して三相電圧指令値を求め、該三相電圧指令値とキャリア信号の比較により得たゲート信号によって前記系統連系用インバータを制御する電力変換装置。
前記遅延補正部は、
前記検出遅延電圧をｄｑ座標系に座標変換したｄ，ｑ軸電圧から直流分を求め、前記検出遅延電圧をｄｑ座標系に座標変換したｄ，ｑ軸電圧から前記求められた直流分を減算して前記不平衡に起因する交流分を算出し、前記算出されたｄ，ｑ軸電圧の交流分から、該ｄ，ｑ軸電圧の交流分を微分した電圧に２倍の電源電圧周波数と遅れ時間を考慮した第１のゲインを乗算した値を減算し、該減算出力に２倍の電源電圧周波数と遅れ時間を考慮した第２のゲインを乗算した電圧に、前記求められた直流分を加算することにより、前記ｄ，ｑ軸補正検出電圧を出力する請求項３に記載の電力変換装置。