JP6707120B2 - ディスプレイ装置 - Google Patents

Description

本出願は、ディスプレイ装置に関するものである。

ディスプレイ装置は、移動通信端末、電子手帳、電子ブック、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ナビゲーション、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、携帯電話、スマートフォン、タブレットＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、およびウォッチフォン（ｗａｔｃｈ ｐｈｏｎｅ）などのポータブル電子機器だけでなく、テレビ、ノートパソコン、及びモニタなどの様々な製品の表示画面として広く使用されている。

一般的なディスプレイ装置は、複数の画素を有するディスプレイパネルと、複数の画素それぞれを駆動するためのパネル駆動回路を含む。

複数の画素それぞれは、薄膜トランジスタの製造工程によって、基板上に配置されたスイッチング薄膜トランジスタと駆動薄膜トランジスタおよび一つのコンデンサを含む。最近では、一つの画素に４つ以上の薄膜トランジスタが配置されていて、多い場合には７つの薄膜トランジスタが配置されることもある。

パネル駆動回路は、ディスプレイ駆動システムまたはディスプレイセットから映像データを受信し、ディスプレイパネルに適したデジタルデータ信号に処理するタイミングコントローラと、各種電源を生成する電源管理集積回路などを含む制御ボード、デジタルデータ信号をアナログデータ信号に変換してディスプレイパネルのデータラインに供給する複数のデータ駆動集積回路、複数のデータ駆動集積回路をディスプレイパネルに接続する複数の軟性回路フィルム、制御ボードの出力信号を複数の軟性回路フィルムに伝達するソースプリント回路基板、制御ボードとソースプリント回路基板と制御ボードを接続する信号ケーブル、およびディスプレイパネルのゲートラインを駆動する複数のゲート駆動回路を含む。

このような一般的なディスプレイ装置は、ディスプレイパネルの外部に配置されるパネル駆動回路により、複雑な構成を有するという問題がある。

本出願は、簡素化された構成を有するディスプレイ装置を提供することを技術的課題とする。

本出願によるディスプレイ装置は、複数の画素領域を有する表示領域と、前記表示領域を囲む非表示領域を含む基板、基板の表示領域を通る第１〜第ｎゲートライン、基板の表示領域を通る第１〜第ｍデータライン、基板の表示領域を通る第１〜第ｍ画素駆動電源ライン、基板の少なくとも一つの画素領域に実装されて隣接するゲートラインとデータラインに接続した画素駆動チップと画素駆動チップと接続した発光部を有する複数の画素、基板の非表示領域に実装されて第１〜第ｎゲートラインに接続したゲート駆動チップアレイ部、及び基板の非表示領域に実装されて第１〜第ｍデータラインに接続したデータ駆動チップアレイ部を含むことができる。

本出願によると、ディスプレイ駆動システムとディスプレイパネル間の接続構造を単純化することができ、これにより、ディスプレイ装置のデザイン的な美観を向上させることができる。

また、本出願によると、ディスプレイパネルの各画素を駆動するためのゲート駆動回路とデータ駆動回路それぞれをマイクロチップ化して基板上に実装することにより、一般的なディスプレイパネルの各画素ごとに少なくとも一つの薄膜トランジスタを形成する工程を省略することができる。

前述した本出願の効果以外に、本出願の他の特徴および利点は、以下に記載されたりそのような記載および説明から、本出願が属する技術分野で通常の知識を有する者に明確に理解されるだろう。

本出願の一例によるディスプレイ装置を示す図である。 図１に示した基板を示す平面図である。 図２に示した一つの画素を示す図である。 図１に示した線Ｉ−Ｉ’の断面図である。 本出願の一例によるカソード電極とカソード電源供給ライン間の接続構造を示す図である。 図１に示した線Ｉ−Ｉ’の他の断面図である。 図１に示した線Ｉ−Ｉ’のまた他の断面図である。 図２に示したゲート駆動チップアレイ部を示す図である。 図８に示した一つのゲート駆動チップを示す図である。 図８に示したゲート駆動チップアレイ部の入出力信号を示す波形図である。 本出願の一例によるディスプレイ装置のゲートバッファチップを説明するための図である。 図１１に示したゲートバッファチップの構造を概略的に示す図である。 図１１に示した線ＩＩ−ＩＩ’の断面図である。 図２に示したデータ駆動チップアレイ部を示す図である。 図１に示した線Ｉ−Ｉ’のまた他の断面図である。 図１５に示したタッチ電極とゲート駆動チップアレイ部およびタッチセンシングチップアレイ部を示す図である。 図１６に示したＡ部分の拡大図である。 図１６と図１７に示したタッチセンシングチップを示す図である。 図１に示した線Ｉ−Ｉ’のまた他の断面図である。 本出願の他の例に係る表示装置を示す図である。 図２０に示した基板を示す図である。 図２０及び図２１に示した電源管理チップアレイ部を示すブロック図である。 図２０及び図２１に示したタイミングコントローラチップアレイ部とデータ駆動チップアレイ部を示す図である。 本出願の他の例に係る表示装置の単位画素を示す図である。 本出願のまた他の例に係る表示装置の単位画素を示す図である。

本出願の利点と特徴、そしてそれらを達成する方法は添付の図と共に詳細に後述する一例を参照すれば明確になるだろう。しかし、本出願は、以下で開示する一例に限定されるものではなく、異なる多様な形態で具現されるものであり、単に本出願の一例は、本出願の開示が完全になるようにし、本出願の発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らしめるために提供するものであり、本出願の発明は、請求項の範疇によって定義されるだけである。

本出願の一例を説明するために図で開示した形状、大きさ、比率、角度、数などは例示的なものなので、本出願は、図に示した事項に限定されるものではない。明細書全体にわたって同一参照符号は同一の構成要素を指すことができる。また、本出願を説明するにおいて、関連する公知技術に対する詳細な説明が本出願の要旨を不必要に曖昧にすると判断される場合、その詳細な説明は省略する。

本明細書で言及した「含む」、「有する」、「からなる」などが使用されている場合は、「〜だけ」が使用されていない限り、他の部分が追加され得る。構成要素を単数で表現する場合に、特に明示的な記載事項がない限り、複数が含まれる場合を含む。

構成要素を解釈するに当たり、別途の明示的な記載がなくても誤差の範囲を含むものと解釈する。

位置関係の説明である場合には、例えば、「〜上に」、「〜の上部に」、「〜の下部に」、「〜の隣に」など２つの部分の位置関係が説明されている場合は、「すぐに」または「直接」が使用されていない以上、二つの部分の間に一つ以上の他の部分が位置することもできる。

時間の関係に対する説明である場合には、例えば、「〜の後」、「〜に続いて」、「〜次に」、「〜前に」などで時間的前後関係が説明されている場合は、「すぐに」または「直接」が使用されていない以上、連続していない場合も含むことができる。

第１、第２などが多様な構成要素を記述するために使用されるが、このような構成要素はこのような用語によって制限されない。このような用語は、ただ一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下に記載されている第１構成要素は、本出願の技術的思想内で第２構成要素であることもある。

「少なくとも一つ」の用語は、一つ以上の関連項目から提示可能なすべての組み合わせを含むものと理解されなければならない。たとえば、「第１項目、第２項目及び第３項目のうち少なくとも一つ」の意味は、第１項目、第２項目または第３項目のそれぞれのみならず、第１項目、第２項目及び第３項目の中で２つ以上から提示することができるすべての項目の組み合わせを意味する。

本出願のいくつかの例のそれぞれの特徴が部分的または全体的に互いに結合または組み合わせ可能で、技術的に様々な連動と駆動が可能であり、それぞれの例が互いに独立して実施可能であり得、関連の関係で一緒に実施することもできる。

以下では、本出願によるディスプレイ装置の例を添付された図面を参照して詳細に説明する。各図面の構成要素に参照符号を付加することにおいて、同一の構成要素については、たとえ他の図面上に表示されても、可能な限り同一の符号を有することができる。また、本出願の例を説明するにあたり、関連した公知の構成または機能に対する具体的な説明が本出願の要旨を曖昧にすることができていると判断される場合には、その詳細な説明は省略することができる。

図１は、本出願の一例によるディスプレイ装置を示す図であり、図２は、図１に示した基板を示す平面図であり、図３は、図２に示した一つの画素を示す図である。

図１〜図３を参照すると、本出願の一例によるディスプレイ装置は、ディスプレイパネル１００、およびディスプレイパネル１００に実装されたゲート駆動チップアレイ部２００と、データ駆動チップアレイ部３００を含むことができる。

前記ディスプレイパネル１００は、互いに向かい合う基板１１０と対向基板１９０を含むことができる。前記基板１１０は、画素アレイ基板であり得る。対向基板１９０は、カラーフィルタを含むカラーフィルタアレイ基板であり得る。基板１１０は、対向基板１９０よりも大きいサイズを有し、これにより基板１１０の一方側端は対向基板１９０によって覆われないで露出し得る。

前記基板１１０は、ベース基板として、ガラス、石英、セラミックス、またはプラスチックなどの絶縁性物質からなり得る。例えば、プラスチックからなる基板１１０は、ポリイミド（ｐｏｌｙｉｍｉｄｅ）フィルムであり得、高温蒸着工程による高温に耐えることができる耐熱性ポリイミドフィルムであり得る。基板１１０は、複数の画素領域を有する表示領域（ＤＡ）および非表示領域（ＮＤＡ）を含むことができる。前記表示領域（ＤＡ）は、映像が表示される領域として定義することができ、前記非表示領域（ＮＤＡ）は、映像が表示されない領域であって、表示領域を囲むように基板１１０の端部に定義することができる。

一例による基板１１０は、第１方向（Ｘ）に沿って表示領域（ＤＡ）を通る第１〜第ｍゲートライン（ＧＬ）、第１方向（Ｘ）と交差する第２方向（Ｙ）に沿って表示領域（ＤＡ）を通る第１〜第ｎデータライン（ＤＬ）を含むことができる。また、基板１１０は、第１〜第ｎデータライン（ＤＬ）それぞれと平行な第１〜第ｎ画素駆動電源ライン（ＰＬ）を含むことができる。前記第１〜第ｍゲートライン（ＧＬ）と、第１〜第ｎデータライン（ＤＬ）は、互いに交差することにより、表示領域（ＤＡ）上に複数の画素領域を定義する。

一例による基板１１０は、映像を表示するための複数の画素（Ｐ）を含む。

前記複数の画素（Ｐ）のそれぞれは、画素駆動チップ１２０と発光部（ＥＬＰ）を含むことができる。

前記画素駆動チップ１２０は、各画素領域ごとに実装されて、隣接するゲートライン（ＧＬ）とデータライン（ＤＬ）および画素駆動電源ライン（ＰＬ）に接続するとともに、発光部（ＥＬＰ）に接続する。前記複数の画素駆動チップ１２０のそれぞれは、最小単位のマイクロチップ（ｍｉｃｒｏｃｈｉｐ）または一つのチップセット（ｃｈｉｐ ｓｅｔ）であり、２つ以上のトランジスタと一つ以上のコンデンサを有する一つの微細なサイズを有する半導体パッケージ素子であり得る。このような複数の画素駆動チップ１２０のそれぞれは、画素駆動電源ライン（ＰＬ）から供給される画素駆動電源（Ｖｄｄ）を基に、ゲートライン（ＧＬ）から供給されるゲートパルス（ＧＰ）に応答してデータライン（ＤＬ）から供給されるデータ電圧（Ｖｄａｔａ）に対応するデータ電流を発光部（ＥＬＰ）に供給することにより、発光部（ＥＬＰ）の発光を制御する。

一例による複数の画素駆動チップ１２０のそれぞれは、第１〜第４バンプ（Ｂ１〜Ｂ４）、および画素駆動回路（ＰＣ）を含むことができる。

前記第１バンプ（Ｂ１）（またはゲートバンプ）は、隣接したゲートライン（ＧＬ）と電気的に接続し、ゲートライン（ＧＬ）からゲートパルス（ＧＰ）を入力する。前記第２バンプ（Ｂ２）（またはデータバンプ）は、隣接したデータライン（ＤＬ）と電気的に接続し、データライン（ＤＬ）からデータ電圧（Ｖｄａｔａ）を入力する。前記第３バンプ（Ｂ３）（または電源入力バンプ）は、隣接した画素駆動電源ライン（ＰＬ）と電気的に接続し、画素駆動電源ライン（ＰＬ）から画素駆動電源（Ｖｄｄ）を入力する。前記第４バンプ（Ｂ４）（または出力バンプ）は、発光部（ＥＬＰ）と電気的に接続し、データ電流を発光部（ＥＬＰ）に提供する。

前記画素駆動回路（ＰＣ）は、第１〜第４バンプ（Ｂ１〜Ｂ４）に接続し、第３バンプ（Ｂ３）を介して供給される画素駆動電源（Ｖｄｄ）を基に、第１バンプ（Ｂ１）を介して供給されるゲートパルス（ＧＰ）に応答して、第２バンプ（Ｂ２）を介して供給されるデータ電圧（Ｖｄａｔａ）に対応するデータ電流を第４バンプ（Ｂ４）に出力する。

一例による画素駆動回路（ＰＣ）（または画素駆動内蔵回路）は、スイッチングトランジスタ（ＳＴ）、駆動トランジスタ（ＤＴ）、およびコンデンサ（Ｃｓｔ）を含むことができる。

前記スイッチングトランジスタ（ＳＴ）は、第１バンプ（Ｂ１）に接続したゲート電極、第２バンプ（Ｂ２）に接続した第１ソース／ドレイン電極、及び駆動トランジスタ（ＤＴ）のゲート電極に接続した第２ソース／ドレイン電極を含む。ここで、スイッチングトランジスタ（ＳＴ）の第１および第２ソース／ドレイン電極は、電流の方向によって、ソース電極またはドレイン電極になることができる。このようなスイッチングトランジスタ（ＳＴ）は、第１バンプ（Ｂ１）を介して供給されるゲートパルス（ＧＰ）によってスイッチングされ、第２バンプ（Ｂ２）を介して供給されるデータ電圧（Ｖｄａｔａ）を駆動トランジスタ（ＤＴ）に供給する。

前記駆動トランジスタ（ＤＴ）は、スイッチングトランジスタ（ＳＴ）の第２電極に接続したゲート電極、第３バンプ（Ｂ３）を介して画素駆動電源（Ｖｄｄ）を入力するドレイン電極、及び第４バンプ（Ｂ４）に接続するソース電極を含む。このような駆動トランジスタ（ＤＴ）は、スイッチングトランジスタ（ＳＴ）から供給されるデータ電圧（Ｖｄａｔａ）を基に、第３バンプ（Ｂ３）から第４バンプ（Ｂ４）を介して発光部（ＥＬＰ）に流れるデータ電流を制御することにより、発光部（ＥＬＰ）の発光を制御する。

前記コンデンサ（Ｃｓｔ）は、駆動トランジスタ（ＤＴ）のゲート電極とソース電極間の重畳領域に設けられ、駆動トランジスタ（ＤＴ）のゲート電極に供給されるデータ電圧を保存し、保存した電圧で駆動トランジスタ（ＤＴ）をターンオンさせる。

選択的に、画素駆動回路（ＰＣ）は、駆動トランジスタ（ＤＴ）のしきい電圧の変化を補償するための少なくとも一つの補償トランジスタをさらに含むことができ、さらに、少なくとも一つの補助コンデンサをさらに含むことができる。このような画素駆動回路（ＰＣ）は、トランジスタと補助コンデンサの数によって初期化電圧などの補償電源を追加で供給を受けることもできる。したがって、本例に係る画素駆動回路（ＰＣ）は、電流駆動方式により、発光部（ＥＬＰ）を発光させる公知の発光表示装置の画素駆動回路（ＰＣ）に変更可能であり、この場合には、複数の画素駆動チップ１２０のそれぞれは、画素駆動回路（ＰＣ）のトランジスタの数と電源の数によって、少なくとも一つのバンプをさらに含むことができ、これと共に、基板１１０上に電源に対応する電源ラインを追加で配置することができる。

前記発光部（ＥＬＰ）は、画素駆動チップ１２０から供給されるデータ電流によって発光する。このような発光部（ＥＬＰ）の発光によって放出される光は、対向基板１９０を通過して外部に放出されることもあり、基板１１０を通過して外部に放出され得る。

一例に係る発光部（ＥＬＰ）は、画素駆動チップ１２０の第４バンプ（Ｂ４）に接続したアノード電極（または第１電極）、アノード電極に接続した発光層、および発光層に接続したカソード電極（または第２電極）（ＣＥ）を含むことができる。前記発光層は、有機発光層、無機発光層、及び量子ドット発光層のいずれか一つを含むか、有機発光層（または無機発光層）と量子ドット発光層の積層または混合構造を含むことができる。

前記対向基板１９０は、基板１１０上に配置された複数の画素（Ｐ）を覆う。例えば、対向基板１９０は、ガラス基板、フレキシブル基板またはプラスチックフィルム（ｐｌａｓｔｉｃ ｆｉｌｍ）であり得る。例えば、対向基板１９０は、ポリエチレンテレフタレート（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）フィルムまたは透明ポリイミド（ｐｏｌｙｉｍｉｄｅ）フィルムであり得る。このような対向基板１９０は、透明接着層を介して基板１１０と合着することができる。

前記ゲート駆動チップアレイ部２００は、基板１１０の非表示領域（ＮＤＡ）に実装して、第１〜第ｎゲートライン（ＧＬ）に接続する。ゲート駆動チップアレイ部２００は、基板１１０の第１非表示領域（または上側非表示領域）に配置されたパッド部（ＰＰ）を介して供給されるゲートスタート信号とゲートクロックに応答して、ゲートパルス（ＧＰ）を順次にゲートライン（ＧＬ）に供給する。例えば、ゲート駆動チップアレイ部２００は、第１〜第ｎゲートライン（ＧＬ）と一対一で接続した第１〜第ｎゲート駆動チップ２１０を含むことができる。

一例として、ゲート駆動チップアレイ部２００は、基板１１０の第２非表示領域（または左側非表示領域）または第３非表示領域（または右側非表示領域）に実装され、シングルフィーディング（ｓｉｎｇｌｅ ｆｅｅｄｉｎｇ）方式によって動作して、第１〜第ｎゲートライン（ＧＬ）に順次にゲートパルス（ＧＰ）を供給することができる。

他の例としては、ゲート駆動チップアレイ部２００は、基板１１０の第２非表示領域（または左側非表示領域）と第３非表示領域（または右側非表示領域）にそれぞれ実装され、ダブルフィーディング（ｄｏｕｂｌｅ ｆｅｅｄｉｎｇ）方式によって動作して、第１〜第ｎゲートライン（ＧＬ）に順次にゲートパルス（ＧＰ）を供給することができる。

また他の例としては、ゲート駆動チップアレイ部２００は、基板１１０の第２非表示領域（または左側非表示領域）と第３非表示領域（または右側非表示領域）にそれぞれ実装され、ダブルフィーディング（ｄｏｕｂｌｅ ｆｅｅｄｉｎｇ）方式のインターレース（ｉｎｔｅｒｌａｃｉｎｇ）方式によって動作して、第１〜第ｎゲートライン（ＧＬ）に順次にゲートパルス（ＧＰ）を供給することができる。

前記データ駆動チップアレイ部３００は、基板１１０の非表示領域（ＮＤＡ）に実装され、第１〜第ｎデータライン（ＤＬ）に接続する。データ駆動チップアレイ部３００は、基板１１０の第１非表示領域（または上側非表示領域）に配置されたパッド部（ＰＰ）を介して供給されるデータ信号をデータ電圧（Ｖｄａｔａ）に変換して、該当する第１〜第ｎデータライン（ＤＬ）に供給する。たとえば、データ駆動チップアレイ部３００は、第１〜第ｍデータライン（ＤＬ）のそれぞれに該当するデータ電圧（Ｖｄａｔａ）を供給するための複数のデータ駆動チップを含むことができる。

本出願の一例によるディスプレイ装置は、制御ボード４００、タイミングコントローラ５００、電源管理回路６００およびディスプレイ駆動システム７００を含むことができる。

前記制御ボード４００は、インターフェースケーブル５３０を介して基板１１０の一方側非表示領域に配置されたパッド部（ＰＰ）に接続する。

前記タイミングコントローラ５００は制御ボード４００に実装され、入力する映像信号の信号処理を介してデジタルデータ信号を生成して、データ駆動チップアレイ部３００に提供し、ゲートクロックとゲートスタート信号を生成してゲート駆動チップアレイ部２００に提供する。つまり、タイミングコントローラ５００は、制御ボード４００に設けられたユーザコネクタ５１０を介してディスプレイ駆動システム７００から提供される映像信号とタイミング同期信号を受信する。タイミングコントローラ５００は、タイミング同期信号を基に映像信号を表示領域（ＤＡ）の画素配置構造に適合するように整列してデジタルデータ信号を生成し、生成したデジタルデータ信号をデータ駆動チップアレイ部３００に提供する。そして、タイミングコントローラ５００は、ゲートクロックとゲートスタート信号を生成してゲート駆動チップアレイ部２００に提供する。一例によるタイミングコントローラ５００は、デジタルデータ信号と基準クロックおよびデータスタート信号を高速シリアルインターフェース方式、例えば、ＥＰＩ（Ｅｍｂｅｄｄｅｄ ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ ｉｎｔｅｒｆａｃｅ）インターフェース方式、ＬＶＤＳ（Ｌｏｗ−Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェース方式、またはＭｉｎｉ ＬＶＤＳインターフェース方式を用いてデータ駆動チップアレイ部３００に提供することができる。

前記電源管理回路６００は、ディスプレイ駆動システム７００のパワーサプライ（ｐｏｗｅｒ ｓｕｐｐｌｙ）から提供される入力電源を基にトランジスタロジック電圧とグランド電圧、画素駆動電源および、少なくとも一つの基準ガンマ電圧を生成することができる。トランジスタロジック電圧とグランド電圧は、タイミングコントローラ５００とゲート駆動チップアレイ部２００および、データ駆動チップアレイ部３００などの駆動電源として使用することができ、グラウンド電圧と画素駆動電源（Ｖｄｄ）は、複数の画素（Ｐ）とゲート駆動チップアレイ部２００および、データ駆動チップアレイ部３００のそれぞれで使用することができ、複数の基準ガンマ電圧は、データ駆動チップアレイ部３００でデジタルデータをアナログデータ電圧に変換するために使用することができる。

前記ディスプレイ駆動システム７００は、インターフェースケーブル７１０を介して制御ボード４００のユーザコネクタ５１０に接続する。ディスプレイ駆動システム７００は、映像ソースからの映像信号を生成してタイミングコントローラ５００に提供することができる。ここで、映像信号は、高速シリアルインターフェース方式、例えばＶ−ｂｙ−Ｏｎｅインターフェース方式を使用してタイミングコントローラ５００に提供することができる。

図４は、図１に示した線Ｉ−Ｉ’の断面図で、これは、図１に示したディスプレイパネルに配置された隣接したる３つの画素の断面図である。

図１〜図４を参照すると、本出願の一例によるディスプレイ装置は、基板１１０、バッファ層１１１、複数の画素駆動チップ１２０、ゲート駆動チップアレイ部２００、データ駆動チップアレイ部３００、第１平坦化層１１３、ライン層、第２平坦化層１１５、発光部（ＥＬＰ）、及び封止層１１７を含むことができる。

前記基板１１０は、画素アレイ基板として、ガラス、石英、セラミックス、またはプラスチックなどの絶縁性物質からなり得る。このような基板１１０は、発光領域（ＥＡ）と回路領域（ＣＡ）、複数の画素領域（ＰＡ）を含むことができる。

前記バッファ層１１１は、基板１１０上に設けられる。バッファ層１１１は、基板１１０を介して発光部（ＥＬＰ）の方に水分が浸透することを防止する機能をする。一例によるバッファ層１１１は、無機物質からなる少なくとも一つの無機層を含むことができる。例えば、バッファ層１１１は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、チタン酸化膜（ＴｉＯｘ）、およびアルミニウム酸化膜（ＡｌＯｘ）のいずれか一つの無機層が交互に積層した多重膜で形成することができる。

前記複数の画素駆動チップ１２０のそれぞれは、チップ実装（または転写）工程を通じて複数の画素領域（ＰＡ）それぞれの回路領域（ＣＡ）上のバッファ層１１１上に実装される。前記複数の画素駆動チップ１２０のそれぞれは、１〜１００マイクロメートルのスケールを有することができるが、これに限定されず、画素領域（ＰＡ）の回路領域（ＣＡ）が占める領域を除いた残りの発光領域（ＥＡ）のサイズよりも小さいサイズを有することができる。このような複数の画素駆動チップ１２０のそれぞれは、前述したように、第１〜第４バンプ（Ｂ１〜Ｂ４）および画素駆動回路（ＰＣ）を含むので、これに対する重複説明は省略することにする。

前記複数の画素駆動チップ１２０は、接着層を媒介としてバッファ層１１１上に付着することができる。前記接着層は、複数の画素駆動チップ１２０それぞれの裏面（または背面）のみに形成することができる。この場合、チップ実装工程では、画素駆動チップ１２０の裏面（または背面）に接着層がコーティングされた画素駆動チップ１２０を真空吸着ノズルで真空吸着して、該当する画素領域（ＰＡ）のバッファ層１１１上に実装（または転写）することができる。

選択的に、前記複数の画素駆動チップ１２０のそれぞれは、複数の画素領域（ＰＡ）それぞれの回路領域（ＣＡ）に形成された複数の凹部１１２それぞれに実装することもできる。

前記複数の凹部１１２のそれぞれは、回路領域（ＣＡ）に配置されたバッファ層１１１の前面から凹に形成することができる。たとえば、複数の凹部１１２のそれぞれは、バッファ層１１１の前面から一定の深さを有する溝（ｇｒｏｏｖｅ）またはカップ（ｃｕｐ）形態を有することができる。このような複数の凹部１１２のそれぞれは、複数の画素駆動チップ１２０を個別に収納して固定することにより、複数の画素駆動チップ１２０の厚さ（または高さ）によるディスプレイ装置の厚さの増加を最小限に抑える。一例による複数の凹部１１２のそれぞれは、画素駆動チップ１２０と対応する形態を有しながら、一定の角度で傾斜した傾斜面を有するように凹に形成することにより画素駆動チップ１２０をバッファ層１１１上に実装する実装工程時に、回路領域（ＣＡ）と画素駆動チップ１２０間のミスアライメントを最小限に抑えることができる。

一例による複数の画素駆動チップ１２０のそれぞれは、複数の凹部１１２のそれぞれにコーティングされた接着層を媒介に複数の凹部１１２のそれぞれの底面に付着することができる。他の例に係る複数の画素駆動チップ１２０のそれぞれは、複数の凹部１１２を含むバッファ層１１１の前面全体にコーティングされた接着層を媒介に複数の凹部１１２それぞれの底面に付着することができる。

前記ゲート駆動チップアレイ部２００は、基板１１０の非表示領域（ＮＤＡ）に実装され、第１〜第ｎゲートライン（ＧＬ）と一対一で接続した第１〜第ｎゲート駆動チップ２１０を含むことができる。第１〜第ｎゲート駆動チップ２１０のそれぞれは、画素駆動チップ１２０と同様に接着剤を媒介にして、該当する画素領域（ＰＡ）のバッファ層１１１上に実装（または転写）したり画素領域（ＰＡ）のバッファ層１１１に設けられた凹部１１２に配置することができる。

前記データ駆動チップアレイ部３００は、基板１１０の非表示領域（ＮＤＡ）に実装され、第１〜第ｍデータライン（ＤＬ）と一対一で接続した第１〜第ｍのデータ駆動チップグループ（３００１〜３００ｍ）を含むことができる。第１〜第ｍのデータ駆動チップグループ（３００１〜３００ｍ）のそれぞれは、少なくとも一つのデータ駆動チップを含み、データ駆動チップは、画素駆動チップ１２０と同様に接着剤を媒介にして、該当する画素領域（ＰＡ）のバッファ層１１１上に実装（または転写）したり画素領域（ＰＡ）のバッファ層１１１に設けられた凹部１１２に配置することができる。

前記第１平坦化層１１３は、基板１１０の前面上に配置され、複数の画素駆動チップ１２０と、第１〜第ｎゲート駆動チップ２１０を覆う。すなわち、第１平坦化層１１３は、基板１１０上に配置されたバッファ層１１１と、複数の画素駆動チップ１２０と、第１〜第ｎゲート駆動チップ２１０のすべてを覆うことで、バッファ層１１１と、複数の画素駆動チップ１２０および、第１〜第ｎゲート駆動チップ２１０上に平坦面を提供しながら、複数の画素駆動チップ１２０と、第１〜第ｎゲート駆動チップ２１０を固定する。例えば、第１平坦化層１１３は、アクリル系樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、またはポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｓｉｎ）などからなり得る。

前記ライン層は、第１金属ライン（ＭＬ１）、絶縁層１１４、及び第２金属ライン（ＭＬ２）を含むことができる。

前記第１金属ライン（ＭＬ１）は、第１方向（Ｘ）または第２方向（Ｙ）に沿って表示領域（ＤＡ）を通るように、第１平坦化層１１３上に配置される。第１金属ライン（ＭＬ１）は、ゲートライン（ＧＬ）に使用したり、データライン（ＤＬ）および画素駆動電源ライン（ＰＬ）に使用することができる。例えば、第１金属ライン（ＭＬ１）は、ゲートライン（ＧＬ）に使用することができる。この場合には、第１金属ライン（ＭＬ１）からなるゲートライン（ＧＬ）は、各画素領域（ＰＡ）の回路領域（ＣＡ）上に延長されたり突出して、第１平坦化層１１３に設けられた第１チップのコンタクトホール（ＣＨ１）を介して該当する画素駆動チップ１２０の第１バンプ（Ｂ１）と電気的に接続することにより画素駆動チップ１２０の第１バンプ（Ｂ１）にゲートパルス（ＧＰ）を供給する。

前記絶縁層１１４は、第１金属ライン（ＭＬ１）を覆うように基板１１０上に配置される。例えば、絶縁層１１４は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、またはこれらの多重層であり得る。

前記第２金属ライン（ＭＬ２）は、第１金属ライン（ＭＬ１）と交差する方向に沿って表示領域（ＤＡ）を通るように絶縁層１１４上に配置される。第２金属ライン（ＭＬ２）は、ゲートライン（ＧＬ）に使用したり、データライン（ＤＬ）および画素駆動電源ライン（ＰＬ）に使用することができる。例えば、第１金属ライン（ＭＬ１）がゲートラインに使用される場合には、第２金属ライン（ＭＬ２）は、データライン（ＤＬ）および画素駆動電源ライン（ＤＬ）に使用することができる。この場合、第２金属線（ＭＬ２）からなるデータライン（ＤＬ）は、各画素領域（ＰＡ）の回路領域（ＣＡ）上に延長されたり突出して絶縁層１１４と、第１平坦化層１１３に設けられた第２チップコンタクトホール（ＣＨ２）を介して該当する画素駆動チップ１２０の第２バンプ（Ｂ２）と電気的に接続することにより、画素駆動チップ１２０の第２バンプ（Ｂ２）にデータ電圧を供給する。そして、第２金属線（ＭＬ２）からなる画素駆動電源ライン（ＰＬ）は、各画素領域（ＰＡ）の回路領域（ＣＡ）上に延長されたり突出して絶縁層１１４と、第１平坦化層１１３に設けられた第３チップコンタクトホールを介して、該当する画素駆動チップ１２０の第３バンプ（Ｂ３）と電気的に接続することにより画素駆動チップ１２０の第３バンプ（Ｂ３）に画素駆動電源（Ｖｄｄ）を供給する。ここで、第３チップコンタクトホールは、第２チップのコンタクトホール（ＣＨ２）と一緒に形成される。

前記第１金属ライン（ＭＬ１）と第２金属ライン（ＭＬ２）のそれぞれは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、ネオジウム（Ｎｄ）、銅（Ｃｕ）、またはそれらの合金からなり得、前記金属または合金の単一層または２層以上の多重層からなり得る。

前記第２平坦化層１１５は、ライン層を覆うように基板１１０上に配置される。すなわち、第２平坦化層１１５は、第２金属ライン（ＭＬ２）と絶縁層１１４を覆うように基板１１０上に形成されることで、第２金属ライン（ＭＬ２）と絶縁層１１４上に平坦面を提供することができる。例えば、第２平坦化層１１５は、アクリル系樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド系樹脂（ｐｏｌｙａｍｉｄｅｓ ｒｅｓｉｎ）、またはポリイミド系樹脂（ｐｏｌｙｉｍｉｄｅｓ ｒｅｓｉｎ）などからなり得るが、これに限定されない。

前記発光部（ＥＬＰ）は、複数のアノード電極（ＡＥ）、バンク層（ＢＬ）、発光層（ＥＬ）、およびカソード電極（ＣＥ）を含むことができる。

前記複数のアノード電極（ＡＥ）のそれぞれは、各画素領域（ＰＡ）ごとに個別にパターニングされる。複数のアノード電極（ＡＥ）のそれぞれは、該当する画素領域（ＰＡ）上の第２平坦化層１１５に設けられたアノードコンタクトホール（ＣＨ３）を介して該当する画素駆動チップ１２０の第４バンプ（Ｂ４）に電気的に接続することにより、画素駆動チップ１２０の第４バンプ（Ｂ４）を介してデータ電流を供給する。一例による複数のアノード電極（ＡＥ）のそれぞれは、反射率の高い金属物質を含むことができる。例えば、複数のアノード電極（ＡＥ）のそれぞれは、アルミニウム（Ａｌ）とチタン（Ｔｉ）の積層構造（Ｔｉ／Ａｌ／Ｔｉ）、アルミニウム（Ａｌ）とＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）の積層構造（ＩＴＯ／Ａｌ／ＩＴＯ）、ＡＰＣ（Ａｇ／Ｐｄ／Ｃｕ）合金、およびＡＰＣ合金とＩＴＯの積層構造（ＩＴＯ／ＡＰＣ／ＩＴＯ）のような多層構造で形成したり、銀（Ａｇ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、またはバリウム（Ｂａ）の中から選択されたいずれか一つの物質または２以上の合金材料からなる単層構造を含むことができる。

前記バンク層（ＢＬ）は、複数の画素領域（ＰＡ）のそれぞれに発光領域（ＥＡ）を定義することで、画素定義膜（または分離膜）と表現することもできる。バンク層（ＢＬ）は、複数のアノード電極（ＡＥ）のそれぞれの端と第２平坦化層１１５上に設けられて画素領域（ＰＡ）の回路領域（ＣＡ）と重畳することにより、各画素領域（ＰＡ）内に発光領域（ＥＡ）を定義する。一例として、バンク層（ＢＬ）は、アクリル樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、ポリイミド樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）、ベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）樹脂、およびフッ素樹脂のいずれか一つの有機物質からなり得る。他の例として、バンク層（ＢＬ）は、黒色顔料を含む感光物質からなり得、この場合には、バンク層（ＢＬ）は、遮光パターンの役割をすることができる。

前記発光層（ＥＬ）は、複数のアノード電極（ＡＥ）上の発光領域（ＥＡ）上に配置される。

一例による発光層（ＥＬ）は、白色光を放出するための２以上のサブ発光層を含む。例えば、発光層（ＥＬ）は、第１光と第２光の混合によって白色光を放出するための第１サブ発光層と第２サブ発光層を含むことができる。ここで、第１サブ発光層は、第１光を放出するもので、青色発光層、緑色発光層、赤色発光層、黄色発光層、および黄緑色発光層のいずれかを含むことができる。第２サブ発光層は、青色発光層、緑色発光層、赤色発光層、黄色発光層、および黄緑色発光層のうち、第１光と補色関係を有する光を放出する発光層を含むことができる。このような前記発光層（ＥＬ）は、白色光を放出するので、画素領域（ＰＡ）ごとに個別にパターニングせずに、複数のアノード電極（ＡＥ）とバンク層（ＢＬ）を覆うように基板１１０上に形成することができる。

さらに、発光層（ＥＬ）は、発光層の発光効率および／または寿命を向上させるための少なくとも一つ以上の機能層をさらに含むことができる。

前記カソード電極（ＣＥ）は、発光層（ＥＬ）を覆うように配置される。一例によるカソード電極（ＣＥ）は、発光層（ＥＬ）から放出される光が対向基板１９０に向かって透過するように、ＴＣＯ（Ｔｒａｎｓｐａｒｅｎｔ Ｃｏｎｄｕｃｔｉｖｅ Ｏｘｉｄｅ）のような透明導電性物質であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などで形成される。

前記封止層１１７は、発光部（ＥＬＰ）を覆うように基板１１０上に配置される。一例による封止層１１７は、発光部（ＥＬＰ）の発光層（ＥＬ）に酸素または水分が浸透することを防止する役割をする。一例による封止層１１７は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、チタン酸化膜（ＴｉＯｘ）、およびアルミニウム酸化膜（ＡｌＯｘ）のいずれか一つの無機物質を含むことことができる。

選択的に、封止層１１７は、少なくとも一つの有機膜をさらに含むことができる。有機膜は、異物（ｐａｒｔｉｃｌｅｓ）が封止層１１７を突き抜けて発光素子層に浸透することを防止するために十分な厚さで形成することができる。一例による有機膜は、アクリル樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、ポリイミド樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）、ベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）樹脂、およびフッ素樹脂のいずれか一つの有機物質からなり得る。

本出願の一例による基板１１０は、表示領域（ＤＡ）を通るように絶縁層１１４上に少なくとも一つのデータライン（ＤＬ）を挟んで互いに並んで配置された複数のカソード電源ラインをさらに含むことができる。

前記複数のカソード電源ラインのそれぞれは、パッド部（ＰＰ）を介して電源管理回路６００からカソード電源、例えばグランド電圧を入力することができる。前記複数のカソード電源ラインのそれぞれは、第２金属ライン（ＭＬ２）の中から選択することができる。つまり、第２金属ライン（ＭＬ２）の一部は、複数のカソード電源ラインに使用することができる。複数のカソード電源ラインのそれぞれは、表示領域（ＤＡ）上でカソード電極（ＣＥ）と電気的に接続する。このため、バンク層（ＢＬ）は、図５に示すように、複数のカソード電源ライン（ＣＰＬ）のそれぞれとカソード電極（ＣＥ）が電気的に接続する複数のカソード補助コンタクト部（ＣＳＣＰ）を含むことがことができる。

前記複数のカソード補助コンタクト部（ＣＳＣＰ）のそれぞれは、複数のカソード接続電極（ＣＣＥ）と複数の電極露出部（ＥＥＰ）を含むことができる。

前記複数のカソード接続電極（ＣＣＥ）は、バンク層（ＢＬ）と重畳する第２平坦化層１１５上に島の形態で配置されるもので、アノード電極（ＡＥ）と一緒に同じ物質で形成される。カソード接続電極（ＣＣＥ）の中央部を除いた残りの端部はバンク層（ＢＬ）によって囲まれることによって、隣接するアノード電極（ＡＥ）と離隔して電気的に分離される。カソード接続電極（ＣＣＥ）は、第２平坦化層１１５に設けられたカソードコンタクトホール（ＣＨ４）を介して該当するカソード電源ライン（ＣＰＬ）と電気的に接続する。ここで、一つのカソード電源ライン（ＣＰＬ）は、少なくとも一つのカソードコンタクトホール（ＣＨ４）を介して少なくとも一つのカソード接続電極（ＣＣＥ）と電気的に接続することができる。

前記複数の電極の露出部（ＥＥＰ）のそれぞれは、複数のカソード接続電極（ＣＣＥ）のそれぞれと重畳するバンク層（ＢＬ）に配置され、複数のカソード接続電極（ＣＣＥ）のそれぞれを露出させる。これにより、カソード電極（ＣＥ）は、複数の電極露出部（ＥＥＰ）のそれぞれを介して露出した複数のカソード接続電極（ＣＣＥ）のそれぞれと電気的に接続し、複数のカソード接続電極（ＣＣＥ）のそれぞれを介して複数のカソード電源ライン（ＣＰＬ）のそれぞれと電気的に接続することにより、相対的に低い抵抗を有することができる。特に、複数のカソード電源ライン（ＣＰＬ）のそれぞれから複数のカソード接続電極（ＣＣＥ）のそれぞれを介してカソード電源の供給を受けることで、カソード電極（ＣＥ）に供給されるカソード電圧の電圧降下（ＩＲ ｄｒｏｐ）による輝度むらを防止することができる。

さらに、本出願の一例による基板１１０は、隔壁部１４０をさらに含むことができる。

前記隔壁部１４０は、複数のカソード接続電極（ＣＣＥ）のそれぞれに配置された隔壁支持部１４１、および隔壁支持部１４１上に配置された隔壁１４３を含むことができる。

前記隔壁支持部１４１は、複数のカソード接続電極（ＣＣＥ）のそれぞれの中央部に台形の形態の断面を有するテーパ構造で形成することができる。

前記隔壁１４３は、隔壁支持部１４１上に、下面の幅が上面の幅よりも狭い逆テーパー構造を有するように形成され、該当する電極の露出部（ＥＥＰ）を覆う。例えば、隔壁１４３は、隔壁支持部１４１に支持された第１の幅を有する下面、第１の幅よりも大きく電極の露出部（ＥＥＰ）の幅と同じかまたは大きい第２の幅を有する上面、下面と上面の間に傾斜して配置されて電極露出部（ＥＥＰ）を覆う傾斜面を含むことができる。このような隔壁１４３の上面は、平面的に電極露出部（ＥＥＰ）の大きさと同じか、大きいサイズを有するように形成して電極露出部（ＥＥＰ）を覆うことで、発光層（ＥＬ）の蒸着時に発光物質が電極露出部（ＥＥＰ）に露出したカソード接続電極（ＣＣＥ）に浸透することを防止し、これにより、カソード電極（ＣＥ）の蒸着時にカソード電極物質が電極露出部（ＥＥＰ）に露出したカソード接続電極（ＣＣＥ）と電気的接続するようにする。隔壁１４３の傾斜面と電極露出部（ＥＥＰ）に露出したカソード接続電極（ＣＣＥ）間には浸透空間（または空隙）が設けられ、カソード電極（ＣＥ）の端は、浸透空間を通って電極露出部（ＥＥＰ）に露出したカソード接続電極（ＣＣＥ）と電気的に接続する。

再び図１〜図４を参照すると、前記対向基板１９０は、カラーフィルタアレイ基板と定義することができる。一例による対向基板１９０は、バリア層１９１、ブラックマトリックス１９３、およびカラーフィルター層１９５を含む。

前記バリア層１９１は、基板１１０と向き合う対向基板１９０の一面全体に形成して、外部からの水分や湿気が浸透することを防止する。一例によるバリア層１９１は、無機物質からなる少なくとも一つの無機層を含むことができる。例えば、バリア層１９１は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、チタン酸化膜（ＴｉＯｘ）、およびアルミニウム酸化膜（ＡｌＯｘ）のいずれか一つの無機層が交互に積層した多重膜で形成することができる。

前記ブラックマトリックス１９３は、基板１１０に設けられたバンク層（ＢＬ）と重畳するようにバリア層１９１上に配置することによって、各画素領域（ＰＡ）の発光領域（ＥＡ）と重畳する複数の透過部を定義することができる。一例によるブラックマトリックス１９３は、クロム（ＣｒまたはＣｒＯｘ）などの不透明金属物質または樹脂物質で構成したり、光吸収物質からなり得る。

前記カラーフィルター層１９５は、ブラックマトリックス１９３によって設けられた複数の透過部のそれぞれに配置される。一例によるカラーフィルター層１９５は、赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタのいずれか一つのカラーフィルタを含むことができる。前記赤色カラーフィルタと緑色カラーフィルタ及び青色カラーフィルタは、第１方向（Ｘ）に沿って繰り返して配置することができる。

選択的に、カラーフィルター層１９５は、発光層（ＥＬ）から入射する光によって再発光して、あらかじめ設定された色相の光を放出するサイズを有する量子ドットを含むことができる。ここで、量子ドットは、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＣｄＺｎＳｅＳ、ＺｎＳ、ＺｎＳｅ、ＧａＡｓ、ＧａＰ、ＧａＡｓ−Ｐ、Ｇａ−Ｓｂ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ、ＡｌＡｓ、ＡｌＰ、またはＡｌＳｂなど選択することができる。例えば、赤色カラーフィルタは、赤色光を放出するＣｄＳｅまたはＩｎＰの量子ドットを含むことができ、緑色カラーフィルタは、緑色光を放出するＣｄＺｎＳｅＳの量子ドットを含むことができ、青色カラーフィルタは、青色光を放出するＺｎＳｅの量子ドットを含むことができる。このように、カラーフィルターが量子ドットを含む場合には、色再現率が高くなり得る。

前記対向基板１９０は、透明接着層１５０を媒介にして基板１１０と対向して合着することができる。

前記透明接着層１５０は、充填剤と表現することもできる。一例による透明接着層１５０は、基板１１０と対向基板１９０間に充填することができる物質で構成され、光を透過させることができる透明エポキシ材質からなり得るが、必ずしもこれに限定されない。このような透明接着層１５０は、インクジェット（ｉｎｋｊｅｔ）、スリットコーティング（ｓｌｉｔ ｃｏａｔｉｎｇ）、またはスクリーン印刷（ｓｃｒｅｅｎ ｐｒｉｎｔｉｎｇ）などの工程により、基板１１０上に形成することができるが、これに限定されず、対向基板１９０に形成することもできる。

さらに、本出願の一例によるディスプレイ装置は、透明接着層１５０の外郭部を囲むダムパターン１７０をさらに含むことができる。

前記ダムパターン１７０は、対向基板１９０の端に閉ループ形態で設けられる。一例によるダムパターン１７０は、対向基板１９０に設けられたバリア層１９１の端に一定の高さを有するように設けられる。ダムパターン１７０は、透明接着層１５０の広がりやオーバーフローを防止する役割を果たし、基板１１０と対向基板１９０を合着させる役割もする。一例によるダムパターン１７０は、紫外線などの光によって硬化することができる高粘度レジン、例えばエポキシ（ｅｐｏｘｙ）材料からなり得る。さらに、ダムパターン１７０は、水分および／または酸素を吸着することができるゲッター（ｇｅｔｔｅｒ）材質を含むエポキシ（ｅｐｏｘｙ）材質からなり得るが、必ずしもこれに限定されない。このようなダムパターン１７０は、外部の水分および／または酸素が合着した基板１１０と対向基板１９０の間に浸透することを遮断し、水分および／または酸素から発光層（ＥＬ）を保護することにより、水分および／または酸素による発光層（ＥＬ）の寿命低下を防止して、発光層（ＥＬ）の信頼性を増加させる。

一方、図４に示したバリア層１９１とブラックマトリックス１９３、およびカラーフィルター層１９５は、図６に示すように、対向基板１９０に配置しないで基板１１０の封止層１１７上に配置することもできる。

図６を参照すると、前記ブラックマトリックス１９３は、基板１１０に設けられたバンク層（ＢＬ）と重畳するように封止層１１７の前面に直接に形成することにより、各画素領域（ＰＡ）の発光領域（ＥＡ）と重畳する複数の透過部を定義することができる。

前記カラーフィルター層１９５は、ブラックマトリックス１９３によって設けられた複数の透過部のそれぞれによって露出した封止層１１７の前面に形成される。このようなカラーフィルター層１９５は、封止層１１７に形成することを除いては、前述したのと同様であるため、これに対する重複説明は省略することにする。

一例によるバリア層１９１は、カラーフィルター層１９５とブラックマトリックス１９３を覆うように封止層１１７の前面に形成してブラックマトリックス１９３とカラーフィルター層１９５上に平坦面を提供する。ここで、バリア層１９１を、高温の工程によって形成する場合には、基板１１０上に配置されている発光層（ＥＬ）などが高温によって破損し得る。それゆえ、バリア層１９１は、高温に弱い発光層（ＥＬ）の損傷を防止するために摂氏１００度以下の低温で形成可能なアクリル系、エポキシ系、またはシロキサン（Ｓｉｌｏｘａｎ）系の有機絶縁物質で形成することが好ましい。

前記対向基板１９０は、透明接着層１５０の代わりに光学粘着部材１９７を媒介にしてバリア層１９１の前面に付着することができる。ここで、光学粘着部材１９７としては、ＯＣＡ（Ｏｐｔｉｃａｌｌｙ Ｃｌｅａｒ Ａｄｈｅｓｉｖｅ）、ＯＣＲ（Ｏｐｔｉｃａｌｌｙ Ｃｌｅａｒ Ｒｅｓｉｎ）、またはＰＳＡ（Ｐｒｅｓｓｕｒｅ Ｓｅｎｓｉｔｉｖｅ Ａｄｈｅｓｉｖｅ）を挙げることができる。

一方、対向基板１９０を光学粘着部材１９７を媒介にしてバリア層１９１の前面に付着することにより、前述したダムパターン１７０は省略することもできる。

そして、図６に示したカラーフィルター層１９５は、図７に示すように、各画素領域（ＰＡ）の発光領域（ＥＡ）と重畳するようアノード電極（ＡＥ）と基板１１０間に配置することができる。例えば、カラーフィルター層１９５は、各画素領域（ＰＡ）の発光領域（ＥＡ）と重畳する第２平坦化層１１５またはバッファ層１１１上に配置することができる。この場合、アノード電極（ＡＥ）は、透明導電性物質で形成され、カソード電極（ＣＥ）は、反射率の高い金属物質で形成することにより、発光層（ＥＬ）から放出される光は、カラーフィルター層１９５と基板１１０を順番に通過して外部に放出される。このようなカラーフィルター層１９５の配置構造を適用する場合、対向基板１９０は、光学粘着部材１９７を媒介にして封止層１１７に付着し、バリア層１９１とブラックマトリックス１９３は省略される。

図８は、図２に示したゲート駆動チップアレイ部を示す図であり、図９は、図８に示した一つのゲート駆動チップを示す図であり、図１０は、図８に示したゲート駆動チップアレイ部の入出力信号を示す波形図である。

図８〜図１０を参照すると、本出願の一例によるゲート駆動チップアレイ部２００は、第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）と一対一で接続した第１〜第ｎゲート駆動チップ２１０を含むことができる。ここで、第１〜第ｎゲート駆動チップ２１０のそれぞれは、最小単位のマイクロチップまたは一つのチップセットとして、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

前記第１〜第ｎゲート駆動チップ２１０のそれぞれは、カスケード方式で相互に接続することによって、第１ゲート駆動チップ２１０から第ｎゲート駆動チップ２１０まで順次に動作して、第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）に順次ゲートパルス（ＧＰ）を供給する。

前記第１〜第ｎゲート駆動チップ２１０のそれぞれは、ゲートクロック（ＧＣＬＫ）によって、ゲートスタート信号（Ｖｓｔ）を該当するゲートライン（ＧＬ）にゲートパルス（ＧＰ）で出力し、出力信号（Ｖｏｕｔ）とゲートクロック（ＧＣＬＫ）を次の段に配置されたゲート駆動チップ２１０に供給することができる。ここで、ゲートスタート信号（Ｖｓｔ）は、タイミングコントローラから一つのゲートスタート信号ライン２０１を介して第１ゲート駆動チップ２１０に供給され、ゲートクロック（ＧＣＬＫ）は、タイミングコントローラから一つのゲートクロックライン２０２を介して第１ゲート駆動チップ２１０に供給することができる。

一例による第１〜第ｎゲート駆動チップ２１０のそれぞれは、シフトレジスタ２１１とおよびベルシフター２１５を含むことができる。例えば、第１〜第ｎのゲート駆動チップ２１０のそれぞれは、第１〜第８端子（Ｔ１〜Ｔ８）を含むことができる。

前記第１ゲート駆動チップ２１０のシフトレジスタ２１１は、第２端子（Ｔ２）を介して供給されるゲートクロック（ＧＣＬＫ）によって、第１端子（Ｔ１）を介して供給されるゲートスタート信号（Ｖｓｔ）をシフトさせてシフト信号で出力する。例えば、シフトレジスタ２１１は、ゲートクロック（ＧＣＬＫ）のライジング時点ごとにゲートスタート信号（Ｖｓｔ）の電圧レベルに対応する電圧レベルを有するシフト信号を出力することができる。

前記第１ゲート駆動チップ２１０のレベルシフター２１５は、ゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｓｓ）を用いて、シフトレジスタ２１１から出力されるシフト信号をゲートオン電圧（Ｖｏｎ）またはゲートオフ電圧（Ｖｓｓ）を有するゲートパルス（ＧＰ）にレベルシフトさせて出力する。前記ゲートパルス（ＧＰ）は、第５端子（Ｔ５）を介して第１ゲートライン（ＧＬ１）に供給されるのと同時に、第８端子（Ｔ８）を介してゲートスタート信号（Ｖｓｔ）として、第２ゲート駆動チップ２１０の第１端子（Ｔ１）に供給することができる。そして、前記第１ゲート駆動チップ２１０の第２端子（Ｔ２）を介して供給されるゲートクロック（ＧＣＬＫ）は、第７端子（Ｔ７）を介して、ゲートクロック（ＧＣＬＫ）として第２ゲート駆動チップ２１０の第２端子（Ｔ２）に供給することができる。ここで、ゲートオン電圧（Ｖｏｎ）は、電源管理回路６００から提供される画素駆動電圧であり、第４端子（Ｔ４）を介してレベルシフター２１５に供給することができ、ゲートオフ電圧（Ｖｏｆｆ）は、電源管理回路６００から提供されるグラウンド電圧であり、第６端子（Ｔ６）を介してレベルシフター２１５に供給することができる。

前記第２〜第ｎゲート駆動チップ２１０それぞれのシフトレジスタ２１１は、第１端子（Ｔ１）を介して、以前の段のゲート駆動チップ２１０の第８端子（Ｔ８）及び第７端子（Ｔ７）それぞれから供給されるゲートスタート信号（Ｖｓｔ）とゲートクロック（ＧＣＬＫ）をそれぞれ受信し、受信したゲートクロック（ＧＣＬＫ）によって、ゲートスタート信号（Ｖｓｔ）をシフト信号で出力する。

前記第２〜第ｎゲート駆動チップ２１０それぞれのレベルシフター２１５は、ゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｓｓ）を用いて、シフトレジスタ２１１から出力されるシフト信号をゲートオン電圧（Ｖｏｎ）またはゲートオフ電圧（Ｖｓｓ）を有するゲートパルス（ＧＰ）にレベルシフトさせて出力する。ここで、前記第２〜第ｎゲート駆動チップ２１０それぞれのレベルシフター２１５から出力されるゲートパルス（ＧＰ）は、該当するゲートラインに供給されるとともに、次段のゲート駆動チップ２１０のゲートスタート信号に新たに供給し、前記第２〜第ｎゲート駆動チップ２１０のそれぞれに供給されるゲートクロック（ＧＣＬＫ）も次段のゲート駆動チップ２１０のゲートクロック（ＧＣＬＫ）に新たに供給することができる。

さらに、第１〜第ｎゲート駆動チップ２１０のそれぞれは、レベルシフター２１５の出力端子と第５端子（Ｔ５）間にバッファをさらに含むことができる。

前記バッファは、インバータタイプのバッファであり、レベルシフター２１５の出力端子と第５端子（Ｔ５）間に直列接続した偶数個のインバータを含むことができる。このようなバッファは、ゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｓｓ）を用いて、レベルシフター２１５から出力されるゲートパルス（ＧＰ）をバッファリングして第５端子（Ｔ５）に出力することにより、ゲートライン（ＧＬ）全体の負荷によるゲートライン（ＧＬ）の位置別ゲートパルス（ＧＰ）のポーリング時間の偏差を最小限に抑える。

このような本例に係る第１〜第ｎのゲート駆動チップ２１０は、互いにカスケード方式で接続されてゲートスタート信号とゲートクロックを次段のゲート駆動チップ２１０にカスケード方式で伝達することにより、ゲート駆動チップアレイ部２００で必要とされるラインの数を減らすことができる。

本例に係る第１〜第ｎのゲート駆動チップ２１０のそれぞれは、ゲートパルス変調器２１３をさらに含むことができる。

前記ゲートパルス変調器２１３は、第３端子（Ｔ３）を介して供給されるゲート変調信号（ＧＭＳ）によってシフトレジスタ２１１から出力されるシフト信号のゲートオン電圧（Ｖｏｎ）をゲートパルス変調電圧（Ｖｇｐｍ）に変調する。ここで、ゲート変調信号（ＧＭＳ）は、タイミングコントローラから第３端子（Ｔ３）を介して、ゲートパルス変調器２１３に供給されるもので、シフト信号がゲートオン電圧（Ｖｏｎ）からゲートパルス変調電圧（Ｖｇｐｍ）に減少する傾きまたは時間を変調することにより、画素駆動チップに内蔵されたスイッチングトランジスタのターンオフ時に発生するキックバック電圧による画質の劣化を防止するための信号である。これにより、ゲートパルス変調器２１３は、ゲート変調信号（ＧＭＳ）によってシフトレジスタ２１１から出力されるシフト信号のゲートオン電圧（Ｖｏｎ）をゲートパルス変調電圧（Ｖｇｐｍ）に変調することにより、前記キックバック電圧による画質の劣化を防止する。

選択的に、本例に係る第１〜第ｎのゲート駆動チップ２１０のそれぞれは、第３端子（Ｔ３）を介して供給されるゲート変調信号（ＧＭＳ）の供給を受けずに、第２端子（Ｔ２）を介して入力するゲートクロック（ＧＣＬＫ）を基に自律的にゲート変調信号（ＧＭＳ）を生成するゲート変調信号生成部をさらに含むことができる。

一例として、ゲート変調信号生成部は、ＲＣ遅延回路を含むことができる。前記ＲＣ遅延回路は、あらかじめ設定された抵抗値とコンデンサの値によるＲＣ時定数によってゲートクロック（ＧＣＬＫ）を遅延させて、ゲート変調信号（ＧＭＳ）を生成することができる。

他の例として、ゲート変調信号生成部は、第１端子（Ｔ１）を介して入力するゲートスタート信号（Ｖｓｔ）に応答して、内部クロック信号を生成する内部発振器、および内部クロック信号をカウントして、ゲート変調信号（ＧＭＳ）を生成する内部カウンタを含むことができる。

そして、前記第１〜第ｎゲート駆動チップ２１０のそれぞれのレベルシフター２１５は、ゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｓｓ）を用いて、ゲートパルス変調器２１３から出力される変調されたシフト信号をゲートオン電圧（Ｖｏｎ）またはゲートオフ電圧（Ｖｓｓ）を有するゲートパルス（ＧＰ）にレベルシフトさせて出力する。

さらに、本例に係る第１〜第ｎのゲート駆動チップ２１０のそれぞれは、クロック遅延器２１７をさらに含むことができる。

前記クロック遅延器２１７は、レベルシフター２１５から入力するゲートパルス（ＧＰ）を予め設定された時間だけ遅延させて第８端子（Ｔ８）を介して出力することができる。たとえば、クロック遅延器２１７は、ＲＣ時定数を用いたＲＣ回路で具現することができる。これにより、第１〜第ｎゲート駆動チップ２１０のそれぞれから、次段のゲート駆動チップのゲートスタート信号（Ｖｓｔ）に伝送（または伝達）されるゲートパルス（ＧＰ）の出力時点は、ゲートクロック（ＧＣＬＫ）の出力時点から遅延することができる。すなわち、本例では、ゲート駆動チップ２１０から出力されるゲートスタート信号（Ｖｓｔ）の出力時点をゲートクロック（ＧＣＬＫ）の出力時点より遅く設定することにより、次段のゲート駆動チップ２１０に供給されるゲートスタート信号（Ｖｓｔ）の安定的なライジング時間を確保することができる。

本例に係る第１〜第ｎゲート駆動チップ２１０のそれぞれは、クロックバッファ２１９をさらに含むことができる。

前記クロックバッファ２１９は、第２端子（Ｔ２）を介して入力するゲートクロック（ＧＣＬＫ）をバッファリングして第７端子（Ｔ７）を介して出力することができる。例えば、クロックバッファ２１９は、インバータタイプのバッファであり、第２端子（Ｔ２）と第７端子（Ｔ７）間に直列接続した偶数個のインバータを含むことができる。このようなクロックバッファ２１９は、ゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｓｓ）を用いて、第２端子（Ｔ２）を介して入力するゲートクロック（ＧＣＬＫ）をバッファリングして第７端子（Ｔ７）に出力することにより、カスケード方式で伝達される過程で発生するゲートクロック（ＧＣＬＫ）の電圧降下を最小限に抑える。

選択的に、クロックバッファ２１９は、クロック遅延回路を含むことができる。前記クロック遅延回路は、第２端子（Ｔ２）を介して入力するゲートクロック（ＧＣＬＫ）またはバッファリングされたゲートクロック（ＧＣＬＫ）を予め設定された時間だけ遅延させて第７端子（Ｔ７）を介して出力することができる。これにより、ゲート駆動チップ２１０から出力するゲートクロック（ＧＣＬＫ）の出力時点がゲートスタート信号（Ｖｓｔ）の出力時点より遅く設定されることにより、次段のゲート駆動チップ２１０に供給されるゲートスタート信号（Ｖｓｔ）の安定したライジング時間を確保することができる。このように、クロックバッファ２１９がクロック遅延回路を含む場合には、前述したクロック遅延器２１７は、省略することができる。

図１１は、本出願の一例によるディスプレイ装置のゲートバッファチップを説明するための図であり、図１２は、図１１に示したゲートバッファチップの構造を概略的に示す図であり、図１３は、図１１に示す線ＩＩ−ＩＩ’の断面図である。

図１１〜図１３を参照すると、本出願の一例によるディスプレイ装置は、基板の表示領域（ＤＡ）に実装され、第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）のそれぞれに接続したゲートバッファチップ２５０をさらに含むことができる。ここで、ゲートバッファチップ２５０は、最小単位のマイクロチップまたは一つのチップセットであり、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

まず、高解像度および大面積のディスプレイパネルを含むディスプレイ装置では、１２０Ｈｚ以上のフレーム周波数によって高速駆動をするようになり、これにより、一つのゲートライン（ＧＬ）に印加されるゲートパルスは、ゲートライン（ＧＬ）全体のロードによるゲートライン（ＧＬ）の位置別のポーリング時間が異なることにより、ディスプレイパネルの左右間の輝度偏差による画質不良が発生し得る。これにより、本例では、第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）のそれぞれに少なくとも一つのゲートバッファチップ２５０を配置することにより、ゲートライン（ＧＬ）のロード偏差に起因する画質不良を防止する。

本例に係る第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）のそれぞれは、表示領域（ＤＡ）上に配置された分離部によって分割された第１及び第２分割ライン（ＧＬａ、ＧＬｂ）を含むことができる。第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）のそれぞれの第１及び第２分割ライン（ＧＬａ、ＧＬｂ）は、第１平坦化層１１３上に配置された第１金属ライン（ＭＬ１）であり得る。

前記ゲートバッファチップ２５０は、第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）のそれぞれの第１及び第２分割ライン（ＧＬａ、ＧＬｂ）間の分離部と重畳するようバッファ層１１１上に実装したりバッファ層１１１に設けられた凹部１１２に実装して、第１及び第２分割ライン（ＧＬａ、ＧＬｂ）間を電気的に接続し、第１分割ライン（ＧＬａ）を介して供給されるゲートパルスをバッファして、第２分割ライン（ＧＬｂ）に供給する。

一例によるゲートバッファチップ２５０は、第１〜第４バンプ（Ｂ１〜Ｂ４）、直列接続した第１及び第２インバータ２５１、２５３を含むことができる。

前記第１バンプ（Ｂ１）は、第１分割ライン（ＧＬａ）と電気的に接続し、第１分割ライン（ＧＬａ）からゲートパルスを入力する。例えば、第１バンプ（Ｂ１）は、第１分割ライン（ＧＬａ）と重畳する第１平坦化層１１３に設けられた第１バンプコンタクトホール（ＣＨｂ１）を介して第１分割ライン（ＧＬａ）と電気的に接続することができる。

前記第２バンプ（Ｂ２）は、第２分割ライン（ＧＬｂ）と電気的に接続し、偶数個のインバータ２５１，２５３から出力されるゲートパルスを第２分割ライン（ＧＬｂ）に出力する。例えば、第２バンプ（Ｂ２）は、第２分割ライン（ＧＬｂ）と重畳する第１平坦化層１１３に設けられた第２バンプコンタクトホール（ＣＨｂ２）を介して第２分割ライン（ＧＬｂ）と電気的に接続することができる。

前記第３バンプ（Ｂ３）は、隣接した画素駆動電源ライン（ＰＬ）と電気的に接続し、画素駆動電源ライン（ＰＬ）から画素駆動電源（Ｖｄｄ）を入力する。例えば、第３バンプ（Ｂ３）は、隣接した画素駆動電源ラインから突出した突出電極（ＰＬａ）と重畳する絶縁層１１４と、第１平坦化層１１３に設けられた第３バンプコンタクトホールを介して画素駆動電源ライン（ＰＬ）と電気的に接続することができる。

前記第４バンプ（Ｂ４）は、隣接したカソード電源ライン（ＣＰＬ）と電気的に接続し、カソード電源ラインからカソード電源（Ｖｓｓ）を入力する。例えば、第４バンプ（Ｂ４）は、隣接したカソード電源ライン（ＣＰＬ）から突出した突出電極（ＣＰＬａ）と重畳する絶縁層１１４と、第１平坦化層１１３に設けられた第４バンプコンタクトホールを介してカソード電源ライン（ＣＰＬ）と電気的に接続することができる。選択的に、第４バンプ（Ｂ４）は、ゲートバッファチップ２５０の実装位置によって、カソード電源ライン（ＣＰＬ）と電気的に接続せずに、図５に示すように、複数のカソード接続電極（ＣＣＥ）を介してカソード電極（ＣＥ）と直接に接続することもできる。

前記第１インバータ２５１は、第３バンプ（Ｂ３）を介して供給される画素駆動電源（Ｖｄｄ）と第４バンプ（Ｂ４）を介して供給されるカソード電源（Ｖｓｓ）を用いて、第１バンプ（Ｂ１）を介して第１分割ライン（ＧＬａ）から供給されるゲートパルスを論理反転させて第２インバータ２５３に出力する。

前記第２インバータ２５３は、第３バンプ（Ｂ３）を介して供給される画素駆動電源（Ｖｄｄ）と第４バンプ（Ｂ４）を介して供給されるカソード電源（Ｖｓｓ）を用いて、第１インバータ２５１から供給される論理反転したゲートパルスを再び論理反転させて第２バンプ（Ｂ２）に出力する。

さらに、図１１では、第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）それぞれに一つのゲートバッファチップ２５０を接続することを例示したが、これに限定されず、第１〜第ｎゲートライン（ＧＬ１〜ＧＬｎ）それぞれにはゲートライン（ＧＬ）の全体ロードを基に、２つ以上のゲートバッファチップ２５０を接続することができる。

このようなゲートバッファチップ２５０は、インバータタイプのバッファであり、画素駆動電源（Ｖｄｄ）とカソード電源（Ｖｓｓ）を用いて、該当するゲートライン（ＧＬ１〜ＧＬｎ）に供給されるゲートパルスをバッファすることにより、ゲートライン（ＧＬ）の全体ロードによるゲートライン（ＧＬ）の位置別ゲートパルス（ＧＰ）のポーリング時間の偏差を最小限に抑え、これにより、ゲートライン（ＧＬ）のロード偏差による画質不良を防止する。この場合、第１〜第ｎゲート駆動チップ２１０のそれぞれに内蔵されたバッファは、省略したりまたは、比較的小さなサイズを有するように構成することができる。したがって、本例は、表示領域（ＤＡ）上に配置されたゲートライン（ＧＬ）のそれぞれに、ゲートバッファチップ２５０を配置することで、第１〜第ｎゲート駆動チップ２１０それぞれの大きさを減少させることができ、第１〜第ｎゲート駆動チップ２１０だけで超大面積のディスプレイパネルに配置されたゲートラインを駆動することができる。

一方、表示領域（ＤＡ）上に配置されたゲートバッファチップ２５０は、カソード電源ラインまたはカソード電極（ＣＥ）に接続してカソード電源（Ｖｓｓ）入力を受けることによって、カソード電極（ＣＥ）に供給されるカソード電源（Ｖｓｓ）をゲートバッファチップ２５０の動作によって変化させることができる。しかし、本出願は、複数のカソード電源ライン（図５のＣＰＬ）を介してカソード電源（Ｖｓｓ）をカソード電極（ＣＥ）により安定的かつより均一に供給することにより、カソード電極（ＣＥ）に印加されるカソード電源（Ｖｓｓ）がゲートバッファチップ２５０の動作によって変化することを防止することができる。

図１４は、図２に示したデータ駆動チップアレイ部を示す図である。

図１４を図１及び図２と結びつけると、本例に係るデータ駆動チップアレイ部３００は、データ受信チップアレイ３１０、第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）、第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）、及び第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）を含むことができる。ここで、第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）、第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）、及び第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、最小単位のマイクロチップまたは一つのチップセットとし、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

前記データ受信チップアレイ３１０は、入力するデジタルデータ信号（Ｉｄａｔａ）を受信し、少なくとも１水平ライン単位の画素データを出力する。データ受信チップアレイ３１０は、高速シリアルインタフェース方式、例えば、ＥＰＩ（Ｅｍｂｅｄｄｅｄ ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ ｉｎｔｅｒｆａｃｅ）インターフェース方式、ＬＶＤＳ（Ｌｏｗ−Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インタフェース方式、またはＭｉｎｉ ＬＶＤＳインターフェース方式によってタイミングコントローラ５００から伝送される差動信号によるデジタルデータ信号を受信し、受信したデジタルデータ信号を基に、少なくとも１水平ライン単位の画素データを生成し、差動信号から基準クロックとデータスタート信号を生成する。

一例によるデータ受信チップアレイ３１０は、第１〜第ｉ（ｉは２以上の自然数）のデータ受信チップ３１０１〜３１０ｉを含むことができる。ここで、第１〜第ｉデータ受信チップ３１０１〜３１０ｉのそれぞれは、最小単位のマイクロチップまたは一つのチップセットとし、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

前記第１〜第ｉデータ受信チップ３１０１〜３１０ｉのそれぞれは、一つのインターフェースケーブル５３０を介してタイミングコントローラ５００から伝送される差動信号からｊ（ｊは２以上の自然数）個の画素に供給するデジタルデータ信号を個別に受信し、受信したデジタルデータ信号を基にｊ個の画素に供給する画素データを個別に生成し、差動信号から基準クロックとデータスタート信号を個別に生成する。例えば、インターフェースケーブル５３０が第１〜第ｉペア（Ｐａｉｒ）を有している場合は、第１データ受信チップ３１０１は、インターフェースケーブル５３０の第１ペアを介してタイミングコントローラ５００から伝送される差動信号から第１〜ｊ画素それぞれに該当するデジタルデータ信号を個別に受信し、受信したデジタルデータ信号を基に、第１〜ｊ画素それぞれに該当する画素データを個別に生成し、差動信号から基準クロックとデータスタート信号を個別に生成する。そして、第ｉデータ受信チップ３１０ｉは、インターフェースケーブル５３０の第ｉペアを介してタイミングコントローラ５００から伝送された差動信号から第ｍ−ｊ＋１〜ｍ画素のそれぞれに該当するデジタルデータ信号を個別に受信し、受信したデジタルデータ信号を基に、第ｍ−ｊ＋１〜ｍ画素のそれぞれに該当する画素データを個別に生成し、差動信号から基準クロックとデータスタート信号を個別に生成する。

前記第１〜第ｉデータ受信チップ３１０１〜３１０ｉのそれぞれは、画素データのビット数に対応するデータバスを有する第１〜第ｉ共通シリアルデータバス（ＣＳＢ１〜ＣＳＢｉ）を用いたシリアルデータ通信方式を介して画素データを個別に出力し、第１〜第ｉ基準クロック共通ライン（ＲＣＬ１〜ＲＣＬｉ）に基準クロックを個別に出力し、第１〜第ｉデータスタート信号ライン（ＤＳＬ１〜ＤＳＬｉ）にデータスタート信号を個別に出力する。例えば、第１データ受信チップ３１０１は、第１共通シリアルデータバス（ＣＳＢ１）と第１基準クロック共通ライン（ＲＣＬ１）及び第１データスタート信号ライン（ＤＳＬ１）を介して該当する画素データと基準クロックとデータスタート信号をそれぞれ伝送することができる。そして、第ｉデータ受信チップ３１０ｉは、第ｉ共通シリアルデータバス（ＣＳＢｉ）と第ｉ基準クロック共通ライン（ＲＣＬｉ）及び第ｉデータスタート信号ライン（ＤＳＬｉ）を介して該当する画素データと基準クロックおよびデータスタート信号をそれぞれ伝送することができる。

一方、一例によるデータ受信チップアレイ３１０は、一つのデータ受信チップだけで構成することもできる。すなわち、第１〜第ｉデータ受信チップ３１０１〜３１０ｉは、一つのデータ統合受信チップで構成することもできる。

前記第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）のそれぞれは、データ受信チップアレイ３１０から伝送される画素データを、データスタート信号を基に、基準クロックによってサンプリングしてラッチ（またはホールディング）して、入力した基準クロックと、ラッチした画素データをシリアルデータ通信方式で出力する。

前記第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）のそれぞれは、ｊ個のデータラッチのチップ単位で構成された第１〜第ｉデータラッチグループ３２０１〜３２０ｉにグループ化することができる。

第１〜第ｉデータラッチグループ３２０１〜３２０ｉのそれぞれにグループ化されたデータラッチチップは、グループ別に、第１〜第ｉ共通シリアルデータバス（ＣＳＢ１〜ＣＳＢｉ）に共通して接続する。例えば、第１データラッチグループ３１０１にグループ化された第１〜第ｊデータラッチチップ（Ｌ１〜Ｌｊ）のそれぞれは、第１共通シリアルデータバス（ＣＳＢ１）と第１基準クロック共通ライン（ＲＣＬ１）および第１データスタート信号ライン（ＤＳＬ１）を介して該当する画素データと基準クロックおよびデータスタート信号をそれぞれ受信することができる。そして、第ｉデータラッチグループ３１０ｉにグループ化された第ｍ−ｊ＋１〜第ｍデータラッチチップ（Ｌｍ−ｊ＋１〜Ｌｍ）のそれぞれは、第ｉ共通シリアルデータバス（ＣＳＢｉ）と第ｉ基準クロック共通ライン（ＲＣＬｉ）及び第ｉデータスタート信号ライン（ＤＳＬｉ）を介して該当する画素データと基準クロックおよびデータスタート信号をそれぞれ受信することができる。

前記第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）のそれぞれは、該当するビット数を有する画素データをサンプリングしてラッチすると、入力した基準クロックとラッチした画素データをシリアルデータ通信方式で出力する。

一例による第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）のそれぞれは、データスタート信号に応答して、該当する共通シリアルデータバス（ＣＳＢ）を介して入力する画素データを基準クロックによってサンプリングしてラッチするラッチ回路、基準クロックをカウントして、データ出力信号を生成するカウンタ回路、および入力した基準クロックをバイパスさせるクロックバイパス回路を含むことができる。

前記第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）のそれぞれは、第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）と一対一で接続し、電源供給回路から少なくとも一つの基準ガンマ電圧（Ｖｇａｍ）が供給される少なくとも一つの基準ガンマ電圧供給ライン（ＲＧＶＬ）と共通して接続する。ここで、一つのデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）は、一つのシリアルデータ伝送ライン（ＳＤＴＬ）と一つの基準クロック伝送ライン（ＲＣＴＬ）を介して一つのデータラッチチップ（Ｌ１〜Ｌｍ）と接続する。このような第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）のそれぞれは、該当するデータラッチチップ（Ｌ１〜Ｌｍ）からシリアルデータ伝送ライン（ＳＤＴＬ）を介してシリアル通信方式で入力した画素データを該当するデータラッチチップ（Ｌ１〜Ｌｍ）から供給される基準クロック伝送ライン（ＲＣＴＬ）によって、受信し並列化して基準ガンマ電圧供給ライン（ＲＧＶＬ）を介して供給される基準ガンマ電圧を基に、並列の画素データをデータ電圧に変換して出力する。

一例による第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）のそれぞれは、シリアルデータ通信方式によって入力した画素データを基準クロックによって受信し並列化するデータ並列化回路、基準ガンマ電圧を電圧分配して画素データのビット数による複数の階調値のそれぞれに対応する複数の階調電圧を生成する階調電圧生成回路、基準クロックをカウントして並列データ出力信号を生成するクロックカウンタ、および複数の階調電圧のうちの並列の画素データの階調値に該当する一つの階調電圧をデータ電圧として選択して出力する階調電圧選択部を含むことができる。

選択的に、第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）それぞれの階調電圧生成回路は、基準ガンマ電圧の代わりに電源管理回路６００から供給される画素駆動電圧（Ｖｄｄ）を電圧分配して各々異なる複数の階調電圧を生成することができる。この場合、基板の非表示領域に配置される少なくとも一つの基準ガンマ電圧供給ライン（ＲＧＶＬ）は省略され、これによって基板の非表示領域の空間活用度が高くなり得る。

本例に係る第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）のそれぞれは、シリアルデータ通信方式を介してデータラッチチップ（Ｌ１〜Ｌｍ）から画素データの伝送を受けることにより、画素データを受信するための最小限の端子を有することによってサイズを減少させることができ、デジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）とデータラッチチップ（Ｌ１〜Ｌｍ）間のデータ伝送ラインの数が減少することによって、基板の非表示領域の空間活用度を高めることができる。

前記第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）と一対一で接続し、第１〜第ｍデータライン（ＤＬ１〜ＤＬｍ）と一対一で接続する。また、第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、電源管理回路６００から画素駆動電圧（Ｖｄｄ）が供給される画素駆動電圧供給ライン（ＰＳＬ）と共通して接続し、電源供給回路からグラウンド電圧が供給されるグラウンド電圧ラインと共通して接続する。このような第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、画素駆動電圧（Ｖｄｄ）を基に、該当するデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）から供給されるデータ電圧をバッファリングして、該当するデータライン（ＤＬ１〜ＤＬｍ）に供給する。例えば、第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、データラインのラインロードによって設定されたゲイン値を基に、データ電圧をバッファリングして出力することができる。

さらに、一つのデータラインにデータ電圧を供給するための一つのデータ受信チップと一つのデータラッチチップおよび一つのデジタルアナログ変換チップは、一つのデータ駆動チップグループ１３０１〜１３０ｍを構成し、一つのデータ駆動チップのグループは、一つのデータ駆動チップで構成することができ、この場合、第１〜第ｍデータライン（ＤＬ１〜ＤＬｍ）のそれぞれに接続するチップの数を１／３に減少することができる。

このような本例に係るデータ駆動チップアレイ部３００は、基板の非表示領域に実装され、外部から入力するデジタルデータをデータ電圧に変換してデータライン（ＤＬ１〜ＤＬｍ）に供給することにより、一般的なディスプレイ装置に備えられる軟性回路フィルムとソースプリント回路基板の省略を可能にし、これにより、ディスプレイ装置の構成を簡素化させることができる。そして、本例では、データラッチチップ（Ｌ１〜Ｌｍ）とデジタルアナログコンバータ（Ｄ１〜Ｄｍ）間のシリアルデータ通信を適用することにより、データラッチチップ（Ｌ１〜Ｌｍ）とデジタルアナログコンバータ（Ｄ１〜Ｄｍ）それぞれの端子数を減少させ、これにより、データラッチチップ（Ｌ１〜Ｌｍ）とデジタルアナログコンバータ（Ｄ１〜Ｄｍ）それぞれのマイクロチップ化をさらに可能にすることができ、基板の非表示領域内のデータ駆動チップアレイ部３００が占める面積を減少させ、データ駆動チップアレイ部３００の基板実装に伴うディスプレイ装置のベゼル幅の増加を最小限に抑えることができる。

図１５は、図１に示した線Ｉ−Ｉ’のまた他の断面図であり、図１６は、図１５に示したタッチ電極とゲート駆動チップアレイ部およびタッチセンシングチップアレイ部を示す図であり、図１７は、図１６に示したＡ部分の拡大図であり、図１８は、図１６と図１７に示したタッチセンシングチップを示す図であり、これは、図１〜図１４に示したディスプレイ装置のディスプレイパネルにタッチ電極とタッチセンシングチップアレイ部を追加で構成したものである。それで、以下の説明では、タッチ電極とタッチセンシングチップアレイ部および、これらと関連した構成についてのみ説明することにして、残りの構成に対する重複説明は省略することにする。

図１５〜図１８を図１及び図２と結びつけると、本例に係るディスプレイ装置は、複数のタッチ電極（ＴＥ）と、複数のタッチルーティングライン（ＲＬ）を有するタッチセンサー層（ＴＳＬ）、およびタッチセンシングチップアレイ部８００をさらに含むことができる。

前記複数のタッチ電極（ＴＥ）のそれぞれは、基板１１０上に配置された封止層１１７上に配置され、タッチオブジェクトによるタッチをセンシングするためのタッチセンサーの役割をするため、透明導電性物質からなり得る。ここで、タッチオブジェクトは、使用者の指またはアクティブスタイラスペンなどのタッチペンと定義することができる。

一例による複数のタッチ電極（ＴＥ）のそれぞれは、長方形形態、八角形形態、円形態またはひし形形態を有することができる。

前記複数のタッチルーティングライン（ＲＬ）のそれぞれは、複数のタッチ電極（ＴＥ）のそれぞれに個別に接続する。一例による複数のタッチルーティングライン（ＲＬ）のそれぞれは、バンク層（ＢＬ）と重畳するよう封止層１１７の前面に配置することができる。例えば、複数のタッチルーティングライン（ＲＬ）は、第１方向（Ｘ）に沿って表示領域を通るように配置することができる。

前記複数のタッチルーティングライン（ＲＬ）のそれぞれは、タッチ絶縁層１１８によって覆うことができる。これにより、複数のタッチルーティングライン（ＲＬ）のそれぞれは、複数のタッチ電極（ＴＥ）のそれぞれの下に配置されて、タッチ絶縁層１１８によって覆われる。

前記タッチ絶縁層１１８は、複数のタッチルーティングライン（ＲＬ）を覆うように封止層１１７の前面に直接に形成される。タッチ絶縁層１１８は、有機物質または無機物質からなり得る。タッチ絶縁層１１８が、有機物質からなる場合には、タッチ絶縁層１１８は、封止層１１７上に有機物質をコーティングするコーティング工程とコーティングした有機物質を摂氏１００度以下の温度で硬化（ｃｕｒｉｎｇ）させる硬化工程によって設けることができる。タッチ絶縁層１１８が無機物質からなる場合には、タッチ絶縁層１１８は、２回以上交互に行なう低温化学蒸着工程と洗浄工程によって封止層１１７上に蒸着する無機物質によって設けることができる。

前記複数のタッチ電極（ＴＥ）のそれぞれは、自己静電容量方式のタッチセンサとして使用するため、タッチオブジェクトとディスプレイパネル１００間の最小接触面積よりも大きいサイズを有する必要がある。これにより、複数のタッチ電極（ＴＥ）のそれぞれは、複数の画素（Ｐ）と対応する大きさを有するようにタッチ絶縁層１１８上に形成され、該当するタッチルーティングライン（ＲＬ）と重畳するタッチ絶縁層１１８に設けられたタッチコンタクトホール（ＴＣＨ）を介して対応するタッチルーティングライン（ＲＬ）と電気的に接続することができる。

一例による複数のタッチ電極（ＴＥ）は、第１方向（Ｘ）と第２方向（Ｙ）のそれぞれに沿って一定の間隔で配置することができる。例えば、一つのタッチ電極（ＴＥ）は、第１方向（Ｘ）に沿って配置された３０個の画素（Ｐ）と第２方向（Ｙ）に沿って配置された３０個の画素（Ｐ）と重畳することができるが、必ずしもこれに限定されず、ディスプレイデバイスの解像度および／またはタッチ解像度などにより変更することができる。

前記複数のタッチ電極（ＴＥ）のそれぞれは、保護層１１９によって覆うことができる。保護層１１９を複数のタッチ電極（ＴＥ）とタッチ絶縁層１１８上に形成して、複数のタッチ電極（ＴＥ）のそれぞれを覆う。選択的に、保護層１１９は省略可能であり、この場合、複数のタッチ電極（ＴＥ）のそれぞれは、透明接着層１５０によって覆うことができる。

本形態に係る表示装置では、ブラックマトリクスとカラーフィルター層は、図６に示すように、封止層１１７の前面に配置することができる。この場合、ブラックマトリクスとカラーフィルター層は、複数のタッチルーティングライン（ＲＬ）とタッチ絶縁層１１８および、複数のタッチ電極（ＴＥ）を含むタッチセンサー層（ＴＳＬ）と封止層１１７間に配置するかまたは、タッチセンサー層（ＴＳＬ）と対向基板１９０間に配置することができる。

選択的に、他の例に係るタッチセンサ層（ＴＳＬ）は、図１９に示すように、基板１１０とバッファ層１１１間に配置することもできる。この場合には、複数のタッチ電極（ＴＥ）は、基板１１０上に配置され、タッチ絶縁層１１８によって覆われて、複数のタッチルーティングライン（ＲＬ）は、タッチ絶縁層１１８上に配置されてタッチコンタクトホール（ＴＣＨ）を介して該当するタッチ電極（ＴＥ）と電気的に接続することができる。このようなタッチセンサー層（ＴＳＬ）はバッファ層１１１によって覆うことができる。このようにタッチセンサー層（ＴＳＬ）が、基板１１０とバッファ層１１１間に配置される場合、各画素の発光層（ＥＬ）から放出される光は、透明導電性物質で形成されたアノード電極（ＡＥ）とカラーフィルター層１９５とタッチセンサー層（ＴＳＬ）および基板１１０を順に通過して外部に放出され得るが、必ずしもこれに限定されず、各画素の発光層（ＥＬ）から放出される光は、図１５に示した構造によって、透明なカソード電極（ＣＥ）と封止層１１７およびカラーフィルター層１９５および対向基板１９０を順に通過して外部に放出され得る。

再び図１５〜図１８を図１及び図２と結びつけると、前記タッチセンシングチップアレイ部８００は、基板１１０の非表示領域に実装され、複数のタッチルーティングライン（ＲＬ）のそれぞれを介して複数のタッチ電極（ＴＥ）のそれぞれに接続する。このようなタッチセンシングチップアレイ部８００は、複数のタッチ電極（ＴＥ）それぞれの静電容量の変化値をセンシングして、タッチオブジェクトに対するタッチ情報を生成してタイミングコントローラ５００またはディスプレイ駆動システム７００に提供する。これにより、タイミングコントローラ５００またはディスプレイ駆動システム７００は、タッチ情報に該当するアプリケーションを実行する。

一例によるタッチセンシングチップアレイ部８００は、複数のタッチセンシングチップ８１０およびタッチ処理チップ８３０を含むことができる。

前記複数のタッチセンシングチップ８１０のそれぞれは、第１〜第ｎゲート駆動チップ２１０のうちの少なくとも一つのゲート駆動チップ２１０の間毎に配置され、該当するタッチルーティングライン（ＲＬ）を介して該当するタッチ電極（ＴＥ）と接続して、該当するタッチ電極（ＴＥ）の静電容量の変化値に基づいたタッチ有無データを出力する。

前記第１〜第ｎゲート駆動チップ２１０のそれぞれは、ゲートスタート信号ライン２０１を介して供給されるゲートスタート信号（Ｖｓｔ）と一つのゲートクロックライン２０２を介して供給されるゲートクロック（ＧＣＬＫ）によって、ゲートスタート信号（Ｖｓｔ）を該当するゲートライン（ＧＬ）にゲートパルスで出力し、ゲートクロック（ＧＣＬＫ）およびゲートパルスをゲートスタート信号（Ｖｓｔ）として、次段に配置されたゲート駆動チップまたはタッチセンシングチップに供給する。

前記複数のタッチセンシングチップ８１０のそれぞれは、前段に配置されたゲート駆動チップ２１０からゲートスタート信号（Ｖｓｔ）とゲートクロック（ＧＣＬＫ）の入力を受けて、ゲートクロック（ＧＣＬＫ）によって該当するタッチ電極（ＴＥ）の静電容量の変化値に基づいたタッチ有無データ（ＴＤＤ）を生成して、タッチ処理チップ８３０に提供し、入力したゲートクロック（ＧＣＬＫ）とゲートスタート信号（Ｖｓｔ）を次段に配置されたゲート駆動チップ２１０に供給する。複数のタッチセンシングチップ８１０のそれぞれの前段および次段のそれぞれには、ゲート駆動チップ２１０を配置する。そして、複数のタッチセンシングチップ８１０は、タッチ有無データ（ＴＤＤ）のシリアルデータ伝送のための複数のタッチデータ伝送ライン８２０によってカスケード方式で接続する。

一例による複数のタッチセンシングチップ８１０のそれぞれは、センシングタイミング制御回路８１１、スイッチング部８１２、センシング積分回路８１３、アナログデジタル変換回路８１４、比較回路８１５、選択回路８１６、および先入れ先出しメモリ８１７を含むことができる。

前記センシングタイミング制御回路８１１は、ゲートクロック（ＧＣＬＫ）を基にセンシングスイッチ制御信号（ＳＣＳ）、センシングサンプリング信号（ＳＳＳ）、データ選択信号（ＤＳＳ）、およびタッチデータレポート信号（ＴＤＲＳ）をそれぞれ生成することができる。例えば、センシングタイミング制御回路８１１は、予め設定されたセンシングタイミングによるカウント数によってゲートクロック（ＧＣＬＫ）をカウントしてセンシングスイッチ制御信号（ＳＣＳ）、センシングサンプリング信号（ＳＳＳ）、データ選択信号（ＤＳＳ）、およびタッチデータレポート信号（ＴＤＲＳ）をそれぞれ生成することができる。

前記スイッチング部８１２は、センシングスイッチ制御信号（ＳＣＳ）に応答して、該当するタッチルーティングライン（ＲＬ）を介して、タッチ電極（ＴＥ）にプレチャージ電圧（Ｖｐｒｅ）を供給して、タッチセンサーの静電容量をプレチャージし、プレチャージした該当するタッチルーティングライン（ＲＬ）をセンシング積分回路８１３に接続する。ここで、スイッチング部８１２は、画素駆動電圧の入力を受けてプレチャージ電圧（Ｖｐｒｅ）として使用することができるが、必ずしもこれに限定されず、画素駆動電圧の代わりに、別の電源ラインを介して電源管理回路６００からプレチャージ電圧（Ｖｐｒｅ）を直接に供給を受けることもできる。

前記センシング積分回路８１３は、スイッチング部８１２のスイッチングによって該当するタッチルーティングライン（ＲＬ）に選択的に接続して、タッチ電極（ＴＥ）の静電容量の変化値を少なくとも１回センシングコンデンサに蓄積する。

前記アナログデジタル変換回路８１４は、センシングサンプリング信号（ＳＳＳ）に応答してセンシングコンデンサに蓄積された静電容量値をデジタルセンシングデータ（Ｓｄａｔａ）に変換して出力する。

前記比較回路８１５は、アナログデジタル変換回路８１４から供給されるデジタルセンシングデータ（Ｓｄａｔａ）を基準データと比較して、タッチ有無データ（ＴＤＤ）を生成する。例えば、比較回路８１５は、デジタルセンシングデータ（Ｓｄａｔａ）が基準データよりも小さい場合には、「０」のデジタル値を有するタッチ有無データ（ＴＤＤ）を生成することができ、デジタルセンシングデータ（Ｓｄａｔａ）が基準データと同じか大きい場合には、「１」のデジタル値を有するタッチ有無データ（ＴＤＤ）を生成することができる。ここで、タッチ有無データ（ＴＤＤ）は、１ビットのデジタルデータであり得る。

前記選択回路８１６は、比較回路８１５から供給されるタッチ有無データ（ＴＤＤ）と次段のタッチセンシングチップ８１０からのタッチデータ伝送ライン８２０を介して伝送されるタッチ有無データ（ＴＤＤ）をデータ選択信号（ＤＳＳ）によって選択して出力する。例えば、選択回路８１６は、データ選択信号（ＤＳＳ）の入力を受ける制御端子、比較回路８１５の出力端子に接続した第１入力端子、およびタッチデータ伝送ライン８２０に接続した第２入力端子を含むことができる。このような選択回路８１６は、第１論理状態のデータ選択信号（ＤＳＳ）によって、第１入力端子を介して入力する自体のタッチ有無データ（ＴＤＤ）を出力し、第２論理状態のデータ選択信号（ＤＳＳ）によって、第２入力端子を介して次段のタッチセンシングチップ８１０から伝送されたタッチ有無データ（ＴＤＤ）を出力することができる。

前記先入れ先出しメモリ８１７は、選択回路８１６から供給されるタッチ有無データ（ＴＤＤ）を先入れ先出し方式で保存して、タッチデータレポート信号（ＴＤＲＳ）によって保存されたタッチ有無データ（ＴＤＤ）を先入れ先出し方式で出力する。

さらに、複数のタッチセンシングチップ８１０のそれぞれは、入力したゲートスタート信号（Ｖｓｔ）とゲートクロック（ＧＣＬＫ）のそれぞれを次段のゲート駆動チップ２１０に伝送する信号伝送回路８１８をさらに含むことができる。信号伝送回路８１８は、ゲートスタート信号（Ｖｓｔ）とゲートクロック（ＧＣＬＫ）それぞれをバッファリングして出力するバッファ回路を含むことができる。

前記タッチ処理チップ８３０は、複数のタッチセンシングチップ８１０から提供されるタッチ有無データ（ＴＤＤ）を収集して、タッチマップデータ（ＴＭＤ）を生成し、タッチレポートライン（ＴＲＬ）を介してタッチマップデータ（ＴＭＤ）をディスプレイ駆動システムに提供する。これにより、ディスプレイ駆動システム７００は、タッチ処理チップ８３０から提供されるタッチマップデータ（ＴＭＤ）を受信して、タッチ情報に該当するアプリケーションを実行する。

一例によるタッチ処理チップ８３０は、タッチデータ伝送ライン８２０を介して、最初のタッチセンシングチップ８１０に接続し、ゲートクロック（ＧＣＬＫ）に該当するタッチデータレポート信号によって、複数のタッチセンシングチップ８１０間に先入れ先出し方式のデータ伝送によって、少なくとも一つのタッチセンシングチップ８１０を経由して伝送される複数のタッチセンシングチップ８１０のそれぞれのタッチ有無データを順次に収集し、先入れ先出し方式によって最後のタッチセンシングチップ８１０で生成されたタッチ有無データまで収集すると、収集したすべてのタッチ電極に対するタッチ有無データを基に、タッチマップデータ（ＴＭＤ）を生成することができる。

このような本例では、タッチセンシングチップアレイ部８００とゲート駆動チップアレイ部２００を連動して動作させることにより、タッチセンシングチップアレイ部８００の駆動のためのラインおよび端子数を減少させることができ、これを通じてタッチセンシングチップ８１０のマイクロチップ化をより可能にすることができ、基板の非表示領域でタッチセンシングチップアレイ部８００が占める面積を大幅に減少させ、タッチセンシングチップアレイ部８００の基板実装によるディスプレイ装置のベゼル幅の増加を最小限に抑えることができる。

一方、タッチセンシングチップアレイ部８００は、ゲート駆動チップアレイ部２００の動作のためのゲートクロック（ＧＣＬＫ）を共有することで、別個のタッチ駆動信号がなくても、タッチをセンシングすることができるという利点を有する。しかし、ゲートクロック（ＧＣＬＫ）は、１水平周期を有することができるので、これを用いて、タッチセンシングを行う場合、ゲートクロック（ＧＣＬＫ）を基にした相対的に低いタッチセンシング周波数によって、タッチ感度が低下し得る。

このようなタッチ感度の低下を防止するために、前述したタイミングコントローラは、予め設定された基準周期を有する第１ゲートクロックより少なくとも２倍以上速い周期を有する第２ゲートクロックを生成してゲート駆動チップアレイ部２００に提供し、第１〜第ｎゲート駆動チップ２１０のそれぞれは、第２ゲートクロックを第１ゲートクロックに復元して使用することができ、タッチセンシングチップアレイ部８００は、第２ゲートクロックを使用して、タッチセンシング動作を実行することができる。例えば、第２ゲートクロックの周波数が第１ゲートクロックより１０倍高い場合、第１〜第ｎゲート駆動チップ２１０のそれぞれは、第２ゲートクロックの入力を受けて第１ゲートクロックに復元するシフトレジスタに提供するクロック復元回路を含むことができる。ここで、第１〜第ｎゲート駆動チップ２１０のそれぞれに入力する第２ゲートクロックは、クロック復元回路に入力すると共に、次段のゲート駆動チップまたはタッチセンシングチップ８１０にそのままに伝達される。

以上のように、本出願の一例は、ディスプレイパネル１００の各画素を駆動するためのゲート駆動回路とデータ駆動回路のそれぞれをマイクロチップ化して基板１１０上に実装することにより、一般的なディスプレイパネルの各画素ごとに少なくとも一つのトランジスタを形成する工程が不要で、ディスプレイパネルの基板１１０上にトランジスタが全く配置されたり形成されたりしないため、画素間に発生する駆動トランジスタのしきい値電圧の偏差に因る輝度ムラによる画質の低下を防止することができる。

図２０は、本出願の他の例に係る表示装置を示す図であり、図２１は、図２０に示した基板を示す図であり、これは、図１〜図１９に示したディスプレイ装置のタイミングコントローラと電源管理回路のそれぞれをマイクロチップ化して、ディスプレイパネルの基板に実装して構成したものである。

図２０及び図２１を参照すると、本出願の他の例に係る表示装置は、ディスプレイパネル１００、ゲート駆動チップアレイ部１２００、データ駆動チップアレイ部１３００、タイミングコントローラチップアレイ部１５００、および電源管理チップアレイ部１６００を含むことができる。

前記ディスプレイパネル１００は、基板１１０と対向基板１９０を含むことができ、このようなディスプレイパネル１００は、前述した本出願の一例によるディスプレイ装置のディスプレイパネルと同様であるため、それに対しては同一の符号を付与し、それに対する重複説明は省略することにする。

前記ゲート駆動チップアレイ部１２００、データ駆動チップアレイ部１３００、タイミングコントローラチップアレイ部１５００、および電源管理チップアレイ部１６００のそれぞれは、チップボンディング工程または、チップ転写工程によりディスプレイパネル１００の第１基板１１０に実装される。

前記ゲート駆動チップアレイ部１２００は、基板１１０の非表示領域（ＮＤＡ）に実装され、第１〜第ｎゲートライン（ＧＬ）に接続した第１〜第ｎゲート駆動チップ２１０を含むことがことができる。第１〜第ｎゲート駆動チップ２１０を含むゲート駆動チップアレイ部１２００は、基板１１０に実装されたタイミングコントローラチップアレイ部１５００から直接に供給されるゲートスタート信号とゲートクロックに応答してゲートパルスを順次にゲートライン（ＧＬ）に供給することを除いては、前述した本出願の一例によるディスプレイ装置のゲート駆動チップアレイ部２００と同様であるため、これに対する重複説明は省略することにする。

前記データ駆動チップアレイ部１３００は、基板１１０の第１非表示領域（または上側非表示領域）に実装してタイミングコントローラチップアレイ部１５００から供給される画素データを、データ電圧に変換して、該当する第１〜第ｎデータライン（ＤＬ）に供給する。たとえば、データ駆動チップアレイ部１３００は、基板１１０のパッド部（ＰＰ）と表示領域（ＤＡ）間に定義された第１非表示領域に実装して、第１〜第ｍデータライン（ＤＬ）それぞれに該当するデータ電圧を供給するための複数のデータ駆動チップを含むことができる。

前記タイミングコントローラチップアレイ部１５００は、第１非表示領域に実装してパッド部（ＰＰ）を介してディスプレイ駆動システム７００から供給される映像信号（または差動信号）を基に、デジタルデータ信号を生成してデータ駆動チップアレイ部１３００に提供し、ゲートクロックとゲートスタート信号をゲート駆動チップアレイ部１２００に提供する。つまり、タイミングコントローラチップアレイ部１５００は、パッド部（ＰＰ）を介して入力する差動信号を受信して、差動信号からフレーム単位のデジタルデータ信号と基準クロックおよびデータスタート信号を生成する。また、タイミングコントローラチップアレイ部１５００は、フレーム単位でデジタルデータ信号による映像の画質改善画像処理を行い、画像処理したフレーム単位のデジタルデータ信号を少なくとも１水平ライン単位に分割して、データ駆動チップアレイ部１３００に提供する。そして、タイミングコントローラチップアレイ部１５００は、基準クロックを基に、ゲートスタート信号とゲートクロックを生成してゲート駆動チップアレイ部１２００に提供する。

前記電源管理チップアレイ部１６００は、基板１１０の非表示領域に実装され、基板１１０に配置されたパッド部（ＰＰ）を介してディスプレイ駆動システム７００から供給される入力電源を基にディスプレイパネル１００の各画素（Ｐ）に映像を表示するための各種の電圧を出力する。一例による電源管理チップアレイ部１６００は、入力電源を基にトランジスタロジック電圧、画素駆動電源、カソード電源、および少なくとも一つの基準ガンマ電圧をそれぞれ生成することができる。

図２２は、図２０及び図２１に示した電源管理チップアレイ部を示すブロック図である。

図２２を図２０及び図２１と結び付けると、本例に係る表示装置の電源管理チップアレイ部１６００は、基板１１０の非表示領域（ＮＤＡ）に実装され、外部から入力する入力電源（Ｖｉｎ）をＤＣ／ＤＣ変換して出力するＤＣ／ＤＣコンバータチップアレイ部を含むことができる。

前記ＤＣ／ＤＣコンバータチップアレイ部は、ロジック電源チップ１６１０、駆動電源チップ１６３０、およびガンマ電圧生成チップ１６５０を含むことができる。ここで、ロジック電源チップ１６１０と駆動電源チップ１６３０およびガンマ電圧生成チップ１６５０のそれぞれは、最小単位のマイクロチップまたは一つのチップセットとして、トランジスタを含む集積回路を有する一つの微細な大きさを有する半導体パッケージ素子であり得る。

前記ロジック電源チップ１６１０は、入力電源（Ｖｉｎ）を基にトランジスタロジック電圧（Ｖｃｃ）を生成し、これを必要とするマイクロチップに提供する。例えば、ロジック電源チップ１６１０は、入力電源（Ｖｉｎ）を減圧（Ｓｔｅｐ−ｄｏｗｎ）して３．３Ｖのトランジスタロジック電圧（Ｖｃｃ）を生成することができる。また、ロジック電源チップ１６１０は、入力電源（Ｖｉｎ）を基にグラウンド電圧（ＧＮＤ）を生成し、これを必要とするマイクロチップに提供する。ここで、グラウンド電圧（ＧＮＤ）は、ディスプレイパネル１００に配置されたカソード電極（ＣＥ）に供給されるカソード電源（Ｖｓｓ）に使用することができる。一例によるロジック電源チップ１６１０は、ＤＣ／ＤＣコンバータ、例えば、減圧型コンバータチップまたは降圧型コンバータチップ（Ｂｕｃｋ ｃｏｎｖｅｒｔｅｒ ｃｈｉｐ）であり得るが、これに限定されない。

前記駆動電源チップ１６３０は、入力電源（Ｖｉｎ）を基に画素駆動電源（Ｖｄｄ）を生成し、これを必要とする各画素（Ｐ）およびマイクロチップに提供する。例えば、駆動電源チップ１６３０は、１２Ｖの画素駆動電源（Ｖｄｄ）を生成することができる。一例による駆動電源チップ１６３０は、ＤＣ／ＤＣコンバータ、例えば、昇圧型コンバータチップまたはブーストコンバータチップ（Ｂｏｏｓｔ ｃｏｎｖｅｒｔｅｒ ｃｈｉｐ）であり得るが、これに限定されない。

前記ガンマ電圧生成チップ１６５０は、ロジック電源チップ１６１０から、トランジスタロジック電圧（Ｖｃｃ）と駆動電源チップ１６３０から画素駆動電源（Ｖｄｄ）をそれぞれ入力を受けて、少なくとも一つの基準ガンマ電圧（Ｖｇａｍ）を生成してデータ駆動チップアレイ部１３００に提供する。例えば、ガンマ電圧生成チップ１６５０は、トランジスタロジック電圧（Ｖｃｃ）が供給される低電位端子と画素駆動電源（Ｖｄｄ）が供給される高電位端子の間に直列接続した複数の分圧抵抗を用いた電圧分配を介して、複数の分圧抵抗間の電圧分配ノードの分配電圧を基準ガンマ電圧（Ｖｇａｍ）に出力することができる。

本例に係る電源管理チップアレイ部１６００は、シリアル通信チップ１６７０をさらに含むことができる。ここで、シリアル通信チップ１６７０は、最小単位のマイクロチップまたは一つのチップセットとして、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

前記シリアル通信チップ１６７０は、基板１１０に配置されたパッド部（ＰＰ）とは別に、基板１１０一方側の非表示領域に配置されたシリアル通信パッドに付着したコネクタを介してディスプレイ駆動システム７００と接続することができる。このようなシリアル通信チップ１６７０は、ディスプレイ駆動システム７００から供給される電圧チューニング信号を受信し、受信した電圧チューニング信号を電圧チューニングデータに復元してＤＣ／ＤＣコンバータチップアレイ部に伝達する。例えば、電圧チューニング信号は、ガンマ電圧をチューニングするための信号であり得、この場合、電圧チューニング信号に該当する電圧チューニングデータはガンマ電圧生成チップ１６５０に提供され、ガンマ電圧生成チップ１６５０は、電圧チューニングデータによって高電位端子に供給される画素駆動電源（Ｖｄｄ）の電圧レベルをチューニングしたり、複数の分圧抵抗のうち少なくとも一つの抵抗値をチューニングすることができる。

さらに、前記シリアル通信チップ１６７０は、図１６及び図１７に示したタッチセンシングチップアレイ部８００のタッチ処理チップ８３０から提供されるタッチマップデータ（ＴＭＤ）をディスプレイ駆動システム７００に伝送することができる。この場合、タッチ処理チップ８３０で生成されるタッチマップデータ（ＴＭＤ）は、別個のタッチデータ伝送用の信号ケーブルがなくても、ディスプレイ駆動システム７００に伝送することができる。すなわち、本出願の他の例は、シリアル通信チップ１６７０を有する電源管理チップアレイ部１６００を基板１１０に実装して、電源管理チップアレイ部１６００とタッチセンシングチップアレイ部８００がシリアル通信チップ１６７０を互いに共有することにより、タッチマップデータ（ＴＭＤ）をディスプレイ駆動システム７００に伝送するための別個の信号ケーブルを除去し、これにより、ディスプレイ装置の構成をより簡素化することができる。これとは反対に、本出願の他の例は、タッチマップデータ（ＴＭＤ）をディスプレイ駆動システム７００に伝送するために、タッチデータ伝送チップを基板１１０に実装して、タッチセンシングチップアレイ部８００に構成し、タッチセンシングチップアレイ部８００と、電源管理チップアレイ部１６００がタッチデータ伝送チップを互いに共有するように構成することもできる。

図２３は、図２０及び図２１に示したタイミングコントローラチップアレイ部とデータ駆動チップアレイ部を示す図である。

図２３を図２０及び図２１と結び付けると、本例に係る表示装置のタイミングコントローラチップアレイ部１５００は、映像信号受信チップアレイ１５１０、画質改善チップアレイ１５３０、データ制御チップアレイ１５５０、およびゲート制御チップ１５７０を含むことができる。

前記映像信号受信チップアレイ１５１０は、パッド部（ＰＰ）を介して、ディスプレイ駆動システム７００から入力する映像信号（Ｓｉｍａｇｅ）を基にしたフレームデジタルデータ信号と基準クロックとデータスタート信号を生成する。ここで、映像信号（Ｓｉｍａｇｅ）は、高速シリアルインタフェース方式、例えばＶ−ｂｙ−Ｏｎｅインターフェース方式を介して映像信号受信チップアレイ１５１０に提供することができる。この場合、映像信号受信チップアレイ１５１０は、Ｖ−ｂｙ−Ｏｎｅインターフェース方式を介して、ディスプレイ駆動システム７００から入力する映像信号（Ｓｉｍａｇｅ）に対する差動信号によるデジタルデータ信号を受信し、受信したデジタルデータ信号を基に、少なくとも１水平ライン単位の画素データを生成し、差動信号から基準クロックとデータスタート信号を生成する。

一例による映像信号受信チップアレイ１５１０は、第１〜第ｉ（ｉは２以上の自然数）の映像信号を受信チップ１５１０１〜１５１０ｉを含むことができる。ここで、第１〜第ｉ映像信号受信チップ１５１０１〜１５１０ｉのそれぞれは、最小単位のマイクロチップまたは一つのチップセットとして、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

前記第１〜第ｉ映像信号受信チップ１５１０１〜１５１０ｉ間の同期化およびデータ通信を行うために、第１映像信号受信チップ１５１０１は、映像信号受信チップアレイ１５１０内の全体的な演算と機能を制御するようにマスターにプログラミングされ、第２〜第ｉ映像信号受信チップ１５１０２〜１５１０ｉのそれぞれは、第１映像信号を受信チップ１５１０１と同期化して動作するようにスレーブにプログラミングすることができる。

前記第１〜第ｉ映像信号受信チップ１５１０１〜１５１０ｉのそれぞれは、インターフェースケーブル７１０を介してディスプレイ駆動システム７００から伝送される映像信号（Ｓｉｍａｇｅ）に対する差動信号からｊ個の画素に供給するデジタルデータ信号を個別に受信し、受信したデジタルデータ信号を基にｊ個の画素に供給する画素データを個別に生成し、映像信号（Ｓｉｍａｇｅ）に対する差動信号から基準クロックとデータスタート信号を個別に生成する。例えば、インターフェースケーブル７１０が第１〜第ｉレーン（Ｌａｎｅ）を有する場合において、第１映像信号受信チップ１５１０１は、インターフェースケーブル７１０の第１レーンを介してディスプレイ駆動システム７００から伝送される映像信号（Ｓｉｍａｇｅ）に対する差動信号から第１〜ｊ画素のそれぞれに該当するデジタルデータ信号を個別に受信し、受信したデジタルデータ信号を基に、第１〜ｊ画素のそれぞれに該当する画素データを個別に生成し、映像信号（Ｓｉｍａｇｅ）に対する差動信号から基準クロックとデータスタート信号を個別に生成する。そして、第ｉ映像信号受信チップ１５１０ｉは、インターフェースケーブル７１０の第ｉレーンを介してディスプレイ駆動システム７００から伝送される映像信号（Ｓｉｍａｇｅ）に対する差動信号から第ｍ−ｊ＋１〜ｍ画素それぞれに該当するデジタルデータ信号を個別に受信し、受信したデジタルデータ信号を基に、第ｍ−ｊ＋１〜ｍ画素のそれぞれに該当する画素データを個別に生成し、映像信号（Ｓｉｍａｇｅ）に対する差動信号から基準クロックとデータスタート信号を個別に生成する。

前記第１〜第ｉ映像信号受信チップ１５１０１〜１５１０ｉのそれぞれは、インターフェースケーブル７１０を介して入力する最初のフレームの差動信号からタイミングコントローラチップアレイ部１５００に対するディスプレイ設定データを生成して内部メモリに保存し、インターフェースケーブル７１０を介して順番に入力する各フレームの差動信号からデジタルデータ信号と基準クロックとデータスタート信号をそれぞれ生成することができる。

一方、一例による映像信号受信チップアレイ１５１０は、一つの映像信号受信チップのみでなることができる。すなわち、第１〜第ｉ映像信号受信チップ１５１０１〜１５１０ｉは、一つの映像信号統合受信チップで構成することもできる。

前記画質改善チップアレイ１５３０は、映像信号受信チップアレイ１５１０からフレーム単位のデジタルデータ信号の供給を受け、あらかじめ設定された画質改善アルゴリズムを実行して、フレーム単位のデジタルデータ信号による映像の画質を改善する。

一例による画質改善チップアレイ１５３０は、第１〜第ｉ映像信号受信チップ１５１０１〜１５１０ｉと一対一で接続した第１〜第ｉ画質改善チップ１５１０１〜１５１０ｉを含むことができる。このような第１〜第ｉ画質改善チップ１５３０１〜１５３０ｉのそれぞれは、該当する映像信号受信チップ１５１０１〜１５１０ｉからデジタルデータ信号の供給を受け、あらかじめ設定された画質改善アルゴリズムを実行して、フレーム単位のデジタルデータ信号による映像の画質を改善する。ここで、第１〜第ｉ画質改善チップ１５３０１〜１５３０ｉのそれぞれは、最小単位のマイクロチップまたは一つのチップセットとして、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

前記第１〜第ｉ画質改善チップ１５３０１〜１５３０ｉ間の同期化またはデータ通信を行うために、第１画質改善チップ１５３０１は、画質改善チップアレイ１５３０内の全体的な演算と機能を制御するようにマスターにプログラミングされ、第２〜第ｉ画質改善チップ１５３０２〜１５３０ｉのそれぞれは、第１画質改善チップ１５３０１と同期化して動作するようにスレーブにプログラミングすることができる。

一方、映像信号受信チップアレイ１５１０が一つのデータ統合受信チップで構成される場合、第１〜第ｉ画質改善チップ１５３０１〜１５３０ｉは、データ統合受信チップに接続した一つの統合画質改善チップで構成することができる。

前記データ制御チップアレイ１５５０は、映像信号受信チップアレイ１５１０から提供される基準クロックとデータスタート信号を基に、画質改善チップアレイ１５３０によって画質改善されたデジタルデータ信号を１水平ライン単位の画素データに整列して出力する。

一例によるデータ制御チップアレイ１５５０は、第１〜第ｉ画質改善チップ１５３０１〜１５３０ｉと一対一で接続した第１〜第ｉデータ制御チップ１５５０１〜１５５０ｉを含むことができる。このような第１〜第ｉデータ制御チップ１５５０１〜１５５０ｉのそれぞれは、該当する画質改善チップ１５３０１〜１５３０ｉから画質改善されたデジタルデータ信号の供給を受け、映像信号受信チップアレイ１５１０から提供される基準クロックとデータスタート信号によって画素データに整列して出力する。ここで、第１〜第ｉデータ制御チップ１５５０１〜１５５０ｉのそれぞれは、最小単位のマイクロチップまたは一つのチップセットとして、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

前記第１〜第ｉデータ制御チップ１５５０１〜１５５０ｉ間の同期化およびデータ通信を行うために、第１データ制御チップ１５５０１は、データ制御チップアレイ１５５０内の全体的な演算と機能を制御するようにマスターにプログラミングされ、第２〜第ｉデータ制御チップ１５５０２〜１５５０ｉのそれぞれは、第１データ制御チップ１５５０１と同期化して動作するようにスレーブにプログラミングすることができる。

前記第１〜第ｉデータ制御チップ１５５０１〜１５５０ｉのそれぞれは、画素データのビット数に対応するデータバスを有する第１〜第ｉ共通シリアルデータバス（ＣＳＢ１〜ＣＳＢｉ）を用いたシリアルデータ通信方式を介して画素データを個別に出力し、第１〜第ｉ基準クロック共通ライン（ＲＣＬ１〜ＲＣＬｉ）に基準クロックを個別に出力し、第１〜第ｉデータスタート信号ライン（ＤＳＬ１〜ＤＳＬｉ）にデータスタート信号を個別に出力する。例えば、第１映像信号受信チップ１５１０１は、第１共通シリアルデータバス（ＣＳＢ１）と第１基準クロック共通ライン（ＲＣＬ１）及び第１データスタート信号ライン（ＤＳＬ１）を介して該当する画素データと基準クロックおよびデータスタート信号をそれぞれ伝送することができる。そして、第ｉ映像信号受信チップ１５１０ｉは、第ｉ共通シリアルデータバス（ＣＳＢｉ）と第ｉ基準クロック共通ライン（ＲＣＬｉ）及び第ｉデータスタート信号ライン（ＤＳＬｉ）を介して該当する画素データと基準クロックおよびデータスタート信号をそれぞれ伝送することができる。

一方、映像信号受信チップアレイ１５１０が一つのデータ統合受信チップで構成され、画質改善チップアレイ１５３０が一つの統合画質改善チップで構成される場合、第１〜第ｉデータ制御チップ１５５０１〜１５５０ｉは、データ統合受信チップに接続した一つの統合データ制御チップで構成することができる。

前記ゲート制御チップ１５７０は、データ制御チップアレイ１５５０から出力される基準クロックを基に、ゲートクロック（ＧＣＬＫ）とゲートスタート信号（Ｖｓｔ）を生成して、ゲート駆動チップアレイ部１２００に提供する。例えば、ゲート制御チップ１５７０は、データ制御チップアレイ１５５０の第１〜第ｉデータ制御チップ１５５０１〜１５５０ｉの中で最も隣接したデータ制御チップ１５５０１に接続したデータスタート信号ライン（ＤＳＬ１）と基準クロック共通ライン（ＲＣＬ１）それぞれからデータスタート信号と基準クロックを受信し、受信したデータスタート信号を基に基準クロックをカウントして、ゲートクロック（ＧＣＬＫ）とゲートスタート信号（Ｖｓｔ）のそれぞれを生成することができる。ゲートスタート信号（Ｖｓｔ）は、基板上に配置された一つのゲートスタート信号ライン２０１を介してゲート駆動チップアレイ部１２００の最初のゲート駆動チップ２１０に提供され、ゲートクロック（ＧＣＬＫ）も基板上に配置された一つのゲートクロックライン２０２を介してゲート駆動チップアレイ部１２００の最初のゲート駆動チップ２１０に提供することができる。

このように、タイミングコントローラチップアレイ部１５００は、ディスプレイパネル１００の基板１１０上に実装して一つのインターフェースケーブル７１０を介してディスプレイ駆動システム７００と接続することにより、ディスプレイパネル１００とディスプレイ駆動システム７００間の接続構造を簡素化することができる。

本例に係る表示装置のデータ駆動チップアレイ部１３００は、第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）、第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）、及び第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）を含むことができる。ここで、第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）、第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）、及び第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、最小単位のマイクロチップまたは一つのチップセットとして、トランジスタを含む集積回路を有する一つの微細なサイズを有する半導体パッケージ素子であり得る。

前記第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）のそれぞれは、タイミングコントローラチップアレイ部１５００のデータ制御チップアレイ１５５０から伝送される画素データを、データスタート信号を基に、基準クロックによってサンプリングしてラッチチップ（またはホールディング）して、入力した基準クロックとラッチした画素データをシリアルデータ通信方式で出力する。

前記第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）のそれぞれは、ｊ個のデータラッチチップ単位からなり、第１〜第ｉデータラッチグループ１３２０１〜１３２０ｉにグループ化することができる。第１〜第ｉデータラッチグループ１３２０１〜１３２０ｉのそれぞれは、グループごとに、第１〜第ｉデータ制御チップ１５５０１〜１５５０ｉと一対一で接続することができる。

第１〜第ｉデータラッチグループ１３２０１〜１３２０ｉのそれぞれにグループ化されたデータラッチチップは、グループごとに、第１〜第ｉ共通シリアルデータバス（ＣＳＢ１〜ＣＳＢｉ）に共通に接続する。例えば、第１データラッチグループ１３２０１のグループ化された第１〜第ｊデータラッチチップ（Ｌ１〜Ｌｊ）のそれぞれは、第１共通シリアルデータバス（ＣＳＢ１）と第１基準クロックの共通ライン（ＲＣＬ１）および第１データスタート信号ライン（ＤＳＬ１）を介して該当する画素データと基準クロックおよびデータスタート信号をそれぞれ受信することができる。そして、第ｉデータラッチグループ１３２０ｉにグループ化された第ｍ−ｊ＋１〜第ｍデータラッチチップ（Ｌｍ−ｊ＋１〜Ｌｍ）のそれぞれは、第ｉ共通シリアルデータバス（ＣＳＢｉ）と第ｉ基準クロック共通ライン（ＲＣＬｉ）及び第ｉデータスタート信号ライン（ＤＳＬｉ）を介して該当する画素データと基準クロックおよびデータスタート信号をそれぞれ受信することができる。

前記第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）のそれぞれは、該当するビット数を有する画素データがサンプリングされラッチすると、入力した基準クロックと、ラッチした画素データをシリアルデータ通信方式で出力する。

一例による第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）のそれぞれは、データスタート信号に応答して、該当する共通シリアルデータバス（ＣＳＢ）を介して入力する画素データを基準クロックによってサンプリングしてラッチするラッチ回路、基準クロックをカウントして、データ出力信号を生成するカウンタ回路、および入力した基準クロックをバイパスさせるクロックバイパス回路を含むことができる。

前記第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）のそれぞれは、第１〜第ｍデータラッチチップ（Ｌ１〜Ｌｍ）と一対一で接続し、電源供給回路から少なくとも一つの基準ガンマ電圧（Ｖｇａｍ）が供給される少なくとも一つの基準ガンマ電圧供給ライン（ＲＧＶＬ）と共通に接続する。ここで、一つのデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）は、一つのシリアルデータ伝送ライン（ＳＤＴＬ）と一つの基準クロック伝送ライン（ＲＣＴＬ）を介して一つのデータラッチチップ（Ｌ１〜Ｌｍ）と接続する。このような第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）のそれぞれは、該当するデータラッチチップ（Ｌ１〜Ｌｍ）からシリアルデータ伝送ライン（ＳＤＴＬ）を介してシリアル通信方式で入力する画素データを該当するデータラッチチップ（Ｌ１〜Ｌｍ）から供給される基準クロック伝送ライン（ＲＣＴＬ）によって受信して並列化し、基準ガンマ電圧供給ライン（ＲＧＶＬ）を介して供給される基準ガンマ電圧を基に、並列の画素データをデータ電圧に変換して出力する。

一例による第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）のそれぞれは、シリアルデータ通信方式によって入力する画素データを基準クロックによって受信し、並列化するデータ並列化回路、基準ガンマ電圧を電圧分配して画素データのビット数による複数の階調値のそれぞれに該当する複数の階調電圧を生成する階調電圧生成回路、および基準クロックをカウントして並列データ出力信号を生成するクロックカウンタを含むことができる。

選択的に、第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）それぞれの階調電圧生成回路は、基準ガンマ電圧の代わりに電源供給回路から供給される画素駆動電圧（Ｖｄｄ）を電圧分配して各々異なる複数の階調電圧を生成することができる。この場合、基板の非表示領域に配置される少なくとも一つの基準ガンマ電圧供給ライン（ＲＧＶＬ）は省略され、これにより、基板の非表示領域の空間活用度が高くなり得る。

本例に係る第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）のそれぞれは、シリアルデータ通信方式を介してデータラッチチップ（Ｌ１〜Ｌｍ）から画素データの伝送を受けることによって画素データを受信するための最小限の端子を有することによってサイズを減少させることができ、デジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）とデータラッチチップ（Ｌ１〜Ｌｍ）間のデータ伝送ラインの数が減少することによって、基板の非表示領域の空間活用度を高めることができる。

前記第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、第１〜第ｍデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）と一対一で接続し、第１〜第ｍデータライン（ＤＬ１〜ＤＬｍ）と一対一で接続する。また、第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、電源供給回路から画素駆動電圧（Ｖｄｄ）が供給される画素駆動電圧供給ライン（ＰＳＬ）と共通に接続し、電源供給回路からグラウンド電圧が供給されるグラウンド電圧ラインと共通に接続する。このような第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、画素駆動電圧（Ｖｄｄ）を基に、該当するデジタルアナログコンバータチップ（Ｄ１〜Ｄｍ）から供給されるデータ電圧をバッファリングして、該当するデータライン（ＤＬ１〜ＤＬｍ）に供給する。例えば、第１〜第ｍデータアンプチップ（Ａ１〜Ａｍ）のそれぞれは、データラインのラインロードによって設定されたゲイン値を基に、データ電圧をバッファリングして出力することができる。

さらに、データ駆動チップアレイ部１３００で、一つのデータラインにデータ電圧を供給するための一つのデータラッチチップと一つのデジタルアナログ変換チップおよび一つのデータアンプチップは、一つのデータ駆動チップグループ１３００１〜１３００ｍを構成し、一つのデータ駆動チップのグループは、一つのデータ駆動チップで構成することができ、この場合、第１〜第ｍデータライン（ＤＬ１〜ＤＬｍ）のそれぞれに接続するチップの数を１／３に減少することができる。

以上のように、本出願の他の例に係るディスプレイ装置は、ディスプレイ駆動システム７００から供給される映像信号に該当する映像をディスプレイパネル１００に表示するためのすべての回路構成が、マイクロチップ化して基板１１０上に実装される構造を有することにより、図１〜図１９に示したディスプレイ装置と同様の効果を有しながら、マイクロチップ間の簡素化および統合がさらに容易になり得、一つの信号インターフェースケーブル７１０または２つの信号ケーブルのみを介してのみディスプレイ駆動システム７００と直接に接続することによってディスプレイ駆動システム７００間の接続構造が単純になり得、これにより、一つの板形態を有することによってデザイン的に向上した美観を有することができる。

図２４は、本出願のまた他の例に係る表示装置の単位画素を示す図であり、これは、図１〜図２３に示したディスプレイ装置で、画素駆動チップを変更して構成したものである。それで、以下の説明では、画素駆動チップおよびそれに関連する構成についてのみ説明し、残りの構成に対する重複説明は省略することにする。

図２４を参照すると、本出願のまた他の例に係る表示装置では、画素駆動チップ１２０は、ゲートライン（ＧＬ１）の方向に沿って配置された隣接した３つの画素を有する一つの単位画素（ＵＰ）を駆動するように配置される。

前記画素駆動チップ１２０は、基板上に定義された単位画素領域内に実装され、隣接した３つのデータライン（ＤＬ１、ＤＬ２、ＤＬ３）と一つのゲートライン（ＧＬ１）および一つの画素駆動電源ライン（ＰＬ）に接続すると共に、第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）のそれぞれに接続する。このような画素駆動チップ１２０は、画素駆動電源ライン（ＰＬ）から供給される画素駆動電源を基に、ゲートライン（ＧＬ１）から供給されるゲートパルスに応答して、第１〜第３データライン（ＤＬ１、ＤＬ２、ＤＬ３）それぞれから供給される第１〜第３データ電圧のそれぞれに対応する第１〜第３データ電流のそれぞれを第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）に供給することにより、第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）それぞれの発光を制御する。

一例による画素駆動チップ１２０は、ゲートライン（ＧＬ）に接続したゲートバンプ、第１〜第３データライン（ＤＬ１、ＤＬ２、ＤＬ３）それぞれに接続した第１〜第３データバンプ、画素駆動電源ライン（ＰＬ）に接続した電源入力バンプ、第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）のそれぞれに接続した第１〜第３出力バンプ、ゲートバンプを介して供給されるゲートパルスに応答して、第１データバンプから供給される第１データ電圧に対応する第１データ電流を第１出力バンプに出力する第１画素駆動回路、ゲートバンプを介して供給されるゲートパルスに応答して、第２データバンプを介して供給される第２データ電圧に対応する第２データ電流を第２出力バンプに出力する第２画素駆動回路、およびゲートバンプを介して供給されるゲートパルスに応答して、第３データバンプを介して供給される第３データ電圧に対応する第３データ電流を第３出力バンプに出力する第３画素駆動回路を含むことができる。

一例による第１〜第３画素駆動回路のそれぞれは、図３に示した画素駆動回路と同じ構成を有するので、これに対する説明は省略することにする。

このような本出願のまた他の例は、一つの画素駆動チップ１２０を介して一つの単位画素（ＵＰ）を駆動することにより、基板上に実装される画素駆動チップ１２０の数を１／３に減少させることができ、これにより、画素駆動チップ１２０の実装工程の時間を減少させ、ディスプレイ装置の歩留まりを向上させることができる。

一方、本例に係る一つの画素駆動チップ１２０は、ゲートライン（ＧＬ１）の方向に沿って配置された隣接した６つの画素を有する２つの単位画素を駆動するように配置することができ、この場合、一つの画素駆動チップ１２０は、ゲートライン（ＧＬ）と画素駆動電源ライン（ＰＬ）に共通に接続し、第４〜第６データラインと一対一で接続した第４〜第６画素駆動回路をさらに含むことができる。

図２５は、本出願のまた他の例に係る表示装置の単位画素を示す図であり、これは、図１〜図２３に示したディスプレイ装置で、画素駆動チップを変更して構成したものである。それで、以下の説明では、画素駆動チップとそれに関連する構成についてのみ説明し、残りの構成に対する重複説明は省略することにする。

図２５を参照すると、本出願のまた他の例に係る表示装置で、画素駆動チップ１２０は、隣接した２つのゲートライン（ＧＬ１、ＧＬ２）に接続した上下に隣接する２つの単位画素（ＵＰ１、ＵＰ２）を有する単位画素グループ（ＰＧ）を駆動するように配置される。

前記画素駆動チップ１２０は、基板上に定義された単位画素領域内に実装して、隣接した３つのデータライン（ＤＬ１、ＤＬ２、ＤＬ３）と隣接した２つのゲートライン（ＧＬ１、ＧＬ２）および一つの画素駆動電源ライン（ＰＬ）に接続するとともに、第１〜第６発光部（ＥＬＰ１〜ＥＬＰ６）のそれぞれに接続する。一例による画素駆動チップ１２０は、第１及び第２ゲートライン（ＧＬ１、ＧＬ２）のそれぞれに接続した第１及び第２ゲートバンプ、第１〜第３データライン（ＤＬ１、ＤＬ２、ＤＬ３）のそれぞれに接続した第１〜第３データバンプ、画素駆動電源ライン（ＰＬ）に接続した電源入力バンプ、第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）のそれぞれに接続した第１〜第３出力バンプ、第１ゲートバンプと電源入力バンプに共通に接続し、第１〜第３データバンプと個別に接続し、第１〜第３出力バンプと個別に接続した第１〜第３画素駆動回路、及び第２ゲートバンプと電源入力バンプに共通に接続し、第１〜第３データバンプと個別に接続し、第１〜第３出力バンプと個別に接続した第４〜第６画素駆動回路を含むことができる。一例による第１〜第６画素駆動回路のそれぞれは、図３に示した画素駆動回路と同じ構成を有するので、これに対する説明は省略することにする。

本例に係る画素駆動チップ１２０のそれぞれは、画素駆動電源ライン（ＰＬ）から供給される画素駆動電源を基に、第１ゲートライン（ＧＬ１）に供給される第１ゲートパルスに応答して、第１〜第３データライン（ＤＬ１、ＤＬ２、ＤＬ３）のそれぞれから供給される第１〜第３データ電圧のそれぞれに対応する第１〜第３データ電流のそれぞれを第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）に供給することにより、第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）それぞれの発光を制御する。また、画素駆動チップ１２０は、画素駆動電源ライン（ＰＬ）から供給される画素駆動電源を基に、第１ゲートライン（ＧＬ１）に供給される第１ゲートパルスに応答して、第１〜第３データライン（ＤＬ１、ＤＬ２、ＤＬ３）それぞれから供給される第１〜第３データ電圧のそれぞれに対応する第１〜第３データ電流のそれぞれを第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）に供給することにより、第１〜第３発光部（ＥＬＰ１、ＥＬＰ２、ＥＬＰ３）それぞれの発光を制御する。そして、画素駆動チップ１２０は、画素駆動電源ライン（ＰＬ）から供給される画素駆動電源を基に、第２ゲートライン（ＧＬ２）に供給される第２ゲートパルスに応答して、第１〜第３データライン（ＤＬ１、ＤＬ２、ＤＬ３）それぞれから供給される第４〜第６データ電圧のそれぞれに対応する第４〜第６データ電流をそれぞれ第４〜第６発光部（ＥＬＰ４、ＥＬＰ５、ＥＬＰ６）に供給することにより、第４〜第６発光部（ＥＬＰ４、ＥＬＰ５、ＥＬＰ６）それぞれの発光を制御する。

このような本出願のまた他の例は、一つの画素駆動チップ１２０を介して、隣接した２つの単位画素（ＵＰ１、ＵＰ２）を有する一つの単位画素グループ（ＰＧ）を駆動することにより、基板上に実装される画素駆動チップ１２０の数を１／６に減少させることができ、これにより、画素駆動チップ１２０の実装工程の時間を減少させ、ディスプレイ装置の歩留まりを向上させることができる。

一方、本例に係る一つの画素駆動チップ１２０は、２つのゲートラインと６つのデータラインを介して、合計１２個の画素を駆動するように配置することができる。ここで、一つの画素駆動チップ１２０は、合計１２個の画素駆動回路を含むことができる。基板上に実装される画素駆動チップ１２０の数を１／１２に減少させることができ、これにより、画素駆動チップ１２０の実装工程の時間を減少させ、ディスプレイ装置の歩留まりを向上させることができる。

上述した本出願の例で説明した特徴、構造、効果などは、本出願の少なくとも一つの例に含まれ、必ずしも一つの例のみに限定されるものではない。さらに、本出願の少なくとも一つの例で例示された特徴、構造、効果などは、本出願が属する分野の通常の知識を有する者によって他の例に対して組み合わせ、または変形して実施可能である。したがって、そのような組み合わせと変形に係る内容は、本出願の範囲に含まれるものと解釈されなければならない。

以上で説明した本出願は、前述した実施例及び添付した図に限定されるものではなく、本出願の技術的事項を逸脱しない範囲内で、複数の置換、変形及び変更が可能であることが、本出願が属する技術分野で通常の知識を有する者にとって明らかであろう。したがって、本出願の範囲は、後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲そしてその等価概念から導出されるすべての変更または変形された形態が本出願の範囲に含まれるものと解釈されなければならない。

１００：ディスプレイパネル
１１０：基板
１１１：バッファ層
１１２：凹部
１２０：画素駆動チップ
１４０：隔壁部
２００、１２００：ゲート駆動チップアレイ部
２１０：ゲート駆動チップ
３００、１３００：データ駆動チップアレイ部
３１０：データ受信チップアレイ
４００：制御ボード
５００：タイミングコントローラ
６００：電源管理回路
７００：ディスプレイ駆動システム
８００：タッチセンシングチップアレイ部
８１０：タッチセンシングチップ
１５００：タイミングコントローラチップアレイ部
１５１０：映像信号受信チップアレイ
１５３０：画質改善チップアレイ
１５５０：データ制御チップアレイ
１５７０：ゲート制御チップ
１６００：電源管理チップアレイ部
１６１０：ロジック電源チップ
１６３０：駆動電源チップ
１６５０：ガンマ電圧生成チップ
１６７０：シリアル通信チップ
３１０１：第１データ受信チップ
１５１０１：第１映像信号受信チップ
１５３０１：第１画質改善チップ
１５５０１：第１データ制御チップ

Claims (2)

1. 複数の画素領域を有する表示領域と、前記表示領域を囲む非表示領域を含む基板、
   前記表示領域を通る第１〜第ｎ（ｎは自然数）ゲートライン、
   前記表示領域を通る第１〜第ｍ（ｍは自然数）データライン、
   前記表示領域を通る第１〜第ｍ画素駆動電源ライン、
   前記複数の画素領域の少なくとも一つに実装されて隣接したゲートラインとデータラインと画素駆動電源ラインに接続した画素駆動チップと、前記画素駆動チップに接続した発光部とをそれぞれ有する複数の画素、
   前記非表示領域に実装されて前記第１〜第ｎゲートラインに接続したゲート駆動チップアレイ部、および
   前記非表示領域に実装されて前記第１〜第ｍデータラインに接続したデータ駆動チップアレイ部を含み、
   前記表示領域に実装されて前記第１〜第ｎゲートラインのそれぞれに接続したゲートバッファチップをさらに含み、
   前記画素駆動チップが、
   前記第１〜第ｎゲートラインのうち隣接した少なくとも一つのゲートラインに接続した少なくとも一つのゲートバンプ、
   前記第１〜第ｍデータラインのうち隣接した少なくとも一つのデータラインに接続した少なくとも一つのデータバンプ、
   前記第１〜第ｍ画素駆動電源ラインのうち隣接した少なくとも一つの画素駆動電源ラインに接続した少なくとも一つの電源入力バンプ、および
   少なくとも一つの発光部に接続した出力バンプを含み、
   前記第１〜第ｎゲートラインのそれぞれが、前記表示領域上に配置された分離部によって分割された第１及び第２分割ラインを含み、
   前記ゲートバッファチップは、前記分離部に配置されて前記第１及び第２分割ライン間に電気的に接続した、ディスプレイ装置。
2. 前記ゲートバッファチップが、
   前記第１分割ラインに接続した第１バンプ、
   前記第２分割ラインに接続した第２バンプ、
   隣接した画素駆動電源ラインに接続した第３バンプ、および
   カソード電源が入力する第４バンプを含む、請求項１に記載のディスプレイ装置。

Images