JP4562963B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、駆動回路（ドレインドライバ）間でデジタル信号を転送する方式の液晶表示装置の駆動回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＳＴＮ（Super Twisted Nematic）方式、あるいはＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールであって、画素数が、例えば、カラー表示で８００×４８０×３以上の大型の液晶表示パネルを有する液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路を備えている。
そして、このような液晶表示装置において、例えば、特開平６−１３７２４号公報に記載されているように、カスケード接続された駆動回路の先頭の駆動回路にのみ、デジタル信号（例えば、表示データ、あるいはクロック信号）を入力し、他の駆動回路には、駆動回路内を通して、デジタル信号を順次転送する方式（以下、デジタル信号順次転送方式と称する。）のものが知られている。
前記公報（特開平６−１３７２４号）に記載されている液晶表示装置では、駆動回路を構成する半導体集積回路装置（ＩＣ）は、液晶表示パネルのガラス基板に直接実装されている。
【０００３】
【課題を解決するための手段】
図８は、前述したようなデジタル信号順次転送方式を採用する従来の液晶表示装置における液晶表示パネルの基本構成を示すブロック図である。
同図に示すように、前述したようなデジタル信号順次転送方式を採用する従来の液晶表示装置における液晶表示パネルでは、タイミングコントローラ（または表示制御装置）１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）の２辺の周辺部に、それぞれ実装される。
タイミングコントローラ１１０から送出されたデジタル信号（表示データ、クロック信号等）、および電源回路から供給される階調基準電圧は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
【０００４】
また、各ドレインドライバ１３０の電源電圧は、電源回路１２０からフレキシブルプリント配線基板（以下、単に、ＦＰＣ基板という）１５０を介して、各ドレインドライバ１３０に供給される。
同様に、タイミングコントローラ１１０から送出されたデジタル信号（クロック信号等）は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ゲートドライバ１４０に入力される。
但し、ゲートドライバ側では、電源回路１２０から供給されるゲートドライバ１４０の電源電圧も、先頭のゲートドライバ１４０に供給され、各ゲートドライバ１４０内の内部電源線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の配線層）を介して、各ゲートドライバ１４０に供給される。
【０００５】
このように、デジタル信号順次転送方式を採用する液晶表示装置では、タイミングコントローラから送出された表示データとクロック信号とは、各ドライバ（ドレインドライバ１３０、またはゲートドライバ１４０）の信号線、および各ドライバ間の伝送線路（ガラス基板上の配線層）を介して、カスケード接続された各ドライバに順次転送される。
しかしながら、ドレインドライバ１３０に供給される電源電圧は、ＦＰＣ基板１５０を介して、各ドレインドライバ１３０に個別（あるいは、並列）に供給される。
一方、液晶表示装置においては、低コスト化の要求は大きいものがあるが、前述したＦＰＣ基板１５０は高価であるため、前述したようなデジタル信号順次転送方式を採用する液晶表示装置では、より一層の低コスト化を図ることが困難であるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、デジタル信号順次転送方式を採用する液晶表示装置において、従来よりもコストを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、第１および第２の基板間に狭持される液晶とを有する液晶表示素子を備える液晶表示装置であって、前記第１の基板は、少なくとも隣接する２辺の周辺部に実装される複数の半導体チップを有し、前記複数の半導体チップの少なくとも一つは、当該半導体チップ内部の回路素子に電源電圧を供給する電源端子が、一方向に延長して形成されていることを特徴とする。
【０００７】
また、本発明は、第１および第２の基板間に狭持される液晶とを有する液晶表示素子を備える液晶表示装置であって、前記第１の基板は、少なくとも隣接する２辺の周辺部に実装される複数の半導体チップと、前記複数の半導体チップが実装される領域内の一部を除いて設けられる電源用の配線層とを有し、前記各半導体チップは、当該半導体チップ内部の回路素子に電源電圧を供給する電源端子が、前記複数の半導体チップの配列方向に延長して形成されるとともに、前記各半導体チップの電源端子の両端が、前記電源用の配線層と接続されることを特徴とする。
【０００８】
また、本発明の好ましい実施の形態では、前記複数の半導体チップは、前記第１の基板の第１の辺の周辺部に実装される第１群の半導体チップと、前記第１の基板の前記第１の辺に隣接する第２の辺の周辺部に実装される第２群の半導体チップとから成り、前記第１群の半導体チップは、当該半導体チップ内部の回路素子に電源電圧を供給する電源端子が、前記複数の半導体チップの配列方向に延長して形成されるとともに、前記各半導体チップの電源端子の両端が、前記電源用の配線層と接続されることを特徴とする。
【０００９】
また、本発明は、第１および第２の基板間に狭持される液晶を有する液晶表示素子と、前記液晶表示素子前記第２の基板の前記主面の他方を表示領域として露出する開口を有する枠状の上側ケースとを備える液晶表示装置であって、前記第１の基板は、少なくとも隣接する２辺の周辺部に実装される複数の半導体チップを有し、前記複数の半導体チップにおける、前記第１の基板に対向する面と反対側の面と前記上側ケースとの間に、例えば、高熱伝導性ゴム等の熱伝導率の高い材料から成る熱伝導膜を設けたことを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施の形態の液晶表示モジュールの液晶表示パネルの基本構成を示すブロック図である。なお、図１および図８において、ＡＲは有効表示領域である。
液晶表示パネル１００は、画素電極ＰＩＸ、薄膜トランジスタ（ＴＦＴ）等が形成されるＴＦＴ基板、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
【００１１】
各画素は、画素電極ＰＩＸと薄膜トランジスタ（ＴＦＴ）を有し、複数の走査信号線（またはゲート信号線）Ｇと映像信号線（またはドレイン信号線）Ｄとの交差する部分に対応して設けられる。
なお、本実施の形態では、画素電極ＰＩＸの電位を保持するために、保持容量ＣＳＴを各画像毎に設けており、また、ＣＬは、保持容量ＣＳＴに基準電圧Ｖｃｏｍを供給するための容量線である。
さらに、図１および図８では、画素電極ＰＩＸは、一個のみを図示しているが、この画素電極ＰＩＸ、薄膜トランジスタ（ＴＦＴ）および保持容量ＣＳＴは、マトリクス状に複数設けられる。また、容量線ＣＬは、前のラインの走査信号線Ｇで代用することもできる。
各画素の薄膜トランジスタ（ＴＦＴ）は、ソースが画素電極ＰＩＸに接続され、ドレインが映像信号線Ｄに接続され、ゲートが走査信号線Ｇに接続され、画素電極ＰＩＸに表示電圧（階調電圧）を供給するためのスイッチとして機能する。
なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、映像信号線Ｄに接続される方をドレインと称する。
【００１２】
タイミングコントローラ１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）の隣接する２辺の周辺部に、それぞれ実装される。
そして、前述したように、タイミングコントローラ１１０から送出されるデジタル信号（表示データ、クロック信号等）、および電源回路から供給される階調基準電圧は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
なお、本実施の形態では、各ドレインドライバ１３０の電源電圧も、電源回路１２０から、各ドレインドライバ１３０間の配線層（電源用の配線層）、後述するドレインドライバ１３０の一主面に形成させるバンプ電極を介して、各ドレインドライバ１３０に供給される。即ち、本実施の形態では、図８に示すＦＰＣ基板１５０が省略される。
【００１３】
また、タイミングコントローラ１１０から送出されたデジタル信号（クロック信号等）は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ゲートドライバ１４０に入力される。
また、電源回路１２０から供給されるゲートドライバ１４０の電源電圧は、先頭のゲートドライバ１４０に供給され、各ゲートドライバ１４０内の内部電源線、および各ゲートドライバ１４０間の配線層（電源用の配線層）を介して、各ゲートドライバ１４０に供給される。
タイミングコントローラ１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、およびゲートドライバ１４０を制御・駆動する。
【００１４】
図２は、図１に示すドレインドライバ１３０の一例の概略内部構成を示すブロック図である。なお、この図２において、添字のｉは外部から入力される信号を意味し、添字のｏはドレインドライバ１３０内を伝搬して外部へ出力される信号を意味している。
例えば、ＣＬ２ｉは外部から入力される表示データラッチ用クロック信号で、ＣＬ２ｏはドレインドライバ１３０内を伝搬して外部（次段のドレインドライバ１３０）へ出力される表示データラッチ用クロック信号である。
同図に示すラッチ回路（１）１３５は、ラッチアドレスセレクタ１３２から送出されるデータ取り込み信号に基づき、データ取込・演算回路１３３から送出される表示データを順次ラッチする。
なお、データ取込・演算回路１３３から送出される表示データは、データ出力回路１３４を経て外部に出力される。
【００１５】
ここで、ラッチアドレスセレクタ１３２は、クロック制御回路１３１から送出される表示データラッチ用クロック信号（ＣＬ２；以下、単に、クロック信号（ＣＬ２）と称する。）に基づき、データ取り込み信号を生成する。
ラッチ回路（２）１３６は、クロック制御回路１３１から送出される出力タイミング制御用クロック（ＣＬ１）に基づき、ラッチ回路（１）１３５にラッチされた表示データを取り込み、デコーダ回路１３７に出力する。
デコーダ回路１３７は、階調電圧生成回路１３９から供給される６４階調の階調電圧から、ラッチ回路（２）１３６から送出された表示データに対応する階調電圧を選択してアンプ回路１３８に出力する。
アンプ回路１３８は、デコーダ回路１３７から送出された階調電圧を増幅（電流増幅）して各ドレイン信号線Ｄに供給する。
【００１６】
ゲートドライバ１４０は、タイミングコントローラ１１０から送出されるフレーム開始指示信号（ＦＬＭ）およびシフトクロック（ＣＬ３）に基づき、１水平走査時間毎に、順次液晶表示パネル１００の各ゲート信号線ＧにＨｉｇｈレベルの選択走査電圧を供給する。
これにより、液晶表示パネル１００の各ゲート信号線Ｇに接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通し、各画素電極ＰＩＸに、アンプ回路１３８から供給される階調電圧が印加されるので、液晶表示パネル１００に画像が表示される。
また、階調電圧生成回路１３９は、外部から供給される正極性の階調基準電圧（Ｖ０〜Ｖ４）に基づき正極性の６４階調の階調電圧と、外部から供給される負極性の階調基準電圧（Ｖ５〜Ｖ９）に基づき負極性の６４階調の階調電圧を生成する。
【００１７】
図３は、本実施の形態のドレインドライバ１３０のバンプ電極形成面と、ＴＦＴ基板を構成するガラス基板上の配線層とを説明するための模式図であり、図４は、本実施の形態のドレインドライバ１３０を、ＴＦＴ基板を構成するガラス基板上に実装した状態を示す要部断面図である。
図３に示すように、本実施の形態のドレインドライバ１３０では、電源電圧が供給されるバンプ電極３３０が、複数のドレインドライバ１３０の配列方向に延長して直線状に設けられる。
そして、図３、図４に示すように、この延長して形成されたバンプ電極３３０の両端は、ＴＦＴ基板を構成するガラス基板（ＳＵＢ１）に形成された配線層（電源用の配線層）３００に接続される。
したがって、本実施の形態では、電源回路１２０からドレインドライバ１３０に供給される電源電圧（例えば、図２に示すＶＣＣ、ＧＮＤ、ＶＬＣＤの電圧）は、ＴＦＴ基板を構成するガラス基板（ＳＵＢ１）に形成された配線層３００、各ドレインドライバ１３０のバンプ電極３３０を介して、次段のドレインドライバ１３０に供給される。
【００１８】
なお、図３において、３３１は、タイミングコントローラ１１０から送出されるデジタル信号（例えば、図２に示すＤ００〜Ｄ０５、Ｄ１０〜Ｄ１５、Ｄ２０〜Ｄ２５の表示データ、ＣＬ１、ＣＬ２、交流化信号（Ｍ）等のクロック信号等）、および電源回路１２０から供給される階調基準電圧（例えば、図２に示すＶ０〜Ｖ９の階調基準電圧）が入力されるバンプ電極であり、３３３は、前述したデジタル信号および階調基準電圧が出力されるバンプ電極である。また、３３２は、液晶表示パネル１００のドレイン信号線Ｄに接続されるバンプ電極である。
なお、バンプ電極（３３１，３３３）は、ＴＦＴ基板を構成するガラス基板（ＳＵＢ１）に形成された配線層３０１と接続される。
一般に、半導体チップのバンプ電極は、金（Ａｕ）バンプが使用されており、また、その厚さは、１５μｍ前後であり、この金バンプ電極は、例えば、半導体チップ内の配線層として使用されるアルミニウム（Ａｌ）よりも、比抵抗が小さく、その上、厚さが桁違いに厚くできるため、バンプ電極の抵抗値を小さくすることができる。
【００１９】
そのため、図１に示すように、図８に示すＦＰＣ基板１５０を用いることなく、ドレインドライバ１３０のバンプ電極形成面に形成された金バンプ電極、およびガラス基板（ＳＵＢ１）上の配線層３００を介して、各ドレインドライバ１３０に対して電源電圧を供給しても、最後尾のドレインドライバ１３０に供給される電源電圧の電圧値の変動を、実用レベルまで低減することができる。
なお、前述した金バンプ電極は、既存の製造プロセスにおけるバンプ電極形成工程で一括して形成することが可能であり、コストアップの要因とならず、その上、本実施の形態では、図８に示すＦＰＣ基板１５０を省略することが可能であるので、本実施の形態では、より一層、コストを低減することが可能となる。
【００２０】
図５は、本実施の形態のドレインドライバ１３０の変形例のバンプ電極形成面を説明するための模式図である。
図５に示すドレインドライバ１３０においても、バンプ電極は、直線上に形成されるが、この図５に示すドレインドライバ１３０では、このバンプ電極をドレインドライバ内の電源配線（半導体チップ内部の電源配線）として、使用するようにしたものである。
一般に、半導体チップ内部の電源配線としては、アルミニウムが使用されるが、このアルミニウムの配線層の厚さは、数１００ｎｍである。これに対して、バンプ電極として使用される金バンプ電極は、その厚さが、１５μｍ前後である。
即ち、金バンプ電極は、アルミニウム（Ａｌ）よりも、比抵抗が小さく、その上、厚さが桁違いに厚くできるため、極めて低抵抗の電源配線とすることが可能となるので、ドレインドライバ内部の電源配線の抵抗が、ドライバ出力に及ぼす影響を小さくでき、液晶表示パネル１００に表示する画像の表示品質を向上させることが可能となる。
なお、前述の説明では、ドレインドライバ側にのみ、直線状の金バンプ電極を設け、この金バンプ電極およびガラス基板（ＳＵＢ１）上の配線層３００を介して、各ドレインドライバ１３０に電源電圧を供給する場合について説明したが、本発明は、これに限定されるものではなく、ゲートドライバ側も同様な構成とすることも可能である。
【００２１】
図６は、本実施の形態の液晶表示モジュールの概略構成を示す分解斜視図である。
図６に示すように、本実施の形態の液晶表示モジュールは、液晶表示パネル１００が、金属板から成る枠状のフレーム（上側ケース）１０と、バックライトユニット２０との間に収納されて構成される。また、電源回路１２０は、バックライトユニット２０の後側に配置される。
なお、一般に、バックライトユニットは、冷陰極蛍光灯、楔形（側面形状が台形）の導光体、拡散シート、プリズムシート、反射シートと、および前述した各部品を収納するモールドで構成されるが、このバックライトユニットの構成は、本発明とは関係がないので、その詳細な説明は省略する。
【００２２】
図７は、本実施の形態の液晶表示モジュールの他の特徴を示す模式図である。
なお、この図７において、ＳＵＢ２は、カラーフィルタ基板を構成するガラス基板であり、また、図７では、図６に示すフレーム１０と、液晶表示パネル１００との部分のみを図示し、そのための構成の図示は省略している。
レインドライバ１３０の消費電力が大きいと、ドレインドライバ１３０の発熱が大きくなる。また、液晶は温度依存性を有し、温度が変化すると、印加電圧−透過率特性が変化する。
そのため、前述したドレインドライバ１３０で生じる熱が、液晶表示パネル１００の液晶に印加されると、その部分の印加電圧−透過率特性が変化し、液晶表示パネル１００の表示画面に輝度ムラが生じることが想定される。
しかしながら、本実施の形態では、ドレインドライバ１３０のバンプ電極形成面と反対側の面と、フレーム１０との間に、例えば、高熱伝導性ゴム等の熱伝導率の高い材料から成る熱伝導膜５０を設けている。
【００２３】
これにより、本実施の形態では、ドレインドライバ１３０の消費電力が大きく、ドレインドライバ１３０の発熱が大きくなっても、このドレインドライバ１３０で生じる熱を、熱伝導膜５０を介して金属製のフレーム１０に伝導し、フレーム１０により効率的に放熱することが可能となる。
そのため、本実施の形態では、前述したような、ドレインドライバ１３０での発熱により、液晶表示パネル１００の表示画面に局所的な輝度ムラが生じるの防止することが可能となり、液晶表示パネル１００に表示される表示画面の表示品質を向上させることが可能となる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、デジタル信号順次転送方式を採用する液晶表示装置において、従来よりもコストを低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
【図２】図１に示すドレインドライバの一例の概略内部構成を示すブロック図である。
【図３】本発明の実施の形態のドレインドライバのバンプ電極形成面と、ＴＦＴ基板を構成するガラス基板上の配線層とを説明するための模式図である。
【図４】本発明の実施の形態のドレインドライバを、ＴＦＴ基板を構成するガラス基板上に実装した状態を示す要部断面図である。
【図５】本発明の実施の形態のドレインドライバの変形例のバンプ電極形成面を説明するための模式図である。
【図６】本発明の実施の形態の液晶表示モジュールの概略構成を示す分解斜視図である。
【図７】本発明の実施の形態の液晶表示モジュールの他の特徴を示す模式図である。
【図８】従来の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
【符号の説明】
１０…フレーム（上側ケース）、２０…バックライトユニット、５０…熱伝導膜、１００…液晶表示パネル、１１０…タイミングコントローラ、１２０…電源回路、１３０…ドレインドライバ、１３１…クロック制御回路、１３２…ラッチアドレスセレクタ、１３３…データ取込・演算回路、１３４…データ出力回路、１３５…ラッチ回路（１）、１３６…ラッチ回路（２）、１３７…デコーダ回路、１３８…アンプ回路、１３９…階調電圧生成回路、１４０…ゲートドライバ、１５０…フレキシブルプリント配線基板、３００，３０１…配線層、３３０、３３１，３３２，３３３…バンプ電極、ＳＵＢ１，ＳＵＢ２…ガラス基板、ＰＩＸ…画素電極、ＴＦＴ…薄膜トランジスタ、Ｇ…走査信号線（またはゲート信号線）、Ｄ…映像信号線（またはドレイン信号線）、ＣＳＴ…保持容量、ＣＬ…容量線。
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、駆動回路（ドレインドライバ）間でデジタル信号を転送する方式の液晶表示装置の駆動回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＳＴＮ（Super Twisted Nematic）方式、あるいはＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールであって、画素数が、例えば、カラー表示で８００×４８０×３以上の大型の液晶表示パネルを有する液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。これらの液晶表示装置は、液晶表示パネルと、液晶表示パネルを駆動する駆動回路を備えている。
そして、このような液晶表示装置において、例えば、特開平６−１３７２４号公報に記載されているように、カスケード接続された駆動回路の先頭の駆動回路にのみ、デジタル信号（例えば、表示データ、あるいはクロック信号）を入力し、他の駆動回路には、駆動回路内を通して、デジタル信号を順次転送する方式（以下、デジタル信号順次転送方式と称する。）のものが知られている。
前記公報（特開平６−１３７２４号）に記載されている液晶表示装置では、駆動回路を構成する半導体集積回路装置（ＩＣ）は、液晶表示パネルのガラス基板に直接実装されている。
【０００３】
【課題を解決するための手段】
図８は、前述したようなデジタル信号順次転送方式を採用する従来の液晶表示装置における液晶表示パネルの基本構成を示すブロック図である。
同図に示すように、前述したようなデジタル信号順次転送方式を採用する従来の液晶表示装置における液晶表示パネルでは、タイミングコントローラ（または表示制御装置）１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）の２辺の周辺部に、それぞれ実装される。
タイミングコントローラ１１０から送出されたデジタル信号（表示データ、クロック信号等）、および電源回路から供給される階調基準電圧は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
【０００４】
また、各ドレインドライバ１３０の電源電圧は、電源回路１２０からフレキシブルプリント配線基板（以下、単に、ＦＰＣ基板という）１５０を介して、各ドレインドライバ１３０に供給される。
同様に、タイミングコントローラ１１０から送出されたデジタル信号（クロック信号等）は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ゲートドライバ１４０に入力される。
但し、ゲートドライバ側では、電源回路１２０から供給されるゲートドライバ１４０の電源電圧も、先頭のゲートドライバ１４０に供給され、各ゲートドライバ１４０内の内部電源線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の配線層）を介して、各ゲートドライバ１４０に供給される。
【０００５】
このように、デジタル信号順次転送方式を採用する液晶表示装置では、タイミングコントローラから送出された表示データとクロック信号とは、各ドライバ（ドレインドライバ１３０、またはゲートドライバ１４０）の信号線、および各ドライバ間の伝送線路（ガラス基板上の配線層）を介して、カスケード接続された各ドライバに順次転送される。
しかしながら、ドレインドライバ１３０に供給される電源電圧は、ＦＰＣ基板１５０を介して、各ドレインドライバ１３０に個別（あるいは、並列）に供給される。
一方、液晶表示装置においては、低コスト化の要求は大きいものがあるが、前述したＦＰＣ基板１５０は高価であるため、前述したようなデジタル信号順次転送方式を採用する液晶表示装置では、より一層の低コスト化を図ることが困難であるという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、デジタル信号順次転送方式を採用する液晶表示装置において、従来よりもコストを低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、第１および第２の基板間に狭持される液晶とを有する液晶表示素子を備える液晶表示装置であって、前記第１の基板は、少なくとも隣接する２辺の周辺部に実装される複数の半導体チップを有し、前記複数の半導体チップの少なくとも一つは、当該半導体チップ内部の回路素子に電源電圧を供給する電源端子が、一方向に延長して形成されていることを特徴とする。
【０００７】
また、本発明は、第１および第２の基板間に狭持される液晶とを有する液晶表示素子を備える液晶表示装置であって、前記第１の基板は、少なくとも隣接する２辺の周辺部に実装される複数の半導体チップと、前記複数の半導体チップが実装される領域内の一部を除いて設けられる電源用の配線層とを有し、前記各半導体チップは、当該半導体チップ内部の回路素子に電源電圧を供給する電源端子が、前記複数の半導体チップの配列方向に延長して形成されるとともに、前記各半導体チップの電源端子の両端が、前記電源用の配線層と接続されることを特徴とする。
【０００８】
また、本発明の好ましい実施の形態では、前記複数の半導体チップは、前記第１の基板の第１の辺の周辺部に実装される第１群の半導体チップと、前記第１の基板の前記第１の辺に隣接する第２の辺の周辺部に実装される第２群の半導体チップとから成り、前記第１群の半導体チップは、当該半導体チップ内部の回路素子に電源電圧を供給する電源端子が、前記複数の半導体チップの配列方向に延長して形成されるとともに、前記各半導体チップの電源端子の両端が、前記電源用の配線層と接続されることを特徴とする。
【０００９】
また、本発明は、第１および第２の基板間に狭持される液晶を有する液晶表示素子と、前記液晶表示素子前記第２の基板の前記主面の他方を表示領域として露出する開口を有する枠状の上側ケースとを備える液晶表示装置であって、前記第１の基板は、少なくとも隣接する２辺の周辺部に実装される複数の半導体チップを有し、前記複数の半導体チップにおける、前記第１の基板に対向する面と反対側の面と前記上側ケースとの間に、例えば、高熱伝導性ゴム等の熱伝導率の高い材料から成る熱伝導膜を設けたことを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施の形態の液晶表示モジュールの液晶表示パネルの基本構成を示すブロック図である。なお、図１および図８において、ＡＲは有効表示領域である。
液晶表示パネル１００は、画素電極ＰＩＸ、薄膜トランジスタ（ＴＦＴ）等が形成されるＴＦＴ基板、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
【００１１】
各画素は、画素電極ＰＩＸと薄膜トランジスタ（ＴＦＴ）を有し、複数の走査信号線（またはゲート信号線）Ｇと映像信号線（またはドレイン信号線）Ｄとの交差する部分に対応して設けられる。
なお、本実施の形態では、画素電極ＰＩＸの電位を保持するために、保持容量ＣＳＴを各画像毎に設けており、また、ＣＬは、保持容量ＣＳＴに基準電圧Ｖｃｏｍを供給するための容量線である。
さらに、図１および図８では、画素電極ＰＩＸは、一個のみを図示しているが、この画素電極ＰＩＸ、薄膜トランジスタ（ＴＦＴ）および保持容量ＣＳＴは、マトリクス状に複数設けられる。また、容量線ＣＬは、前のラインの走査信号線Ｇで代用することもできる。
各画素の薄膜トランジスタ（ＴＦＴ）は、ソースが画素電極ＰＩＸに接続され、ドレインが映像信号線Ｄに接続され、ゲートが走査信号線Ｇに接続され、画素電極ＰＩＸに表示電圧（階調電圧）を供給するためのスイッチとして機能する。
なお、ソース、ドレインの呼び方は、バイアスの関係で逆になることもあるが、ここでは、映像信号線Ｄに接続される方をドレインと称する。
【００１２】
タイミングコントローラ１１０と、ドレインドライバ１３０と、ゲートドライバ１４０とは、液晶表示パネル１００のＴＦＴ基板を構成する透明性の絶縁基板（ガラス基板）の隣接する２辺の周辺部に、それぞれ実装される。
そして、前述したように、タイミングコントローラ１１０から送出されるデジタル信号（表示データ、クロック信号等）、および電源回路から供給される階調基準電圧は、先頭のドレインドライバ１３０に入力され、各ドレインドライバ１３０内の内部信号線、および各ドレインドライバ１３０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ドレインドライバ１３０に入力される。
なお、本実施の形態では、各ドレインドライバ１３０の電源電圧も、電源回路１２０から、各ドレインドライバ１３０間の配線層（電源用の配線層）、後述するドレインドライバ１３０の一主面に形成させるバンプ電極を介して、各ドレインドライバ１３０に供給される。即ち、本実施の形態では、図８に示すＦＰＣ基板１５０が省略される。
【００１３】
また、タイミングコントローラ１１０から送出されたデジタル信号（クロック信号等）は、先頭のゲートドライバ１４０に入力され、各ゲートドライバ１４０内の内部信号線、および各ゲートドライバ１４０間の伝送線路（ガラス基板上の配線層）を伝搬して、各ゲートドライバ１４０に入力される。
また、電源回路１２０から供給されるゲートドライバ１４０の電源電圧は、先頭のゲートドライバ１４０に供給され、各ゲートドライバ１４０内の内部電源線、および各ゲートドライバ１４０間の配線層（電源用の配線層）を介して、各ゲートドライバ１４０に供給される。
タイミングコントローラ１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、およびゲートドライバ１４０を制御・駆動する。
【００１４】
図２は、図１に示すドレインドライバ１３０の一例の概略内部構成を示すブロック図である。なお、この図２において、添字のｉは外部から入力される信号を意味し、添字のｏはドレインドライバ１３０内を伝搬して外部へ出力される信号を意味している。
例えば、ＣＬ２ｉは外部から入力される表示データラッチ用クロック信号で、ＣＬ２ｏはドレインドライバ１３０内を伝搬して外部（次段のドレインドライバ１３０）へ出力される表示データラッチ用クロック信号である。
同図に示すラッチ回路（１）１３５は、ラッチアドレスセレクタ１３２から送出されるデータ取り込み信号に基づき、データ取込・演算回路１３３から送出される表示データを順次ラッチする。
なお、データ取込・演算回路１３３から送出される表示データは、データ出力回路１３４を経て外部に出力される。
【００１５】
ここで、ラッチアドレスセレクタ１３２は、クロック制御回路１３１から送出される表示データラッチ用クロック信号（ＣＬ２；以下、単に、クロック信号（ＣＬ２）と称する。）に基づき、データ取り込み信号を生成する。
ラッチ回路（２）１３６は、クロック制御回路１３１から送出される出力タイミング制御用クロック（ＣＬ１）に基づき、ラッチ回路（１）１３５にラッチされた表示データを取り込み、デコーダ回路１３７に出力する。
デコーダ回路１３７は、階調電圧生成回路１３９から供給される６４階調の階調電圧から、ラッチ回路（２）１３６から送出された表示データに対応する階調電圧を選択してアンプ回路１３８に出力する。
アンプ回路１３８は、デコーダ回路１３７から送出された階調電圧を増幅（電流増幅）して各ドレイン信号線Ｄに供給する。
【００１６】
ゲートドライバ１４０は、タイミングコントローラ１１０から送出されるフレーム開始指示信号（ＦＬＭ）およびシフトクロック（ＣＬ３）に基づき、１水平走査時間毎に、順次液晶表示パネル１００の各ゲート信号線ＧにＨｉｇｈレベルの選択走査電圧を供給する。
これにより、液晶表示パネル１００の各ゲート信号線Ｇに接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通し、各画素電極ＰＩＸに、アンプ回路１３８から供給される階調電圧が印加されるので、液晶表示パネル１００に画像が表示される。
また、階調電圧生成回路１３９は、外部から供給される正極性の階調基準電圧（Ｖ０〜Ｖ４）に基づき正極性の６４階調の階調電圧と、外部から供給される負極性の階調基準電圧（Ｖ５〜Ｖ９）に基づき負極性の６４階調の階調電圧を生成する。
【００１７】
図３は、本実施の形態のドレインドライバ１３０のバンプ電極形成面と、ＴＦＴ基板を構成するガラス基板上の配線層とを説明するための模式図であり、図４は、本実施の形態のドレインドライバ１３０を、ＴＦＴ基板を構成するガラス基板上に実装した状態を示す要部断面図である。
図３に示すように、本実施の形態のドレインドライバ１３０では、電源電圧が供給されるバンプ電極３３０が、複数のドレインドライバ１３０の配列方向に延長して直線状に設けられる。
そして、図３、図４に示すように、この延長して形成されたバンプ電極３３０の両端は、ＴＦＴ基板を構成するガラス基板（ＳＵＢ１）に形成された配線層（電源用の配線層）３００に接続される。
したがって、本実施の形態では、電源回路１２０からドレインドライバ１３０に供給される電源電圧（例えば、図２に示すＶＣＣ、ＧＮＤ、ＶＬＣＤの電圧）は、ＴＦＴ基板を構成するガラス基板（ＳＵＢ１）に形成された配線層３００、各ドレインドライバ１３０のバンプ電極３３０を介して、次段のドレインドライバ１３０に供給される。
【００１８】
なお、図３において、３３１は、タイミングコントローラ１１０から送出されるデジタル信号（例えば、図２に示すＤ００〜Ｄ０５、Ｄ１０〜Ｄ１５、Ｄ２０〜Ｄ２５の表示データ、ＣＬ１、ＣＬ２、交流化信号（Ｍ）等のクロック信号等）、および電源回路１２０から供給される階調基準電圧（例えば、図２に示すＶ０〜Ｖ９の階調基準電圧）が入力されるバンプ電極であり、３３３は、前述したデジタル信号および階調基準電圧が出力されるバンプ電極である。また、３３２は、液晶表示パネル１００のドレイン信号線Ｄに接続されるバンプ電極である。
なお、バンプ電極（３３１，３３３）は、ＴＦＴ基板を構成するガラス基板（ＳＵＢ１）に形成された配線層３０１と接続される。
一般に、半導体チップのバンプ電極は、金（Ａｕ）バンプが使用されており、また、その厚さは、１５μｍ前後であり、この金バンプ電極は、例えば、半導体チップ内の配線層として使用されるアルミニウム（Ａｌ）よりも、比抵抗が小さく、その上、厚さが桁違いに厚くできるため、バンプ電極の抵抗値を小さくすることができる。
【００１９】
そのため、図１に示すように、図８に示すＦＰＣ基板１５０を用いることなく、ドレインドライバ１３０のバンプ電極形成面に形成された金バンプ電極、およびガラス基板（ＳＵＢ１）上の配線層３００を介して、各ドレインドライバ１３０に対して電源電圧を供給しても、最後尾のドレインドライバ１３０に供給される電源電圧の電圧値の変動を、実用レベルまで低減することができる。
なお、前述した金バンプ電極は、既存の製造プロセスにおけるバンプ電極形成工程で一括して形成することが可能であり、コストアップの要因とならず、その上、本実施の形態では、図８に示すＦＰＣ基板１５０を省略することが可能であるので、本実施の形態では、より一層、コストを低減することが可能となる。
【００２０】
図５は、本実施の形態のドレインドライバ１３０の変形例のバンプ電極形成面を説明するための模式図である。
図５に示すドレインドライバ１３０においても、バンプ電極は、直線上に形成されるが、この図５に示すドレインドライバ１３０では、このバンプ電極をドレインドライバ内の電源配線（半導体チップ内部の電源配線）として、使用するようにしたものである。
一般に、半導体チップ内部の電源配線としては、アルミニウムが使用されるが、このアルミニウムの配線層の厚さは、数１００ｎｍである。これに対して、バンプ電極として使用される金バンプ電極は、その厚さが、１５μｍ前後である。
即ち、金バンプ電極は、アルミニウム（Ａｌ）よりも、比抵抗が小さく、その上、厚さが桁違いに厚くできるため、極めて低抵抗の電源配線とすることが可能となるので、ドレインドライバ内部の電源配線の抵抗が、ドライバ出力に及ぼす影響を小さくでき、液晶表示パネル１００に表示する画像の表示品質を向上させることが可能となる。
なお、前述の説明では、ドレインドライバ側にのみ、直線状の金バンプ電極を設け、この金バンプ電極およびガラス基板（ＳＵＢ１）上の配線層３００を介して、各ドレインドライバ１３０に電源電圧を供給する場合について説明したが、本発明は、これに限定されるものではなく、ゲートドライバ側も同様な構成とすることも可能である。
【００２１】
図６は、本実施の形態の液晶表示モジュールの概略構成を示す分解斜視図である。
図６に示すように、本実施の形態の液晶表示モジュールは、液晶表示パネル１００が、金属板から成る枠状のフレーム（上側ケース）１０と、バックライトユニット２０との間に収納されて構成される。また、電源回路１２０は、バックライトユニット２０の後側に配置される。
なお、一般に、バックライトユニットは、冷陰極蛍光灯、楔形（側面形状が台形）の導光体、拡散シート、プリズムシート、反射シートと、および前述した各部品を収納するモールドで構成されるが、このバックライトユニットの構成は、本発明とは関係がないので、その詳細な説明は省略する。
【００２２】
図７は、本実施の形態の液晶表示モジュールの他の特徴を示す模式図である。
なお、この図７において、ＳＵＢ２は、カラーフィルタ基板を構成するガラス基板であり、また、図７では、図６に示すフレーム１０と、液晶表示パネル１００との部分のみを図示し、そのための構成の図示は省略している。
レインドライバ１３０の消費電力が大きいと、ドレインドライバ１３０の発熱が大きくなる。また、液晶は温度依存性を有し、温度が変化すると、印加電圧−透過率特性が変化する。
そのため、前述したドレインドライバ１３０で生じる熱が、液晶表示パネル１００の液晶に印加されると、その部分の印加電圧−透過率特性が変化し、液晶表示パネル１００の表示画面に輝度ムラが生じることが想定される。
しかしながら、本実施の形態では、ドレインドライバ１３０のバンプ電極形成面と反対側の面と、フレーム１０との間に、例えば、高熱伝導性ゴム等の熱伝導率の高い材料から成る熱伝導膜５０を設けている。
【００２３】
これにより、本実施の形態では、ドレインドライバ１３０の消費電力が大きく、ドレインドライバ１３０の発熱が大きくなっても、このドレインドライバ１３０で生じる熱を、熱伝導膜５０を介して金属製のフレーム１０に伝導し、フレーム１０により効率的に放熱することが可能となる。
そのため、本実施の形態では、前述したような、ドレインドライバ１３０での発熱により、液晶表示パネル１００の表示画面に局所的な輝度ムラが生じるの防止することが可能となり、液晶表示パネル１００に表示される表示画面の表示品質を向上させることが可能となる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、デジタル信号順次転送方式を採用する液晶表示装置において、従来よりもコストを低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
【図２】図１に示すドレインドライバの一例の概略内部構成を示すブロック図である。
【図３】本発明の実施の形態のドレインドライバのバンプ電極形成面と、ＴＦＴ基板を構成するガラス基板上の配線層とを説明するための模式図である。
【図４】本発明の実施の形態のドレインドライバを、ＴＦＴ基板を構成するガラス基板上に実装した状態を示す要部断面図である。
【図５】本発明の実施の形態のドレインドライバの変形例のバンプ電極形成面を説明するための模式図である。
【図６】本発明の実施の形態の液晶表示モジュールの概略構成を示す分解斜視図である。
【図７】本発明の実施の形態の液晶表示モジュールの他の特徴を示す模式図である。
【図８】従来の液晶表示モジュールの表示パネルの基本構成を示すブロック図である。
【符号の説明】
１０…フレーム（上側ケース）、２０…バックライトユニット、５０…熱伝導膜、１００…液晶表示パネル、１１０…タイミングコントローラ、１２０…電源回路、１３０…ドレインドライバ、１３１…クロック制御回路、１３２…ラッチアドレスセレクタ、１３３…データ取込・演算回路、１３４…データ出力回路、１３５…ラッチ回路（１）、１３６…ラッチ回路（２）、１３７…デコーダ回路、１３８…アンプ回路、１３９…階調電圧生成回路、１４０…ゲートドライバ、１５０…フレキシブルプリント配線基板、３００，３０１…配線層、３３０、３３１，３３２，３３３…バンプ電極、ＳＵＢ１，ＳＵＢ２…ガラス基板、ＰＩＸ…画素電極、ＴＦＴ…薄膜トランジスタ、Ｇ…走査信号線（またはゲート信号線）、Ｄ…映像信号線（またはドレイン信号線）、ＣＳＴ…保持容量、ＣＬ…容量線。
Claims (1)
- 第１の基板と、
第２の基板と、
前記第１および第２の基板間に狭持される液晶とを備える液晶表示装置であって、
前記第１の基板は、少なくとも隣接する２辺の周辺部に実装される複数の半導体チップと、
前記複数の半導体チップが実装される領域内の一部を除いて設けられる電源用の配線層とを有し、
前記各半導体チップは、当該半導体チップ内部の回路素子に電源電圧を供給する電源端子が、前記複数の半導体チップの配列方向に延長して形成されるとともに、前記各半導体チップの電源端子の両端が、前記電源用の配線層と接続され、
前記各半導体チップの配列方向に延長して形成される前記電源端子と前記電源用の配線層とは、前記複数の半導体チップに渡って直線として構成されていることを特徴とする液晶表示装置。
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