KR20210025800A - 표시 장치 - Google Patents

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KR20210025800A
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Abstract

본 출원의 목적은 비표시영역 중 패드부가 구비된 영역을 제외한 나머지 영역들에 게이트 구동회로가 배치되어 있으며, 게이트 라인들과 다른 층에 형성되어 상기 게이트 라인들과 연결되는 연결 라인들이 배치되어 있는, 표시 장치를 제공하는 것이다.

Description

표시 장치{DISPLAY APPARATUS}
본 출원은 표시 장치에 관한 것이다.
표시 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다. 이러한 표시 장치는 액정 표시 장치와 발광 표시 장치를 포함한다. 발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하기 때문에 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.
표시 장치는 복수의 게이트 라인에 게이트 펄스를 공급하는 게이트 구동부를 포함하고, 게이트 구동부는 시프트 레지스터(Shift Register)를 이용하여 복수의 게이트 라인에 인가되는 게이트 펄스를 순차적으로 시프트(Shift)할 수 있다. 그리고, 표시 장치는 시프트 레지스터를 픽셀 어레이와 함께 표시 패널의 기판 상에 실장함으로써, GIP(Gate in Panel) 구조를 가질 수 있다.
종래의 표시 장치는 시프트 레지스터를 기판의 좌우 비표시 영역에 배치하여, 더블 피딩 방식 또는 인터레이싱 방식을 통해 게이트 펄스를 공급할 수 있다. 이 때, 더블 피딩 방식은 시프트 레지스터의 설계 영역이 증가하여 좌우 비표시 영역이 증가하는 문제점을 갖고, 인터레이싱 방식은 대형 패널에서 적용될 때 게이트 펄스의 입력단과 멀어질수록 게이트 펄스의 딜레이가 발생하는 문제점을 갖는다.
또한, 종래의 표시 장치에서는, 표시 패널에 구비된 금속 라인들 간의 기생 캐패시턴스를 감소시키기 위한 구조가 구비되어 있지 않다.
또한, 종래의 표시 장치에서는, 표시 패널의 정면으로 노출되는 패드부를 커버하기 위한 구조물이 구비되어야 한다. 따라서, 종래의 표시 장치에서는, 표시 패널을 지지하는 프런트 커버의 네 개의 측면들 중, 중 적어도 하나의 측면은 표시 패널의 정면에서 표시 패널을 감싸야 한다. 이에 따라, 표시 장치의 프런트 커버의 정면 베젤의 크기가 감소되기 어렵다.
본 출원의 목적은 비표시영역 중 패드부가 구비된 영역을 제외한 나머지 영역들에 게이트 구동회로가 배치되어 있으며, 게이트 라인들과 다른 층에 형성되어 상기 게이트 라인들과 연결되는 연결 라인들이 배치되어 있는, 표시 장치를 제공하는 것이다.
본 출원에 따른 표시 장치는 복수의 게이트 라인들에 연결된 픽셀들을 갖는 표시 영역과, 상기 표시 영역을 둘러싸는 제1 내지 제4 비표시 영역을 갖는 표시 패널, 상기 제1 비표시 영역에 배치된 패드부, 상기 제2 비표시 영역에 배치되어 상기 복수의 게이트 라인 중 제1 게이트 라인 그룹을 구동하는 제1 게이트 구동 회로, 상기 제3 비표시 영역에 배치되어 상기 복수의 게이트 라인 중 제2 게이트 라인 그룹을 구동하는 제2 게이트 구동 회로 및 상기 제4 비표시 영역에 배치되어 상기 제1 및 제2 게이트 라인 그룹을 구동하는 제3 게이트 구동 회로를 포함한다. 상기 표시 패널에는, 상기 제1 및 제2 게이트 라인 그룹의 게이트 라인들을 상기 제3 게이트 구동회로와 연결시키는 연결 라인들이 구비된다.
본 출원에 따른 표시 장치는 패드부가 배치된 제1 비표시 영역을 제외한 제2 내지 제4 비표시 영역들에 게이트 구동 회로들을 분산 배치함으로써, 제2 내지 제4 비표시 영역들의 폭을 감소시키고, 게이트 펄스의 딜레이를 제거하여 고속 구동을 용이하게 구현할 수 있으며, 표시 영역 내에서의 게이트 펄스들의 출력 차이를 방지할 수 있다.
또한, 본 출원에 따른 표시 장치는 서로 다른 층에 구비된 금속들 간에 발생되는 기생 캐패시턴스를 감소시킬 수 있다.
또한, 본 출원에 따른 표시 장치에서는 베젤의 폭이 최소화됨으로써, 표시 장치의 미관이 향상될 수 있다.
도 1은 본 출원의 일 예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 제1 실시예에 따른 표시 장치에서, 복수의 스테이지와 게이트 라인들의 연결 관계를 나타내는 도면이다.
도 3은 도 2에 도시된 표시 장치에서, 제1 게이트 구동 회로를 나타내는 도면이다.
도 4는 도 2에 도시된 표시 장치에서, 제2 게이트 구동 회로를 나타내는 도면이다.
도 5는 도 2에 도시된 표시 장치에서, 제3 게이트 구동 회로를 나타내는 도면이다.
도 6은 도 2에 도시된 표시 장치에서, 게이트 스타트 신호, 게이트 시프트 클럭, 및 공통 게이트 신호를 나타내는 파형도이다.
도 7은 도 3에 도시된 제1 스테이지의 내부 구성을 나타내는 회로도이다.
도 8은 도 2에 도시된 표시 장치에서, 비표시 영역 감소의 효과를 설명하는 도면이다.
도 9는 도 2에 도시된 표시 장치에서, 게이트 펄스의 딜레이 감소 효과를 설명하는 도면이다.
도 10은 제2 실시예에 따른 표시 장치에서, 복수의 스테이지와 게이트 라인들의 연결 관계를 나타내는 도면이다.
도 11은 도 10에 도시된 표시 장치에서, 제1 게이트 구동 회로를 나타내는 도면이다.
도 12는 도 10에 도시된 표시 장치에서, 제2 게이트 구동 회로를 나타내는 도면이다.
도 13은 도 10에 도시된 표시 장치에서, 제3 게이트 구동 회로를 나타내는 도면이다.
도 14는 도 10에 도시된 표시 장치에서, 비표시 영역 감소의 효과를 설명하는 도면이다.
도 15는 도 2 및 도 10에 도시된 표시패널의 단면을 개략적으로 나타낸 예시도이다.
도 16은 도 2 및 도 10에 도시된 표시패널의 단면을 개략적으로 나타낸 또 다른 예시도이다.
도 17은 도 2 및 도 10에 도시된 표시패널의 단면을 개략적으로 나타낸 또 다른 예시도이다.
도 18은 도 2 및 도 10에 도시된 표시패널의 단면을 개략적으로 나타낸 또 다른 예시도이다.
도 19는 본 출원에 따른 표시장치에서 기생 캐패시턴스가 감소되는 원리를 설명하기 위한 예시도이다.
도 20은 본 출원에 따른 표시장치에서 표시패널에 회로 필름이 부착되는 방법을 설명하기 위한 예시도이다.
도 21은 도 20에 도시된 표시패널이 프런트 커버에 장착된 상태를 나타낸 예시도이다.
도 22는 도 21에 도시된 표시패널의 정면을 나타낸 예시도이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
도 1은 본 출원의 일 예에 따르면, 표시 장치를 나타내는 평면도이고, 도 2는 제1 실시예에에 따른 표시 장치에서, 복수의 스테이지와 게이트 라인들의 연결 관계를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 표시 장치(10)는 표시 패널(100), 표시 구동부(200), 및 게이트 구동부(300)를 포함한다.
표시 패널(100)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다. 상기 표시 패널(100)은 액정표시패널일 수도 있고, 유기발광 표시패널일 수도 있으며, 이 외에도 다양한 종류의 패널이될 수 있다.
상기 표시 패널(100)이 액정표시패널인 경우, 컬러를 표현하기 위한 컬러필터는 트랜지스터가 구비된 TFT기판(하부기판)과 액정을 사이에 두고 배치되는 상부기판에 구비될 수 있다.
그러나, 상기 컬러필터는 상기 트랜지스터를 커버하는 평탄층에 구비될 수도 있다. 예를 들어, 상기 트랜지스터는 기판 상에 구비되고, 상기 트랜지스터의 단차를 제거하기 위해 상기 박막트랜지스터의 상단에 평탄층이 형성되고, 상기 평탄층 상단에는 픽셀전극이 형성되며, 상기 평탄층과 상기 픽셀전극 상단에는 액정층이 구비된다. 이 경우, 상기 평탄층은 적어도 두 개의 층들로 구성될 수 있으며, 상기 컬러필터 역시 평탄층의 기능을 수행할 수 있다. 이 경우, 상기 상부기판에 컬러필터가 구비될 필요가 없기 때문에, 상기 상부기판의 제조 공정 및 구조가 단순화될 수 있다. 이와 관련된 내용은 이하에서, 도 17 내지 도 19를 참조하여 설명된다.
표시 영역(AA)은 영상이 표시되는 영역으로서, 기판의 중앙 부분에 정의될 수 있다. 여기에서, 표시 영역(AA)은 픽셀 어레이층의 활성 영역에 해당할 수 있다. 예를 들어, 표시 영역(AA)은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)에 의해 교차되는 영역마다 형성된 복수의 픽셀들로 이루어질 수 있다. 여기에서, 복수의 픽셀들 각각은 광을 방출하는 최소 단위의 영역으로 정의될 수 있다.
표시 영역(AA)은 제1 및 제2 표시 영역(AA1, AA2)을 포함할 수 있다.
제1 표시 영역(AA1)은 표시 영역(AA)의 좌측 영역에 해당하며, 제1 게이트 구동 회로(310)와 인접할 수 있다. 예를 들어, 제1 표시 영역(AA1)의 일단(예를 들어, 좌단)은 제1 게이트 구동 회로(310)와 마주할 수 있고, 제1 표시 영역(AA1)의 일단과 수직한 타단(예를 들어, 하단)은 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n), n은 4 이상의 자연수)와 마주할 수 있다. 따라서, 제1 표시 영역(AA1)에 배치된 오드 게이트 라인(GL1~GL(2n-1), n은 4 이상의 자연수)의 일단은 제1 게이트 구동 회로(310)와 연결되어 게이트 펄스를 수신할 수 있고, 제1 표시 영역(AA1)에 배치된 이븐 게이트 라인(GL2~GL(2n), n은 4 이상의 자연수)은 제2 연결 라인(CL2)을 통해 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))와 연결되어 게이트 펄스를 수신할 수 있다.
상기 제1 및 제2 연결 라인들(CL1, CL2)과 상기 게이트 라인들은 절연층을 사이에 두고 서로 다른 층에 형성될 수 있다. 이 경우, 어느 하나의 연결 라인과 어느 하나의 게이트 라인은 상기 절연층에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다.
상기 표시 패널(100)이 액정표시패널인 경우, 상기 제1 및 제2 연결 라인들은, 각 픽셀에 구비되는 트랜지스터들 및 픽셀전극을 구성하는 금속들 중 어느 하나와 동일한 공정을 통해 상기 TFT기판에 구비될 수 있다.
예를 들어, 상기 표시 패널(100)이 액정표시패널인 경우, 상기 제1 및 제2 연결 라인들은, 기판 상에 구비될 수 있고, 상기 제1 및 제2연결 라인들은 절연층에 의해 커버될 수 있으며, 상기 절연층 상에 트랜지스터들이 구비될 수 있다. 즉, 상기 제1 및 제2연결 라인들은 상기 트랜지스터와 절연되도록 상기 트랜지스터의 하단에 구비될 수 있다. 이 경우, 상기 제1 및 제2 연결 라인들과 상기 트랜지스터를 구성하는 금속라인들 사이에서는 기생 캐패시턴스 등이 발생되지 않으므로, 트랜지스터의 구동 효율이 향상될 수 있으며, 상기 제1 및 제2 연결 라인들 각각의 로드가 감소될 수 있다. 이와 관련된 내용은 이하에서, 도 15 및 도 16을 참조하여 설명된다.
제2 표시 영역(AA2)은 표시 영역(AA)의 우측 영역에 해당하며, 제2 게이트 구동 회로(320)와 인접할 수 있다. 예를 들어, 제2 표시 영역(AA2)의 일단(예를 들어, 우단)은 제2 게이트 구동 회로(320)와 마주할 수 있고, 제2 표시 영역(AA2)의 일단과 수직한 타단(예를 들어, 하단)은 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1), n은 4 이상의 자연수)와 마주할 수 있다. 따라서, 제2 표시 영역(AA2)에 배치된 이븐 게이트 라인(GL2~GL(2n))의 일단은 제2 게이트 구동 회로(320)와 연결되어 게이트 펄스를 수신할 수 있고, 제2 표시 영역(AA2)에 배치된 오드 게이트 라인(GL1~GL(2n-1))은 제1 연결 라인(CL1)을 통해 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))와 연결되어 게이트 펄스를 수신할 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로서, 표시 영역(AA)을 둘러싸는 기판의 가장자리 부분에 정의될 수 있다. 그리고, 비표시 영역(NA)은 표시 영역(AA)의 상단, 좌단, 우단, 및 하단 각각과 마주하는 제1 내지 제4 비표시 영역(NA1, NA2, NA3, NA4)을 포함할 수 있다.
제1 비표시 영역(NA1)은 표시 영역(AA)의 상단에 배치되어 표시 구동부(200)와 연결될 수 있고, 표시 구동부(200)와 전기적으로 연결되는 패드부(미도시)를 포함할 수 있다. 예를 들어, 제1 비표시 영역(NA1)의 패드부는 표시 구동부(200)의 복수의 회로 필름(210)과 연결될 수 있다.
제2 비표시 영역(NA2)은 표시 영역(AA)의 좌단에 배치되어 제1 게이트 구동 회로(310)를 수용할 수 있다. 구체적으로, 제2 비표시 영역(NA2)은 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))를 수용할 수 있다. 여기에서, 오드 스테이지(ST1~ST(2n-1))는 복수의 스테이지 중 홀수 번째 스테이지(ST1~ST(2n-1))에 해당할 수 있다. 그리고, 제2 비표시 영역(NA2)은 제1 게이트 구동 회로(310)의 복수의 오드 스테이지(ST1~ST(2n-1))와 연결된 제1 게이트 라인 그룹 또는 오드 게이트 라인(GL1~GL(2n-1))의 일단을 수용할 수 있다. 또한, 제2 비표시 영역(NA2)은 표시 구동부(200)로부터 연장되어 제1 게이트 구동 회로(310)에 연결되는 공통 신호 라인(CGS) 및 오드 클럭 라인(CLK_ODD)을 수용할 수 있다.
제3 비표시 영역(NA3)은 표시 영역(AA)의 우단에 배치되어 제2 게이트 구동 회로(320)를 수용할 수 있다. 구체적으로, 제3 비표시 영역(NA3)은 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))를 수용할 수 있다. 여기에서, 이븐 스테이지(ST2~ST(2n))는 복수의 스테이지 중 짝수 번째 스테이지(ST2~ST(2n))에 해당할 수 있다. 그리고, 제3 비표시 영역(NA3)은 제2 게이트 구동 회로(320)의 복수의 이븐 스테이지(ST2~ST(2n))와 연결된 제2 게이트 라인 그룹 또는 이븐 게이트 라인(GL2~GL(2n))의 일단을 수용할 수 있다. 또한, 제3 비표시 영역(NA3)은 표시 구동부(200)로부터 연장되어 제2 게이트 구동 회로(320)에 연결되는 공통 신호 라인(CGS) 및 이븐 클럭 라인(CLK_EVEN)을 수용할 수 있다.
제4 비표시 영역(NA4)은 표시 영역(AA)의 하단에 배치되어 제3 게이트 구동 회로(330)를 수용할 수 있다. 구체적으로, 제4 비표시 영역(NA4)은 제3 게이트 구동 회로(330)의 복수의 오드 스테이지(ST1~ST(2n-1)) 및 복수의 이븐 스테이지(ST2~ST(2n))를 수용할 수 있다. 그리고, 제4 비표시 영역(NA4)은 오드 게이트 라인(GL1~GL(2n-1))과 연결된 제1 연결 라인(CL1)의 일단, 및 이븐 게이트 라인(GL2~GL(2n))과 연결된 제2 연결 라인(CL2)의 일단을 수용할 수 있다. 또한, 제4 비표시 영역(NA4)은 제2 또는 제3 비표시 영역(NA2, NA3)으로부터 연장되어 제3 게이트 구동 회로(330)에 연결되는 공통 신호 라인(CGS), 오드 클럭 라인(CLK_ODD), 및 이븐 클럭 라인(CLK_EVEN)을 수용할 수 있다.
표시 패널(100)은 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 제1 및 제2 연결 라인(CL1, CL2)을 더 포함할 수 있다.
복수의 게이트 라인(GL) 각각은 제1 방향을 따라 길게 연장되고, 제1 방향과교차하는 제2 방향을 따라 서로 이격될 수 있다. 구체적으로, 복수의 게이트 라인은 제1 및 제2 게이트 라인 그룹(GL1~GL(2n-1), GL2~GL(2n))을 포함할 수 있다. 여기에서, 제1 게이트 라인 그룹은 복수의 게이트 라인 중 홀수 번째 게이트 라인인 오드 게이트 라인(GL1~GL(2n-1))에 해당할 수 있고, 제2 게이트 라인 그룹은 복수의 게이트 라인 중 짝수 번째 게이트 라인인 이븐 게이트 라인(GL2~GL(2n))에 해당할 수 있다. 이러한 복수의 게이트 라인(GL)은 게이트 구동부(300)로부터 게이트 펄스를 수신하여, 복수의 픽셀 각각을 순차적으로 구동할 수 있다.
일 예에 따르면, 오드 게이트 라인(GL1~GL(2n-1))의 일단은 제1 게이트 구동 회로(310)와 직접 연결되어 게이트 펄스를 수신할 수 있고, 오드 게이트 라인(GL1~GL(2n-1))은 제2 표시 영역(AA2) 내에서 제1 연결 라인(CL1)과 연결되어, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))로부터 게이트 펄스를 수신할 수 있다.
일 예에 따르면, 이븐 게이트 라인(GL2~GL(2n))의 일단은 제2 게이트 구동 회로(320)와 직접 연결되어 게이트 펄스를 수신할 수 있고, 이븐 게이트 라인(GL2~GL(2n))은 제1 표시 영역(AA1) 내에서 제2 연결 라인(CL2)과 연결되어, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))로부터 게이트 펄스를 수신할 수 있다.
복수의 데이터 라인(DL) 각각은 제2 방향을 따라 길게 연장되고, 제1 방향을 따라 서로 이격될 수 있다. 이러한 복수의 데이터 라인(DL)은 표시 구동부(200)로부터 데이터 전압을 수신하여, 복수의 픽셀 각각의 발광 소자의 휘도를 제어할 수 있다.
복수의 제1 연결 라인(CL1)은 제2 방향을 따라 길게 연장되고, 제1 방향을 따라 서로 이격될 수 있다. 이러한 복수의 제1 연결 라인(CL1)은 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))와 직접 연결되어, 제2 표시 영역(AA2)으로 연장될 수 있다. 따라서, 제1 연결 라인(CL1)은 오드 게이트 라인(GL1~GL(2n-1))의 제2 표시 영역(AA2) 내의 지점과 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))를 연결시킬 수 있다.
복수의 제2 연결 라인(CL2)은 제2 방향을 따라 길게 연장되고, 제1 방향을 따라 서로 이격될 수 있다. 이러한 복수의 제2 연결 라인(CL2)은 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))와 직접 연결되어, 제1 표시 영역(AA1)으로 연장될 수 있다. 따라서, 제2 연결 라인(CL2)은 이븐 게이트 라인(GL2~GL(2n))의 제1 표시 영역(AA1) 내의 지점과 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))를 연결시킬 수 있다.
복수의 픽셀 각각은 표시 영역(AA) 상에 배치된 게이트 라인(GL) 및 데이터 라인(DL)에 의해 정의되는 픽셀 영역마다 배치될 수 있다. 일 예에 따르면, 복수의 픽셀 각각은 구동 트랜지스터를 갖는 픽셀 회로, 및 픽셀 회로에 연결된 발광 소자를 포함할 수 있다.
표시 구동부(200)는 표시 패널(100)의 비표시 영역(NA)에 마련된 패드부에 연결되어 표시 구동 시스템으로부터 공급되는 영상 데이터에 대응되는 영상을 각 픽셀에 표시할 수 있다. 일 예에 따르면, 표시 구동부(200)는 복수의 회로 필름(210), 복수의 데이터 구동 집적 회로(220), 인쇄 회로 기판(230), 및 타이밍 제어부(240)를 포함할 수 있다.
복수의 회로 필름(210) 각각의 일측에 마련된 입력 단자들은 필름 부착 공정에 의해 인쇄 회로 기판(230)에 부착되고, 복수의 회로 필름(210) 각각의 타측에 마련된 출력 단자들은 필름 부착 공정에 의해 패드부에 부착될 수 있다. 일 예에 따르면, 복수의 회로 필름(210) 각각은 표시 장치(10)의 비표시 영역을 감소시키기 위하여 연성 회로 필름으로 구현되어 벤딩될 수 있다. 예를 들어, 복수의 회로 필름(210)은 TCP(Tape Carrier Package) 또는 COF(Chip On Flexible Board 또는 Chip On Film)로 이루어질 수 있다.
복수의 데이터 구동 집적 회로(220) 각각은 복수의 회로 필름(210) 각각에 개별적으로 실장될 수 있다. 이러한 복수의 데이터 구동 집적 회로(220) 각각은 타이밍 제어부(240)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하여 해당하는 데이터 라인에 공급할 수 있다.
인쇄 회로 기판(230)은 타이밍 제어부(240)를 지지하고, 표시 구동부(200)의 구성들 간의 신호 및 전원을 전달할 수 있다. 인쇄 회로 기판(230)은 각 픽셀에 영상을 표시하기 위해 타이밍 제어부(240)로부터 공급되는 신호와 구동 전원을 복수의 데이터 구동 집적 회로(220) 및 스캔 구동 회로부(220)에 제공할 수 있다. 이를 위해, 신호 전송 배선과 각종 전원 배선이 인쇄 회로 기판(230) 상에 마련될 수 있다. 예를 들어, 인쇄 회로 기판(230)은 회로 필름(210)의 개수에 따라 하나 이상으로 구성될 수 있다.
타이밍 제어부(240)는 인쇄 회로 기판(230)에 실장되고, 인쇄 회로 기판(230)에 마련된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다. 타이밍 제어부(240)는 타이밍 동기 신호에 기초해 영상 데이터를 픽셀 배치 구조에 알맞도록 정렬하여 픽셀 데이터를 생성하고, 생성된 픽셀 데이터를 해당하는 데이터 구동 집적 회로(220)에 제공할 수 있다. 그리고, 타이밍 제어부(240)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 복수의 데이터 구동 집적 회로(220) 각각의 구동 타이밍을 제어하고, 게이트 제어 신호를 통해 게이트 구동부(300)의 구동 타이밍을 제어할 수 있다. 여기에서, 게이트 제어 신호는 복수의 회로 필름(210) 중 첫번째 또는/및 마지막 연성 회로 필름과 제1 비표시 영역(NA1)을 통해서 해당하는 게이트 구동부(300)에 공급될 수 있다.
게이트 구동부(300)는 표시 패널(100)에 마련된 복수의 게이트 라인(GL)과 연결될 수 있다. 구체적으로, 게이트 구동부(300)는 타이밍 제어부(300)로부터 공급되는 게이트 제어 신호를 기반으로 정해진 순서에 따라 게이트 펄스를 생성하여 해당하는 게이트 라인(GL)에 공급할 수 있다. 일 예에 따르면, 게이트 구동부(300)는 제1 내지 제3 게이트 구동 회로(310, 320, 330)를 포함할 수 있다.
제1 게이트 구동 회로(310)는 오드 게이트 라인(GL1~GL(2n-1)) 각각에 대응되는 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있다. 구체적으로, 제1 게이트 구동 회로(310)는 박막 트랜지스터의 제조 공정에 따라 표시 패널(100)의 좌측 가장자리(또는 제2 비표시 영역(NA2))에 집적되어 오드 게이트 라인(GL1~GL(2n-1))과 일대일로 연결될 수 있다. 일 예에 따르면, 제1 게이트 구동 회로(310)는 제2 비표시 영역(NA2)에 배치되어 오드 게이트 라인(GL1~GL(2n-1)) 각각에 게이트 펄스를 제공하는 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있다.
제2 게이트 구동 회로(320)는 이븐 게이트 라인(GL2~GL(2n)) 각각에 대응되는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다. 구체적으로, 제2 게이트 구동 회로(320)는 박막 트랜지스터의 제조 공정에 따라 표시 패널(100)의 우측 가장자리(또는 제3 비표시 영역(NA3))에 집적되어 이븐 게이트 라인(GL2~GL(2n))과 일대일로 연결될 수 있다. 일 예에 따르면, 제2 게이트 구동 회로(320)는 제3 비표시 영역(NA3)에 배치되어 이븐 게이트 라인(GL2~GL(2n)) 각각에 게이트 펄스를 제공하는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다.
제3 게이트 구동 회로(330)는 오드 게이트 라인(GL1~GL(2n-1)) 각각에 대응되는 오드 스테이지(ST1~ST(2n-1)), 및 이븐 게이트 라인(GL2~GL(2n)) 각각에 대응되는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다 구체적으로, 제3 게이트 구동 회로(330)는 박막 트랜지스터의 제조 공정에 따라 표시 패널(100)의 하측 가장자리(또는 제4 비표시 영역(NA4))에 집적되어 복수의 제1 연결 라인(CL1) 및 복수의 제2 연결 라인(CL2)과 일대일로 연결될 수 있다. 예를 들어, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 연결 라인(CL1)을 통해 오드 게이트 라인(GL1~GL(2n-1))과 일대일로 연결될 수 있고, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 연결 라인(CL2)을 통해 이븐 게이트 라인(GL2~GL(2n))과 일대일로 연결될 수 있다.
도 3은 도 2에 도시된 표시 장치에서, 제1 게이트 구동 회로를 나타내는 도면이다.
도 3을 참조하면, 제1 게이트 구동 회로(310)는 오드 게이트 라인(GL1~GL(2n-1))에 게이트 펄스를 공급하는 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있다. 즉, 제1 게이트 구동 회로(310)는 오드 게이트 라인(GL1~GL(2n-1))의 총 개수와 대응되는 개수의 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있다. 구체적으로, 제1 게이트 구동 회로(310)는 제2 비표시 영역(NA2)을 지나는 공통 신호 라인(CGS)으로부터 제1 및 제2 구동 전압(VDD, VSS)을 인가받을 수 있고, 오드 클럭 라인(CLK_ODD)으로부터 오드 클럭 신호를 수신할 수 있다. 여기에서, 오드 클럭 신호는 제1, 제3, 제5, 및 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)에 해당할 수 있다. 그리고, 제1, 제3, 제5, 및 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)은 순차적으로 시프트되는 위상을 가질 수 있다. 이 때, 오드 클럭 라인(CLK_ODD)은 제1 게이트 클럭(CLK1)을 제2k-7 스테이지(ST(2k-7), k는 n이하의 4의 배수)에 공급하고, 제3 게이트 클럭(CLK3)을 제2k-5 스테이지(ST(2k-5))에 공급하며, 제5 게이트 클럭(CLK5)을 제2k-3 스테이지(ST(2k-3))에 공급하고, 제7 게이트 클럭(CLK7)을 제2k-1 스테이지(ST(2k-1))에 공급할 수 있다.
제1 및 제3 스테이지(ST1, ST3) 각각은 제1 및 제3 게이트 스타트 신호(Vst1, Vst3) 각각에 의해 인에이블되어, 제1 및 제3 게이트 클럭(CLK1, CLK3) 각각을 수신하여 제1 및 제3 게이트 라인(GL1, GL3) 각각에 게이트 펄스(Gout1, Gout3)를 공급할 수 있다. 그리고, 제1 및 제3 스테이지(ST1, ST3) 각각은 제5 및 제7 스테이지(ST5, ST7) 각각의 출력 신호(또는 게이트 펄스)(Gout5, Gout7)에 의해 리셋될 수 있다.
이와 같은 방식으로, 오드 스테이지 중 제5 내지 제2n-5 스테이지(ST5~ST(2n-5)) 각각은 이전 4번째 스테이지의 출력 신호에 의해 인에이블되어, 해당하는 게이트 클럭(CLK1, CLK3, CLK5, CLK7) 각각을 수신하여 오드 게이트 라인(GL5~GL(2n-5)) 각각에 게이트 펄스(Gout5, Gout(2n-5))를 공급할 수 있다. 그리고, 제5 내지 제2n-5 스테이지(ST5~ST(2n-5)) 각각은 다음 4번째 스테이지의 출력 신호에 의해 리셋될 수 있다.
그리고, 제2n-3 및 제2n-1 스테이지(ST(2n-3), ST(2n-1)) 각각은 이전 4번째 스테이지의 출력 신호에 의해 인에이블되어, 해당하는 게이트 클럭(CLK5, CLK7) 각각을 수신하여 제2n-3 및 제2n-1 게이트 라인(GL(2n-3), GL(2n-1)) 각각에 게이트 펄스(Gout(2n-3), Gout(2n-1))를 공급할 수 있다. 그리고, 제2n-3 및 제2n-1 스테이지(ST(2n-3), ST(2n-1)) 각각은 제1 및 제3 리셋 클럭(미도시)에 의해 리셋될 수 있다.
이와 같이, 제1 내지 제2n-5 스테이지(ST1~ST(2n-5)) 각각의 출력 신호(Gout1~Gout(2n-5))는 다음 4번째 스테이지의 게이트 스타트 신호로서 공급될 수 있고, 제5 내지 제2n-1 스테이지(ST5~ST(2n-1)) 각각의 출력 신호(Gout5~Gout(2n-1))는 이전 4번째 스테이지의 리셋 클럭으로 공급될 수 있다.
도 4는 도 2에 도시된 표시 장치에서, 제2 게이트 구동 회로를 나타내는 도면이다.
도 4를 참조하면, 제2 게이트 구동 회로(320)는 이븐 게이트 라인(GL2~GL(2n))에 게이트 펄스를 공급하는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다. 즉, 제2 게이트 구동 회로(320)는 이븐 게이트 라인(GL2~GL(2n))의 총 개수와 대응되는 개수의 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다. 구체적으로, 제2 게이트 구동 회로(320)는 제3 비표시 영역(NA3)을 지나는 공통 신호 라인(CGS)으로부터 제1 및 제2 구동 전압(VDD, VSS)을 인가받을 수 있고, 이븐 클럭 라인(CLK_EVEN)으로부터 이븐 클럭 신호를 수신할 수 있다. 여기에서, 이븐 클럭 신호는 제2, 제4, 제6, 및 제8 게이트 클럭(CLK2, CLK4, CLK6, CLK8)에 해당할 수 있다. 그리고, 제2, 제4, 제6, 및 제8 게이트 클럭(CLK2, CLK4, CLK6, CLK8)은 순차적으로 시프트되는 위상을 가질 수 있다. 이 때, 이븐 클럭 라인(CLK_EVEN)은 제2 게이트 클럭(CLK2)을 제2k-6 스테이지(ST(2k-6), k는 n이하의 4의 배수)에 공급하고, 제4 게이트 클럭(CLK4)을 제2k-4 스테이지(ST(2k-4))에 공급하며, 제6 게이트 클럭(CLK6)을 제2k-2 스테이지(ST(2k-2))에 공급하고, 제8 게이트 클럭(CLK8)을 제2k 스테이지(ST(2k))에 공급할 수 있다.
제2 및 제4 스테이지(ST2, ST4) 각각은 제2 및 제4 게이트 스타트 신호(Vst2, Vst4) 각각에 의해 인에이블되어, 제2 및 제4 게이트 클럭(CLK2, CLK4) 각각을 수신하여 제2 및 제4 게이트 라인(GL2, GL4) 각각에 게이트 펄스(Gout2, Gout4)를 공급할 수 있다. 그리고, 제2 및 제4 스테이지(ST2, ST4) 각각은 제6 및 제8 스테이지(ST6, ST8) 각각의 출력 신호(또는 게이트 펄스)(Gout6, Gout8)에 의해 리셋될 수 있다.
이와 같은 방식으로, 오드 스테이지 중 제6 내지 제2n-4 스테이지(ST6~ST(2n-4)) 각각은 이전 4번째 스테이지의 출력 신호에 의해 인에이블되어, 해당하는 게이트 클럭(CLK2, CLK4, CLK6, CLK8) 각각을 수신하여 오드 게이트 라인(GL6~GL(2n-4)) 각각에 게이트 펄스(Gout6, Gout(2n-4))를 공급할 수 있다. 그리고, 제6 내지 제2n-4 스테이지(ST6~ST(2n-4)) 각각은 다음 4번째 스테이지의 출력 신호에 의해 리셋될 수 있다.
그리고, 제2n-2 및 제2n 스테이지(ST(2n-2), ST(2n)) 각각은 이전 4번째 스테이지의 출력 신호에 의해 인에이블되어, 해당하는 게이트 클럭(CLK6, CLK8) 각각을 수신하여 제2n-2 및 제2n 게이트 라인(GL(2n-2), GL(2n)) 각각에 게이트 펄스(Gout(2n-2), Gout(2n))를 공급할 수 있다. 그리고, 제2n-2 및 제2n 스테이지(ST(2n-2), ST(2n)) 각각은 제2 및 제4 리셋 클럭(미도시)에 의해 리셋될 수 있다.
이와 같이, 제2 내지 제2n-4 스테이지(ST2~ST(2n-4)) 각각의 출력 신호(Gout2~Gout(2n-4))는 다음 4번째 스테이지의 게이트 스타트 신호로서 공급될 수 있고, 제6 내지 제2n 스테이지(ST6~ST(2n)) 각각의 출력 신호(Gout6~Gout(2n))는 이전 4번째 스테이지의 리셋 클럭으로 공급될 수 있다.
도 5는 도 2에 도시된 표시 장치에서, 제3 게이트 구동 회로를 나타내는 도면이다.
도 5를 참조하면, 제3 게이트 구동 회로(330)는 제1 연결 라인(CL1)을 통해 오드 게이트 라인(GL1~GL(2n-1))에 게이트 펄스를 공급하는 오드 스테이지(ST1~ST(2n-1))를 포함할 수 있고, 제2 연결 라인(CL2)을 통해 이븐 게이트 라인(GL2~GL(2n))에 게이트 펄스를 공급하는 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다.
즉, 제3 게이트 구동 회로(330)는 오드 게이트 라인(GL1~GL(2n-1))의 총 개수와 대응되는 개수의 오드 스테이지(ST1~ST(2n-1))와 이븐 게이트 라인(GL2~GL(2n))의 총 개수와 대응되는 개수의 이븐 스테이지(ST2~ST(2n))를 포함할 수 있다. 구체적으로, 제3 게이트 구동 회로(330)는 제4 비표시 영역(NA4)을 지나는 공통 신호 라인(CGS)으로부터 제1 및 제2 구동 전압(VDD, VSS)을 인가받을 수 있고, 오드 클럭 라인(CLK_ODD)으로부터 제1, 제3, 제5, 및 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)을 수신할 수 있고, 이븐 클럭 라인(CLK_EVEN)으로부터 제2, 제4, 제6, 및 제8 게이트 클럭(CLK2, CLK4, CLK6, CLK8)을 수신할 수 있다. 여기에서, 제1 내지 제8 게이트 클럭(CLK1~CLK8)은 순차적으로 시프트되는 위상을 가질 수 있다. 이 때, 오드 클럭 라인(CLK_ODD)은 제1, 제3, 제5, 및 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)을 오드 스테이지(ST1~ST(2n-1))에 공급할 수 있고, 이븐 클럭 라인(CLK_EVEN)은 제2, 제4, 제6, 및 제8 게이트 클럭(CLK2, CLK4, CLK6, CLK8)을 이븐 스테이지(ST2~ST(2n))에 공급할 수 있다.
제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))와 동일한 타이밍에서 동일한 출력 신호(Gout1~Gout(2n-1))를 생성할 수 있다.
일 예에 따르면, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 연결 라인(CL1)을 통해 오드 게이트 라인(GL1~GL(2n-1))의 제2 표시 영역(AA2) 내의 지점과 연결될 수 있다. 따라서, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 연결 라인(CL1)을 통해 제2 표시 영역(AA2) 내의 오드 게이트 라인(GL1~GL(2n-1))에 출력 신호(Gout1~Gout(2n-1))를 제공할 수 있다.
제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))와 동일한 타이밍에서 동일한 출력 신호(Gout2~Gout(2n))를 생성할 수 있다.
일 예에 따르면, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 연결 라인(CL2)을 통해 이븐 게이트 라인(GL2~GL(2n))의 제1 표시 영역(AA1) 내의 지점과 연결될 수 있다. 따라서, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 연결 라인(CL2)을 통해 제1 표시 영역(AA1) 내의 이븐 게이트 라인(GL2~GL(2n))에 출력 신호(Gout2~Gout(2n))를 제공할 수 있다.
도 6은 도 2에 도시된 표시 장치에서, 게이트 스타트 신호, 게이트 시프트 클럭, 및 공통 게이트 신호를 나타내는 파형도이고, 도 7은 도 3에 도시된 제1 스테이지의 내부 구성을 나타내는 회로도이다.
도 6 및 도 7을 참조하면, 제1 스테이지(ST1)는 제1 박막 트랜지스터(T1), 제3 박막 트랜지스터(T3), 제31 박막 트랜지스터(T31), 제4 박막 트랜지스터(T4), 제51 박막 트랜지스터(T51), 제52 박막 트랜지스터(T52), 제6 박막 트랜지스터(T6), 제7 박막 트랜지스터(T7), 및 부트 커패시터(CB)를 포함할 수 있다.
제1 박막 트랜지스터(T1)는 제1 게이트 스타트 신호(Vst1)를 수신하는 게이트 단자, 제1 게이트 스타트 신호(Vst1)를 수신하는 제1 단자, 및 제1 노드(Q)와 연결된 제2 단자를 포함할 수 있다. 즉, 제1 박막 트랜지스터(T1)는 제1 게이트 스타트 신호(Vst1)를 기초로 턴-온되어 제1 게이트 스타트 신호(Vst1)를 제1 노드(Q)에 제공할 수 있다. 여기에서, 제1 노드(Q)는 제6 트랜지스터(T6)의 게이트 단자와 연결될 수 있고, 제1 스테이지(ST1)는 제1 노드(Q)의 전압을 기초로 출력 신호(또는 게이트 펄스)(Gout1)를 제1 게이트 라인(GL1)에 제공할 수 있다. 그리고, 이러한 출력 신호(Gout1)는 다음 4번째 스테이지의 게이트 스타트 신호로서 공급될 수 있다.
일 예에 따르면, 제2 내지 제4 스테이지(ST2, ST3, ST4) 각각의 제1 트랜지스터(T1)는 제2 내지 제4 게이트 스타트 신호(Vst2, Vst3, Vst4) 각각을 기초로 턴-온되어 제2 내지 제4 게이트 스타트 신호(Vst2, Vst3, Vst4) 각각을 제1 노드(Q)에 제공할 수 있다. 그리고, 제i 스테이지(STi, i는 5 내지 2n의 자연수)의 제1 트랜지스터(T1)는 이전 4번째 스테이지의 출력 신호(Gout(i-4))에 의해 턴-온되어, 이전 4번째 스테이지의 출력 신호(Gout(i-4))를 제1 노드(Q)에 제공할 수 있다.
제3 박막 트랜지스터(T3)는 제2 노드(QB)와 연결된 게이트 단자, 제1 노드(Q)와 연결된 제1 단자, 및 제2 구동 전압(VSS)을 수신하는 제2 단자를 포함할 수 있다. 즉, 제3 박막 트랜지스터(T3)는 제2 노드(QB)의 전압을 기초로 턴-온되어 제1 노드(Q)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 여기에서, 제2 노드(QB)의 전압은 제1 노드(Q)의 전압과 반대되는 전압일 수 있다.
제31 박막 트랜지스터(T31)는 제5 스테이지(ST5)의 출력 신호(Gout5) 또는 다음 4번째 스테이지의 출력 신호를 수신하는 게이트 단자, 제1 노드(Q)와 연결된 제1 단자, 및 제2 구동 전압(VSS)을 수신하는 제2 단자를 포함할 수 있다. 즉, 제31 박막 트랜지스터(T31)는 제5 스테이지(ST5)의 출력 신호(Gout5)를 기초로 턴-온되어 제1 노드(Q)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
일 예에 따르면, 제j 스테이지(STj, j는 1 내지 2n-4의 자연수) 각각의 제31 박막 트랜지스터(T31)는 다음 4번째 스테이지의 출력 신호(Gout(j+4))에 의해 턴-온되어, 제1 노드(Q)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 그리고, 제2n-3 내지 제2n 스테이지(ST(2n-3)~ST(2n)) 각각의 제31 박막 트랜지스터(T31)는 제1 내지 제4 리셋 클럭에 의해 턴-온되어, 제1 노드(Q)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
이와 같이, 게이트 구동부(300)의 복수의 스테이지(ST1~ST(2n)) 각각은 제3 박막 트랜지스터(T3) 및 제31 박막 트랜지스터(T31)를 포함함으로써, 제1 노드(Q)의 전압을 방전시키는 복수의 루트를 구비할 수 있고, 제1 노드(Q)의 전압의 방전 특성을 향상시켜 게이트 구동부(300)의 신뢰성을 향상시킬 수 있다.
제4 박막 트랜지스터(T4)는 제1 구동 전압(VDD)을 수신하는 게이트 단자, 제1 구동 전압(VDD)을 수신하는 제1 단자, 및 제2 노드(QB)와 연결된 제2 단자를 포함할 수 있다. 즉, 제4 박막 트랜지스터(T4)는 제1 구동 전압(VDD)을 기초로 턴-온되어 제1 구동 전압(VDD)을 제2 노드(QB)에 제공할 수 있다.
제51 박막 트랜지스터(T51)는 제1 게이트 스타트 신호(Vst1)를 수신하는 게이트 단자, 제2 노드(QB)와 연결된 제1 단자, 및 제2 구동 전압(VSS)과 연결된 제2 단자를 포함할 수 있다. 즉, 제51 박막 트랜지스터(T51)는 제1 게이트 스타트 신호(Vst1)를 기초로 턴-온되어 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
일 예에 따르면, 제2 내지 제4 스테이지(ST2, ST3, ST4) 각각의 제51 트랜지스터(T51)는 제2 내지 제4 게이트 스타트 신호(Vst2, Vst3, Vst4) 각각을 기초로 턴-온되어 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 그리고, 제i 스테이지(STi, i는 5 내지 2n의 자연수)의 제51 트랜지스터(T51)는 이전 4번째 스테이지의 출력 신호(Gout(i-4))에 의해 턴-온되어, 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
제52 박막 트랜지스터(T52)는 제1 노드(Q)와 연결된 게이트 단자, 제2 노드(QB)와 연결된 제1 단자, 및 제2 구동 전압(VSS)과 연결된 제2 단자를 포함할 수 있다. 즉, 제52 박막 트랜지스터(T52)는 제1 노드(Q)의 전압을 기초로 턴-온되어 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
이와 같이, 게이트 구동부(300)의 복수의 스테이지(ST1~ST(2n)) 각각은 제51 박막 트랜지스터(T51) 및 제52 박막 트랜지스터(T52)를 포함함으로써, 제2 노드(QB)의 전압을 방전시키는 복수의 루트를 구비할 수 있고, 제2 노드(QB)의 전압의 방전 특성을 향상시켜 게이트 구동부(300)의 신뢰성을 향상시킬 수 있다.
제6 박막 트랜지스터(T6)는 제1 노드(Q)와 연결된 게이트 단자, 제1 게이트 클럭(CLK1)을 수신하는 제1 단자, 및 출력 노드와 연결된 제2 단자를 포함할 수 있다. 즉, 제6 박막 트랜지스터(T6)는 제1 노드(Q)의 전압을 기초로 턴-온되어 출력 신호(또는 게이트 펄스)(Gout1)를 제1 게이트 라인(GL1)에 제공할 수 있다. 그리고, 이러한 출력 신호(Gout1)는 다음 4번째 스테이지의 게이트 스타트 신호로서 공급될 수 있다.
제7 박막 트랜지스터(T7)는 제2 노드(QB)와 연결된 게이트 단자, 출력 노드와 연결된 제1 단자, 및 제2 구동 전압(VSS)을 수신하는 제2 단자를 포함할 수 있다. 즉, 제7 박막 트랜지스터(T7)는 제2 노드(QB)의 전압을 기초로 턴-온되어 출력 노드의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다.
그리고, 부트 커패시터(CB)의 일단은 제1 노드(Q)와 연결되고, 부트 커패시터(CB)의 타단은 출력 노드와 연결될 수 있다. 따라서, 부트 커패시터(CB)는 제1 노드(Q)와 출력 노드 사이의 차 전압을 저장할 수 있다.
이하, 도 6 및 도 7을 참조하여, 본 출원의 일 예에 따른 제1 스테이지(ST1)의 동작을 설명하면 다음과 같다.
먼저, 제1 게이트 스타트 신호(Vst1)가 하이 레벨을 가지면, 제1 스테이지(ST1)의 제1 박막 트랜지스터(T1)와 제51 박막 트랜지스터(T51)가 턴-온될 수 있다. 이에 따라, 부트 커패시터(CB)의 일단인 제1 노드(Q)의 전압(VQ1)은 제1 박막 트랜지스터(T1)를 통해 공급되는 제1 구동 전압(VDD)으로 예비 충전되고, 제2 노드(QB)의 전압은 제51 박막 트랜지스터(T51)를 통해 제2 구동 전압(VSS)으로 방전될 수 있다. 여기에서, 제1 게이트 클럭(CLK1)의 상승 시점은 제1 스타트 신호(Vst1)의 상승 시점보다 4 수평 기간만큼 지연될 수 있고, 제1 스타트 신호(Vst1)는 제1 게이트 클럭(CLK1)의 상승 시점 이전까지 하이 레벨을 유지할 수 있다. 따라서, 제6 트랜지스터(T6)는 제1 노드(Q)에 충전되는 하이 레벨의 제1 게이트 스타트 신호(Vst1)를 기초로 턴-온될 수 있고, 로우 레벨의 제1 게이트 클럭(CLK1)을 출력 노드를 통해 제1 게이트 라인(GL1)에 공급할 수 있다. 이 때, 제2 노드(QB)의 전압은 제51 박막 트랜지스터(T51) 및 제52 박막 트랜지스터(T52) 각각을 통해 제2 구동 전압(VSS)으로 방전될 수 있고, 제7 박막 트랜지스터(T7)는 턴-오프 상태를 유지할 수 있다.
다음으로, 제1 게이트 스타트 신호(Vst1)가 로우 레벨을 갖고 제1 게이트 클럭(CLK1)이 하이 레벨을 가지면, 제1 게이트 클럭(CLK1)은 여전히 턴-온 상태인 제6 박막 트랜지스터(T6)를 통해 부트 커패시터(CB)의 타단인 출력 노드에 인가될 수 있다. 이에 따라, 부트 커패시터(CB)의 일단인 제1 노드(Q)는 부트스트래핑(Bootstrapping)되어 더 높은 하이 레벨의 전압을 가질 수 있다. 따라서, 제6 박막 트랜지스터(T6)는 완전한 턴-온 상태가 되어 제1 게이트 클럭(CLK1)을 전압 손실 없이 제1 게이트 펄스(Gout1)로서 제1 게이트 라인(GL1)에 공급할 수 있다. 이 때, 제2 노드(QB)의 전압은 제51 박막 트랜지스터(T51) 및 제52 박막 트랜지스터(T52) 각각을 통해 제2 구동 전압(VSS)으로 방전될 수 있고, 제7 박막 트랜지스터(T7)는 턴-오프 상태를 유지할 수 있다.
마지막으로, 제5 스테이지(ST5) 또는 다음 4번째 스테이지로부터 하이 레벨의 출력 신호(Gout5)가 제31 박막 트랜지스터(T31)의 게이트 단자로 공급되면, 제31 박막 트랜지스터(T31)는 턴-온되어 제1 노드(Q1)의 전압(VQ1)을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 이에 따라, 제6 박막 트랜지스터(T6)는 턴-오프되어 제1 게이트 클럭(CLK1)을 출력 노드에 제공하지 않고, 제52 박막 트랜지스터(T52)는 턴-오프되어 제2 노드(QB)의 전압을 제2 구동 전압(VSS)으로 방전시키지 않을 수 있다. 따라서, 제2 노드(QB)의 전압은 제4 박막 트랜지스터(T4)를 통해 공급된 제1 구동 전압(VDD)에 의해 하이 레벨을 가질 수 있고, 제7 박막 트랜지스터(T7)는 턴-온되어 출력 노드의 전압을 제2 구동 전압(VSS)으로 방전시킬 수 있다. 결과적으로, 제1 스테이지(ST1)는 출력 노드의 전압이 제2 구동 전압(VSS)으로 방전되면, 게이트 오프 전압을 제1 게이트 라인(GL1)에 제공할 수 있다.
그리고, 제2 내지 제2n 스테이지(ST2~ST(2n)) 각각의 구성 및 동작은 별도로 진술한 내용(예를 들어, 제2 내지 제4 게이트 스타트 신호(Vst2, Vst3, Vst4), 제1 내지 제4 리셋 클럭)을 제외하면 전술한 제1 스테이지(ST1)와 동일하므로, 이들에 대한 설명은 생략하기로 한다.
도 8은 도 2에 도시된 표시 장치에서, 비표시 영역 감소의 효과를 설명하는 도면이고, 도 9는 도 2에 도시된 표시 장치에서, 게이트 펄스의 딜레이 감소 효과를 설명하는 도면이다.
도 8 및 도 9를 참조하면, 대형 패널을 갖는 종래의 표시 장치는 더블 피딩(Double feeding) 방식 또는 인터레이싱(Interlacing) 방식을 통해 복수의 게이트 라인에 게이트 펄스를 공급한다.
도 8에서, 더블 피딩(Double feeding) 방식으로 구동되는 종래의 표시 장치는 복수의 스테이지 각각을 기판의 좌우 비표시 영역에 배치한다. 이 때, 종래의 표시 장치는 제1 내지 제8 게이트 클럭(CLK1~CLK8)을 포함하는 클럭 라인(CLK)의 폭(w1)과 복수의 스테이지의 폭(w2)에 의해 좌우 비표시 영역이 증가하는 문제점을 갖는다. 이러한 종래의 표시 장치는 게이트 구동부가 고속(또는 고주파수)으로 구동될수록 비표시 영역이 증가하는 문제점을 갖는다.
이를 해결하기 위하여, 본 출원에 따른 표시 장치(10)는 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))를 표시 패널(100)의 좌측 가장자리(또는 제2 비표시 영역(NA2))에 배치하고, 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))를 표시 패널(100)의 우측 가장자리(또는 제3 비표시 영역(NA3)에 배치하며, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1)) 및 이븐 스테이지(ST2~ST(2n))를 표시 패널(100)의 하측 가장자리(또는 제4 비표시 영역(NA4))에 배치할 수 있다. 이에 따라, 제1 게이트 구동 회로(310)는 제1, 제3, 제5, 제7 게이트 클럭(CLK1, CLK3, CLK5, CLK7)을 포함하는 클럭 라인(CLK)의 폭(w3)과 오드 스테이지(ST1~ST(2n-1))의 폭(w4)을 종래의 표시 장치보다 감소시킬 수 있다.
예를 들어, 더블 피딩(Double feeding) 방식으로 구동되는 종래의 표시 장치는 일정 구간(h1) 내에 제1 내지 제4 스테이지(ST1~ST4)를 수용하기 위하여 제2 폭(w2)이 증가하게 된다. 하지만, 본 출원에 따른 제1 게이트 구동 회로(310)는 일정 구간(h1) 내에 수용되는 스테이지의 수를 감소시켜 오드 스테이지(ST1, ST3)의 폭(w4)을 감소시킬 수 있다. 따라서, 본 출원에 따른 제1 게이트 구동 회로(310)는 일정 구간(h1) 내에 오드 스테이지(ST1, ST3) 만을 수용하기 때문에, 대형 패널을 구동시키는 경우에도 비표시 영역을 감소시킬 수 있다.
도 9에서, 인터레이싱(Interlacing) 방식으로 구동되는 종래의 표시 장치는 복수의 스테이지 중 홀수 번째 스테이지(ST(2n-1))를 기판의 좌측 비표시 영역에 배치하고, 짝수 번째 스테이지(ST(2n))를 기판의 우측 비표시 영역에 배치한다. 이 때, 대형 패널을 갖는 종래의 표시 장치는 게이트 라인(GL(2n))이 스테이지로부터 멀리 떨어질수록 게이트 클럭(Gout)에 딜레이(Delay)가 발생하는 문제점을 갖는다. 따라서, 종래의 표시 장치는 스테이지로부터 게이트 클럭을 직접 입력받는 게이트 라인(GL(2n))의 일단과 스테이지로부터 멀리 떨어진 게이트 라인(GL(2n))의 타단 사이의 출력 차이가 발생한다. 또한, 종래의 표시 장치는 게이트 클럭(Gout)에 딜레이(Delay)가 발생함으로써, 고속 구동(또는 고주파수 구동)시에 화상 불량이 발생하는 문제점을 갖는다.
이를 해결하기 위하여, 본 출원에 따른 표시 장치(10)는 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))를 제1 표시 영역(AA1)의 일단에 배치하고, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))를 제2 표시 영역(AA2)의 타단에 배치할 수 있다. 그리고, 본 출원에 따른 표시 장치(10)는 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))를 제2 표시 영역(AA2)의 일단에 배치하고, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))를 제1 표시 영역(AA1)의 타단에 배치할 수 있다.
이에 따라, 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))는 오드 게이트 라인(GL1~GL(2n-1))의 일단에 직접 게이트 펄스를 공급할 수 있고, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))는 제1 연결 라인(CL1)을 통해 오드 게이트 라인(GL1~GL(2n-1))의 제2 표시 영역(AA2) 내의 지점에 게이트 펄스를 공급할 수 있다. 이와 동일한 방식으로, 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))는 이븐 게이트 라인(GL2~GL(2n))의 일단에 직접 게이트 펄스를 공급할 수 있고, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))는 제2 연결 라인(CL2)을 통해 이븐 게이트 라인(GL2~GL(2n))의 제1 표시 영역(AA1) 내의 지점에 게이트 펄스를 공급할 수 있다.
따라서, 본 출원에 따른 표시 장치(10)는 게이트 클럭(Gout)에 딜레이가 발생하는 것을 방지하여, 게이트 라인(GL(2n))의 양단에 출력 차이가 발생하는 것을 방지할 수 있다. 이에 따라, 본 출원에 따른 표시 장치(10)는 고속 구동(또는 고주파수 구동)되는 경우에도 딜레이의 발생을 방지함으로써, 대형 패널에서도 고속 구동을 용이하게 구현하여 화질을 향상시킬 수 있다.
결과적으로, 본 출원에 따른 표시 장치(10)는 제1 내지 제3 게이트 구동부(310, 320, 330)를 포함하여 좌우 비표시 영역을 감소시키는 동시에 게이트 펄스의 딜레이를 제거함으로써, 고속 구동을 용이하게 구현할 수 있다. 다시 말해서, 표시 장치(10)는 패드부가 배치된 제1 비표시 영역(NA1)을 제외한 제2 내지 제4 비표시 영역(NA2, NA3, NA4)에 제1 내지 제3 게이트 구동 회로(310, 320, 330)를 분산 배치함으로써, 제2 및 제3 비표시 영역(NA2, NA3)의 면적을 감소시키고 표시 영역(AA) 내에서 게이트 펄스들의 출력 차이를 방지할 수 있다.
도 10은 제2 실시예에에 따른 표시 장치에서, 복수의 스테이지와 게이트 라인들의 연결 관계를 나타내는 도면이고, 도 11은 도 10에 도시된 표시 장치에서, 제1 게이트 구동 회로를 나타내는 도면이다. 도 12는 도 10에 도시된 표시 장치에서, 제2 게이트 구동 회로를 나타내는 도면이고, 도 13은 도 10에 도시된 표시 장치에서, 제3 게이트 구동 회로를 나타내는 도면이다. 여기에서, 도 10 내지 도 13에 도시된 제2 실시예에 따른 표시 장치는 제1 및 제2 오드 클럭 라인(CLK_ODD1, CLK_ODD2)과 제1 및 제2 이븐 클럭 라인(CLK_EVEN1, CLK_EVEN2)의 구성 만을 달리하는 것으로서, 전술한 구성과 동일한 구성은 간략히 설명하거나 생략하기로 한다.
도 10 내지 도 13을 참조하면, 제1 오드 클럭 라인(CLK_ODD1)은 표시 구동부(200)로부터 제2 비표시 영역(NA2)까지 연장되어, 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))와 연결될 수 있다.
제2 오드 클럭 라인(CLK_ODD2)은 표시 구동부(200)로부터 제3 비표시 영역(NA3)을 지나 제4 비표시 영역(NA4)까지 연장될 수 있고, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1))와 연결될 수 있다.
제1 이븐 클럭 라인(CLK_EVEN1)은 표시 구동부(200)로부터 제3 비표시 영역(NA3)까지 연장되어, 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))와 연결될 수 있다.
제2 이븐 클럭 라인(CLK_EVEN2)은 표시 구동부(200)로부터 제2 비표시 영역(NA2)을 지나 제3 비표시 영역(NA3)까지 연장될 수 있고, 제3 게이트 구동 회로(330)의 이븐 스테이지(ST2~ST(2n))와 연결될 수 있다.
이와 같이, 제2 실시예에 따른 표시 장치(10)는 제1 실시예에 따른 표시 장치와 클럭 라인의 구성을 달리함으로써, 각 클럭 라인의 부하를 감소시키고 제1 내지 제8 게이트 클럭(CLK1~CLK8) 각각을 게이트 구동부(300)의 각 스테이지에 용이하게 전달할 수 있다.
도 14는 도 10에 도시된 표시 장치에서, 비표시 영역 감소의 효과를 설명하는 도면이다.
도 14를 참조하면, 더블 피딩(Double feeding) 방식으로 구동되는 종래의 표시 장치는 복수의 스테이지 각각을 기판의 좌우 비표시 영역에 배치한다. 이 때, 종래의 표시 장치는 제1 내지 제8 게이트 클럭(CLK1~CLK8)을 포함하는 클럭 라인(CLK)의 폭(w1)과 복수의 스테이지의 폭(w2)에 의해 좌우 비표시 영역이 증가하는 문제점을 갖는다. 이러한 종래의 표시 장치는 게이트 구동부가 고속(또는 고주파수)으로 구동될수록 비표시 영역이 증가하는 문제점을 갖는다.
이를 해결하기 위하여, 본 출원에 따른 표시 장치(10)는 제1 게이트 구동 회로(310)의 오드 스테이지(ST1~ST(2n-1))를 표시 패널(100)의 좌측 가장자리(또는 제2 비표시 영역(NA2))에 배치하고, 제2 게이트 구동 회로(320)의 이븐 스테이지(ST2~ST(2n))를 표시 패널(100)의 우측 가장자리(또는 제3 비표시 영역(NA3)에 배치하며, 제3 게이트 구동 회로(330)의 오드 스테이지(ST1~ST(2n-1)) 및 이븐 스테이지(ST2~ST(2n))를 표시 패널(100)의 하측 가장자리(또는 제4 비표시 영역(NA4))에 배치할 수 있다. 이에 따라, 제1 게이트 구동 회로(310)는 오드 스테이지(ST1~ST(2n-1))의 폭(w4)을 종래의 표시 장치보다 감소시킬 수 있다.
결과적으로, 본 출원에 따른 표시 장치(10)는 제1 내지 제3 게이트 구동부(310, 320, 330)를 포함하여 좌우 비표시 영역을 감소시키는 동시에 게이트 펄스의 딜레이를 제거함으로써, 고속 구동을 용이하게 구현할 수 있다. 다시 말해서, 표시 장치(10)는 패드부가 배치된 제1 비표시 영역(NA1)을 제외한 제2 내지 제4 비표시 영역(NA2, NA3, NA4)에 제1 내지 제3 게이트 구동 회로(310, 320, 330)를 분산 배치함으로써, 제2 및 제3 비표시 영역(NA2, NA3)의 면적을 감소시키고 표시 영역(AA) 내에서 게이트 펄스들의 출력 차이를 방지할 수 있다.
또한, 상기 표시 패널(100)이 액정표시패널인 경우, 트랜지스터들이 구비된 하부기판이 표시장치(10)의 외부로 노출되도록 함으로써, 상기 제1 내지 제4 비표시영역을 커버하거나 지지하는 프런트 커버의 베젤의 폭이 감소될 수 있다.
예를 들어, 일반적으로 상기 제1 비표시 영역에 구비되는 패드부는 상기 하부기판에 구비되고, 상부기판이 액정을 사이에 두고 상기 상부기판에 합착되며, 상기 상부기판이 표시장치의 외부로 노출된다. 즉, 표시장치를 이용하는 사용자는 상기 상부기판을 통해 출력되는 영상을 본다. 이 경우, 상기 패드부가 노출되어야 하기 때문에 상기 상부기판의 크기는 상기 하부기판보다 작게 형성된다. 이 경우, 상기 패드부가 사용자가 볼 수 있는 방향으로 노출되어 있기 때문에, 상기 패드부가 사용자에 의해 보여지지 않도록, 상기 패드부는 프런트 커버에 의해 커버된다. 따라서, 상기한 바와 같은 본 출원에 의해 상기 제2 내지 제4 비표시영역의 면적이 감소되더라도, 상기 제1 비표시 영역의 면적은 감소될 수 없으며, 특히, 상기 제1 비표시 영역을 커버하는 프런트 커버의 베젤의 폭은 감소될 수 없다.
그러나, 상기 하부기판이 표시장치(10)의 내부 방향, 즉, 백라이트 유닛을 향하는 방향으로 배치되고, 표시장치(10)의 외부 방향, 즉, 사용자에 의해 보여지는 방향으로 상기 상부기판이 구비되면, 상기 제1 비표시영역을 커버하거나 지지하는 프런트 커버의 베젤의 폭이 감소될 수 있다.
즉, 상기한 바와 같은 배치 구조에 의하면, 비록, 본 출원에 의해, 상기 제1 비표시영역의 크기가 실질적으로 감소되지는 않더라도, 상기 패드부가 표시장치(10)의 외부 방향으로 노출되지 않기 때문에, 상기 패드부가 구비된 상기 제1 비표시영역을 커버하기 위한 프런트 커버의 베젤의 폭이 감소될 수 있다. 이 경우, 상기한 바와 같은 본 출원에 의하면 제2 내지 제3 비표시영역의 면적이 감소되기 때문에, 상기 제2 내지 제3 비표시영역을 커버하거나 지지하는 프런트 커버의 베젤의 폭이 감소될 수 있다. 따라서, 본 출원에 의하면, 상기 제1 내지 제4 비표시영역을 커버하거나 지지하는 프런트 커버의 베젤의 폭들이 모두 감소될 수 있다. 이와 관련된 내용은 이하에서, 도 20 내지 도 22를 참조하여 설명된다.
이하의 설명에서, 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 총칭하여 연결 라인(CL)이라 한다. 이하에서는, 도 15 및 도 16을 참조하여, 게이트 라인과 연결 라인의 연결 구조가 설명된다. 이하의 설명 중 상기에서 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
도 15는 도 2 및 도 10에 도시된 표시패널의 단면을 개략적으로 나타낸 예시도이다. 특히, (a)는 도 2 및 도 10에 도시된 제1 픽셀(P1)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타내고, (b)는 도 2 및 도 10에 도시된 제2 픽셀(P2)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타내며, (c)는 도 2 및 도 10에 도시된 제3 픽셀(P3)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타낸다. 설명의 편의를 위해, (a), (b) 및 (c)에 도시된 단면들에는, 상기 단면에 직접적으로 표현되지 않는 구성들도 표시되어 있다. 부연하여 설명하면, (a), (b) 및 (c)에 도시된 단면들은 상기 게이트 라인(GL) 및 상기 제2 연결 라인(CL2)의 배치 구조를 설명하기 위한 것이며, 나머지 구성들은 설명의 편의를 위해 개략적으로 도시되어 있다.
우선, 도 15의 (a)를 참조하면, 상기 제1 픽셀(P1)은 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL) 만을 포함하고 있기 때문에, 상기 제1 픽셀(P1)의 단면에는 상기 제2 연결 라인(CL)이 포함되지 않는다.
이 경우, 상기 표시패널(100) 중 상기 제1 픽셀(P1)은 (a)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 라인(GL)과 중첩되도록 상기 게이트 절연막 상단에 구비되는 반도체(104), 상기 반도체의 상단에 구비되는 제1 전극(105), 상기 반도체의 상단에 구비되며 상기 제1 전극(105)과 분리되어 있는 제2 전극(106), 상기 제1 전극(105)과 상기 제2 전극(106)과 상기 반도체(104)을 커버하는 보호막(107), 상기 보호막 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되며 상기 평탄화막에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결되는 픽셀전극(110)을 포함한다.
상기 표시패널(100)이 액정표시패널인 경우, 상기 평탄화막(108) 상단에는 도 15에 도시된 바와 같이 공통전극(111)이 더 구비될 수 있으며, 상기 공통전극(111)은 절연막(109)에 의해 커버될 수 있다. 이 경우, 상기 픽셀전극(110)은 상기 절연막(109)의 상단에 구비되며, 상기 절연막(109)과 상기 평탄화막(108)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결된다. 상기 제1 전극(105), 상기 제2 전극(106), 상기 반도체(105), 상기 게이트 절연막(103) 및 상기 게이트 라인(GL)은 상기 액정표시패널에 포함되는 액정의 광투과율을 제어하기 위한 트랜지스터(TFT), 특히, 스위칭 트랜지스터의 기능을 수행한다. 상기 설명은 도 15의 (b) 및 (c)에 도시된 표시패널(100)에 대한 설명에도 적용될 수 있다.
상기 표시패널(100)이 유기발광 표시패널인 경우, 상기 공통전극(111) 및 상기 절연막(109)은 생략될 수 있다. 이 경우, 상기 픽셀전극(110)은 유기발광다이오드의 에노드가 될 수 있고, 상기 픽셀전극(110) 상단에는 상기 유기발광다이오드를 구성하는 발광층이 구비되며, 상기 발광층 상단에는 상기 유기발광다이오드를 구성하는 캐소드가 구비될 수 있다. 상기 제1 전극(105), 상기 제2 전극(106), 상기 반도체(104), 상기 게이트 절연막(103) 및 상기 게이트 라인(GL)은 상기 유기발광 표시패널에 포함되는 상기 유기발광다이오드의 발광량을 제어하기 위한 위한 트랜지스터(TFT), 특히 구동 트랜지스터의 기능을 수행한다. 상기 설명은 도 15의 (b) 및 (c)에 도시된 표시패널(100)에 대한 설명에도 적용될 수 있다.
다음, 도 15의 (b)를 참조하면, 상기 제2 픽셀(P2)에서는, 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL)과 상기 제2 연결 라인(CL2)이 교차하고 있다.
이 경우, 상기 표시패널(100) 중 상기 제2 픽셀(P2)은 (b)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 상기 제2 연결 라인(CL2), 상기 제2 연결 라인(CL2)을 커버하는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 라인(GL)과 중첩되도록 상기 게이트 절연막 상단에 구비되는 반도체(104), 상기 반도체의 상단에 구비되는 제1 전극(105), 상기 반도체의 상단에 구비되며 상기 제1 전극(105)과 분리되어 있는 제2 전극(106), 상기 제1 전극(105)과 상기 제2 전극(106)과 상기 반도체(104)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되며 상기 평탄화막에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결되는 픽셀전극(110)을 포함한다.
즉, 본 발명에서 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 (b)에 도시된 바와 같이, 상기 기판(101) 상에 구비될 수 있으며, 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 상기 고내열성 평탄화막(102)에 의해 커버되어 있다.
마지막으로, 도 15의 (c)를 참조하면, 상기 제3 픽셀(P3)에서는, 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL)과 상기 제2 연결 라인(CL2)이 연결되어 있다.
이 경우, 상기 표시패널(100) 중 상기 제3 픽셀(P3)은 (c)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 상기 제2 연결 라인(CL2), 상기 제2 연결 라인(CL2)을 커버하는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 라인(GL)과 중첩되도록 상기 게이트 절연막 상단에 구비되는 반도체(104), 상기 반도체의 상단에 구비되는 제1 전극(105), 상기 반도체의 상단에 구비되며 상기 제1 전극(105)과 분리되어 있는 제2 전극(106), 상기 제1 전극(105)과 상기 제2 전극(106)과 상기 반도체(104)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되며 상기 평탄화막에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결되는 픽셀전극(110)을 포함한다.
즉, 본 발명에서 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 (b)에 도시된 바와 같이, 상기 기판(101) 상에 구비될 수 있으며, 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 상기 고내열성 평탄화막(102)에 의해 커버되어 있다.
특히, 상기 제2 연결 라인(CL1)은 (c)에 도시된 바와 같이, 상기 고내열성 평탄화막(102)에 형성되는 컨택홀을 통해 상기 게이트 라인(GL)과 연결되어 있으며, 상기 제1 연결 라인(CL1) 역시, 상기 고내열성 평탄화막(102)에 형성되는 컨택홀을 통해 상기 게이트 라인(GL)과 연결될 수 있다.
부연하여 설명하면, 상기 연결 라인(CL)들은 도 1, 도 2 및 도 10에 도시된 바와 같이, 상기 표시패널(100)의 상기 제4 비표시영역(NA4)으로부터 상기 제1 비표시영역(NA1) 방향, 즉, 상기 제2 방향으로 연장되어 있고, 상기 게이트 라인(GL)들은 상기 연결 라인(CL)들과 다른 방향, 특히, 상기 제2 방향에 수직한 방향인 상기 제1 방향으로 연장되어 있다.
이 경우, 상기 연결 라인(CL)들은 도 15에 도시된 바와 같이, 상기 기판(101) 상에 구비되고, 상기 고내열성 평탄화막(102)에 의해 상기 게이트 라인(GL)과 절연되어 있으며, 상기 고내열성 평탄화막(102)에 형성된 컨택홀을 통해 상기 게이트 라인(GL)과 전기적으로 연결된다.
상기 연결 라인(CL)들이 상기에서 설명된 바와 같이, 상기 기판(101)에 구비되고, 상기 기판(101)이 상기 고내열성 평탄화막(102)에 의해 커버되는 이유는, 상기 표시 패널(100)에 구비된 각종 금속들, 예를 들어, 상기 제1 전극(105), 상기 제2 전극(106), 상기 공통전극(111) 및 상기 데이터 라인 중 적어도 하나와, 상기 연결 라인(CL) 사이에서 발생되는 기생 캐패시턴스를 감소시키고, 상기 연결 라인(CL)의 로드를 감소시키기 위한 것이다.
특히, 상기 고내열성 평탄화막(102)의 두께가 커질수록, 상기 고내열성 평탄화막(102) 상단에 구비된 금속들과 상기 연결 라인(CL) 사이의 간격이 커지며, 이에 따라, 상기 금속들과 상기 연결 라인(CL) 사이에서 발생되는 기생 캐패시턴스의 크기가 감소될 수 있다. 즉, 상기 고내열성 평탄화막(102)은 상기 연결 라인(CL)의 상단을 평탄하게 하는 기능 및 상기 연결 라인(CL)과 다른 금속들 사이의 기생 캐패시턴스를 감소시키는 기능을 수행한다.
이 경우, 상기 고내열성 평탄화막(102)의 상단에는, 고온 공정이 요구되는 상기 게이트 라인(GL), 상기 반도체(104), 상기 제1 전극(105) 및 상기 제2 전극(106) 등이 구비되어 있기 때문에, 상기 고내열성 평탄화막(102)은 고내열성의 물질이 이용되어야 한다.
따라서, 상기 고내열성 평탄화막(102)의 비유전율은 2보다 크고 4보다 작아야 하고, 상기 고내열성 평탄화막(102)의 균일도(Max-Min)는 0보다 크고 0.2마이크로 미터(um)보다 작아야 하고, 400℃ 보다 높은 산화물(Oxide)의 고온 공정에서 상기 고내열성 평탄화막(102)의 중량 손실은 0.1% 보다 크고 1% 보다 작야야 하고, 금속 에칭에 의한 중량 손실이나 물질 특성의 변경이 없도록 상기 고내열성 평탄화막(102)은 화학적으로 안정해야 하며, 다른 막과의 접촉 특성도 좋아야 한다. 즉, 상기 중량 손실, 상기 비유전율 및 상기 균일도는 작을수록 좋다.
또한, 상기 고내열성 평탄화막(102)이 구비되는 표시 패널이 액정표시패널인 경우, 상기 고내열성 평탄화막(102)은 70 내지 100% 사이의 투과율을 가져야 한다.
즉, 상기 고내열성 평탄화막(102)은 산화규소(SiO2)와 유사한 물성 특성을 갖는 물질로 형성될 수 있다.
도 16은 도 2 및 도 10에 도시된 표시패널의 단면을 개략적으로 나타낸 또 다른 예시도이다. 특히, (a)는 도 2 및 도 10에 도시된 제1 픽셀(P1)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타내고, (b)는 도 2 및 도 10에 도시된 제2 픽셀(P2)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타내며, (c)는 도 2 및 도 10에 도시된 제3 픽셀(P3)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타낸다. 즉, 설명의 편의를 위해, (a), (b) 및 (c)에 도시된 단면들에는, 상기 단면에 직접적으로 표현되지 않는 구성들도 표시되어 있다. 부연하여 설명하면, (a), (b) 및 (c)에 도시된 단면들은 상기 게이트 라인(GL) 및 상기 제2 연결 라인(CL2)의 배치 구조를 설명하기 위한 것이며, 나머지 구성들은 설명의 편의를 위해 개략적으로 도시되어 있다.
우선, 도 16의 (a)를 참조하면, 상기 제1 픽셀(P1)은 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL) 만을 포함하고 있기 때문에, 상기 제1 픽셀(P1)의 단면에는 상기 제2 연결 라인(CL)이 포함되지 않는다.
이 경우, 상기 표시패널(100) 중 상기 제1 픽셀(P1)은 (a)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 라인(GL)과 중첩되도록 상기 게이트 절연막 상단에 구비되는 반도체(104), 상기 반도체의 상단에 구비되는 제1 전극(105), 상기 반도체의 상단에 구비되며 상기 제1 전극(105)과 분리되어 있는 제2 전극(106), 상기 제1 전극(105)과 상기 제2 전극(106)과 상기 반도체(104)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되며 상기 평탄화막에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결되는 픽셀전극(110)을 포함한다.
상기 표시패널(100)이 액정표시패널인 경우, 상기 평탄화막(108) 상단에는 도 16에 도시된 바와 같이 공통전극(111)이 더 구비될 수 있으며, 상기 공통전극(111)은 절연막(109)에 의해 커버될 수 있다. 이 경우, 상기 픽셀전극(110)은 상기 절연막(109)의 상단에 구비되며, 상기 절연막(109)과 상기 평탄화막(108)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결된다. 상기 제1 전극(105), 상기 제2 전극(106), 상기 반도체(104), 상기 게이트 절연막(103) 및 상기 게이트 라인(GL)은 상기 액정표시패널에 포함되는 액정의 광투과율을 제어하기 위한 트랜지스터(TFT), 특히, 스위칭 트랜지스터의 기능을 수행한다. 상기 설명은 도 16의 (b) 및 (c)에 도시된 표시패널(100)에 대한 설명에도 적용될 수 있다.
상기 표시패널(100)이 유기발광 표시패널인 경우, 상기 공통전극(111) 및 상기 절연막(109)은 생략될 수 있다. 이 경우, 상기 픽셀전극(110)은 유기발광다이오드의 에노드가 될 수 있고, 상기 픽셀전극(110) 상단에는 상기 유기발광다이오드를 구성하는 발광층이 구비되며, 상기 발광층 상단에는 상기 유기발광다이오드를 구성하는 캐소드가 구비될 수 있다. 상기 제1 전극(105), 상기 제2 전극(106), 상기 반도체(104), 상기 게이트 절연막(103) 및 상기 게이트 라인(GL)은 상기 유기발광 표시패널에 포함되는 상기 유기발광다이오드의 발광량을 제어하기 위한 위한 트랜지스터(TFT), 특히, 구동 트랜지스터의 기능을 수행한다. 상기 설명은 도 16의 (b) 및 (c)에 도시된 표시패널(100)에 대한 설명에도 적용될 수 있다.
다음, 도 16의 (b)를 참조하면, 상기 제2 픽셀(P2)에서는, 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL)과 상기 제2 연결 라인(CL2)이 교차하고 있다.
이 경우, 상기 표시패널(100) 중 상기 제2 픽셀(P2)은 (b)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 절연막 상단에 구비되는 제2 연결 라인(CL2), 상기 제2 연결 라인(CL2) 과 상기 게이트 절연막을 커버하는 보호막(107), 상기 보호막 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되는 픽셀전극(110)을 포함한다.
즉, 본 발명에서 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 (b)에 도시된 바와 같이, 상기 게이트 절연막(103) 상에 구비될 수 있다.
이 경우, 상기 연결 라인(CL)은 상기 게이트 절연막 상단에 구비되어 상기 트랜지스터(TFT)를 구성하는 상기 제1 전극(15) 및 상기 제2 전극(16)과 동일한 공정을 통해 형성될 수 있다.
즉, 상기 게이트 절연막(103)의 상단에는 상기 픽셀에 구비되는 트랜지스터를 형성하는 제1 전극 및 제2 전극이 구비되며, 상기 연결 라인(CL)들은 상기 게이트 절연막의 상단에서 상기 제1 전극 및 상기 제2 전극과 동일한 층에 형성될 수 있다.
또한, 상기 제1 전극(15) 및 상기 제2 전극(16)이 상기 반도체(104) 상에 구비되어 있으므로, 상기 연결 라인(CL) 역시 상기 반도체(104)와 동일한 공정을 통해 형성되는 또 다른 반도체(104a) 상에 구비될 수도 있다.
즉, 상기 연결 라인(CL)은 상기 트랜지스터(TFT)를 구성하는 상기 제1 전극(15) 및 상기 제2 전극(16)과 동일한 공정을 통해 형성될 수 있다. 이 경우, 상기 연결 라인(CL)은 상기 게이트 절연막(103) 상에 직접 구비될 수도 있으며, 또는 상기 제1 전극(15) 및 상기 제2 전극(16)과 동일한 구조를 가질 수 있도록, 상기 트랜지스터(TFT)를 구성하는 반도체(104)와 동일한 공정을 통해 형성되는 또 다른 반도체(104a) 상단에 구비될 수도 있다.
마지막으로, 도 16의 (c)를 참조하면, 상기 제3 픽셀(P3)에서는, 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL)과 상기 제2 연결 라인(CL2)이 연결되어 있다.
이 경우, 상기 표시패널(100) 중 상기 제3 픽셀(P3)은 (c)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 절연막 상단에 구비되며 상기 게이트 절연막(103)에 형성된 컨택홀을 통해 상기 게이트 라인(GL)과 전기적으로 연결되는 상기 또 다른 반도체(104a), 상기 또 다른 반도체(104a)의 상단에 구비되는 상기 제2 연결 라인(CL2), 상기 제2 연결 라인(CL2)과 상기 또 다른 반도체(104a)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되는 픽셀전극(110)을 포함한다.
상기에서 설명된 바와 같이, 상기 제2 연결 라인(CL2)은 상기 게이트 절연막(103) 상단에 직접 구비될 수 있으며, 이 경우, 상기 제2 연결 라인(CL2)은 상기 게이트 절연막(103)에 형성된 컨택홀을 통해 상기 게이트 라인(GL)과 전기적으로 연결될 수 있다.
상기 연결 라인(CL)들이 상기에서 설명된 바와 같이, 상기 기판(101)에 구비되면, 추가적인 공정 없이도, 상기 연결 라인(CL)들이 형성될 수 있다.
상기 설명에서는, 상기 기판(101) 상단에 상기 고내열성 평탄화막(102)이 구비되나, 도 16을 참조하여 설명된 실시예에서, 상기 고내열성 평탄화막(102)은 생략될 수 있다.
그러나, 도 16을 참조하여 설명된 실시예에서, 상기 기판(101) 상단에 상기 연결 라인(CL)이 아닌 또 다른 금속이 구비되어야 하는 경우, 상기 고내열성 평탄화막(102)은 도 15를 참조하여 설명된 바와 같이, 상기 고내열성 평탄화막(102) 상단에 구비되는 각종 금속들과, 상기 또 다른 금속 사이의 기생 캐패시턴스를 감소시키는 기능을 수행할 수 있다.
이 경우, 상기 고내열성 평탄화막(102)은 도 15를 참조하여 설명된 바와 같은 물성을 포함할 수 있다.
이하에서는, 도 17 내지 도 19를 참조하여, 기생 캐패시턴스를 감소시키기 위한 표시 패널의 구조가 설명된다. 이하의 설명 중 상기에서 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
도 17은 도 2 및 도 10에 도시된 표시패널의 단면을 개략적으로 나타낸 또 다른 예시도이다. 특히, (a)는 도 2 및 도 10에 도시된 제1 픽셀(P1)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타내고, (b)는 도 2 및 도 10에 도시된 제2 픽셀(P2)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타내며, (c)는 도 2 및 도 10에 도시된 제3 픽셀(P3)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타낸다. 설명의 편의를 위해, (a), (b) 및 (c)에 도시된 단면들에는, 상기 단면에 직접적으로 표현되지 않는 구성들도 표시되어 있다. 부연하여 설명하면, (a), (b) 및 (c)에 도시된 단면들은 상기 게이트 라인(GL) 및 상기 제2 연결 라인(CL2)의 배치 구조를 설명하기 위한 것이며, 나머지 구성들은 설명의 편의를 위해 개략적으로 도시되어 있다.
우선, 도 17의 (a)를 참조하면, 상기 제1 픽셀(P1)은 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL) 만을 포함하고 있기 때문에, 상기 제1 픽셀(P1)의 단면에는 상기 제2 연결 라인(CL)이 포함되지 않는다.
이 경우, 상기 표시패널(100) 중 상기 제1 픽셀(P1)은 (a)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 라인(GL)과 중첩되도록 상기 게이트 절연막 상단에 구비되는 반도체(104), 상기 반도체의 상단에 구비되는 제1 전극(105), 상기 반도체의 상단에 구비되며 상기 제1 전극(105)과 분리되어 있는 제2 전극(106), 상기 제1 전극(105)과 상기 제2 전극(106)과 상기 반도체(104)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 컬러필터(CF), 상기 컬러필터(CF) 상에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되며 상기 평탄화막(108)과 상기 컬러필터(CF)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결되는 픽셀전극(110)을 포함한다.
상기 표시패널(100)이 액정표시패널인 경우, 상기 평탄화막(108) 상단에는 도 17에 도시된 바와 같이 공통전극(111)이 더 구비될 수 있으며, 상기 공통전극(111)은 절연막(109)에 의해 커버될 수 있다. 이 경우, 상기 픽셀전극(110)은 상기 절연막(109)의 상단에 구비되며, 상기 절연막(109)과 상기 평탄화막(108)과 상기 컬러필터(CF)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결된다. 상기 제1 전극(105), 상기 제2 전극(106), 상기 반도체(105), 상기 게이트 절연막(103) 및 상기 게이트 라인(GL)은 상기 액정표시패널에 포함되는 액정의 광투과율을 제어하기 위한 트랜지스터(TFT), 특히, 스위칭 트랜지스터의 기능을 수행한다.
특히, 상기 표시패널 중 상기 보호막(107)의 상단에는 상기 컬러필터(CF)가 구비된다. 상기 컬러필터(CF)는 상기 픽셀에서 출력되는 광의 컬러를 결정하는 기능을 수행한다.
즉, 상기 표시패널이 액정표시패널인 경우, 상기 기판(101)의 하단에 구비된 백라이트 유닛에서 출력된 광은 상기 컬러필터(CF), 상기 절연막(109), 상기 절연막(109) 상단에 구비되는 액정 및 상기 액정 상단에 구비되는 상부기판을 통해 외부로 전달된다. 따라서, 사용자는 상기 상부기판을 통해 출력되는 컬러광을 볼 수 있다.
상기 설명은 도 17의 (b) 및 (c)에 도시된 표시패널(100)에 대한 설명에도 적용될 수 있다.
상기 표시패널(100)이 유기발광 표시패널인 경우, 상기 공통전극(111) 및 상기 절연막(109)은 생략될 수 있다. 이 경우, 상기 픽셀전극(110)은 유기발광다이오드의 에노드가 될 수 있고, 상기 픽셀전극(110) 상단에는 상기 유기발광다이오드를 구성하는 발광층이 구비되며, 상기 발광층 상단에는 상기 유기발광다이오드를 구성하는 캐소드가 구비될 수 있다. 상기 제1 전극(105), 상기 제2 전극(106), 상기 반도체(104), 상기 게이트 절연막(103) 및 상기 게이트 라인(GL)은 상기 유기발광 표시패널에 포함되는 상기 유기발광다이오드의 발광량을 제어하기 위한 위한 트랜지스터(TFT), 특히 구동 트랜지스터의 기능을 수행한다.
즉, 상기 표시패널이 유기발광 표시패널인 경우, 상기 픽셀전극(110)은 상기 컬러필터(CF) 및 상기 평탄화막(108)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 연결되며, 상기 픽셀전극(110)의 하단에는 상기 컬러필터(CF)가 구비될 수 있다. 도 17은 유기발광 표시패널의 단면을 표시하고 있기 때문에, 상기 픽셀전극(110)의 하단에 컬러필터(CF)가 표시되어 있지 않다. 그러나, 평면도 상에서, 상기 픽셀전극(110) 중 상기 컨택홀이 형성된 부분을 제외한 부분에서는, 상기 컬러필터(CF)가 상기 픽셀전극(110)의 하단에 구비될 수 있다.
이 경우, 상기 픽셀전극(110)은 유기발광 표시패널의 애노드 전극의 기능을 수행하며, 따라서, 상기에서 설명된 바와 같이, 상기 픽셀전극(110)의 상단에는 발광층이 구비되고, 상기 발광층 상단에는 캐소드가 구비된다.
상기 발광층에서 생성된 광은 상기 컬러필터(CF), 상기 게이트 절연막(103), 상기 고내열성 평탄화막(102) 및 상기 기판(101)을 통해 외부로 전달된다. 따라서, 사용자는 상기 기판(101)을 통해 출력되는 컬러광을 볼 수 있다.
상기 설명은 도 17의 (b) 및 (c)에 도시된 표시패널(100)에 대한 설명에도 적용될 수 있다.다음, 도 17의 (b)를 참조하면, 상기 제2 픽셀(P2)에서는, 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL)과 상기 제2 연결 라인(CL2)이 교차하고 있다.
이 경우, 상기 표시패널(100) 중 상기 제2 픽셀(P2)은 (b)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 상기 제2 연결 라인(CL2), 상기 제2 연결 라인(CL2)을 커버하는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 라인(GL)과 중첩되도록 상기 게이트 절연막 상단에 구비되는 반도체(104), 상기 반도체의 상단에 구비되는 제1 전극(105), 상기 반도체의 상단에 구비되며 상기 제1 전극(105)과 분리되어 있는 제2 전극(106), 상기 제1 전극(105)과 상기 제2 전극(106)과 상기 반도체(104)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 컬러필터(CF), 상기 컬러필터(CF) 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되며 상기 평탄화막(108)과 상기 컬러필터(CF)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결되는 픽셀전극(110)을 포함한다.
즉, 본 발명에서 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 (b)에 도시된 바와 같이, 상기 기판(101) 상에 구비될 수 있으며, 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 상기 고내열성 평탄화막(102)에 의해 커버되어 있다. 마지막으로, 도 17의 (c)를 참조하면, 상기 제3 픽셀(P3)에서는, 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL)과 상기 제2 연결 라인(CL2)이 연결되어 있다.
이 경우, 상기 표시패널(100) 중 상기 제3 픽셀(P3)은 (c)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 상기 제2 연결 라인(CL2), 상기 제2 연결 라인(CL2)을 커버하는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 라인(GL)과 중첩되도록 상기 게이트 절연막 상단에 구비되는 반도체(104), 상기 반도체의 상단에 구비되는 제1 전극(105), 상기 반도체의 상단에 구비되며 상기 제1 전극(105)과 분리되어 있는 제2 전극(106), 상기 제1 전극(105)과 상기 제2 전극(106)과 상기 반도체(104)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 컬러필터(CF), 상기 컬러필터(CF) 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되며 상기 평탄화막(108)과 상기 컬러필터(CF)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결되는 픽셀전극(110)을 포함한다.
즉, 본 발명에서 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 (b)에 도시된 바와 같이, 상기 기판(101) 상에 구비될 수 있으며, 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 상기 고내열성 평탄화막(102)에 의해 커버되어 있다.
특히, 상기 제2 연결 라인(CL1)은 (c)에 도시된 바와 같이, 상기 고내열성 평탄화막(102)에 형성되는 컨택홀을 통해 상기 게이트 라인(GL)과 연결되어 있으며, 상기 제1 연결 라인(CL1) 역시, 상기 고내열성 평탄화막(102)에 형성되는 컨택홀을 통해 상기 게이트 라인(GL)과 연결될 수 있다.
부연하여 설명하면, 상기 연결 라인(CL)들은 도 1, 도 2 및 도 10에 도시된 바와 같이, 상기 표시패널(100)의 상기 제4 비표시영역(NA4)으로부터 상기 제1 비표시영역(NA1) 방향, 즉, 상기 제2 방향으로 연장되어 있고, 상기 게이트 라인(GL)들은 상기 연결 라인(CL)들과 다른 방향, 특히, 상기 제2 방향에 수직한 방향인 상기 제1 방향으로 연장되어 있다.
이 경우, 상기 연결 라인(CL)들은 도 17에 도시된 바와 같이, 상기 기판(101) 상에 구비되고, 상기 고내열성 평탄화막(102)에 의해 상기 게이트 라인(GL)과 절연되어 있으며, 상기 고내열성 평탄화막(102)에 형성된 컨택홀을 통해 상기 게이트 라인(GL)과 전기적으로 연결된다.
상기 연결 라인(CL)들이 상기에서 설명된 바와 같이, 상기 기판(101)에 구비되고, 상기 기판(101)이 상기 고내열성 평탄화막(102)에 의해 커버되는 이유는, 상기 표시 패널(100)에 구비된 각종 금속들, 예를 들어, 상기 제1 전극(105), 상기 제2 전극(106), 상기 공통전극(111) 및 상기 데이터 라인 중 적어도 하나와, 상기 연결 라인(CL) 사이에서 발생되는 기생 캐패시턴스를 감소시키고, 상기 연결 라인(CL)의 로드를 감소시키기 위한 것이다.
특히, 상기 고내열성 평탄화막(102)의 두께가 커질수록, 상기 고내열성 평탄화막(102) 상단에 구비된 금속들과 상기 연결 라인(CL) 사이의 간격이 커지며, 이에 따라, 상기 금속들과 상기 연결 라인(CL) 사이에서 발생되는 기생 캐패시턴스의 크기가 감소될 수 있다. 즉, 상기 고내열성 평탄화막(102)은 상기 연결 라인(CL)의 상단을 평탄하게 하는 기능 및 상기 연결 라인(CL)과 다른 금속들 사이의 기생 캐패시턴스를 감소시키는 기능을 수행한다.
이 경우, 상기 고내열성 평탄화막(102)의 상단에는, 고온 공정이 요구되는 상기 게이트 라인(GL), 상기 반도체(104), 상기 제1 전극(105) 및 상기 제2 전극(106) 등이 구비되어 있기 때문에, 상기 고내열성 평탄화막(102)은 고내열성의 물질이 이용되어야 한다.
따라서, 상기 고내열성 평탄화막(102)의 비유전율은 2보다 크고 4보다 작아야 하고, 상기 고내열성 평탄화막(102)의 균일도(Max-Min)는 0보다 크고 0.2 마이크로 미터(um)보다 작아야 하고, 400℃ 보다 높은 산화물(Oxide)의 고온 공정에서 상기 고내열성 평탄화막(102)의 중량 손실은 0.1% 보다 크고 1% 보다 작아야 하고, 금속 에칭에 의한 중량 손실이나 물질 특성의 변경이 없도록 상기 고내열성 평탄화막(102)은 화학적으로 안정해야 하며, 다른 막과의 접촉 특성도 좋아야 한다. 즉, 상기 중량 손실, 상기 비유전율 및 상기 균일도는 작을수록 좋다.
또한, 상기 고내열성 평탄화막(102)이 구비되는 표시 패널이 액정표시패널인 경우, 상기 고내열성 평탄화막(102)은 70 내지 100% 사이의 투과율을 가져야 한다.
즉, 상기 고내열성 평탄화막(102)는 산화규소(SiO2)와 유사한 물성 특성을 갖는 물질로 형성될 수 있다.
또한, 상기에서 설명된 바와 같이, 상기 보호막(107)과 상기 평탄화막(108) 사이에 상기 컬러필터(CF)가 구비되므로써, 상기 평탄화막(108) 상단에 구비되는 금속라인들과 상기 보호막(107) 하단에 구비되는 금속라인들 사이에서 발생되는 기생 캐패시턴스가 감소될 수 있다. 이에 대한 설명은, 이하에서 도 19를 참조하여 설명된다.
도 18은 도 2 및 도 10에 도시된 표시패널의 단면을 개략적으로 나타낸 또 다른 예시도이다. 특히, (a)는 도 2 및 도 10에 도시된 제1 픽셀(P1)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타내고, (b)는 도 2 및 도 10에 도시된 제2 픽셀(P2)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타내며, (c)는 도 2 및 도 10에 도시된 제3 픽셀(P3)을 게이트 라인(GL)에 나란하게 절단시킨 단면을 개략적으로 나타낸다. 즉, 설명의 편의를 위해, (a), (b) 및 (c)에 도시된 단면들에는, 상기 단면에 직접적으로 표현되지 않는 구성들도 표시되어 있다. 부연하여 설명하면, (a), (b) 및 (c)에 도시된 단면들은 상기 게이트 라인(GL) 및 상기 제2 연결 라인(CL2)의 배치 구조를 설명하기 위한 것이며, 나머지 구성들은 설명의 편의를 위해 개략적으로 도시되어 있다.
우선, 도 18의 (a)를 참조하면, 상기 제1 픽셀(P1)은 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL) 만을 포함하고 있기 때문에, 상기 제1 픽셀(P1)의 단면에는 상기 제2 연결 라인(CL)이 포함되지 않는다.
이 경우, 상기 표시패널(100) 중 상기 제1 픽셀(P1)은 (a)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 라인(GL)과 중첩되도록 상기 게이트 절연막 상단에 구비되는 반도체(104), 상기 반도체의 상단에 구비되는 제1 전극(105), 상기 반도체의 상단에 구비되며 상기 제1 전극(105)과 분리되어 있는 제2 전극(106), 상기 제1 전극(105)과 상기 제2 전극(106)과 상기 반도체(104)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 컬러필터(CF), 상기 컬러필터(CF) 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되며 상기 평탄화막(108)과 상기 컬러필터(CF)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결되는 픽셀전극(110)을 포함한다.
상기 표시패널(100)이 액정표시패널인 경우, 상기 평탄화막(108) 상단에는 도 18에 도시된 바와 같이 공통전극(111)이 더 구비될 수 있으며, 상기 공통전극(111)은 절연막(109)에 의해 커버될 수 있다. 이 경우, 상기 픽셀전극(110)은 상기 절연막(109)의 상단에 구비되며, 상기 절연막(109)과 상기 평탄화막(108)과 상기 컬러필터(CF)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 전기적으로 연결된다. 상기 제1 전극(105), 상기 제2 전극(106), 상기 반도체(104), 상기 게이트 절연막(103) 및 상기 게이트 라인(GL)은 상기 액정표시패널에 포함되는 액정의 광투과율을 제어하기 위한 트랜지스터(TFT), 특히, 스위칭 트랜지스터의 기능을 수행한다.
특히, 상기 표시패널 중 상기 보호막(107)의 상단에는 상기 컬러필터(CF)가 구비된다. 상기 컬러필터(CF)는 상기 픽셀에서 출력되는 광의 컬러를 결정하는 기능을 수행한다.
즉, 상기 표시패널이 액정표시패널인 경우, 상기 기판(101)의 하단에 구비된 백라이트 유닛에서 출력된 광은 상기 컬러필터(CF), 상기 절연막(109), 상기 절연막(109) 상단에 구비되는 액정 및 상기 액정 상단에 구비되는 상부기판을 통해 외부로 전달된다. 따라서, 사용자는 상기 상부기판을 통해 출력되는 컬러광을 볼 수 있다.
상기 설명은 도 18의 (b) 및 (c)에 도시된 표시패널(100)에 대한 설명에도 적용될 수 있다.
상기 표시패널(100)이 유기발광 표시패널인 경우, 상기 공통전극(111) 및 상기 절연막(109)은 생략될 수 있다. 이 경우, 상기 픽셀전극(110)은 유기발광다이오드의 에노드가 될 수 있고, 상기 픽셀전극(110) 상단에는 상기 유기발광다이오드를 구성하는 발광층이 구비되며, 상기 발광층 상단에는 상기 유기발광다이오드를 구성하는 캐소드가 구비될 수 있다. 상기 제1 전극(105), 상기 제2 전극(106), 상기 반도체(104), 상기 게이트 절연막(103) 및 상기 게이트 라인(GL)은 상기 유기발광표시패널에 포함되는 상기 유기발광다이오드의 발광량을 제어하기 위한 위한 트랜지스터(TFT), 특히, 구동 트랜지스터의 기능을 수행한다.
즉, 상기 표시패널이 유기발광 표시패널인 경우, 상기 픽셀전극(110)은 상기 컬러필터(CF) 및 상기 평탄화막(108)에 형성된 컨택홀을 통해 상기 제2 전극(106)과 연결되며, 상기 픽셀전극(110)의 하단에는 상기 컬러필터(CF)가 구비될 수 있다. 도 18은 유기발광 표시패널의 단면을 표시하고 있기 때문에, 상기 픽셀전극(110)의 하단에 컬러필터(CF)가 표시되어 있지 않다. 그러나, 평면도 상에서, 상기 픽셀전극(110) 중 상기 컨택홀이 형성된 부분을 제외한 부분에서는, 상기 컬러필터(CF)가 상기 픽셀전극(110)의 하단에 구비될 수 있다.
이 경우, 상기 픽셀전극(110)은 유기발광 표시패널의 애노드 전극의 기능을 수행하며, 따라서, 상기에서 설명된 바와 같이, 상기 픽셀전극(110)의 상단에는 발광층이 구비되고, 상기 발광층 상단에는 캐소드가 구비된다.
상기 발광층에서 생성된 광은 상기 컬러필터(CF), 상기 게이트 절연막(103), 상기 고내열성 평탄화막(102) 및 상기 기판(101)을 통해 외부로 전달된다. 따라서, 사용자는 상기 기판(101)을 통해 출력되는 컬러광을 볼 수 있다.
상기 설명은 도 18의 (b) 및 (c)에 도시된 표시패널(100)에 대한 설명에도 적용될 수 있다.
다음, 도 18의 (b)를 참조하면, 상기 제2 픽셀(P2)에서는, 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL)과 상기 제2 연결 라인(CL2)이 교차하고 있다.
이 경우, 상기 표시패널(100) 중 상기 제2 픽셀(P2)은 (b)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 절연막 상단에 구비되는 제2 연결 라인(CL2), 상기 제2 연결 라인(CL2)과 상기 게이트 절연막을 커버하는 보호막(107), 상기 보호막 상단에 구비되는 컬러필터(CF), 상기 컬러필터(CF) 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되는 픽셀전극(110)을 포함한다.
즉, 본 발명에서 상기 제1 연결 라인(CL1) 및 상기 제2 연결 라인(CL2)은 (b)에 도시된 바와 같이, 상기 게이트 절연막(103) 상에 구비될 수 있다.
이 경우, 상기 연결 라인(CL)은 상기 게이트 절연막 상단에 구비되어 상기 트랜지스터(TFT)를 구성하는 상기 제1 전극(15) 및 상기 제2 전극(16)과 동일한 공정을 통해 형성될 수 있다.
또한, 상기 제1 전극(15) 및 상기 제2 전극(16)이 상기 반도체(104) 상에 구비되어 있으므로, 상기 연결 라인(CL) 역시 상기 반도체(104)와 동일한 공정을 통해 형성되는 또 다른 반도체(104a) 상에 구비될 수도 있다.
즉, 상기 연결 라인(CL)은 상기 트랜지스터(TFT)를 구성하는 상기 제1 전극(15) 및 상기 제2 전극(16)과 동일한 공정을 통해 형성될 수 있다. 이 경우, 상기 연결 라인(CL)은 상기 게이트 절연막(103) 상에 직접 구비될 수도 있으며, 또는 상기 제1 전극(15) 및 상기 제2 전극(16)과 동일한 구조를 가질 수 있도록, 상기 트랜지스터(TFT)를 구성하는 반도체(104)와 동일한 공정을 통해 형성되는 또 다른 반도체(104a) 상단에 구비될 수도 있다.
마지막으로, 도 18의 (c)를 참조하면, 상기 제3 픽셀(P3)에서는, 도 2 및 도 10에 도시된 바와 같이, 상기 게이트 라인(GL)과 상기 제2 연결 라인(CL2)이 연결되어 있다.
이 경우, 상기 표시패널(100) 중 상기 제3 픽셀(P3)은 (c)에 도시된 바와 같이, 기판(101), 상기 기판 상단에 구비되는 고내열성 평탄화막(102), 상기 고내열성 평탄화막(102) 상단에 구비되는 게이트 라인(GL), 상기 게이트 라인(GL) 상단에 구비되는 게이트 절연막(103), 상기 게이트 절연막 상단에 구비되며 상기 게이트 절연막(103)에 형성된 컨택홀을 통해 상기 게이트 라인(GL)과 전기적으로 연결되는 상기 또 다른 반도체(104a), 상기 또 다른 반도체(104a)의 상단에 구비되는 상기 제2 연결 라인(CL2), 상기 제2 연결 라인(CL2)과 상기 또 다른 반도체(104a)를 커버하는 보호막(107), 상기 보호막 상단에 구비되는 컬러필터(CF), 상기 컬러필터(CF) 상단에 구비되는 평탄화막(108), 상기 평탄화막 상단에 구비되는 픽셀전극(110)을 포함한다.
상기에서 설명된 바와 같이, 상기 제2 연결 라인(CL2)은 상기 게이트 절연막(103) 상단에 직접 구비될 수 있으며, 이 경우, 상기 제2 연결 라인(CL2)은 상기 게이트 절연막(103)에 형성된 컨택홀을 통해 상기 게이트 라인(GL)과 전기적으로 연결될 수 있다.
상기 연결 라인(CL)들이 상기에서 설명된 바와 같이, 상기 기판(101)에 구비되면, 추가적인 공정 없이도, 상기 연결 라인(CL)들이 형성될 수 있다. 상기 설명에서는, 상기 기판(101) 상단에 상기 고내열성 평탄화막(102)이 구비되나, 도 18을 참조하여 설명된 실시예에서, 상기 고내열성 평탄화막(102)은 생략될 수 있다.
그러나, 도 18을 참조하여 설명된 실시예에서, 상기 기판(101) 상단에 상기 연결 라인(CL)이 아닌 또 다른 금속이 구비되는 경우, 상기 고내열성 평탄화막(102)은 도 17을 참조하여 설명된 바와 같이, 상기 고내열성 평탄화막(102) 상단에 구비되는 각종 금속들과, 상기 또 다른 금속 사이의 기생 캐패시턴스를 감소시키는 기능을 수행할 수 있다.
이 경우, 상기 고내열성 평탄화막(102)은 도 17을 참조하여 설명된 바와 같은 물성을 포함할 수 있다.
또한, 상기에서 설명된 바와 같이, 상기 보호막(107)과 상기 평탄화막(108) 사이에 상기 컬러필터(CF)가 구비되므로써, 상기 평탄화막(108) 상단에 구비되는 금속들과 상기 보호막(107) 하단에 구비되는 금속들 사이에서 발생되는 기생 캐패시턴스가 감소될 수 있다. 이에 대한 설명은, 이하에서 도 19를 참조하여 설명된다.
도 19는 본 출원에 따른 표시장치에서 기생 캐패시턴스가 감소되는 원리를 설명하기 위한 예시도이다. 도 19의 (a)는 종래의 표시 패널의 단면도이고, (b)는 도 17을 참조하여 설명된 표시패널의 단면도이며, (c)는 도 18을 참조하여 설명된 표시패널의 단면도이다.
상기에서 도 17 및 도 18을 참조하여 설명된 바와 같이, 상기 표시패널 중 상기 보호막(107)의 상단에는 상기 컬러필터(CF)가 구비된다.
상기 컬러필터(CF)에 의해, 상기 평탄화막(108) 상단에 구비되는 금속 또는 금속라인들과 상기 보호막(107) 하단에 구비되는 금속 또는 금속라인들 사이에서 발생되는 기생 캐패시턴스가 감소될 수 있다.
예를 들어, 상기 표시 패널이 액정표시패널일 때, 도 19의 (a)에 도시된 바와 같이, 컬러필터가 보호막(107) 및 평탄화막(108) 사이에 구비되지 않은 액정표시패널에서의 게이트 라인(GL)과 공통전극(111) 사이의 거리는, (b)에 도시된 바와 같이, 컬러필터가 보호막(107) 및 평탄화막(108) 사이에 구비되어 있는 액정표시패널에서의 게이트 라인(GL)과 공통전극(111) 사이의 거리보다 작으며, 또한, 연결 라인(CL)과 공통전극(111) 사이의 거리보다 작다. 기생 캐패시턴스는 일반적으로 거리에 반비례하기 때문에, 두 전극 사이의 거리가 커질수록 기생 캐패시턴스는 작아진다.
따라서, (b)에 도시된 바와 같이, 컬러필터가 보호막(107) 및 평탄화막(108) 사이에 구비되어 있는 본 발명의 액정표시패널에서의 게이트 라인(GL)과 공통전극(111) 사이의 기생 캐패시턴스는, (a)에 도시된 바와 같이, 컬러필터가 보호막(107) 및 평탄화막(108) 사이에 구비되어 있지 않은 종래의 액정표시패널에서의 게이트 라인(GL)과 공통전극(111) 사이의 기생 캐패시턴스보다 작다. 또한, (b)에 도시된 바와 같이, 게이트 라인(GL)과 고내열성 평탄화막(108) 사이에 연결 라인(CL)이 구비된 액정표시패널에서는, 보호막(107) 및 평탄화막(108) 사이에 구비된 컬러필터(CF)에 의해 상기 연결 라인(CL)과 공통전극(111) 간의 거리가 더 증가하며, 따라서, 상기 연결 라인(CL)과 공통전극(111) 사이의 기생 캐패시턴스도 감소될 수 있다.
또한, (c)에 도시된 바와 같은 본 발명의 액정표시패널에서의 연결 라인(CL)과 공통 전극(111) 사이의 기생 캐패시턴스는, 연결 라인(CL)과 평탄화막(108) 사이에 컬러필터(CF)가 구비되어 있지 않은 종래의 액정표시패널에서의 연결 라인과 공통 전극(111) 사이의 기생 캐패시턴스보다 작아질 수 있다.
이 경우, 상기 설명에서는, 본 발명에 의해, 상기 컬러필터(CF)의 하단에 구비된 게이트 라인(GL) 또는 연결 라인(CL)과, 상기 컬러필터(CF)의 상단에 구비된 공통전극(111) 간의 기생 캐패시턴스가 감소될 수 있다는 점이 설명되었다.
그러나, 본 발명이 이에 한정되는 것은 아니다.
즉, 본 발명에 적용되는 상기 표시패널에서는, 상기 보호막(107)과 상기 평탄화막(108) 사이에 상기 컬러필터(CF)가 구비되어 있기 때문에, 본 발명에서의 상기 평탄화막(108) 상단에 구비되는 각종 금속들, 예를 들어, 공통전극, 픽셀전극, 애노드 전극, 캐소드 전극 및 각종 전원공급라인들과, 상기 컬러필터(CF)하단에 구비되는 각종 금속들, 예를 들어, 게이트 라인, 연결 라인, 데이터 라인, 터치전극 및 각종 전원공급라인들 사이의 기생 캐패시턴스는, 상기 보호막(107)과 상기 평탄화막(108) 사이에 상기 컬러필터(CF)가 구비되어 있지 않은 종래의 표시패널에서의 기생 캐패시턴스보다 감소될 수 있다.
부연하여 설명하면, 본 발명에서, 상기 컬러필터(CF)는 상기 컬러필터(CF)의 하단과 상단에 구비된 금속들 간의 기생 캐패시턴스를 감소시키는 기능을 수행한다.
도 20은 본 출원에 따른 표시장치에서 표시패널에 회로 필름이 부착되는 방법을 설명하기 위한 예시도이고, 도 21은 도 20에 도시된 표시패널이 프런트 커버에 장착된 상태를 나타낸 예시도이고, 도 22는 도 21에 도시된 표시패널의 정면을 나타낸 예시도이다.
우선, 도 20을 참조하면, 표시패널은 하부기판(180) 및 상부기판(190)을 포함한다. 상기 표시패널이 액정표시패널인 경우, 상기 하부기판(180)과 상기 상부기판(190) 사이에는 액정이 주입된다.
상기 하부기판(180)은 도 15 내지 도 19를 참조하여 설명된 바와 같은 다양한 형태로 형성될 수 있다.
상기 표시패널이 액정표시패널인 경우, 상기 상부기판(190)은, 상기 하부기판(180)과 함께 액정을 담아두는 기능을 수행한다.
상기 표시패널이 유기발광표시패널인 경우, 상기 상부기판(190)은, 상기 하부기판(180)을 커버하여, 상기 하부기판(180)에 구비된 유기발광다이오드에 수분 등이 침투하는 현상을 방지하는 기능을 수행한다.
상기에서 설명된 상기 패드부(170)는, 하부기판(180)에 구비되며, 상기 회로 필름(210)은 상기 패드부(170)에 연결된 후 절곡되어 상기 표시패널의 하단에 배치된다.
특히, 종래의 표시패널에서는, 도 20의 (a)에 도시된 바와 같이, 상기 하부기판(180)에 구비된 상기 패드부(170)에 연결된 상기 회로 필름(210)은 상기 하부기판(180)의 측면을 따라 절곡되어, 상기 하부기판(180)의 하단에 구비된다.
그러나, 본 발명에 적용되는 표시패널에서는, 도 20의 (b)에 도시된 바와 같이, 상기 하부기판(180)에 구비된 상기 패드부(170)에 연결된 상기 회로 필름(210)은 상기 상부기판(190)의 측면을 따라 절곡되어, 상기 상부기판(190)의 하단에 구비된다.
즉, 종래의 표시장치에서는, 영상(I)이 (a)에 도시된 바와 같이 상부기판(190)을 통해 외부로 출력되지만, 본 출원에 따른 표시장치에서는, 영상(I)이 (b)에 도시된 바와 같이 상기 하부기판(180)을 통해 외부로 출력된다.
이 경우, 본 출원에 따른 표시장치에서는, 도 21에 도시된 바와 같이, 상기 패드부(170)에 구비된 패드(171)들이 외부로 노출되지 않기 때문에, 상기 표시패널을 지지하기 위한 프런트 커버(160)가 상기 패드부(170)를 커버할 필요가 없다.
상기 프런트 커버(160)는 상기 표시패널(100)을 지지하는 기능을 수행할 수도 있으며, 또는 상기 표시장치의 외관을 형성하는 기능을 수행할 수도 있다. 상기 프런트 커버(160)가 상기 표시패널(100)을 지지하는 기능을 수행하는 경우, 상기 표시장치의 외부 케이스가 상기 프런트 커버(160)를 더 커버할 수 있다. 그러나, 상기 표시장치의 외부 케이스의 외관은 상기 프런트 커버(160)의 외관에 따라 좌우되므로, 상기 표시장치가 외부 케이스를 더 포함하는 경우에도, 상기 설명 및 이하의 설명이 동일하게 적용될 수 있다. 이하에서는, 설명의 편의상, 상기 프런트 커버(160)가 표시장치의 외관을 형성하는 표시장치가 본 발명의 일예로서 설명된다.
즉, 사용자가 본 출원에 따른 표시장치의 정면을 볼 때, 도 21 및 도 22에 도시된 바와 같이, 표시패널(100)의 정면 전체 및 상기 프런트 커버(160)의 측면부(161)들만이 노출될 수 있다. 이 경우, 상기 패드부(170)에 구비된 패드(171)들은 상기 하부기판(180)에 의해 가려져 있기 때문에, 외부로 노출되지 않는다.
즉, 본 출원에 따른 표시장치에서는, 상기 패드부(170)에 구비된 패드(171)들이 외부로 노출되어 있지 않기 때문에, 종래의 표시장치에 적용된 전면 프런트 커버부(161a)가 구비될 필요가 없다.
따라서, 사용자에게는 상기 표시패널(100)의 정면의 전체 및 상기 프런트 커버(160)의 측면부(161)들만이 노출될 수 있다. 또한, 상기 표시패널(100)의 정면의 가장자리부분들이 상기 프런트 커버(160)에 의해 가려져 지지지되더라도, 상기 프런트 커버(160)에 의해 가려지는 부분은 상기 표시패널(100)을 지지하기 위한 목적을 달성할 수 있을 정도로 최소한으로 설정될 수 있다.
따라서, 본 출원에 따른 표시장치에서는 상기 베젤의 폭(B)이 상기 프런트 커버(160)의 측면부(161)들의 폭과 동일하거나, 상기 표시패널(100)을 지지하기 위한 목적을 달성할 수 있을 정도로 최소한으로 설정될 수 있다.
또한, 본 출원에 따른 표시장치에서는, 상기 표시패널(100)의 네 개의 측면들에 구비된 베젤의 폭이 모두 동일해 질 수 있다. 이에 따라, 표시장치의 외부 미관이 향상될 수 있다.
부연하여 설명하면, 본 출원에 따른 표시장치에서는, 트랜지스터들이 구비된 TFT기판, 즉, 하부기판(180)이 표시장치(10)의 외부로 노출되도록 함으로써, 상기 제1 내지 제4 비표시영역을 커버하거나 지지하는 프런트 커버의 베젤의 폭이 감소될 수 있다.
즉, 상기한 바와 같은 배치 구조에 의하면, 비록, 본 출원에 의해, 상기 제1 비표시영역의 크기가 실질적으로 감소되지는 않더라도, 상기 패드부가 표시장치(10)의 외부 방향으로 노출되지 않기 때문에, 상기 패드부가 구비된 상기 제1 비표시영역을 커버하기 위한 프런트 커버의 베젤의 폭이 감소될 수 있다. 이 경우, 상기한 바와 같은 본 출원에 의하면 제2 내지 제3 비표시영역의 면적이 감소되기 때문에, 상기 제2 내지 제3 비표시영역을 커버하거나 지지하는 프런트 커버의 베젤의 폭이 감소될 수 있다. 따라서, 본 출원에 의하면, 상기 제1 내지 제4 비표시영역을 커버하거나 지지하는 프런트 커버의 베젤의 폭들이 모두 감소될 수 있다.
상기한 바와 같은 본 발명의 특징을 간단히 정리하면 다음과 같다.
첫째, 본 발명은 패드부를 제외한 3면의 비표시 영역에 게이트 구동 회로를 배치함으로써, 좌우 베젤 영역을 감소시키고 게이트 펄스의 딜레이를 제거하여 고속 구동을 용이하게 구현할 수 있다.
둘째, 본 발명은 상기 연결 라인(CL)을 상기 기판(101) 상에 배치하고, 상기 연결 라인(CL)과 상기 게이트 라인(GL) 사이에 상기 고내열성 평탄화막(102)을 배치함으로써, 상기 고내열성 평탄화막(102) 상단에 구비된 금속들과, 상기 연결 라인(CL) 사이에서 발생되는 기생 캐패시턴스를 감소시킬 수 있다.
또한, 기생 캐패시턴스가 감소될 수 있기 때문에, 상기 금속들에 의해 형성되는 금속 라인들의 폭이 감소될 수 있으며, 따라서, 상기 비표시 영역들에 구비되는 금속 라인들의 폭 역시 감소될 수 있다. 이에 따라, 상기 비표시 영역들의 폭이 더욱 감소될 수 있다.
셋째, 본 발명은 보호막(107) 및 상기 평탄화막(108) 사이에 상기 컬러필터(CF)를 배치함으로써, 상기 평탄화막(108) 상단에 구비되는 금속들과, 상기 보호막(107) 하단에 구비되는 금속들 간의 기생 캐패시턴스를 감소시킬 수 있다.
또한, 기생 캐패시턴스가 감소될 수 있기 때문에, 상기 금속들에 의해 형성되는 금속 라인들의 폭이 감소될 수 있으며, 따라서, 상기 비표시 영역들에 구비되는 금속 라인들의 폭 역시 감소될 수 있다. 이에 따라, 상기 비표시 영역들의 폭이 더욱 감소될 수 있다.
넷째, 본 발명은 상기 표시패널(100)을 구성하는 상기 하부기판(180) 및 상기 상부기판(190) 중 상기 패드부(170)가 구비되는 상기 하부기판(180)이 본 출원에 따른 표시장치의 외부를 향하도록 배치함으로써, 상기 표시장치의 네 개의 비표시영역들에 대응되는 네 개의 베젤들의 폭을 종래의 표시장치보다 감소시킬 수 있으며, 특히, 네 개의 베젤들의 폭이 동일해질 수 있다.
또한, 본 발명에서는, 상기 첫 번째 특징이, 상기 두 번째 특징 내지 상기 네 번째 특징 중 적어도 하나와 다양하게 조합될 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 패널 200: 표시 구동부
300: 게이트 구동부
310, 320, 330: 제1 내지 제3 게이트 구동 회로
ST1~ST(2n-1): 오드 스테이지
ST2~ST(2n): 이븐 스테이지

Claims (17)

  1. 복수의 게이트 라인들에 연결된 픽셀들을 갖는 표시 영역과, 상기 표시 영역을 둘러싸는 제1 내지 제4 비표시 영역을 갖는 표시 패널;
    상기 제1 비표시 영역에 배치된 패드부;
    상기 제2 비표시 영역에 배치되어 상기 복수의 게이트 라인 중 제1 게이트 라인 그룹을 구동하는 제1 게이트 구동 회로;
    상기 제3 비표시 영역에 배치되어 상기 복수의 게이트 라인 중 제2 게이트 라인 그룹을 구동하는 제2 게이트 구동 회로; 및
    상기 제4 비표시 영역에 배치되어 상기 제1 및 제2 게이트 라인 그룹을 구동하는 제3 게이트 구동 회로를 포함하며,
    상기 표시 패널에는, 상기 제1 및 제2 게이트 라인 그룹의 게이트 라인들을 상기 제3 게이트 구동회로와 연결시키는 연결 라인들이 구비되는 표시 장치.
  2. 제 1 항에 있어서,
    상기 연결 라인들은 상기 표시패널을 구성하는 기판 상에 구비되고,
    상기 연결 라인들은 고내열성 평탄화막에 의해 커버되고,
    상기 게이트 라인들은 상기 고내열성 평탄화막 상에 구비되며,
    상기 연결 라인들 각각은 상기 고내열성 평탄화막에 형성되는 컨택홀을 통해 상기 게이트 라인과 연결되는 표시장치.
  3. 제 1 항에 있어서,
    상기 연결 라인들은 상기 게이트 라인들을 커버하는 게이트 절연막의 상단에 구비되며,
    상기 연결 라인들 각각은 상기 게이트 절연막에 형성되는 컨택홀을 통해 상기 게이트 라인과 연결되는 표시장치.
  4. 제 3 항에 있어서,
    상기 게이트 절연막의 상단에는 상기 픽셀에 구비되는 트랜지스터를 형성하는 제1 전극 및 제2 전극이 구비되며,
    상기 연결 라인들은 상기 게이트 절연막의 상단에서 상기 제1 전극 및 상기 제2 전극과 동일한 층에 형성되는 표시장치.
  5. 제 4 항에 있어서,
    상기 연결 라인들 각각과 상기 게이트 절연막 사이에는 상기 트랜지스터를 형성하는 반도체와 동일한 물질로 형성되는 또 다른 반도체가 구비되는 표시장치.
  6. 제 3 항에 있어서,
    상기 표시패널을 구성하는 기판 상에는 금속 라인이 구비되고,
    상기 금속 라인들은 고내열성 평탄화막에 의해 커버되며,
    상기 게이트 라인들은 상기 고내열성 평탄화막 상에 구비되는 표시장치.
  7. 제 1 항에 있어서,
    상기 픽셀에 구비되는 트랜지스터를 커버하는 보호막 상에는 컬러필터가 구비되며,
    상기 컬러필터 상단에는 평탄화막이 구비되는 표시장치.
  8. 제 7 항에 있어서,
    상기 연결 라인들은 상기 표시패널을 구성하는 기판 상에 구비되고,
    상기 연결 라인들은 고내열성 평탄화막에 의해 커버되고,
    상기 게이트 라인들은 상기 고내열성 평탄화막 상에 구비되고,
    상기 연결 라인들 각각은 상기 고내열성 평탄화막에 형성되는 컨택홀을 통해 상기 게이트 라인과 연결되며,
    상기 게이트 라인들의 상단에는 상기 보호막이 구비되는 표시장치.
  9. 제 7 항에 있어서,
    상기 연결 라인들은 상기 게이트 라인들을 커버하는 게이트 절연막의 상단에 구비되고,
    상기 연결 라인들 각각은 상기 게이트 절연막에 형성되는 컨택홀을 통해 상기 게이트 라인과 연결되며,
    상기 게이트 절연막의 상단에는 상기 보호막이 구비되는 표시장치.
  10. 제 1 항에 있어서,
    상기 표시패널은 패드부와 상기 픽셀들이 구비되는 하부기판 및 상기 하부기판을 커버하는 상부기판을 포함하고,
    상기 표시패널에서 발생된 영상은 상기 하부기판을 통해 외부로 출력되는 표시장치.
  11. 제 10 항에 있어서,
    상기 패드부에 구비된 패드들은 상기 하부기판에 의해 가려져 외부로 노출되지 않는 표시장치.
  12. 제 1 항에 있어서,
    상기 제1 게이트 라인 그룹은 오드 게이트 라인에 해당하고,
    상기 제1 게이트 구동 회로는 상기 오드 게이트 라인 각각에 대응되는 오드 스테이지를 포함하는 표시 장치.
  13. 제 1 항에 있어서,
    상기 제2 게이트 라인 그룹은 이븐 게이트 라인에 해당하고,
    상기 제2 게이트 구동 회로는 상기 이븐 게이트 라인 각각에 대응되는 이븐 스테이지를 포함하는 표시 장치.
  14. 제 1 항에 있어서,
    상기 제3 게이트 구동 회로는 상기 제1 게이트 라인 그룹에 대응되는 오드 스테이지 및 상기 제2 게이트 라인 그룹에 대응되는 이븐 스테이지를 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 연결 라인들은,
    상기 제3 게이트 구동 회로의 오드 스테이지와 상기 제1 게이트 라인 그룹을 연결시키는 제1 연결 라인; 및
    상기 제3 게이트 구동 회로의 이븐 스테이지와 상기 제2 게이트 라인 그룹을 연결시키는 제2 연결 라인을 포함하는 표시 장치.
  16. 제 1 항에 있어서,
    상기 표시 영역은 제1 게이트 구동 회로와 인접한 제1 표시 영역, 및 상기 제2 게이트 구동 회로와 인접한 제2 표시 영역을 포함하는 표시 장치.
  17. 제 2 항, 제 6 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 고내열성 평탄화막의 비유전율은 2보다 크고 4보다 작고,
    상기 고내열성 평탄화막의 균일도는 0보다 크고 0.2수 마이크로 미터(um) 보다 작으며,
    상기 고내열성 평탄화막의 중량 손실은 0.1% 보다 크고 1% 보다 작은 표시장치.
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