CN109994068A - 显示设备 - Google Patents

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Abstract

公开了一种具有简化配置的显示设备。该显示设备可以包括：选通线，该选通线穿过基板的显示区域；数据线，该数据线穿过所述基板的所述显示区域；像素驱动电力线，该像素驱动电力线穿过所述基板的所述显示区域；多个像素，这些像素具有像素驱动芯片和与像素驱动芯片连接的发光部分，所述像素驱动芯片被安装在限定在所述基板上的至少一个像素区上并且与相邻的选通线和数据线连接；选通驱动芯片阵列部分，该选通驱动芯片阵列部分被安装在所述基板的非显示区域中并且与所述选通线连接；以及数据驱动芯片阵列部分，该数据驱动芯片阵列部分被安装在所述基板的所述非显示区域中并且与所述数据线连接。

Description

显示设备
技术领域
本公开涉及显示设备。
背景技术
显示设备通常被用作诸如电视、笔记本电脑和监视器这样的各种产品的显示屏以及诸如电子笔记本、电子书(e-book)、便携式多媒体播放器(PMP)、导航装置、超级移动个人计算机(UMPC)、移动电话、智能电话、平板电脑和手表电话这样的便携式电子装置。
常见的显示设备包括具有多个像素的显示面板和用于驱动这些像素的面板驱动电路。
多个像素中的每个都包括一个电容器和通过薄膜晶体管制造工艺设置在基板上的开关薄膜晶体管以及驱动薄膜晶体管。最近，四个或更多个薄膜晶体管被设置在像素中，并且可以设置多达七个薄膜晶体管。
面板驱动电路包括控制板，控制板包括：定时控制器，该定时控制器被配置为从显示驱动系统或显示器组接收图像数据，并且处理图像数据以产生适宜于显示面板的数字数据信号；电力管理集成电路，该电力管理集成电路被配置为产生各种电力等；多个数据驱动集成电路，这些数据驱动集成电路被配置为将数字数据信号转换成模拟数据信号，并且将模拟数据信号提供给显示面板的数据线；多个柔性电路膜，这些柔性电路膜被配置为将多个数据驱动集成电路与显示面板连接；源极印刷电路板，该源极印刷电路板被配置为将控制板的输出信号传送到多个柔性电路膜；信号电缆，该信号电缆被配置为将控制板与源极印刷电路板连接；以及多个选通驱动电路，这些选通驱动电路用于驱动显示面板的选通线。
由于设置在显示面板外部的面板驱动电路，导致这种常规显示设备在复杂配置方面存在问题。
发明内容
因此，本公开涉及提供基本上消除了由于相关技术的限制和不足而导致的一个或更多个问题的显示设备。
本公开的一方面涉及提供具有简化配置的显示设备。
本公开的额外优点和特征将在随后的描述中部分阐述，并且对于本领域的普通技术人员在阅读了下文后将部分变得显而易见，或者可以通过本发明的实践而得知。可以通过书面描述及其权利要求书以及附图中特别指出的结构来实现和获得本公开的目的和其它优点。
为了实现这些和其它优点并且按照本公开的目的，如本文中实施和广义描述的，提供了一种显示设备，该显示设备包括：基板，该基板包括具有多个像素区的显示区域和围绕所述显示区域的非显示区域；第一选通线至第n选通线，该第一选通线至第n选通线穿过所述基板的所述显示区域；第一数据线至第m数据线，该第一数据线至第m数据线穿过所述基板的所述显示区域；第一像素驱动电力线至第m像素驱动电力线，该第一像素驱动电力线至第m像素驱动电力线穿过所述基板的所述显示区域；多个像素，这些像素各自具有像素驱动芯片和与所述像素驱动芯片连接的发光部分，所述像素驱动芯片被安装在所述基板的所述多个像素区中的至少一个中，并且分别与所述第一选通线至第n选通线、所述第一数据线至第m数据线和所述第一像素驱动电力线至第m像素驱动电力线中的与所述像素驱动芯片相邻的像素驱动电力线连接；选通驱动芯片阵列部分，该选通驱动芯片阵列部分被安装在所述基板的所述非显示区域中，并且与所述第一选通线至所述第n选通线连接；以及数据驱动芯片阵列部分，该数据驱动芯片阵列部分被安装在所述基板的所述非显示区域中，并且与所述第一数据线至所述第m数据线连接。
要理解，对本公开的以上总体描述和以下详细描述二者都是示例性和说明性的，旨在对所声明的本公开提供进一步的说明。
附图说明
附图被包括进来以提供对本公开的进一步理解，附图并入并构成本申请的部分，例示了本公开的实施方式并且与本说明书一起用来解释本公开的原理。在附图中：
图1是例示根据本公开的实施方式的显示设备的视图。
图2是例示图1中示出的基板的平面图；
图3是例示图2中示出的一个像素的视图；
图4是沿着图1中示出的线I-I’截取的截面图；
图5是例示根据本公开的实施方式的阴极和阴极电源线之间的连接结构的视图；
图6是沿着图1中示出的线I-I’截取的另一个截面图；
图7是沿着图1中示出的线I-I’截取的又一个截面图；
图8是例示图2中示出的选通驱动芯片阵列部分的视图；
图9是例示图8中示出的一个选通驱动芯片的视图；
图10是例示图8中示出的选通驱动芯片阵列部分的输入信号和输出信号的波形图；
图11是用于说明根据本公开的实施方式的显示设备的选通缓冲器芯片的视图；
图12是示意性例示图11中示出的选通缓冲器芯片的结构的视图；
图13是沿着图11中示出的线II-II’截取的截面图；
图14是例示图2中示出的数据驱动芯片阵列部分的视图；
图15是沿着图1中示出的线I-I’截取的另一个截面图；
图16是示出图15中示出的触摸感测芯片阵列部分、选通驱动芯片阵列部分和触摸电极的视图；
图17是图16中示出的部分A的放大视图；
图18是例示图16和图17中示出的触摸感测芯片的视图；
图19是沿着图1中示出的线I-I’截取的又一个截面图；
图20是例示根据本公开的另一个实施方式的显示设备的视图；
图21是例示图20中示出的基板的视图；
图22是例示图20和图21中示出的电力管理芯片阵列部分的框图；
图23是示出图20和图21中示出的定时控制器芯片阵列部分和数据驱动芯片阵列部分的视图；
图24是例示根据本公开的另一个实施方式的显示设备的单位像素的视图；以及
图25是例示根据本公开的另一个实施方式的显示设备的单位像素的视图。
具体实施方式
现在，将详细参照本公开的示例性实施方式，在附图中例示这些实施方式的示例。只要有可能，就将在附图中通篇使用相同的参考标号来表示相同或相似的部件。
将通过参照附图描述的以下实施方式来阐明本公开的优点和特征及其实现方法。然而，本公开可以按照不同的方式来实施并且不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底和完全的，并且将把本公开的范围充分传达给本领域的技术人员。此外，本公开仅由权利要求书的范围限定。
附图中为了描述本公开的实施方式而公开的形状、大小、比率、角度和数量仅仅是示例，因此，本公开不限于所例示的细节。相似的参考标号始终是指相似的元件。在下面的描述中，当确定对相关已知技术的详细描述不必要地模糊了本公开的要点时，将省略详细描述。
在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，除非使用“仅”，否则可添加另一个部分。单数形式的术语可以包括复数形式，除非做相反表示。
在理解元件时，元件被解释为包括误差范围，尽管没有进行明确描述。
在描述位置关系时，例如，当两个部件之间的位置关系被描述为“上”、“上方”、“下方”和“旁边”时，除非使用了“正”或“正好”，否则可在这两个部件之间设置一个或更多个其它部件。
在描述时间关系时，例如，当时间顺序被描述为“之后”、“随后”、“接着”和“之前”时，可包括并不连续的情况，除非使用“正”或“正好”。
应该理解，虽然在本文中可使用术语“第一”、“第二”等来描述各种元件，但这些元件不应该受这些术语限制。这些术语只是用于将一个元件与另一个区分开。例如，在不脱离本公开的范围的情况下，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。
术语“至少一个”应该被理解为包括一个或更多个关联所列项的任何和全部组合。例如，“第一物品、第二物品和第三物品中的至少一个”的含义表示用第一物品、第二物品和第三物品中的两个或更多个提出的所有物品的组合以及第一物品、第二物品或第三物品。
本公开的各种实施方式的特征可以被部分或全体彼此联结或组合，并且可以按各种方式彼此相互作用并且在技术上被驱动，如本领域的技术人员能够充分理解的。本公开的实施方式可以独立于彼此执行，或者可以一起按相互依赖关系来执行。
下文中，将参照附图来详细描述根据本公开的显示设备的实施方式。在为每个附图中的元件添加附图标记时，虽然在其它附图中例示了相同的元件，但是类似的附图标记可指代类似的元件。在下面的描述中，当确定对相关已知功能或配置的详细描述不必要地模糊了本公开的要点时，将省略详细描述。
图1是例示根据本公开的实施方式的显示设备的视图，图2是例示图1中示出的基板的平面图，并且图3是例示图2中示出的一个像素的视图。
参照图1至图3，根据本公开的实施方式的显示设备可以包括显示面板100以及安装在显示面板100上的选通驱动芯片阵列部分200和数据驱动芯片阵列部分300。
显示面板100可以包括彼此面对的基板110和对置基板190。基板110可以是像素阵列基板。对置基板190可以是包括滤色器的滤色器阵列基板。基板110具有比对置基板190大的尺寸，因此基板110的一个侧边缘可以不被对置基板190覆盖，从而可以被暴露。
作为基础基板的基板110可以由诸如玻璃、石英、陶瓷或塑料这样的绝缘材料形成。例如，当基板110由塑料形成时，基板110可以是聚酰亚胺膜还有耐热聚酰亚胺膜，这些膜能够耐受由高温沉积工艺引起的高温。基板110可以包括非显示区域NDA和具有多个像素区的显示区域DA。显示区域DA可以被限定为其中要显示图像的区域，并且作为其中不显示图像的区域的非显示区域NDA可以被限定为包围显示区域的基板的边缘。
根据实施方式，基板110可以包括在第一方向X上穿过显示区域DA的第一选通线至第m选通线GL以及在与第一方向X交叉的第二方向Y上穿过显示区域DA的第一数据线至第n数据线DL。另外，基板110可以包括分别与第一数据线至第n数据线DL平行布置的第一像素驱动电力线至第n像素驱动电源线PL。在显示区域DA中，多个像素区由彼此交叉的第一选通线至第m选通线GL和第一数据线至第n数据线DL限定。
根据实施方式，基板110包括用于显示图像的多个像素P。
多个像素P中的每个可以包括像素驱动芯片120和发光部分ELP。
像素驱动芯片120安装在每个像素区中，并且连接至与其相邻的选通线GL、数据线DL和像素驱动电力线PL并且还与发光部分ELP连接。多个像素驱动芯片120可以是具有两个或更多个晶体管以及一个或更多个电容器的单个小尺寸半导体封装器件，多个像素驱动芯片120中的每个都是微芯片或单个芯片组的最小单元。多个像素驱动芯片120中的每个基于从像素驱动电力线PL供应的像素驱动电力Vdd，通过响应于从选通线GL供应的选通脉冲GP而向发光部分ELP供应与从数据线DL供应的数据电压Vdata对应的数据电流来控制发光部分ELP的发光。
根据实施方式，多个像素驱动芯片120中的每个可以包括第一凸块B1至第四凸块B4以及像素驱动电路PC。
第一凸块B1(或选通凸块)电连接至与其相邻的选通线GL，以从选通线GL接收选通脉冲GP。第二凸块B2(或选通凸块)电连接至与其相邻的数据线GL，以从数据线GL接收数据电压Vdata。第三凸块B3(或电力输入凸块)电连接至与其相邻的像素驱动电力线PL，以从像素驱动电力线PL接收像素驱动电力Vdd。第四凸块B4(或输出凸块)与发光部分ELP电连接，以向发光部分ELP提供数据电流。
像素驱动电路PC与第一凸块B1至第四凸块B4连接，并且被配置为基于通过第三凸块B3供应的像素驱动电路Vdd，响应于通过第一凸块B1供应的选通脉冲而向第四凸块B4输出与通过第二凸块B2供应的数据电压Vdata对应的数据电流。
根据实施方式，像素驱动电路PC(或内部像素驱动电路)可以包括开关晶体管ST、驱动晶体管DT和电容器Cst。
开关晶体管ST可以包括与第一凸块B1连接的栅极、与第二凸块B2连接的第一源极/漏极以及与驱动晶体管DT的栅极连接的第二源极/漏极。在这种情况下，根据电流方向，开关晶体管ST的第一源极/漏极和第二源极/漏极可以是源极或漏极。开关晶体管ST可以根据通过第一凸块B1供应的选通脉冲进行切换，以向驱动晶体管DT供应通过第二凸块B2供应的数据电压。
驱动晶体管DT包括与开关晶体管ST的第二电极连接的栅极、被配置为通过第三凸块B3接收像素驱动电力Vdd的漏极以及与第四凸块B4连接的源极。驱动晶体管DT可以基于从开关晶体管ST供应的数据电压Vdata，通过控制从第三凸块B3经由第四凸块B4流向发光部分ELP的数据电流来控制发光部分ELP的发光。
电容器Cst可以设置在驱动晶体管DT的栅极和源极之间的交叠区域中，并且可以被配置为存储供应给驱动晶体管DT的栅极的数据电压并且用所存储的电压来使驱动晶体管DT导通。
可选地，像素驱动电路PC还可以包括至少一个用于补偿驱动晶体管DT的阈值电压变化的补偿晶体管。另外，像素驱动电路PC还可以包括至少一个辅助电容器。可以根据晶体管的数目和辅助电容器的数目，向像素驱动电路PC额外供应诸如初始化电压这样的补偿电力。另外，根据该示例的像素驱动电路PC可以改变成通过电流驱动方案使发光部分ELP能够发光的公知的发光显示设备的像素驱动电路PC。在这种情况下，根据电源的数目和像素驱动电路PC的晶体管的数目，多个像素驱动芯片120中的每个还可以包括至少一个凸块。另外，在基板110上可以另外显示与电源对应的电力线。
发光部分ELP可以通过从像素驱动芯片120供应的数据电流发光。通过发光部分ELP的发光而产生的光可以通过对置基板190或基板110发射到外部。
根据实施方式，发光部分ELP可以包括与像素驱动芯片120的第四凸块B4连接的阳极(或第一电极)、与阳极连接的发光层以及与发光层连接的阴极CE(或第二电极)。发光层可以包括有机发光层、无机发光层和量子点发光层中的任一个，或者可以包括有机发光层(或无机发光层)和量子点发光层的层叠或混合结构。
对置基板190可以覆盖设置在基板110上的多个像素P。例如，对置基板190可以是玻璃基板、柔性基板或塑料膜。例如，对置基板190可以是聚对苯二甲酸乙二醇酯膜或透明聚酰亚胺膜。可以利用透明粘结层将对置基板190接合于基板110。
选通驱动芯片阵列部分200安装在基板110的非显示区域NDA中，并且与第一选通线至第n选通线GL连接。选通驱动芯片阵列部分200响应于通过在基板110的第一非显示区域(或上部非显示区域)中陈设的焊盘部分PP供应的选通时钟和选通起始信号，顺序地将选通脉冲GP供应到选通线GL。例如，选通驱动芯片阵列部分200可以包括基于一对一的方式与第一选通线至第n选通线GL连接的第一选通驱动芯片至第n选通驱动芯片210。
例如，选通驱动芯片阵列部分200可以安装在基板110的第二非显示区域(或左部非显示区域)或第三非显示区域(或右部非显示区域)中，并且可以按单馈电方案操作，以顺序地将选通脉冲GP供应到第一选通线至第n选通线GL。
又如，选通驱动芯片阵列部分200可以安装在基板110的第二非显示区域(或左部非显示区域)或第三非显示区域(或右边非显示区域)中，并且可以按双馈电方案操作，以顺序地将选通脉冲GP供应到第一选通线至第n选通线GL。
又如，选通驱动芯片阵列部分200可以安装在基板110的第二非显示区域(或左部非显示区域)或第三非显示区域(或右边非显示区域)中，并且可以按交错双馈电方案操作，以顺序地将选通脉冲GP供应到第一选通线至第n选通线GL。
数据驱动芯片阵列部分300安装在基板110的非显示区域NDA中，并且与第一数据线至第n数据线DL连接。数据驱动芯片阵列部分300将通过设置在基板110的第一非显示区域(或上部非显示区域)中的焊盘部分PP供应的数据信号转换成数据电压Vdata，然后将数据电压Vdata供应到第一数据线至第n数据线DL。例如，数据驱动芯片阵列部分300可以包括用于供应与第一数据线至第n数据线DL中的每条对应的数据电压Vdata的多个数据驱动芯片。
根据本公开的实施方式的显示设备可以包括控制板400、定时控制器500、电力管理电路600和显示驱动系统700。
控制板400可以通过信号电缆530与设置在基板110的非显示区域侧的焊盘部分PP连接。
定时控制器500可以安装在控制板400上，并且可以被配置为通过对图像信号进行信号处理来生成数字数据信号，并且可以将数字数据信号提供给数据驱动芯片阵列部分300，并且还可以生成选通时钟和选通起始信号并且可以将选通时钟和选通起始信号提供给选通驱动芯片阵列部分200。也就是说，定时控制器500可以通过设置在控制板400中的用户连接器510接收从显示驱动系统700提供的图像信号和定时同步信号。定时控制器500可以基于定时同步信号将图像信号排列成适宜于显示区域DA的像素布置结构，以生成数字数据信号，并且可以将所生成的数字数据信号提供给数据驱动芯片阵列部分300。另外，定时控制器500可以生成选通时钟和选通起始信号，并且可以将选通时钟和选通起始信号提供给选通驱动芯片阵列部分200。根据实施方式，定时控制器500可以通过高速串行接口方案(例如，嵌入式点对点接口(EPI)方案、低压差分信令(LVDS)接口方案或Mini LVDS接口方案)将数字数据信号、基准时钟和数据起始信息号提供给数据驱动芯片阵列部分300。
电力管理电路600可以基于从显示驱动系统700的电源提供的输入电力来产生晶体管逻辑电压、地电压、像素驱动电力和至少一个基准伽马电压。可以使用晶体管逻辑电压和地电压作为定时控制器500、选通驱动芯片阵列部分200、数据驱动芯片阵列部分300等的驱动电力。可以将地电压和像素驱动电力Vdd用于多个像素P、选通驱动芯片阵列部分200和数据驱动芯片阵列部分300。数据驱动芯片阵列部分300可以使用多个基准伽马电压将数字数据转换成模拟数据电压。
显示驱动系统700可以通过接口电缆710与控制板400的用户连接器510连接。显示驱动系统700可以用图像源生成图像信号，并且将所生成的图像信号提供给定时控制器500。在这种情况下，可以通过高速串行接口方案(例如，V-by-One接口方案)将图像信号提供给定时控制器500。
图4是沿着图1中示出的线I-I’截取的截面图。该截面图是设置在图1中示出的显示面板上的三个相邻像素。
参照图1至图4，根据本公开的实施方式的显示设备可以包括基板110、缓冲层111、多个像素驱动芯片120、选通驱动芯片阵列部分200、数据驱动芯片阵列部分300、第一平整层113、线层、第二平整层115、发光部分ELP和密封层117(或封装层)。
作为像素阵列基板的基板110可以由诸如玻璃、石英、陶瓷或塑料这样的绝缘材料形成。基板110可以包括多个像素区PA，像素区PA中的每个都具有发光区域EA和电路区域CA。
缓冲层111可以设置在基板110上。缓冲层111可以被配置为防止水通过基板110渗透到发光部件ELP中。根据实施方式，缓冲层111可以包括由无机材料形成的至少一个无机层。例如，缓冲层111是多层，在这些层中，作为硅氧化物(SiOx)、硅氮化物(SiNx)、硅氧氮化物(SiON)、钛氧化物(TiOx)和铝氧化物(AlOx)中的任一种的无机层交替层叠。
可以通过芯片安装(或转移)工艺将多个像素驱动芯片120中的每个安装在多个像素区PA中的每个的电路区域CA中的缓冲层111上。多个像素驱动芯片120中的每个可以具有1微米至100微米的规模。然而，本公开不限于此，并且多个像素驱动芯片120中的每个可以占据比发光区域EA小的区域，发光区域EA指示除了电路区域CA之外的像素区PA。如上所述，多个像素驱动芯片120中的每个可以包括第一凸块B1至第四凸块B4以及像素驱动电路PC，从而将省略对其的重复描述。
多个像素驱动芯片120可以利用粘结层附接在缓冲层111上。粘结层可以形成在多个像素驱动芯片120中的每个的背表面(或后表面)上。在这种情况下，在芯片安装处理中，具有涂覆有粘结层的背表面(或后表面)的像素驱动芯片120可以在真空的作用下被吸附到真空吸附喷嘴上，然后被安装在(或转移到)对应像素区PA的缓冲层111上。此外，多个像素驱动芯片120可以附接于设置在缓冲层111的整个上表面上的粘结层。
可选地，可以将多个像素驱动芯片120安装在多个像素区PA中的每个的电路区域CA中形成的多个凹部112上。
多个凹部112可以在电路区域CA中陈设的缓冲层111的前表面上内凹地形成。例如，多个凹部112可以具有距缓冲层111的前表面有一定深度的诸如凹槽或杯状这样的形状。多个凹部112可以对应地容纳和固定多个像素驱动芯片120，因此能够减少由多个像素驱动芯片120的厚度(或高度)引起的显示设备的厚度增加。
根据实施方式，多个凹部112可以内凹地形成，以具有以一定角度倾斜的表面，同时具有与像素驱动芯片120的形状对应的形状。因此，在像素驱动芯片120安装在缓冲层111上的安装工艺中，能够减小电路区域CA和像素驱动芯片120之间的未对准。
根据实施方式，多个像素驱动芯片120可以利用涂覆在多个凹部112上的粘结层附接于多个凹部112的底表面。根据另一个实施方式的多个像素驱动芯片120可以利用涂覆在包括多个凹部112的缓冲层111的整个前表面上的粘结层附接于多个凹部112的底表面。
选通驱动芯片阵列部分200可以包括安装在基板100的非显示区域NDA中并且基于一对一的方式与第一选通线至第n选通线GL连接的第一选通驱动芯片至第n选通驱动芯片210。如同像素驱动芯片120一样，第一选通驱动芯片至第n选通驱动芯片210中的每个可以安装在(或转移到)对应像素区PA的缓冲层111上，或者可以利用粘结剂设置在处于对应像素区PA的缓冲层111中的凹部112上。
数据驱动芯片阵列部分300可以包括安装在基板100的非显示区域NDA中并且基于一对一的方式与第一数据线至第m数据线DL连接的第一数据驱动芯片组3001至第m数据驱动芯片组300m。第一数据驱动芯片组3001至第m数据驱动芯片组300m中的每个可以包括至少一个数据驱动芯片。如同像素驱动芯片120一样，数据驱动芯片可以安装在(或转移到)对应像素区PA的缓冲层111上，或者可以利用粘结剂设置在处于对应像素区PA的缓冲层111中的凹部112上。
第一平整层113可以设置在基板的前表面上，覆盖多个像素驱动芯片120和第一选通驱动芯片至第n选通驱动芯片210。也就是说，通过覆盖设置在基板110上的所有缓冲层111、多个像素驱动芯片120以及第一选通驱动芯片至第n选通驱动芯片210，第一平整层113在缓冲层111、多个像素驱动芯片120以及第一选通驱动芯片至第n选通驱动芯片210上提供平整表面，并且还固定多个像素驱动芯片120以及第一选通驱动芯片至第n选通驱动芯片210。例如，第一平整层113可以由亚克力树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂形成。
线层可以包括第一金属线ML1、绝缘层114和第二金属线ML2。
第一金属线ML1设置在第一平坦化层113上，在第一方向X或第二方向Y上穿过显示区域DA。第一金属线ML1可以用作选通线GL或者用作数据线DL和像素驱动电力线PL。例如，第一金属线ML1可以用作选通线GL。在这种情况下，由第一金属线ML1构成的选通线GL延伸或突出到每个像素区PA的电路区域CA上方，因此通过设置在第一平整层113上的第一芯片接触孔CH1与对应的像素驱动芯片120的第一凸块B1电连接，使得选通脉冲GP被供应到像素驱动芯片120的第一凸块B1。
绝缘层114可以设置在基板110上，覆盖第一金属线ML1。例如，绝缘层114可以是硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON)或其多层。
第二金属线ML2可以设置在绝缘层114上，在与第一金属线ML1交叉的方向上穿过显示区域DA。第二金属线ML2可以被用作选通线GL或者用作数据线DL和像素驱动电力线PL。例如，当第一金属线ML1可以被用作选通线时，第二金属线ML2可以被用作数据线DL和像素驱动电力线PL。在这种情况下，由第二金属线ML2构成的数据线DL延伸或突出到每个像素区PA的电路区域CA上方，因此通过设置在第一平整层113和绝缘层114上的第二芯片接触孔CH2与对应的像素驱动芯片120的第二凸块B2电连接，使得数据电压被供应到像素驱动芯片120的第二凸块B2。另外，由第二金属线ML2构成的像素驱动电力线PL延伸或突出到每个像素区PA的电路区域CA上方，因此通过设置在第一平整层113和绝缘层114上的第三芯片接触孔与对应的像素驱动芯片120的第三凸块B3电连接，使得像素驱动电力Vdd被供应到像素驱动芯片120的第三凸块B3。在这种情况下，第三芯片接触孔可以与第二芯片接触孔CH2一起形成。
第一金属线ML1和第二金属线ML2可以由钼(Mo)、铝(Al)、银(Ag)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金形成并且被形成为金属或合金的单层或者形成为两层或更多层的多层。
第二平整层115设置在基板110上，覆盖线层。也就是说，通过形成在基板110上以覆盖第二金属线ML2和绝缘层114，第二平整层115可以在第二金属线ML2和绝缘层114上提供平整表面。例如，第二平整层115可以由亚克力树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂形成，但是本公开不限于此。
发光部分ELP可以包括多个阳极AE、堤层BL、发光层EL和阴极CE。
针对每个像素区PA，可以单独对多个阳极AE中的每个进行图案化。多个阳极AE中的每个可以通过设置在对应像素区PA中的第二平整层115上的阳极接触孔CH3与对应像素驱动芯片120的第四凸块B4电连接，从而通过像素驱动芯片120的第四凸块B4被供应数据电流。根据实施方式，多个阳极AE可以包含具有反射率高的金属材料。例如，多个阳极AE可以被形成为诸如铝(Al)和钛(Ti)的层叠结构(Ti/Al/Ti)、铝(Al)和铟锡氧化物(ITO)的层叠结构(ITO/Al/ITO)、APC合金和ITO的层叠结构(ITO/APC/ITO)这样的多层结构，或者可以包括由任一种材料或两种材料的合金形成的单层结构，这些材料选自由银(Ag)、铝(Al)、钼(Mo)、金(Au)、镁(Mg)、钙(Ca)和钡(Ba)组成的组。
限定多个像素区PA中的每个的发光区域EA的堤层BL也可以被称为像素限定层(或分离膜)。堤层BL可以设置在第二平整层115和多个阳极AE的边缘上，与像素区PA的电路区域CA交叠。因此，堤层BL可以限定每个像素区PA的发光区域EA。例如，堤层BL可以由有机材料形成，该有机材料是亚克力树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、苯并环丁烯树脂和氟树脂中的任一种。又如，堤层140可以由包含黑色颜料的感光材料形成。在这种情况下，堤层BL可以用作遮蔽图案。
发光层EL可以设置在多个阳极AE的发光区域EA中。
根据实施方式的发光层EL包括用于发射白光的两个或更多个子发光层。例如，发光层EL可以包括第一子发光层和第二子发光层，以通过混合第一光和第二光来发射白光。在这种情况下，发射第一光的第一子发光层可以包括蓝色发光层、绿色发光层、红色发光层、黄色发光层和黄-绿色发光层中的任一个。第二子发光层可以包括发射与第一光的颜色互补的颜色的光的发光层，与第一光的颜色互补的颜色的光选自蓝色发光层、绿色发光层、红色发光层、黄色发光层和黄-绿色发光层当中。由于发光层EL发射白光，因此不需要针对每个像素区PA单独地对发光层EL进行图案化，并且发光层EL可以形成在基板110上，覆盖多个阳极AE和堤层BL。
另外，发光层EL可以另外包括至少一个或更多个功能层，以增强发光层EL的发光效率和/或寿命。
阴极450可以被设置成覆盖发光层EL。根据另一个实施方式的阴极CE可以由作为诸如透明导电氧化物(TCO)这样的透明导电材料的铟锡氧化物(ITO)或铟锌氧化物(IZO)形成，使得从发光层EL发射的光可以朝向对置基板190透射。
密封层117可以设置在基板110上，覆盖发光部分ELP。根据实施方式的密封层117可以被配置为防止氧气或水渗透到发光部分ELP的发光层EL中。根据实施方式，密封层117可以包含作为硅氧化物(SiOx)、硅氮化物(SiNx)、硅氧氮化物(SiON)、钛氧化物(TiOx)和铝氧化物(AlOx)中的任一种的无机材料。
可选地，密封层117还可包括至少一个有机层。有机层可以被形成为足够的厚度，以防止颗粒通过密封层117渗透到发光器件层中。例如，密封层117的有机层可以由有机材料形成，该有机材料是亚克力树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、苯并环丁烯树脂和氟树脂中的任一种。
根据本公开的实施方式，基板110还可以包括多条阴极电力线，这些阴极电力线在绝缘层114上彼此平行地设置，穿过显示区DA，使至少一条数据线DL插置在其间。
多条阴极电力线可以通过焊盘部分PP从电力管理电路600接收阴极电力，例如，地电压。多条阴极电力线可以选自第二金属线ML2当中。也就是说，第二金属线ML2中的一些可以被用作多条阴极电力线。多条阴极电力线在显示区域DA中与阴极CE电连接。为此目的，如图5中所示，堤层BL可以包括多个阴极子接触部分CSCP，多条阴极电力线CPL和阴极CE与这些阴极子接触部分CSCP电连接。
多个阴极子接触部分CSCP可以包括多个阴极连接电极CCE和多个电极暴露部分EEP。
多个阴极连接电极CCE以岛的形式设置在第二平整层115上，与堤层BL交叠，并且与阴极AE一起由相同的材料形成。阴极连接电极CCE的除了中心部分之外的边缘可以被堤层BL包围，使得阴极连接电极CCE可以与其相邻的阳极AE分开并且电隔离。阴极连接电极中的每个通过设置在第二平整层115上的阴极接触孔CH4与对应的阴极电力线CPL电连接。在这种情况下，一条阴极电力线CPL可以通过至少一个阴极接触孔CH4与至少一个阴极连接电极CCE电连接。
多个电极暴露部分EEP可以设置在堤层BL上，与多个阴极连接电极CCE交叠，以暴露多个阴极连接电极CCE。因此，阴极CE可以与通过多个电极暴露部分EEP暴露的多个阴极连接电极CCE电连接并且通过多个阴极连接电极CCE与多条阴极电力线CPL电连接，因此可以具有相对低的电阻。具体地，通过利用多个阴极连接电极CCE接收来自多条阴极电力线CPL的阴极电力，能够防止由于供应到阴极CE的阴极电压的压降(IR降)而导致的亮度不均匀。
另外，根据本公开的实施方式，基板110还可以包括分隔壁部分140。
分隔壁部分140可以包括在多个阴极连接电极CCE中的每个处陈设的分隔壁支撑部分141和设置在分隔壁支撑部分141上的分隔壁143。
分隔壁支撑部分141可以形成为锥形结构，该锥形结构在多个阴极连接电极CCE中的每个的中心处具有梯形横截面。
分隔壁143可以形成在分隔壁支撑部分141上，具有其下表面比上表面窄的倒锥形结构，从而覆盖对应的电极暴露部分EEP。例如，分隔壁143可以包括：下表面，该下表面具有第一宽度，被分隔壁支撑部分141支撑；上表面，该上表面具有第二宽度，第二宽度大于第一宽度且大于或等于电极暴露部分EEP；以及倾斜表面，该倾斜表面设置在下表面和上表面之间，覆盖电极暴露部分EEP。因分隔壁143的上表面被形成为尺寸大于或等于电极暴露部分EEP的尺寸以覆盖电极暴露部分EEP，所以能够在沉积发光层EL期间防止发光材料渗透到暴露于电极暴露部分EEP的阴极连接电极CCE中。因此，在沉积阴极CE期间，阴极材料可以电连接至其中阴极材料暴露于电极暴露部分EEP的阴极连接电极CCE。可以在分隔壁143的倾斜表面和暴露于电极暴露部分EEP的阴极连接电极CCE之间设置穿透空间(或空隙)，并且阴极CE的边缘通过穿透空间与暴露于电极暴露部分EEP的阴极连接电极CCE电连接。
再次参照图1至图4，对置基板190可以被限定为滤色器阵列基板。例如，对置基板190包括屏障层191、黑底193和滤色器层195。
屏障层191可以形成在对置基板190的面对基板110的整个一个表面上，以防止外部水或湿气渗透。例如，屏障层191可以包括由无机材料形成的至少一个无机层。例如，屏障层191可以被形成为作为硅氧化物(SiOx)、硅氮化物(SiNx)、硅氧氮化物(SiON)、钛氧化物(TiOx)和铝氧化物(AlOx)中的任一种的无机层交替层叠而成的多层。
因设置在屏障层191上与设置在基板110上的堤层BL交叠，黑底193可以限定与每个像素区PA的发光区域EA交叠的多个透射部分。例如，黑底193可以由树脂材料或诸如铬Cr或CrOx这样的不透明金属材料形成，或者可以由光吸收材料形成。
滤色器层195可以设置在由黑底193提供的多个透射部分中的每个中。例如，滤色器层195可以包括红色滤色器、绿色滤色器和蓝色滤色器中的任一个。红色滤色器、绿色滤色器和蓝色滤色器可以在第一方向X上重复设置。
可选地，滤色器层195可以包括量子点，这些量子点具有某尺寸以通过根据从发光层EL入射的光再发射来发射预定颜色的光。在这种情况下，量子点可以选自CdS、CdSe、CdTe、CdZnSeS、ZnS、ZnSe、GaAs、GaP、GaAs-P、Ga-Sb、InAs、InP、InSb、AlAs、AlP、AlSb等当中。例如，红色滤色器可以包括发射红光的CdSe或InP的量子点，绿色滤色器可以包括发射绿光的CdZnSeS的量子点，并且蓝色滤色器可以包括发射蓝光的ZnSe的量子点。如上所述，通过包括量子点的滤色器层195，能够增加色域。
可以利用透明粘结层150将对置基板190接合于基板110。
透明粘结层150可以被称为填充剂。例如，透明粘结层150由能够填充基板110和对置基板190之间的间隙的材料形成，并且由能够透射光的透明环氧化物材料形成，但是本公开不限于此。透明粘结层150可以是通过诸如喷墨、狭缝涂覆或丝网印刷这样的工艺形成在基板110上的，但是本公开不限于此。透明粘结层150可以形成在对置基板190上。
另外，根据本公开的实施方式，显示设备还可以包括围绕透明粘结层150的外部的隔障图案170。
隔障图案170可以以闭环的形式设置在对置基板190的边缘处。例如，隔障图案170可以被设置成在设置在对置基板190中的屏障层191的边缘处具有一定高度。屏障图案170可以被配置为阻挡透明粘结层150的扩展或溢出，并且还将基板110与对置基板190接合。例如，隔障图案170可以由能够被诸如紫外光这样的光固化的高粘度树脂(例如，环氧化物材料)形成。此外，隔障图案170可以由包括能够吸附水和/或氧气的吸气剂材料的环氧化物材料形成，但是本公开不限于此。隔障图案170可以阻挡外部水和/或氧气渗透到彼此接合的基板110和对置基板190之间的间隙中，以便保护发光层EL。因此，能够提高发光层EL的可靠性，同时防止发光层EL的寿命因水和/或氧气而缩短。
图4中示出的屏障层191、黑底193和滤色器层195可以设置在基板110的密封层117上，而非设置在对置基板190上，如图6中所示。
参照图6，通过直接设置在密封层117的前表面上以与设置在基板110中的堤层BL交叠，黑底193可以限定与每个像素区PA的发光区域EA交叠的多个透射部分。
滤色器层195可以形成在被黑底193所提供的多个透射部分暴露的密封层117的前表面上。除了滤色器层195形成在密封层117上之外，滤色器层195与上述相同，因此将省略对其的重复描述。
例如，屏障层191可以形成在密封层的前表面上，覆盖滤色器层195和黑底193，并且可以在黑底193和滤色器层195上提供平整表面。在这种情况下，当可以通过高温工艺形成屏障层191时，陈设在基板110上的发光层EL等会由于高温而损坏。因此，优选地，屏障层191可以由可以在100℃或更低的低温下形成的诸如基于亚克力、基于环氧化物或基于硅氧烷的有机绝缘材料这样的有机材料形成，以便防止易受高温损坏的发光层(EL)受损。
对置基板190可以利用光学粘结构件197而非透明粘结层150附接于屏障层191的前表面。在这种情况下，光学粘结构件197可以是光学透明粘结剂(OCA)、光学透明树脂(OCR)或压敏粘结剂(PSA)。
由于对置基板190可以利用光学粘结构件197附接于屏障层191的前表面，因此可以省略上述的隔障图案170。
另外，如图7中所示，图6中示出的滤色器层195可以设置在阳极AE和基板110之间，与每个像素区PA的发光区域EA交叠。例如，滤色器层195可以设置在缓冲层111或第二平整层115上，以与每个像素区PA的发光区域EA交叠。在这种情况下，阳极AE可以由透明导电材料形成，并且阴极CE可以由具有高反射率使得从发光层EL发射的光可以顺序经过滤色器层195和基板110通向外部的金属材料形成。当可以应用滤色器层195的布置结构时，可以利用光学粘结构件197将对置基板190附接于密封层117，并且可以省略屏障层191和黑底193。
图8是例示图2中示出的选通驱动芯片阵列部分的视图，图9是例示图8中示出的一个选通驱动芯片的视图，并且图10是例示图8中示出的选通驱动芯片阵列部分的输入信号和输出信号的波形图。
参照图8至图10，根据本公开的实施方式，选通驱动芯片阵列部分200可以包括基于一对一的方式与第一选通线GL1至第n选通线GLn连接的第一选通驱动芯片至第n选通驱动芯片210。在这种情况下，其中的每个是微芯片或单个芯片组的最小单元的第一选通驱动芯片至第n选通驱动芯片210可以是包括晶体管的单个小尺寸半导体封装器件。
第一选通驱动芯片至第n选通驱动芯片210可以彼此级联连接，使得第一选通驱动芯片至第n选通驱动芯片210顺序地操作，以将选通脉冲GP顺序提供给第一选通线GL1至第n选通线GLn。
第一选通驱动芯片至第n选通驱动芯片210中的每个可以根据选通时钟CLK，将选通起始信号Vst作为选通脉冲GP输出到对应的选通线GL，并且可以将输出信号Vout和选通时钟GCLK供应到设置在下一级处的选通驱动芯片210。在这种情况下，定时控制器可以将选通起始信号Vst通过单条选通起始信号线201供应到第一选通驱动芯片210。选通时钟GLCK可以通过单条选通时钟线202供应到第一选通驱动芯片210。
根据实施方式的第一选通驱动芯片至第n选通驱动芯片210中的每个可以包括移位寄存器211和电平移位器215。例如，第一选通驱动芯片至第n选通驱动芯片210中的每个可以包括第一端子T1至第八端子T8。
第一选通驱动芯片210的移位寄存器211根据通过第二端子T2供应的选通时钟GCLK将通过第一端子T1供应的选通起始信号Vst移位，然后输出移位后的信号。例如，每当选通时钟GCLK上升时，移位寄存器211可以输出电压电平与选通起始信号Vst的电压电平对应的移位信号。
通过使用栅极导通电压Von和栅极截止电压Vss，第一选通驱动芯片210的电平移位器215对从移位寄存器211输出的移位后的信号进行电平移位以成为具有栅极导通电压Von或栅极截止电压Vss的选通脉冲GP，然后输出选通脉冲GP。选通脉冲GP可以通过第五端子T5被供应到第一选通线GL1，并且也可以通过第八端子T8被作为选通起始信号Vst供应到第二选通驱动芯片210的第一端子T1。另外，通过第一选通驱动芯片210的第二端子T2供应的选通时钟GCLK可以通过第七端子T7被供应到第二选通驱动芯片210的第二端子T2。在这种情况下，作为从电力管理电路600提供的像素驱动电压的栅极导通电压Von可以通过第四端子T4被供应到电平移位器215，并且作为从电力管理电路600提供的地电压的栅极截止电压Voff可以通过第六端子T6被供应到电平移位器。
第二选通驱动芯片至第n选通驱动芯片210的移位寄存器通过第一端子T1接收从前一级处的选通驱动芯片210的第八端子T8和第七端子T7供应的选通起始信号Vst和选通时钟GCLK，并且根据接收到的选通时钟GCLK将选通起始信号Vst作为移位后的信号输出。
通过使用栅极导通电压Von和栅极截止电压Vss，第二选通驱动芯片至第n选通驱动芯片210的电平移位器215可以对从移位寄存器211输出的移位后的信号进行电平移位以成为具有栅极导通电压Von或栅极截止电压Vss的选通脉冲GP，然后可以输出选通脉冲GP。在这种情况下，从第二选通驱动芯片至第n选通驱动芯片210中的每个输出的选通脉冲GP被供应到对应的选通线，并且还被在下一级作为选通驱动芯片的选通起始信号重新供应，并且供应到第二选通驱动芯片至第n选通驱动芯片210中的每个的选通时钟GCLM可以在下一级作为选通驱动芯片210的选通时钟GCLK重新供应。
另外，第一选通驱动芯片至第n选通驱动芯片210中的每个还可以包括设置在第五端子T5和电平移位器215的输出端子之间的缓冲器。
作为反相器型缓冲器的缓冲器可以包括彼此串联连接并且设置在第五端子T5和电平移位器215的输出端子之间的偶数个反相器。通过使用栅极导通电压和栅极截止电压Vss缓冲从电平移位器215输出的选通脉冲GP并且将缓冲后的选通脉冲GP输出到第五端子T5的此缓冲器，能够减小由于选通线GL的整个负载而导致的选通线GL的位置特定选通脉冲GP之间的轮询时间变化。
根据该示例，第一选通驱动芯片至第n选通驱动芯片210可以彼此级联连接，以将选通起始信号和选通时钟传送到以级联方式设置在下一级的选通驱动芯片210。因此，能够减少选通驱动芯片阵列部分200所需的线的数目。
根据该示例，第一选通驱动芯片至第n选通驱动芯片210中的每个还可以包括选通脉冲调制器213。
选通脉冲调制器213根据通过第三端子T3供应的选通调制信号GMS，将从移位寄存器211输出的移位后的信号的栅极导通电压Von调制成选通脉冲调制电压Vgpm。在这种情况下，由定时控制器通过第三端子T3供应到选通脉冲调制器213的选通调制信号GMS是用于防止由于在通过调制斜率或时间从栅极导通电压Von减小至选通脉冲调制电压Vgpm的移位信号使置于像素驱动芯片中的开关晶体管截止时产生的反冲电压而导致图像质量下降的信号。因此，通过选通脉冲调节器213根据选通调制信号将从移位寄存器211输出的移位信号的栅极导通电压Von调制成选通脉冲调制电压Vgpm，能够防止由于反冲电压而导致图像质量下降。
可选地，根据该示例的第一选通驱动芯片至第n选通驱动芯片210中的每个还可以包括选通调制信号生成单元，选通调制信号生成单元被配置为不接收通过第三端子T3供应的选通调制信号GMS，而是基于通过第二端子T2输入的选通时钟GCKL自主地生成选通调制信号GSM。
例如，选通调制信号生成单元可以包括RC延迟电路。RC延迟电路可以根据与预定电阻器值和电容器值对应的RC时间常数来延迟选通时钟GCLK，以生成选通调制信号GMS。
又如，选通调制信号生成单元可以包括：内部振荡器，该内部振荡器被配置为响应于通过第一端子T1输入的选通起始信号Vst而产生内部时钟信号；以及内部计数器，该内部计数器被配置为对内部时钟信号进行计数，以生成选通调制信号GMS。
另外，通过使用栅极导通电压Von和栅极截止电压Vss，第一选通驱动芯片至第n选通驱动芯片210的电平移位器215可以对从选通脉冲调制器213输出的经调制的移位后的信号进行电平移位以成为具有栅极导通电压Von或栅极截止电压Vss的选通脉冲GP，然后可以输出选通脉冲GP。
另外，根据该示例的第一选通驱动芯片至第n选通驱动芯片210中的每个还可以包括时钟延迟器217。
时钟延迟器217可以将从电平移位器215输入的选通脉冲GP延迟预定时间，并且通过第八端子T8输出延迟后的选通脉冲GP。例如，时钟延迟器217可以被实现为使用RC时间常数的RC电路。因此，在第一选通驱动芯片至第n选通驱动芯片210中的每个中，作为下一级处的选通驱动芯片的选通起始信号Vst而传输(或传送)的选通脉冲GP的输出时间可以相对于选通时钟GCLK的输出时间延迟。也就是说，根据该示例，通过将选通驱动芯片210所输出的选通起始信号Vst的输出时间设置为比选通时钟GCLK的输出时间晚，能够确保供应到下一级处的选通驱动芯片210的选通起始信号Vst的稳定上升时间。
根据该示例的第一选通驱动芯片至第n选通驱动芯片210中的每个还可以包括时钟缓冲器219。
时钟缓冲器219可以对通过第二端子T2输入的选通时钟GCLK进行缓冲，并且通过第七端子T7输出缓冲后的选通时钟GCLK。例如，作为反相器型缓冲器的时钟缓冲器219可以包括彼此串联连接并且设置在第二端子T2和第七端子T7之间的偶数个反相器。因时钟缓冲器219使用栅极导通电压Von和栅极截止电压Vss对通过第二端子T2输入的选通时钟GCLK进行缓冲并且将缓冲后的选通时钟GCLK输出到第七端子T7，所以能够减小以级联方式传送选通时钟GCLK的同时发生的选通时钟GCLK的压降。
可选地，时钟缓冲器219可以包括时钟延迟电路。时钟延迟电路可以将通过第二端子T2输入的选通时钟GCLK或缓冲后的选通时钟GCLK延迟预定时间，并且可以通过第七端子T7输出延迟后的选通时钟GCLK。因此，通过将选通驱动芯片210所输出的选通时钟GCLK的输出时间设置为比选通起始信号Vst的输出时间晚，能够确保供应到下一级处的选通驱动芯片210的选通起始信号Vst的稳定上升时间。当时钟缓冲器219包括时钟延迟电路时，将省略上述的时钟延迟器217。
图11是用于说明根据本公开的实施方式的显示设备的选通缓冲器芯片的视图，图12是示意性例示图11中示出的选通缓冲器芯片的结构的视图，并且图13是沿着图11中示出的线II-II’截取的截面图。
参照图11至图13，根据本公开的实施方式的显示设备还可以包括选通缓冲器芯片250，选通缓冲器芯片250被安装在基板的显示区域DA中并且与第一选通线GL1至第n选通线GLn连接。在这种情况下，作为微芯片或单个芯片组的最小单元的选通缓冲器芯片250可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
首先，可以根据120Hz或更高的帧频率以高速驱动包括高分辨率大面积显示面板的显示设备。因此，施加到一条选通线GL的选通脉冲具有取决于选通线GL的整个负载的不同的位置特定轮询时间，因此由于显示面板的左侧和右侧之间的亮度偏差，导致会出现图像质量下降。因此，根据该示例，通过在第一选通线GL1至第n选通线GLn上设置至少一个选通缓冲器芯片250，能够防止由于选通线GL之间的负载偏差而导致图像质量下降。
第一选通线GL1至第n选通线GLn中的每条可以被设置在显示区域DA上的分离部分划分成第一部分线GLa和第二部分线GLb。第一选通线GL1至第n选通线GLn中的每条的第一部分线GLa和第二部分线GLb可以是设置在第一平整层113上的第一金属线ML1。
选通缓冲器芯片250可以安装在缓冲层111或设置在缓冲层111上的凹部112上，与位于第一选通线GL1至第n选通线GLn中的每条的第一部分线GLa和第二部分线GLb之间的分离部分交叠，并且可以被配置为将第一部分线GLa和第二部分线GLb电连接，可以对通过第一部分线GLa供应的选通脉冲进行缓冲，并且可以将缓冲后的选通脉冲供应到第二部分线GLb。
根据实施方式，选通缓冲器芯片250可以包括第一凸块B1至第四凸块B4以及彼此串联连接的第一反相器251和第二反相器253。
第一凸块B1与第一部分线GLa电连接，用于从第一部分线GLa接收选通脉冲。例如，第一凸块B1可以通过与第一部分线GLa交叠的第一平整层113上设置的第一凸块接触孔CHb1电连接至第一部分线GLa。
第二凸块B2与第二部分线GLb电连接，并且将从偶数个反相器251和253输出的选通脉冲输出到第二部分线GLb。例如，第二凸块B2可以通过与第二部分线GLb交叠的第一平整层113上设置的第二凸块接触孔CHb2电连接至第二部分线GLb。
第三凸块B3电连接至与其相邻的像素驱动电力线PL，以从像素驱动电力线PL接收像素驱动电力Vdd。例如，通过设置在第一平整层113上的第三凸块接触孔和与从相邻的像素驱动电力线PL突出的突出电极PLa交叠的绝缘层114，第三凸块B3可以与像素驱动电力线PL电连接。
第四凸块B4电连接至与其相邻的阴极电源线CPL，并且从阴极电力线接收阴极电力Vss。例如，通过设置在第一平整层113上的第四凸块接触孔和与从相邻的阴极电源线PL突出的突出电极PLa交叠的绝缘层114，第四凸块B4可以与阴极电源线PL电连接。可选地，第四凸块B4可以根据选通缓冲器芯片250的安装位置，通过多个阴极连接电极CCE与阴极CE直接连接(如图5中所示)，而不是与阴极电源线CPL电连接。
第一反相器251使用通过第三凸块B3供应的像素驱动电力Vdd和通过第四凸块B4供应的阴极电力Vss将通过第一凸块B1从第一部分线GLa供应的选通脉冲在逻辑上反转，然后将逻辑上反转后的选通脉冲输出到第二反相器253。
第二反相器253使用通过第三凸块B3供应的像素驱动电力Vdd和通过第四凸块B4供应的阴极电力Vss将从第一反相器251供应的选通脉冲在逻辑上重新反转，然后将逻辑上重新反转后的选通脉冲输出到第二凸块B2。
另外，图11示出一个选通缓冲器芯片250与第一选通线GL1至第n选通线GLn中的每条连接，但是本公开不限于此。可以基于选通线GL的整个负载，将两个或更多个选通缓冲器芯片250与第一选通线GL1至第n选通线GLn中的每条连接。
作为反相型缓冲器的此选通缓冲器芯片250使用像素驱动电力Vdd和阴极电力Vss对供应到对应的选通线GL1至GLn的选通脉冲进行缓冲。因此，能够根据选通线GL的整个负载减少选通线GL的位置特定选通脉冲GP的轮询时间之间的偏差，并且防止由于选通线GL之间的负载偏差而导致图像质量下降。在这种情况下，可以省略第一选通驱动芯片至第n选通驱动芯片210中的每个中的缓冲器或者该缓冲器具有相对小的尺寸。因此，根据该示例，因选通缓冲器芯片250设置在显示区域DA上设置的选通线GL中的每条，所以能够使第一选通驱动芯片至第n选通驱动芯片210中的每个的尺寸减小，并且还能够使用仅仅第一选通驱动芯片至第n选通驱动芯片210来驱动设置在超大显示面板上的选通线。
设置在显示区域DA上的选通缓冲器芯片250可以与阴极电源线或阴极CE连接，以接收阴极电力Vss，使得供应到阴极CE的阴极电力Vss可以根据选通缓冲器芯片250的操作而改变。然而，通过多条阴极电源线(图5中的CPL)将阴极电力Vss稳定且均匀地供应到阴极CE，能够防止施加到阴极CE的阴极电力Vss根据选通缓冲器芯片250的操作而改变。
图14是例示图2中示出的数据驱动芯片阵列部分的视图。
参照图14并结合图1和图2，根据该示例的数据驱动芯片阵列部分300可以包括数据接收芯片阵列310、第一数据锁存器芯片L1至第m数据锁存器芯片Lm、第一数模转换器芯片D1至第m数模转换器芯片Dm以及第一数据放大器芯片A1至第m数据放大器芯片Am。在这种情况下，其中的每个是微芯片或单芯片组的最小单元的第一数据锁存器芯片L1至第m数据锁存器芯片Lm、第一数模转换器芯片D1至第m数模转换器芯片Dm以及第一数据放大器芯片A1至第m数据放大器芯片Am可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
数据接收芯片阵列310接收输入数字数据信号Idata，并且输出至少一个水平行单元的像素数据。数据接收芯片阵列310根据高速串行接口方案(例如，嵌入式点对点接口(EPI)方案、低电压差分信令(LVDS)接口方案或Mini LVDS接口方案)，接收与从定时控制器500发送的差分信号对应的数字数据信号，基于接收到的数字数据信号来生成至少一个水平行单元的像素数据，并且用差分信号来生成基准时钟和数据起始信号。
根据实施方式，数据接收芯片阵列310可以包括第一数据接收芯片3101至第i数据接收芯片310i(这里，i是大于或等于2的自然数)。在这种情况下，其中的每个是微芯片或单个芯片组的最小单元的第一数据接收芯片3101至第i数据接收芯片310i可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
第一数据接收芯片3101至第i数据接收芯片310i中的每个独立地接收在通过单条接口电缆530从定时控制器500发送的差分信号当中的要供应到j个像素(其中，j是2或更大的自然数)的数字数据信号，基于接收到的数字数据信号独立地生成要供应到j个像素的像素数据，并且用差分信号独立地生成基准时钟和数据起始信号。例如，当接口电缆530具有第一对至第i对时，第一数据接收芯片3101独立地通过第一对的接口电缆530接收定时控制器所发送的差分信号中的与第一像素至第i像素对应的数字数据信号，基于接收到的数字数据信号独立地生成与第一像素至第j像素对应的像素数据，并且用差分信号独立地生成基准时钟和数据起始信号。另外，第i数据接收芯片310i独立地通过第i对的接口电缆530接收定时控制器所发送的差分信号中的与第m-j+1像素至第m像素对应的数字数据信号，基于接收到的数字数据信号独立地生成与第m-j+1像素至第m像素对应的像素数据，并且用差分信号独立地生成基准时钟和数据起始信号。
第一数据接收芯片3101至第i数据接收芯片310i使用各自具有与像素数据的位数对应的数据总线的第一公共串行数据总线CSB1至第i公共串行数据总线CSBi利用串行数据通信方案独立地输出像素数据，独立地将基准时钟输出到第一公共基准时钟线RCL1至第i公共基准时钟线RCLi，并且独立地将数据起始信号输出到第一数据起始信号线DSL1至第i数据起始信号线DSLi。例如，第一数据接收芯片3101可以通过第一公共串行数据总线CSB1、第一公共基准时钟线RCL1和第一数据起始信号线DSL1发送对应的像素数据、对应的基准时钟和对应的数据起始信号。另外，第i数据接收芯片310i可以通过第i公共串行数据总线CSBi、第i公共基准时钟线RCLi和第i数据起始信号线DSLi发送对应的像素数据、对应的基准时钟和对应的数据起始信号。
根据实施方式，数据接收芯片阵列310可以只由一个数据接收芯片构成。也就是说，第一数据接收芯片3101至第i数据接收芯片310i可以被配置为单个集成数据接收芯片。
第一数据锁存器芯片L1至第m数据锁存器芯片Lm中的每个基于数据起始信号根据基准时钟对数据接收芯片阵列310所发送的像素数据进行采样和锁存(或保持)，并且利用串行数据通信方法输出接收到的基准时钟和所锁存的像素数据。
第一数据锁存器芯片L1至第m数据锁存器芯片Lm可以被分组为第一数据锁存器组3201至第i数据锁存器组320i，第一数据锁存器组3201至第i数据锁存器组320i中的每个包括j个数据锁存器芯片。
基于组，分组为第一数据锁存器组3201至第i数据锁存器组320i的数据锁存器芯片与第一公共串行数据总线CSB1至第i公共串行数据总线CSBi公共连接。例如，被分组到第一数据锁存组3201中的第一数据锁存器芯片L1至第j数据锁存器芯片Lj中的每个可以通过第一公共串行数据总线CSB1、第一公共基准时钟线RCL1和第一数据起始信号线DSL1接收对应的像素数据、对应的基准时钟和对应的起始信号。另外，被分组到第i数据锁存组320i中的第m-j+1数据锁存器芯片L m-j+1至第m数据锁存器芯片Lm中的每个可以通过第i公共串行数据总线CSBi、第i公共基准时钟线RCLi和第i数据起始信号线DSLi接收对应的像素数据、对应的基准时钟和对应的数据起始信号。
当对具有对应位数的像素数据进行采样和锁存时，第一数据锁存器芯片L1至第m数据锁存器芯片Lm中的每个利用串行数据通信方案输出接收到的基准时钟和所锁存的像素数据。
根据实施方式，第一数据锁存器芯片L1至第m数据锁存器芯片Lm中的每个可以包括：锁存电路，该锁存电路被配置为响应于数据起始信号根据基准时钟对通过对应的公共串行数据总线CSB输入的像素数据进行采样和锁存；计数器电路，该计数器电路被配置为对基准时钟进行计数并且生成数据输出信号；以及时钟旁路电路，该时钟旁路电路被配置为将接收到的基准时钟旁路。
第一数模转换器芯片D1至第m数模转换器芯片Dm基于一对一的方式与第一数据锁存器芯片L1至第m数据锁存器芯片Lm连接，并且与至少一条基准伽马电压供应线RGVL公共连接，从电源电路通过该至少一条基准伽马电压供应线RGVL供应至少一个基准伽马电压Vgam。在这种情况下，数模转换器芯片D1至Dm中的一个通过单条串行数据传输线SDTL和单条基准时钟传输线RCTL与数据锁存器芯片L1至Lm中的一个连接。第一数模转换器芯片D1至第m数模转换器芯片Dm根据从对应的数据锁存器芯片L1至Lm供应的基准时钟传输线RCTL，用串行通信方案接收通过串行数据传输线SDTL从对应的数据锁存器芯片L1至Lm输入的像素数据并且对其进行并行化。然后，第一数模转换器芯片D1至第m数模转换器芯片Dm基于通过基准伽马电压供应线RGVL供应的基准伽马电压将并行像素数据转换成数据电压，并且输出数据电压。
根据实施方式，第一数模转换器芯片D1至第m数模转换器芯片Dm中的每个可以包括：数据并行化电路，该数据并行化电路被配置为根据基准时钟，用串行数据通信方案接收所输入的像素数据并且对其进行并行化；灰度电压产生电路，该灰度电压产生电路被配置为根据像素数据的位数，分配基准伽马电压并且产生与多个灰度值对应的多个灰度电压；时钟计数器，该时钟计数器被配置为对基准时钟进行计数，以生成并行数据输出信号；以及灰度电压选择单元，该灰度电压选择单元被配置为从多个灰度电压当中选择与并行像素数据的灰度值对应的一个灰度电压作为数据电压。
可选地，第一数模转换器芯片D1至第m数模转换器芯片Dm中的每个的灰度电压产生电路可以分配从电力管理电路600供应的像素驱动电压Vdd而非基准伽马电压，以产生多个不同的灰度电压。在这种情况下，省略了设置在基板的非显示区域中的至少一个基准伽马电压供应线RGVL，因此能够增加基板的非显示区域的空间利用率。
根据该示例，通过用串行数据通信方案从数据锁存器芯片L1至Lm接收像素数据，第一数模转换器芯片D1至第m数模转换器芯片Dm具有用于接收像素数据的数目减少的端子，因此能够使尺寸减小。随着数模转换器芯片D1至Dm和数据锁存器芯片L1至Lm之间的数据传输线的数目增加，能够增加基板的非显示区域的空间利用率。
第一数据放大器芯片A1至第m数据放大器芯片Am基于一对一的方式与第一数模转换器芯片D1至第m数模转换器芯片Dm连接，并且基于一对一的方式与第一数据线DL1至第m数据线DLm连接。另外，第一数据放大器芯片A1至第m数据放大器芯片Am与像素驱动电压供应线PSL公共连接并且与地电压线公共连接，通过像素驱动电压供应线PSL从电力管理电路600供应像素驱动电压Vdd，通过地电压线从电力管理电路600供应地电压。第一数据放大器芯片A1至第m数据放大器芯片Am基于像素驱动电压Vdd缓冲从对应的数模转换器芯片D1至Dm供应的数据电压，并且将缓冲后的数据电压供应到对应的数据线DL1至DLm。例如，第一数据放大器芯片A1至第m数据放大器芯片Am中的每个可以基于根据数据线的线负载设置的增益值来缓冲并输出数据电压。
另外，一个数据接收芯片、一个数据锁存器芯片和用于向一条数据线供应数据电压的一个数模转换芯片构成数据驱动芯片组1301至130m中的每个，数据驱动芯片组1301至130m可以被配置为单个数据驱动芯片。在这种情况下，与第一数据线DL1至第m数据线DLm中的每条连接的芯片的数目能够减少1/3倍。
根据该示例的数据驱动芯片阵列部分300安装在基板的非显示区域中，用于将从外部输入的数字数据转换成数据电压，并且将数据电压供应到数据线DL1至DLm。因此，能够省略设置在显示设备中的源印刷电路板和柔性电路膜，从而简化显示设备的配置。另外，根据该示例，通过在数据锁存器芯片L1至Lm和数模转换器D1至Dm之间应用串行数据通信，能够减少数据锁存器芯片L1至Lm和数模转换器D1至Dm中的每个的端子的数目，促成将数据锁存器芯片L1至Lm和数模转换器D1至Dm中的每个制造为微芯片，并且减小基板的非显示区域中的数据驱动芯片阵列部分300所占据的基板区域，从而减少因数据驱动芯片阵列部分300安装在基板上而引起的显示设备的边框宽度的增加。
图15是沿着图1中示出的线I-I’截取的另一个截面图，图16是示出图15中示出的触摸感测芯片阵列部分、选通驱动芯片阵列部分和触摸电极的视图，图17是图16中示出的部分A的放大视图，并且图18是例示图16和图17中示出的触摸感测芯片的视图。这是通过将触摸电极和触摸感测芯片阵列部分添加到图1至图14中示出的显示设备的显示面板来配置的。因此，下面将只描述触摸电极、触摸感测芯片阵列部分及其关联元件，并且将省略对其余元件的重复描述。
参照图15至图18并结合图1和图2，根据该示例的显示设备还可包括具有多个触摸电极TE和多条触摸布线RL的触摸传感器层TSL和触摸感测芯片阵列部分800。
多个触摸电极TE中的每个可以设置在基板110上设置的密封层117上，并且可以用作感测触摸物体所进行的触摸的触摸传感器，因此可以由透明导电材料形成。在这种情况下，触摸物体可以被限定为用户的手指或诸如有源手写笔这样的触摸笔。
根据实施方式，多个触摸电极TE中的每个可以具有矩形、椭圆形、圆形或菱形形状。
多条触摸布线RL可以独立地与多个触摸电极TE连接。根据实施方式，多条触摸布线RL中的每条可以设置在密封层117的前表面上，与堤层BL交叠。例如，多条触摸布线RL可以被设置成在第一方向X上穿过显示区域。
多条触摸布线RL可以被触摸绝缘层118覆盖。因此，多条触摸布线RL可以设置在多个触摸电极下方并且被触摸绝缘层118覆盖。
触摸绝缘层118可以直接形成在密封层117的前表面上，覆盖多条触摸布线RL。触摸绝缘层118可以由有机材料或无机材料形成。当触摸绝缘层118可以由有机材料形成时，可以通过用有机材料涂覆密封层117的工艺和在100摄氏度或更低的温度下固化有机材料的工艺来提供触摸绝缘层118。当触摸绝缘层118可以由无机材料形成时，可以通过交替执行两次或更多次的低温化学气相沉积和清洁工艺，用沉积在密封层117上的无机材料来提供触摸绝缘层。
由于使用多个触摸电极TE中的每个作为自电容型触摸传感器，因此每个触摸电极TE的尺寸应该大于触摸物体和显示面板100之间的最小接触面积。因此，多个触摸电极TE中的每个可以形成在触摸绝缘层118上，具有与一个或更多个像素P对应的尺寸，并且可以通过设置在触摸绝缘层118上的与对应的触摸布线RL交叠的触摸接触孔TCH，与对应的触摸布线RL电连接。
例如，多个触摸电极TE可以在第一方向X和第二方向Y上以规则间隔布置。例如，一个触摸电极TE可以与布置在第一方向X上的30个像素P和布置在第二方向Y上的30个像素交叠，但是本公开不限于此，而是可以根据显示设备的分辨率和/或触摸分辨率而改变。
多个触摸电极TE可以被保护层119覆盖。保护层119形成在多个触摸电极TE和触摸绝缘层118上，覆盖多个触摸电极TE。可选地，能够省略保护层119。在这种情况下，多个触摸电极TE可以被透明粘结层150覆盖。
在根据该示例的显示设备中，黑底和滤色器层可以设置在密封层117的前表面上，如图6中所示。在这种情况下，黑底和滤色器层可以设置在密封层117和包括多条触摸布线RL、触摸绝缘层118和多个触摸电极TE的触摸传感器层TSL之间，或者设置在触摸传感器层TSL和对置基板190之间。
可选地，根据另一个实施方式的触摸传感器层TSL可以设置在基板110和缓冲层111之间，如图19中所示。在这种情况下，多个触摸电极TE可以设置在基板110上并且被触摸绝缘层118覆盖，并且多个触摸布线RL中的每个可以设置在触摸绝缘层118上，并且通过触摸接触孔TCH与对应的触摸电极TE电连接。触摸传感器层TSL可以被缓冲层111覆盖。当触摸传感器层TSL设置在基板110和缓冲层111之间时，每个像素的发光层EL所发射的光可以顺序地通过由透明导电材料形成的阳极AE、滤色器层195、触摸传感器层TSL和之后的基板110发射到外部，但是本公开不限于此。根据图15中示出的结构，每个像素的发光层EL所发射的光可以通过透明阴极CD、密封层117、滤色器层195和对置基板190发射到外部。
参照图15至图18并结合图1和图2，触摸感测芯片阵列部分800可以安装在基板110的非显示区域中，并且可以通过多条触摸布线RL与多个触摸电极TE连接。触摸感测芯片阵列部分800感测多个触摸电极TE中的每个的电容变化，生成关于触摸物体的触摸信息，并且将触摸信息提供给定时控制器500或显示驱动系统700。因此，定时控制器500或显示驱动系统700可以执行与触摸信息对应的应用。
根据实施方式，触摸感测芯片阵列部分800可以包括多个触摸感测芯片810和触摸处理芯片830。
多个触摸感测芯片810中的每个设置在第一选通驱动芯片至第n选通驱动芯片210中的任两个之间，并且通过对应的触摸布线RL与对应的触摸电极TE连接，以基于对应的触摸电极TE的电容变化来输出触摸存在数据。
根据通过选通起始信号线201供应的选通起始信号Vst和通过单条选通时钟线202供应的选通时钟GCLK，第一选通驱动芯片至第n选通驱动芯片210中的每个将选通脉冲输出到与选通起始信号对应的选通线GL，并且将选通时钟GCLK和选通脉冲作为选通起始信号Vst供应到设置在下一级处的选通驱动芯片或触摸感测芯片。
多个触摸感测芯片810中的每个从设置在前一级处的选通驱动芯片210接收选通起始信号Vst和选通时钟GCLK，根据选通时钟GCLK基于对应触摸电极TE的电容变化来生成触摸存在数据TDD，并且将触摸存在数据TDD提供给触摸处理芯片830，然后将选通时钟GCLK和选通起始信号Vst供应到设置在下一级处的选通驱动芯片210。在多个触摸感测芯片810中的每个的前一级和下一级处，设置选通驱动芯片210。另外，多个触摸感测芯片810通过多条触摸数据传输线820彼此级联连接，以便对触摸存在数据进行串行数据传输。
根据实施方式，多个触摸感测芯片810中的每个可以包括感测定时控制电路811、开关部分812、感测积分电路813、模数转换电路814、比较电路815、选择电路816和先进先出(FIFO)存储器817。
感测定时控制电路811可以基于选通时钟GCLK，生成感测开关控制信号SCS、感测采样信号SSS、数据选择信号DSS和触摸数据报告信号TDRS。例如，感测定时控制电路811可以通过根据基于预定感测定时计数的数目对选通时钟GCLK进行计数，生成感测开关控制信号SCS、感测采样信号SSS、数据选择信号DSS和触摸数据报告信号TDRS。
开关部分812响应于感测开关控制信号SCS而将预充电电压Vpre通过对应的触摸布线RL供应到触摸电极TE，以对触摸传感器的电容进行预充电，并且将已预充电的对应的触摸布线RL与感测积分电路813连接。在这种情况下，开关部分812可以接收像素驱动电压并且使用接收到的像素驱动电压作为预充电电压Vpre，但是本公开不限于此。开关部分812可以通过单独的电源线直接从电力管理电路600接收预充电电压Vpre而非像素驱动电压。
感测积分电路813根据开关部分812的开关，与对应的触摸布线RL选择性连接，以至少一次将触摸电极TE的电容变化累积在感测电容器中。
模数转换电路814将累积在感测电容器中的电容转换成数字感测数据Sdata，然后响应于感测采样信号SSS而输出数字感测数据Sdata。
比较电路815通过将从模数转换电路814供应的数字感测数据Sdata与基准数据进行比较来生成触摸存在数据TDD。例如，比较电路815可以在数字感测数据Sdata小于基准数据时生成具有数字值“0”的触摸存在数据TDD，并且可以在数字感测数据Sdata大于或等于基准数据时生成具有数字值“1”的触摸存在数据TDD。在这种情况下，触摸存在数据TDD可以包括一位的数字数据。
根据数据选择信号DSS，选择电路816通过触摸数据传输线820选择性输出从比较电路815供应的触摸存在数据TDD或者通过触摸数据传输线820从设置在下一级处的触摸感测芯片810传输的触摸存在数据TDD。例如，选择电路816可以包括用于接收数据选择信号DSS的控制端子、与比较电路815的输出端子连接的第一输入端子以及与触摸数据传输线820连接的第二输入端子。选择电路816可以根据具有第一逻辑状态的数据选择信号DSS，输出通过第一输入端接收的触摸存在数据TDD，并且可以根据具有第二逻辑状态的数据选择信号DSS，输出通过第二输入端子从设置在下一级处的触摸感测芯片传输的触摸存在数据TDD。
FIFO存储器817用FIFO方案存储从选择电路816供应的触摸存在数据TDD，并且根据触摸数据报告信号TDRS，用FIFO方案输出所存储的触摸存在数据TDD。
另外，多个触摸感测芯片810中的每个还可以包括信号传输电路818，信号传输电路818被配置为将接收到的选通起始信号Vst和选通时钟GCLK传输到设置在下一级处的选通驱动芯片210。信号传输电路811可以包括缓冲器电路，缓冲器电路被配置为缓冲并输出选通起始信号Vst和选通时钟GCLK。
触摸处理芯片830收集多个触摸感测芯片810所提供的触摸存在数据TDD，生成触摸映射数据TMD，并且通过触摸报告线TRL将所生成的触摸映射数据TMD提供给显示驱动系统。因此，显示驱动系统700接收触摸处理芯片830所提供的触摸映射数据TMD，并且执行与触摸信息对应的应用。
根据实施方式，触摸处理芯片830可以通过触摸数据传输线820与第一触摸感测芯片810连接。而且，触控处理芯片830可以按照与选通时钟GCLK对应的触摸数据报告信号，根据多个触摸感测芯片810之间的FIFO数据传输，顺序地收集经由至少一个触摸感测芯片810传输的多个触摸感测芯片810中的每个的触摸存在数据，并且可以在没有用FIFO方案收集到最近的触摸感测芯片810所生成的触摸存在数据时，基于针对所有触摸电极收集到的触摸存在数据来生成触摸映射数据TMD。
根据该示例，通过与选通驱动芯片阵列部分200协调地操作触摸感测芯片阵列部分800，能够减少用于驱动触摸感测芯片阵列部分800的线和端子的数目。因此，能够将触摸感测芯片810实现为微芯片，显著减小触摸感测芯片阵列部分800在基板的非显示区域中所占据的面积，并且减少因触摸感测芯片阵列部分800安装在基板上而引起的显示设备的边框宽度的增加。
通过共享用于选通驱动芯片阵列部分200的操作的选通时钟GCLK，触摸感测芯片阵列部分800可以在没有单独的触摸驱动信号的情况下感测触摸。然而，选通时钟GCLK可以具有1个水平周期。因此，当感测到触摸时，由于基于选通时钟GCLK的相对低的触摸感测频率，导致可能降低触摸灵敏度。
为了防止触摸灵敏度降低，上述的定时控制器可以产生第二选通时钟，第二选通时钟的周期比第一选通时钟的预定基准周期快至少两倍，并且上述的定时控制器可以将第二选通时钟提供给选通驱动芯片阵列部分200，第一选通驱动芯片至第n选通驱动芯片210中的每个可以将第二选通时钟恢复至第一选通时钟并且使用第一选通时钟，并且触摸感测芯片阵列部分800可以使用第二选通时钟执行触摸感测操作。例如，当第二选通时钟的频率比第一选通时钟高10倍时，第一选通驱动芯片至第n选通驱动芯片210中的每个可以包括时钟恢复电路，时钟恢复电路被配置为接收第二选通时钟，并且将第二选通时钟提供给移位寄存器，移位寄存器被配置为将第二选通时钟恢复回到第一选通时钟。在这种情况下，当第二选通时钟输入到时钟恢复电路时，输入到第一选通驱动芯片至第n选通驱动芯片210中的每个的第二选通时钟被传送到设置在下一级处的触摸感测芯片810或选通驱动芯片。
如上所述，根据本公开的实施方式，通过将用于驱动显示面板100的每个像素的数据驱动电路和选通驱动电路实现为微芯片并且将微芯片安装到基板110上，不需要针对常见显示面板的每个像素形成至少一个晶体管的工艺。另外，由于在显示面板的基板110上没有设置或形成晶体管，因此能够防止由于像素之间出现的驱动晶体管阈值电压偏差引起的亮度不均匀而导致的质量劣化。
图20是例示根据本公开的另一个实施方式的显示设备的视图，图21是例示图20中示出的基板的视图。在这些图中，图1至图19中示出的显示设备的定时控制器和电力管理电路被实现为微芯片并且安装在显示面板的基板上。
参照图20和图21，根据本公开的另一个实施方式的显示设备可以包括显示面板100、选通驱动芯片阵列部分1200、数据驱动芯片阵列部分1300、定时控制器芯片阵列部分1500和电力管理芯片阵列部分1600。
显示面板100可以包括基板110和对置基板190，并且与根据本公开的实施方式的显示设备的显示面板相同。因此，相同的参考标号被指派用于显示面板100，并且将省略对其的重复描述。
选通驱动芯片阵列部分1200、数据驱动芯片阵列部分1300、定时控制器芯片阵列部分1500和电力管理芯片阵列部分1600通过芯片接合工艺或芯片转移工艺而安装在显示面板100的第一基板110上。
选通驱动芯片阵列部分1200可以包括安装在基板100的非显示区域NDA中并且与第一选通线至第n选通线GL连接的第一选通驱动芯片至第n选通驱动芯片210。包括第一选通驱动芯片至第n选通驱动芯片210的选通驱动芯片阵列部分1200与根据本公开的实施方式的显示设备的选通驱动芯片阵列部分200相同，不同之处在于，选通驱动芯片阵列部分1200响应于从安装在基板110上的定时控制器芯片阵列部分1500直接供应的选通起始信号和选通时钟信号而将选通脉冲顺序地供应到选通线GL，并且将省略对其的重复描述。
数据驱动芯片阵列部分1300可以被安装在基板110的第一非显示区域(或上部非显示区域)中，以将从定时控制器芯片阵列部分1500供应的像素数据转换成数据电压，并且可以将数据电压供应到第一数据线到第n数据线DL中的对应一条。例如，数据驱动芯片阵列部分1300可以包括安装在限定在基板110的显示区域DA和焊盘部分PP之间的第一非显示区域中的多个数据驱动芯片，以向第一数据线DL至第m数据线DL中的每条供应对应的数据电压。
定时控制器芯片阵列部分1500可以安装在第一非显示区域中，以基于通过焊盘部分PP从显示驱动系统700供应的图像信号(或差分信号)生成数字数据信号，可以将数字数据信号提供给数据驱动芯片阵列部分1300，并且可以将选通时钟和选通起始信号提供给选通驱动芯片阵列部分1200。也就是说，定时控制器芯片阵列部分1500可以接收通过焊盘部分PP输入的差分信号，并且可以用差分信号来生成基于帧的数字数据信号、基准时钟和数据起始信号。另外，定时控制器芯片阵列部分1500可以以帧为单位对数字数据信号执行用于提高图像质量的图像处理，可以以至少1个水平行为单元将基于帧的数字数据信号分段，并且可以将分段的数字数据信号提供给数据驱动芯片阵列部分1300。另外，定时控制器芯片阵列部分1500可以基于基准时钟生成选通起始信号和选通时钟，并且可以将所生成的选通起始信号和选通时钟提供给选通驱动芯片阵列部分1200。
电力管理芯片阵列部件1600可以安装在基板110的非显示区域中，并且可以基于通过设置在基板110中的焊盘部分PP从显示驱动系统700供应的输入电力，将用于显示图像的各种电压输出到显示面板100的每个像素P。根据实施方式，电力管理芯片阵列部分1600可以基于输入电力来产生晶体管逻辑电压、像素驱动电力、阴极电力和至少一个基准伽马电压。
图22是例示图20和图21中示出的电力管理芯片阵列部分的框图。
参照图22并结合图20和图21，根据该示例的显示设备的电力管理芯片阵列部分1600可以包括DC-DC转换器芯片阵列部分，DC-DC转换器芯片阵列部分安装在基板110的非显示区域NDA中，以对从外部接收的输入电力Vin执行DC-DC转换，并且输出转换后的输入电力。
DC-DC转换器芯片阵列部分可以包括逻辑电力芯片1610、驱动电力芯片1630和伽马电压产生芯片1650。在这种情况下，其中的每个是微芯片或单个芯片组的最小单元的逻辑电力芯片1610、驱动电力芯片1630和伽马电压产生芯片1650可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
逻辑电力芯片1610可以基于输入电力Vin产生晶体管逻辑电压Vcc，并且可以将晶体管逻辑电压Vcc提供给需要晶体管逻辑电压Vcc的微芯片。例如，逻辑电力芯片1610可以使输入电力Vin减小(下降)，以产生3.3V的晶体管逻辑电压Vcc。另外，逻辑电力芯片1610可以基于输入电力Vin产生地电压GND，并且可以将地电压GND提供给需要地电压GND的微芯片。在这种情况下，地电压GND可以被用作供应到设置在显示面板100上的阴极CE的阴极电力Vss。根据实施方式，逻辑电力芯片1610可以是DC-DC转换器，例如，下降转换器芯片或降压转换器芯片，但是本公开不限于此。
驱动电力芯片1630可以基于输入电力Vin产生像素驱动电力Vdd，并且可以将像素驱动电力Vdd提供给需要像素驱动电力Vdd的每个像素P和微芯片。例如，驱动电力芯片1630可以产生12V的像素驱动电力Vdd。根据实施方式，驱动电力芯片1630可以是DC-DC转换器，例如，上升转换器芯片或升压转换器芯片，但是本公开不限于此。
伽马电压产生芯片1650可以从逻辑电力芯片1610接收晶体管逻辑电压Vcc，可以从驱动电力芯片1630接收像素驱动电力Vdd，可以产生至少一个基准电压Vgam，并且可以将基准伽马电压Vgam提供给数据驱动芯片阵列部分1300。例如，通过使用串联连接在将被供应晶体管逻辑电压Vcc和将被供应像素驱动电源Vdd的高电势端子之间的多个分压器电阻器进行电压分配，伽马电压产生芯片1650可以将多个分压器电阻器之间的电压分配节点的分配电压作为基准伽马电压Vgam输出。
根据该示例的电力管理芯片阵列部分1600还可以包括串行通信芯片1670。在这种情况下，作为微芯片或单个芯片组的最小单元的串行通信芯片1670可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
串行通信芯片1670可以通过连接器与显示驱动系统700连接，连接器附接于设置在基板110的非显示区域一侧的串行通信焊盘，与设置在基板110上的焊盘部分PP分离。串行通信芯片1670通过串行外围接口(SPI)接收从显示驱动系统700供应的电压调谐信号，将接收到的电压调谐信号恢复回电压调谐数据，并且将电压调谐数据传送到DC-DC转换器芯片阵列部分。例如，电压调谐信号可以是用于调节伽马电压的信号。在这种情况下，与电压调谐信号对应的电压调谐数据可以被提供给伽马电压产生芯片1650，并且伽马电压产生芯片1650可以根据电压调谐数据，调谐供应到高电势端子的像素驱动电力Vdd的电压电平或者调谐多个电压分压器电阻器中的至少一个的电阻。
另外，串行通信芯片1670可以向显示驱动系统700发送图16和图17中示出的触摸感测芯片阵列部分800的触摸处理芯片830所提供的触摸映射数据TMD。在这种情况下，触摸处理芯片830所生成的触摸映射数据TMD可以在没有单独的触摸数据传输信号电缆的情况下被传输到显示驱动系统700。也就是说，根据本公开的另一个实施方式，通过将具有串行通信芯片1670的电力管理芯片阵列部分1600安装在基板110上并且在电力管理芯片阵列部分1600和触摸感测芯片阵列部分800之间共享串行通信芯片670，能够去除用于将触摸映射数据TMD传输到显示驱动系统700的单独信号电缆，从而进一步简化了显示设备的配置。与此不同，根据本公开的另一个实施方式，为了将触摸映射数据TMD传输到显示驱动系统700，触摸数据传输芯片可以被安装在基板110上并且被配置用于触摸感测芯片阵列部分800，并且触摸感测芯片阵列部分800和电力管理芯片阵列部分1600可以被配置为共享触摸数据传输芯片。
图23是示出图20和图21中示出的定时控制器芯片阵列部分和数据驱动芯片阵列部分的视图。
参照图23并结合图20和图21，根据该示例的显示设备的定时控制器芯片阵列部分1500可以包括图像信号接收芯片阵列1510、图像质量提高芯片阵列1530、数据控制芯片阵列1550和选通控制芯片1570。
图像信号接收芯片阵列1510可以基于通过焊盘部分PP从显示驱动系统700输入的图像信号Simage，在一帧中生成数字数据信号、基准时钟和数据起始信号。在这种情况下，可以利用高速串行接口方案(例如，V-by-One接口方案)将图像信号Simage提供给图像信号接收芯片阵列1510。在这种情况下，图像信号接收芯片阵列1510可以利用V-by-One接口方案，接收与从显示驱动系统700输入的图像信号的差分信号对应的数字数据信号，可以基于接收到的数字数据信号来生成至少1个水平行单元的像素数据，并且可以用差分信号生成基准时钟和数据起始信号。
根据实施方式，图像信号接收芯片阵列1510可以包括第一图像信号接收芯片15101至第i图像信号接收芯片1510i(这里，i是大于或等于2的自然数)。在这种情况下，其中的每个是微芯片或单个芯片组的最小单元的第一图像信号接收芯片15101至第i图像信号接收芯片1510i可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
为了在第一图像信号接收芯片15101至第i图像信号接收芯片1510i之间执行同步和数据通信，第一图像信号接收芯片15101可以被编程为用于控制第一图像信号接收芯片15101中的整体操作和功能的主件，并且第二图像信号接收芯片15102至第i图像信号接收芯片1510i中的每个可以被编程为与第一图像信号接收芯片15101同步进行操作的从件。
第一图像信号接收芯片15101至第i图像信号接收芯片1510i中的每个可以独立地通过接口电缆710接收显示驱动系统700所发送的图像信号Simage的差分信号当中的要供应到j个像素的数字数据信号，可以基于接收到的数字数据信号独立地生成要供应到j个像素的像素数据，并且可以用图像信号Simage的差分信号独立地生成基准时钟和数据起始信号。例如，当接口电缆710具有第一道至第i道时，第一图像信号接收芯片15101可以独立地通过第一道的接口电缆710接收显示驱动系统700所发送的图像信号Simage的差分信号中的与第一像素至第i像素对应的数字数据信号，可以基于接收到的数字数据信号独立地生成与第一像素至第j像素对应的像素数据，并且可以用图像信号Simage的差分信号独立地生成基准时钟和数据起始信号。另外，第i图像信号接收芯片1510i可以独立地通过第i道的接口电缆710接收显示驱动系统700所发送的图像信号Simage的差分信号中的与第m-j+1像素至第m像素对应的数字数据信号，可以基于接收到的数字数据信号独立地生成与第m-j+1像素至第m像素对应的像素数据，并且可以用图像信号Simage的差分信号独立地生成基准时钟和数据起始信号。
第一图像信号接收芯片15101至第i图像信号接收芯片1510i中的每个可以用通过接口电缆710输入的第一帧的差分信号来生成用于定时控制器芯片阵列部分1500的显示设置数据，可以将显示设置数据存储在内部存储器中，并且可以用通过接口电缆710顺序输入的帧的差分信号来生成数字数据信号、基准时钟和数据起始信号。
根据实施方式，图像信号接收芯片阵列1510可以只由一个图像信号接收芯片构成。也就是说，第一图像信号接收芯片15101至第i数据接收芯片1510i可以被配置为单个集成图像信号接收芯片。
图像质量提高芯片阵列1530可以从图像信号接收芯片阵列1510接收基于帧的数字数据信号，并且可以执行预定的图像质量提高算法，以提高与基于帧的数字数据信号对应的图像的质量。
根据实施方式，图像质量提高芯片阵列1530可以包括基于一对一的方式与第一图像信号接收芯片15101至第i图像信号接收芯片1510i连接的第一图像质量提高芯片15301至第i图像质量提高芯片1530i。第一图像质量提高芯片15301至第i图像质量提高芯片1530i可以对应地从图像信号接收芯片15101至1510i接收数字数据信号，并且可以执行预定的图像质量提高算法，以提高与基于帧的数字数据信号对应的图像质量。在这种情况下，其中的每个是微芯片或单个芯片组的最小单元的第一图像质量提高芯片15301至第i图像质量提高芯片1530i可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
为了在第一图像质量提高芯片15301至第i图像质量提高芯片1530i之间执行同步和数据通信，第一图像质量提高芯片15301可以被编程为用于控制图像质量提高芯片阵列1530中的整体操作和功能的主件，并且第二图像质量提高芯片15302至第i图像质量提高芯片1530i中的每个可以被编程为与第一图像质量提高芯片15301同步进行操作的从件。
此外，当图像信号接收芯片阵列1510被配置为单个集成数据接收芯片时，第一图像质量提高芯片15301至第i图像质量提高芯片1530i可以被配置为与集成数据接收芯片连接的单个集成图像质量提高芯片。
基于图像信号接收芯片阵列1510所提供的基准时钟和数据起始信号，数据控制芯片阵列1550可以将由图像质量提高芯片阵列1530提高图像质量的数字数据信号布置为基于一个水平行的像素数据并且进行输出。
例如，数据控制芯片阵列1550可以包括基于一对一的方式与第一图像质量提高芯片15301至第i图像质量提高芯片1530i连接的第一数据控制芯片15501至第i数据控制芯片1550i。第一数据控制芯片15501至第i数据控制芯片1550i可以从图像质量提高芯片15301至1530i接收图像质量得以提高的数字数据信号，并且可以根据图像信号接收芯片阵列1510所提供的基准时钟和数据起始信号，将该数字数据信号指派为像素数据并且进行输出。在这种情况下，其中的每个是微芯片或单个芯片组的最小单元的第一数据控制芯片15501至第i数据控制芯片1550i可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
为了在第一数据控制芯片15501至第i数据控制芯片1550i之间执行同步和数据通信，第一数据控制芯片15501可以被编程为用于控制数据控制芯片阵列1550中的整体操作和功能的主件，并且第二数据控制芯片15502至第i数据控制芯片1550i中的每个可以被编程为与第一数据控制芯片15501同步进行操作的从件。
第一数据控制芯片15501至第i数据控制芯片1550i可以独立地使用各自具有与像素数据的位数对应的数据总线的第一公共串行数据总线CSB1至第i公共串行数据总线CSBi利用串行数据通信方案输出像素数据，可以独立地将基准时钟输出到第一公共基准时钟线RCL1至第i公共基准时钟线RCLi，并且可以独立地将数据起始信号输出到第一数据起始信号线DSL1至第i数据起始信号线DSLi。例如，第一图像信号接收芯片15101可以通过第一公共串行数据总线CSB1、第一公共基准时钟线RCL1和第一数据起始信号线DSL1发送对应的像素数据、对应的基准时钟和对应的数据起始信号。另外，第i图像信号接收芯片1510i可以通过第i公共串行数据总线CSBi、第i公共基准时钟线RCLi和第i数据起始信号线DSLi发送对应的像素数据、对应的基准时钟和对应的数据起始信号。
此外，当图像信号接收芯片阵列1510可以被配置为单个集成数据接收芯片并且图像质量提高芯片阵列1530可以被配置为单个集成图像质量提高芯片时，第一数据控制芯片15501至第i数据控制芯片1550i可以被配置为与集成数据接收芯片连接的单个集成数据控制芯片。
选通控制芯片1570可以基于从数据控制芯片阵列1550输出的基准时钟来生成选通时钟GCLK和选通起始信号Vst，并且可以将所生成的选通时钟GCLK和选通起始信号Vst提供给选通驱动芯片阵列部分1200。例如，选通控制芯片1570可以从与数据控制芯片阵列1550中的第一数据控制芯片至第i数据控制芯片当中的最相邻的数据控制芯片15501连接的数据起始信号线DSL1和公共基准时钟线RCL1接收数据起始信号和基准时钟，并且可以基于接收到的数据起始信号对基准时钟进行计数，以生成选通时钟GCLK和选通起始信号Vst。选通起始信号Vst可以通过设置在基板上的单条选通起始信号线201被提供给选通驱动芯片阵列部分1200的第一选通驱动芯片210，并且选通时钟GCLK也可以通过设置在基板上的单条选通时钟线202被提供给选通驱动芯片阵列部分1200的第一选通驱动芯片210。
如上所述，因定时控制器芯片阵列部分1500安装在显示面板100的基板110上并且通过单条接口电缆710与显示驱动系统700连接，能够简化显示面板100和显示驱动系统700之间的连接结构。
根据该示例，显示设备的数据驱动芯片阵列部分1300可以包括第一数据锁存器芯片L1至第m数据锁存器芯片Lm、第一数模转换器芯片D1至第m数模转换器芯片Dm以及第一数据放大器芯片A1至第m数据放大器芯片Am。在这种情况下，其中的每个是微芯片或单芯片组的最小单元的第一数据锁存器芯片L1至第m数据锁存器芯片Lm、第一数模转换器芯片D1至第m数模转换器芯片Dm以及第一数据放大器芯片A1至第m数据放大器芯片Am可以是具有包括晶体管的集成电路的单个小尺寸半导体封装器件。
第一数据锁存器芯片L1至第m数据锁存器芯片Lm中的每个可以基于数据起始信号根据基准时钟对定时控制器芯片阵列部分1500的数据控制芯片阵列1500所发送的像素数据进行采样和锁存(或保持)，并且可以利用串行数据通信方法输出接收到的基准时钟和所锁存的像素数据。
第一数据锁存器芯片L1至第m数据锁存器芯片Lm可以被分组为其中每个包括j个数据锁存器芯片的第一数据锁存器组13201至第i数据锁存器组1320i。基于组，第一数据锁存器组13201至第i数据锁存器组1320i可以基于一对一的方式与第一数据控制芯片15501至第i数据控制芯片1550i连接。
基于组，分组到第一数据锁存器组13201至第i数据锁存器组1320i的数据锁存器芯片与第一公共串行数据总线CSB1至第i公共串行数据总线CSBi公共连接。例如，被分组到第一数据锁存组13201中的第一数据锁存器芯片L1至第j数据锁存器芯片Lj中的每个可以通过第一公共串行数据总线CSB1、第一公共基准时钟线RCL1和第一数据起始信号线DSL1接收对应的像素数据、对应的基准时钟和对应的起始信号。另外，被分组到第i数据锁存组1320i中的第数据锁存器芯片Lm-j+1至第m数据锁存器芯片Lm中的每个可以通过第i公共串行数据总线CSBi、第i公共基准时钟线RCLi和第i数据起始信号线DSLi接收对应的像素数据、对应的基准时钟和对应的数据起始信号。
当对具有对应位数的像素数据进行采样和锁存时，第一数据锁存器芯片L1至第m数据锁存器芯片Lm中的每个利用串行数据通信方案输出接收到的基准时钟和所锁存的像素数据。
根据实施方式，第一数据锁存器芯片L1至第m数据锁存器芯片Lm中的每个可以包括：锁存电路，该锁存电路被配置为响应于数据起始信号根据基准时钟对通过对应的公共串行数据总线CSB输入的像素数据进行采样和锁存；计数器电路，该计数器电路被配置为对基准时钟进行计数并且生成数据输出信号；以及时钟旁路电路，该时钟旁路电路被配置为将接收到的基准时钟旁路。
第一数模转换器芯片D1至第m数模转换器芯片Dm可以基于一对一的方式与第一数据锁存器芯片L1至第m数据锁存器芯片Lm连接，并且可以与至少一条基准伽马电压供应线RGVL公共连接，从电源电路通过至少一条基准伽马电压供应线RGVL供应至少一个基准伽马电压Vgam。在这种情况下，数模转换器芯片D1至Dm中的一个可以通过单条串行数据传输线SDTL和单条基准时钟传输线RCTL与数据锁存芯片L1至Lm中的一个连接。第一数模转换器芯片D1至第m数模转换器芯片Dm可以根据从对应的数据锁存器芯片L1至Lm供应的基准时钟传输线RCTL，用串行通信方案接收通过串行数据传输线SDTL从对应的数据锁存器芯片L1至Lm输入的像素数据并且对其进行并行化。然后，第一数模转换器芯片D1至第m数模转换器芯片Dm可以基于通过基准伽马电压供应线RGVL供应的基准伽马电压将并行像素数据转换成数据电压，并且输出数据电压。
根据实施方式，第一数模转换器芯片D1至第m数模转换器芯片Dm中的每个可以包括：数据并行化电路，该数据并行化电路被配置为根据基准时钟，用串行数据通信方案接收所输入的像素数据并且对其进行并行化；灰度电压产生电路，该灰度电压产生电路被配置为根据像素数据的位数，分配基准伽马电压并且产生与多个灰度值对应的多个灰度电压；以及时钟计数器，该时钟计数器被配置为对基准时钟进行计数，以生成并行数据输出信号。
可选地，第一数模转换器芯片D1至第m数模转换器芯片Dm中的每个的灰度电压产生电路可以分配从电源电路供应的像素驱动电压Vdd而非基准伽马电压，以产生多个不同的灰度电压。在这种情况下，省略了设置在基板的非显示区域中的至少一个基准伽马电压供应线RGVL，因此能够增加基板的非显示区域的空间利用率。
根据该示例，通过用串行数据通信方案从数据锁存器芯片L1至Lm接收像素数据，第一数模转换器芯片D1至第m数模转换器芯片Dm具有用于接收像素数据的数目减少的端子，因此能够使尺寸减小。随着数模转换器芯片D1至Dm和数据锁存器芯片L1至Lm之间的数据传输线的数目增加，能够增加基板的非显示区域的空间利用率。
第一数据放大器芯片A1至第m数据放大器芯片Am可以基于一对一的方式与第一数模转换器芯片D1至第m数模转换器芯片Dm连接，并且可以基于一对一的方式与第一数据线DL1至第m数据线DLm连接。另外，第一数据放大器芯片A1至第m数据放大器芯片Am可以与像素驱动电压供应线PSL公共连接并且可以与地电压线公共连接，通过像素驱动电压供应线PSL从电源电路供应像素驱动电压Vdd，通过地电压线从电源电路供应地电压。第一数据放大器芯片A1至第m数据放大器芯片Am可以基于像素驱动电压Vdd缓冲从对应的数模转换器芯片D1至Dm供应的数据电压，并且可以将缓冲后的数据电压供应到对应的数据线DL1至DLm。例如，第一数据放大器芯片A1至第m数据放大器芯片Am中的每个可以按根据对应数据线的线负载设置的增益值来缓冲并输出数据电压。
另外，一个数据锁存器芯片、一个数模转换芯片和用于向一条数据线供应数据电压的一个数据放大芯片构成数据驱动芯片组13001至1300m中的每个，数据驱动芯片组13001至1300m可以被配置为单个数据驱动芯片。在这种情况下，与第一数据线DL1至第m数据线DLm中的每条连接的芯片的数目能够减少1/3倍。
如上所述，根据本公开的另一个实施方式的显示设备具有与图1至图19中示出的显示设备相同的效果，并且通过在被实现为微芯片并且安装在基板110上的显示面板100上显示与显示驱动系统700所供应的图像信号对应的图像的所有电路元件来促成微芯片的简化和集成。另外，根据本公开的另一个实施方式的显示设备可以通过利用仅仅一条或两条信号电缆710与显示驱动系统700直接连接从而具有与显示驱动系统700的简单连接结构并且还具有单个板形状来改进美观设计属性。
图24是例示根据本公开的另一个实施方式的显示设备的单位像素的视图，该单位像素是通过改变图1至图23中示出的显示设备的像素驱动芯片来配置的。因此，下面将只描述像素驱动芯片及其关联元件，并且将省略对其它元件的重复描述。
参照图24，对于根据本公开的另一个实施方式的显示设备，像素驱动芯片1200被设置用于驱动一个单位像素UP，该单位像素UP具有设置在选通线GL1的方向上的三个相邻像素。
像素驱动芯片1200可以被安装在基板上限定的单位像素区中，并且可以与三条相邻数据线DL1、DL2和DL3、一条选通线GL1和一条像素驱动电力线PL连接，并且还可以与第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3连接。像素驱动芯片1200可以通过基于从像素驱动电力线PL供应的像素驱动电力，响应于从选通线GL1供应的选通脉冲向第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3供应与从第一数据线DL1、第二数据线DL2和第三数据线DL3供应的第一数据电压、第二数据电压和第三数据电压对应的第一数据电流、第二数据电流和第三数据电流来控制第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3的发光。
例如，像素驱动芯片1200可以包括：选通凸块，该选通凸块与选通线GL连接；第一数据凸块至第三数据凸块，该第一数据凸块至第三数据凸块与第一数据线DL1、第二数据线DL2和第三数据线DL3连接；电力输入凸块，该电力输入凸块与像素驱动电力线PL连接；第一输出凸块至第三输出凸块，该第一输出凸块至第三输出凸块与第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3连接；第一像素驱动电路，该第一像素驱动电路被配置为响应于通过选通凸块供应的选通脉冲而向第一输出凸块输出第一数据电流，第一数据电流与通过第一数据凸块供应的第一数据电压对应；第二像素驱动电路，该第二像素驱动电路被配置为响应于通过选通凸块供应的选通脉冲而向第二输出凸块输出第二数据电流，第二数据电流与通过第二数据凸块供应的第二数据电压对应；以及第三像素驱动电路，该第三像素驱动电路被配置为响应于通过选通凸块供应的选通脉冲而向第三输出凸块输出第三数据电流，第三数据电流与通过第三数据凸块供应的第三数据电压对应。
根据该示例的第一像素驱动电路至第三像素驱动电路具有与图3中示出的像素驱动电路相同的配置，因此将省略对其的描述。
根据本公开的另一个实施方式，通过利用一个像素驱动芯片1200驱动一个单位像素UP，能够将安装在基板上的像素驱动芯片1200的数目减少1/3倍，因此减少了像素驱动芯片1200的安装处理时间，从而使显示设备的良率增加。
根据该示例的一个像素驱动芯片1200可以被设置成驱动具有在选通线GL1的方向上设置的六个相邻像素的两个单位像素。在这种情况下，一个像素驱动芯片1200还可以包括第四像素驱动电路至第六像素驱动电路，第四像素驱动电路至第六像素驱动电路与选通线GL和像素驱动电力线PL公共连接并且基于一对一的方式与第四数据线至第六数据线连接。
图25是例示根据本公开的另一个实施方式的显示设备的单位像素的视图，该单位像素是通过改变图1至图23中示出的显示设备的像素驱动芯片来配置的。因此，下面将只描述像素驱动芯片及其关联元件，并且将省略对其它元件的重复描述。
参照图25，对于根据本公开的另一个实施方式的显示设备，像素驱动芯片1200被设置用于驱动一个单位像素PG，该单位像素组PG具有与两条相邻选通线GL1和GL2连接的两个垂直相邻的单位像素UP1和UP2。
像素驱动芯片1200可以被安装在基板上限定的单位像素区中，并且可以与三条相邻数据线DL1、DL2和DL3、两条相邻的选通线GL1和GL2以及一条像素驱动电力线PL A连接，并且还可以与第一发光部分ELP1至第六发光部分ELP6连接。根据实施方式，像素驱动芯片1200可以包括：第一选通凸块和第二选通凸块，该第一选通凸块和第二选通凸块连接至第一选通线GL1和第二选通线GL2；第一数据凸块至第三数据凸块，该第一数据凸块至第三数据凸块连接至第一数据线DL1、第二数据线DL2和第三数据线DL3；电力输入凸块，该电力输入凸块与像素驱动电力线PL连接；第一输出凸块至第三输出凸块，该第一输出凸块至第三输出凸块连接至第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3；第一像素驱动电路至第三像素驱动电路，该第一像素驱动电路至第三像素驱动电路与第一选通凸块和电力输入凸块公共连接，与第一数据凸块至第三数据凸块独立地连接，并且与第一输出凸块至第三输出凸块独立地连接；以及第四像素驱动电路至第六像素驱动电路，该第四像素驱动电路至第六像素驱动电路与第二选通凸块和电力输入凸块公共连接，与第一数据凸块至第三数据凸块独立地连接，并且与第一输出凸块至第三输出凸块独立地连接。根据该示例的第一像素驱动电路至第六像素驱动电路具有与图3中示出的像素驱动电路相同的配置，因此将省略对其的描述。
根据该示例，像素驱动芯片1200可以通过基于从像素驱动电力线PL供应的像素驱动电力，响应于从选通线GL1供应的第一选通脉冲向第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3供应与从第一数据线DL1、第二数据线DL2和第三数据线DL3供应的第一数据电压、第二数据电压和第三数据电压对应的第一数据电流、第二数据电流和第三数据电流来控制第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3的发光。另外，像素驱动芯片1200可以通过基于从像素驱动电力线PL供应的像素驱动电力，响应于从选通线GL1供应的第一选通脉冲向第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3供应与从第一数据线DL1、第二数据线DL2和第三数据线DL3供应的第一数据电压、第二数据电压和第三数据电压对应的第一数据电流、第二数据电流和第三数据电流来控制第一发光部分ELP1、第二发光部分ELP2和第三发光部分ELP3的发光。另外，像素驱动芯片1200可以通过基于从像素驱动电力线PL供应的像素驱动电力，响应于从选通线GL2供应的第二选通脉冲向第四发光部分ELP4、第五发光部分ELP5和第六发光部分ELP6供应与从第一数据线DL1、第二数据线DL2和第三数据线DL3供应的第四数据电压、第五数据电压和第六数据电压对应的第四数据电流、第五数据电流和第六数据电流来控制第四发光部分ELP4、第五发光部分ELP5和第六发光部分ELP6的发光。
根据本公开的另一个实施方式，通过利用一个像素驱动芯片1200驱动具有两个相邻的单位像素UP1和UP2的一个单位像素UP，能够将安装在基板上的像素驱动芯片1200的数目减少1/6倍，因此减少了像素驱动芯片1200的安装处理时间，从而使显示设备的良率增加。
根据该示例，可以设置一个像素驱动芯片1200以通过两条选通线和六条数据线驱动总共12个像素。在这种情况下，一个像素驱动芯片1200可以包括总共12个像素驱动电路。能够将安装在基板上的像素驱动芯片1200的数目减少1/12倍，因此减少了像素驱动芯片1200的安装处理时间，从而使显示设备的良率增加。
根据本公开，能够简化显示驱动系统和显示面板之间的连接结构，从而增强显示设备的美学设计属性。
另外，根据本公开，通过将用于驱动显示面板100的每个像素的数据驱动电路和选通驱动电路实现为微芯片并且将微芯片安装到基板上，能够省略用于常规显示面板的每个像素形成至少一个薄膜晶体管的工艺。
本公开的以上示例中描述的特征、结构和效果被并入本公开的至少一个实施方式中，但是不限于仅仅一个示例。此外，在本公开的至少一个实施方式中示例的特征、结构和效果可以容易地被组合和修改，以便用于其它示例，然后可以由本领域的技术人员执行。因此，这些组合形式和修改形式应该被解释为落入本公开的范围内。
本公开不限于前以上提到的实施方式和附图，并且对于本领域的技术人员显而易见的是，在不脱离本公开的技术精神的情况下，可以进行各种替换、修改和改变。因此，本公开的范围由所附权利要求书限定，并且从权利要求书的含义和范围推导出的所有改变形式或修改形式都应该被解释为被包括在本公开的范围内。
相关申请的交叉引用
本申请要求于2017年12月29日提交的韩国专利申请No.10-2017-0184757的权益，该专利申请特此以引用方式并入，如同在本文中完全阐明。

Claims (33)

1.一种显示设备，所述显示设备包括：
基板，所述基板包括具有多个像素区的显示区域和围绕所述显示区域的非显示区域；
第一选通线至第n选通线，所述第一选通线至所述第n选通线穿过所述基板的所述显示区域；
第一数据线至第m数据线，所述第一数据线至所述第m数据线穿过所述基板的所述显示区域；
第一像素驱动电力线至第m像素驱动电力线，所述第一像素驱动电力线至所述第m像素驱动电力线穿过所述基板的所述显示区域；
多个像素，所述多个像素各自具有像素驱动芯片和与所述像素驱动芯片连接的发光部分，所述像素驱动芯片被安装在所述基板的所述多个像素区中的至少一个中，并且分别与所述第一选通线至所述第n选通线、所述第一数据线至所述第m数据线和所述第一像素驱动电力线至所述第m像素驱动电力线当中的与所述像素驱动芯片相邻的像素驱动电力线连接；
选通驱动芯片阵列部分，所述选通驱动芯片阵列部分被安装在所述基板的所述非显示区域中，并且与所述第一选通线至所述第n选通线连接；以及
数据驱动芯片阵列部分，所述数据驱动芯片阵列部分被安装在所述基板的所述非显示区域中，并且与所述第一数据线至所述第m数据线连接。
2.根据权利要求1所述的显示设备，其中，所述像素驱动芯片包括：
至少一个选通凸块，所述至少一个选通凸块与所述第一选通线至所述第n选通线当中的至少一条相邻的选通线连接；
至少一个数据凸块，所述至少一个数据凸块与所述第一数据线至所述第m数据线当中的至少一条相邻的数据线连接；
至少一个电力输入凸块，所述至少一个电力输入凸块与所述第一像素驱动电力线至所述第m像素驱动电力线中的至少一条相邻的像素驱动电力线连接；以及
输出凸块，所述输出凸块与至少一个发光部分连接。
3.根据权利要求1所述的显示设备，其中，
所述选通驱动芯片阵列部分包括基于一对一的方式与所述第一选通线至所述第n选通线连接的第一选通驱动芯片至第n选通驱动芯片，并且
所述第一选通驱动芯片至所述第n选通驱动芯片彼此级联连接。
4.根据权利要求3所述的显示设备，其中，所述第一选通驱动芯片至所述第n选通驱动芯片中的每个根据选通时钟，将选通起始信号作为选通脉冲输出到对应的选通线，并且将所输出的信号和所述选通时钟供应到设置在下一级处的选通驱动芯片。
5.根据权利要求4所述的显示设备，其中，在所述第一选通驱动芯片至所述第n选通驱动芯片中的每个中，所述选通脉冲的输出时间相对于所述选通时钟的输出时间延迟。
6.根据权利要求1所述的显示设备，所述显示设备还包括选通缓冲器芯片，所述选通缓冲器芯片被安装在所述基板的所述显示区域中并且与所述第一选通线至所述第n选通线连接，
其中，
所述第一选通线至所述第n选通线中的每条被设置在所述显示区域中的分离部分划分成第一部分线和第二部分线，并且
所述选通缓冲器芯片设置在所述分离部分上并且电连接在所述第一部分线和所述第二部分线之间。
7.根据权利要求6所述的显示设备，其中，所述选通缓冲器芯片包括：
第一凸块，所述第一凸块与所述第一部分线连接；
第二凸块，所述第二凸块与所述第二部分线连接；
第三凸块，所述第三凸块与相邻的像素驱动电力线连接；以及
第四凸块，所述第四凸块被配置为接收阴极电力。
8.根据权利要求1所述的显示设备，其中，所述数据驱动芯片阵列部分包括：
数据接收芯片阵列，所述数据接收芯片阵列被配置为接收输入数字数据信号并且输出1个水平行单元的像素数据；
第一数据锁存器芯片至第m数据锁存器芯片，所述第一数据锁存器芯片至所述第m数据锁存器芯片与所述数据接收芯片阵列连接；
第一数模转换器芯片至第m数模转换器芯片，所述第一数模转换器芯片至所述第m数模转换器芯片基于一对一的方式与所述第一数据锁存器芯片至所述第m数据锁存器芯片连接；以及
第一数据放大器芯片至第m数据放大器芯片，所述第一数据放大器芯片至所述第m数据放大器芯片基于一对一的方式与所述第一数模转换器芯片至所述第m数模转换器芯片连接，并且基于一对一的方式与所述第一数据线至所述第m数据线连接。
9.根据权利要求8所述的显示设备，其中，
所述第一数据锁存器芯片至所述第m数据锁存器芯片中的每个通过串行数据通信方案输出基准时钟和所锁存的像素数据，并且
所述第一数模转换器芯片至所述第m数模转换器芯片中的每个根据所述基准时钟，接收通过所述串行数据通信方案输入的所述像素数据并且对所述像素数据进行并行化，然后基于至少一个基准伽马电压，将并行化后的像素数据转换成数据电压。
10.根据权利要求8所述的显示设备，其中，
所述第一数据锁存器芯片至所述第m数据锁存器芯片被分组到第一数据锁存器组至第i数据锁存器组，所述第一数据锁存器组至所述第i数据锁存器组中的每个包括j个数据锁存器芯片，j是大于或等于2的自然数，并且
所述数据接收芯片阵列包括第一数据接收芯片至第i数据接收芯片，所述第一数据接收芯片至所述第i数据接收芯片被配置为从所述第一数据锁存器组至所述第i数据锁存器组接收对应的数据信号，并且将对应的像素数据输出到所述第一数据锁存器组至所述第i数据锁存器组。
11.根据权利要求1所述的显示设备，所述显示设备还包括：
焊盘部分，所述焊盘部分设置在所述基板的所述非显示区域的一侧；
控制板，所述控制板通过信号线与所述焊盘部分连接；以及
定时控制器，所述定时控制器安装在所述控制板上，并且被配置为通过处理输入图像信号来生成数字数据信号，将所生成的数字数据信号提供给所述数据驱动芯片阵列部分，并且将选通时钟和选通起始信号提供给所述选通驱动芯片阵列部分。
12.根据权利要求11所述的显示设备，其中，
通过V-by-One接口方案将所述图像信号提供给所述定时控制器，并且
通过嵌入式点对点接口EPI方案将所述数字数据信号提供给所述数据驱动芯片阵列部分。
13.根据权利要求1所述的显示设备，所述显示设备还包括：
多个触摸电极，所述多个触摸电极设置在所述基板的所述显示区域中并且与至少一个像素交叠；
多条触摸布线，所述多条触摸布线基于一对一的方式与所述多个触摸电极连接；以及
触摸感测芯片阵列部分，所述触摸感测芯片阵列部分被安装在所述基板的所述非显示区域中并且与所述多条触摸布线连接。
14.根据权利要求13所述的显示设备，其中，
所述选通驱动芯片阵列部分包括基于一对一的方式与所述第一选通线至所述第n选通线连接的第一选通驱动芯片至第n选通驱动芯片，并且
所述触摸感测芯片阵列部分包括：
多个触摸感测芯片，所述多个触摸感测芯片各自设置在所述第一选通驱动芯片至所述第n选通驱动芯片中的两个相邻的选通驱动芯片之间，通过所述多条触摸布线与所述多个触摸电极连接，并且被配置为基于对应的触摸电极的电容变化来生成触摸存在数据；以及
触摸处理芯片，所述触摸处理芯片被配置为收集所述多个触摸感测芯片所提供的所述触摸存在数据，生成触摸映射数据，并且将所生成的触摸映射数据提供给显示驱动系统。
15.根据权利要求14所述的显示设备，其中，
所述第一选通驱动芯片至所述第n选通驱动芯片中的每个根据选通时钟，将选通起始信号作为选通脉冲输出到对应的选通线，并且将所述选通时钟和所述选通脉冲作为选通起始信号供应给设置在下一级处的选通驱动芯片或触摸感测芯片，并且
所述多个触摸感测芯片中的每个从设置在前一级处的选通驱动芯片接收所述选通起始信号和所述选通时钟，根据所述选通时钟基于对应的触摸电极的电容变化来生成触摸存在数据，并且将所述触摸存在数据提供给所述触摸处理芯片，然后将接收到的所述选通时钟和所述选通起始信号供应给设置在所述下一级处的所述选通驱动芯片。
16.根据权利要求15所述的显示设备，其中，所述触摸处理芯片根据所述多个触摸感测芯片之间的先进先出FIFO数据传输，收集经由至少一个触摸感测芯片发送的所述多个触摸感测芯片的触摸存在数据。
17.根据权利要求1所述的显示设备，所述显示设备还包括定时控制器芯片阵列部分，所述定时控制器芯片阵列部分被安装在所述基板的所述非显示区域中，并且被配置为基于输入图像信号来生成数字数据信号，将所述数字数据信号提供给所述数据驱动芯片阵列部分，并且将选通时钟和选通起始信号提供给所述选通驱动芯片阵列部分。
18.根据权利要求17所述的显示设备，其中，所述定时控制器芯片阵列部分包括：
图像信号接收芯片阵列，所述图像信号接收芯片阵列具有至少一个图像信号接收芯片，所述至少一个图像信号接收芯片被配置为基于所述输入图像信号来生成用于帧的数字数据信号和基准时钟；
图像质量提高芯片阵列，所述图像质量提高芯片阵列具有至少一个图像质量提高芯片，用于提高与所述帧的数字数据信号对应的图像的质量；
数据控制芯片阵列，所述数据控制芯片阵列具有至少一个数据控制芯片，所述至少一个数据控制芯片被配置为基于所述基准时钟，将质量被所述图像质量提高芯片阵列提高的数字数据信号排列为一个水平行单元的像素数据并且进行输出；以及
选通控制芯片，所述选通控制芯片被配置为基于所述基准时钟来生成所述选通时钟和所述选通起始信号，并且将所述选通时钟和所述选通起始信号提供给所述选通驱动芯片阵列部分。
19.根据权利要求18所述的显示设备，其中，通过V-by-One接口方案将所述图像信号提供给所述图像信号接收芯片阵列。
20.根据权利要求18所述的显示设备，其中，所述数据驱动芯片阵列部分包括：
第一数据锁存器芯片至第m数据锁存器芯片，所述第一数据锁存器芯片至所述第m数据锁存器芯片与所述数据控制芯片阵列连接；
第一数模转换器芯片至第m数模转换器芯片，所述第一数模转换器芯片至所述第m数模转换器芯片基于一对一的方式与所述第一数据锁存器芯片至所述第m数据锁存器芯片连接；以及
第一数据放大器芯片至第m数据放大器芯片，所述第一数据放大器芯片至所述第m数据放大器芯片基于一对一的方式与所述第一数模转换器芯片至所述第m数模转换器芯片连接，并且基于一对一的方式与所述第一数据线至所述第m数据线连接。
21.根据权利要求18所述的显示设备，其中，
所述图像信号接收芯片阵列具有作为主件进行操作的第一图像信号接收芯片和各自作为从件与所述第一图像信号接收芯片同步进行操作的第二图像信号接收芯片至第i图像信号接收芯片，i是大于或等于2的自然数，
所述图像质量提高芯片阵列包括与所述第一图像信号接收芯片连接的作为主件进行操作的第一图像质量提高芯片以及基于一对一的方式与所述第二图像信号接收芯片至所述第i图像信号接收芯片连接的第二图像质量提高芯片至第i图像质量提高芯片，所述第二图像质量提高芯片至所述第i图像质量提高芯片各自作为从件与所述第一图像质量提高芯片同步进行操作，并且
所述数据控制芯片阵列包括与所述第一图像质量提高芯片连接的作为主件进行操作的第一数据控制芯片以及基于一对一的方式与所述第二图像质量提高芯片至所述第i图像质量提高芯片连接的第二数据控制芯片至第i数据控制芯片，所述第二数据控制芯片至所述第i数据控制芯片各自作为从件与所述第一数据控制芯片同步进行操作。
22.根据权利要求21所述的显示设备，其中，
所述数据驱动芯片阵列部分包括：
第一数据锁存器芯片至第m数据锁存器芯片，所述第一数据锁存器芯片至所述第m数据锁存器芯片与所述数据控制芯片阵列连接；
第一数模转换器芯片至第m数模转换器芯片，所述第一数模转换器芯片至所述第m数模转换器芯片基于一对一的方式与所述第一数据锁存器芯片至所述第m数据锁存器芯片连接；以及
第一数据放大器芯片至第m数据放大器芯片，所述第一数据放大器芯片至所述第m数据放大器芯片基于一对一的方式与所述第一数模转换器芯片至所述第m数模转换器芯片连接，并且基于一对一的方式与所述第一数据线至所述第m数据线连接，并且
所述第一数据锁存器芯片至所述第m数据锁存器芯片按j个数据锁存器芯片为单元进行分组并且按组与所述第一数据控制芯片至所述第i数据控制芯片连接。
23.根据权利要求22所述的显示设备，其中，
所述第一数据锁存器芯片至所述第m数据锁存器芯片中的每个通过串行数据通信方案输出所述基准时钟和所锁存的像素数据，并且
所述第一数模转换器芯片至所述第m数模转换器芯片中的每个根据所述基准时钟，接收通过所述串行数据通信方案输入的所述像素数据并且对所述像素数据进行并行化，然后基于多个基准伽马电压，将并行化后的像素数据转换成数据电压。
24.根据权利要求17所述的显示设备，所述显示设备还包括电力管理芯片阵列部分，所述电力管理芯片阵列部分被安装在所述基板的所述非显示区域中，并且被配置为对从外部源的输入的电力执行DC-DC转换，并且输出转换后的电力。
25.根据权利要求24所述的显示设备，其中，所述电力管理芯片阵列部分包括：
逻辑电力芯片，所述逻辑电力芯片被配置为基于所输入的电力来生成晶体管逻辑电压和阴极电力；
驱动电力芯片，所述驱动电力芯片被配置为基于所输入的电力来生成像素驱动电压；以及
伽马电压生成芯片，所述伽马电压生成芯片被配置为使用所述晶体管逻辑电压和所述像素驱动电压来生成至少一个基准伽马电压。
26.根据权利要求17至23中的任一项所述的显示设备，所述显示设备还包括：
多个触摸电极，所述多个触摸电极设置在所述基板的所述显示区域中并且与至少一个像素交叠；
多条触摸布线，所述多条触摸布线基于一对一的方式与所述多个触摸电极连接；以及
触摸感测芯片阵列部分，所述触摸感测芯片阵列部分被安装在所述基板的所述非显示区域中并且与所述多条触摸布线连接。
27.根据权利要求26所述的显示设备，
其中，所述选通驱动芯片阵列部分包括基于一对一的方式与所述第一选通线至所述第n选通线连接的第一选通驱动芯片至第n选通驱动芯片，并且
所述触摸感测芯片阵列部分包括：
多个触摸感测芯片，所述多个触摸感测芯片各自设置在所述第一选通驱动芯片至所述第n选通驱动芯片中的两个相邻的选通驱动芯片之间，通过所述多条触摸布线与所述多个触摸电极连接，并且被配置为基于对应的触摸电极的电容变化来生成触摸存在数据；以及
触摸处理芯片，所述触摸处理芯片被配置为收集从所述多个触摸感测芯片提供的所述触摸存在数据，生成触摸映射数据，并且将所生成的触摸映射数据提供给显示驱动系统。
28.根据权利要求27所述的显示设备，
其中，所述第一选通驱动芯片至所述第n选通驱动芯片中的每个根据选通时钟，将选通起始信号作为选通脉冲输出到对应的选通线，并且将所述选通时钟和所述选通脉冲作为选通起始信号供应给设置在下一级处的选通驱动芯片或触摸感测芯片，并且
其中，所述多个触摸感测芯片中的每个从设置在前一级处的选通驱动芯片接收所述选通起始信号和所述选通时钟，根据所述选通时钟基于对应的触摸电极的电容变化来生成触摸存在数据，将所述触摸存在数据提供给所述触摸处理芯片，并将接收到的所述选通时钟和所述选通起始信号供应给设置在所述下一级处的所述选通驱动芯片。
29.根据权利要求28所述的显示设备，其中，所述触摸处理芯片根据所述多个触摸感测芯片之间的FIFO数据传输，收集经由至少一个触摸感测芯片发送的所述多个触摸感测芯片的触摸存在数据。
30.根据权利要求27所述的显示设备，所述显示设备还包括电力管理芯片阵列部分，所述电力管理芯片阵列部分被安装在所述基板的所述非显示区域中，并且被配置为对从外部源输入的电力执行DC-DC转换，并且将从所述触摸处理芯片提供的所述触摸映射数据发送给所述显示驱动系统。
31.根据权利要求30所述的显示设备，其中，所述电力管理芯片阵列部分包括：
DC-DC转换器芯片阵列部分，所述DC-DC转换器芯片阵列部分被配置为基于所输入的电力执行DC-DC转换；以及
串行通信芯片，所述串行通信芯片被配置为接收从所述显示驱动系统输入的电压调谐信号，将所述电压调谐信号传送到所述DC-DC转换器芯片阵列部分，并且将从所述触摸处理芯片提供的所述触摸映射数据发送给所述显示驱动系统。
32.根据权利要求31所述的显示设备，其中，所述DC-DC转换器芯片阵列部分包括：
逻辑电力芯片，所述逻辑电力芯片被配置为基于所输入的电力来生成晶体管逻辑电压和阴极电力；
驱动电力芯片，所述驱动电力芯片被配置为基于所输入的电力来生成像素驱动电压；以及
伽马电压生成芯片，所述伽马电压生成芯片被配置为使用所述晶体管逻辑电压和所述像素驱动电压来生成至少一个基准伽马电压。
33.根据权利要求26所述的显示设备，所述显示设备还包括：
密封层，所述密封层设置在所述基板上，并且被配置为覆盖设置在所述多个像素区中的所述发光部分；
多条触摸布线，所述多条触摸布线设置在所述密封层上，并且与所述触摸感测芯片阵列部分连接；以及
触摸绝缘层，所述触摸绝缘层被配置为覆盖所述多条触摸布线，
其中，所述多个触摸电极设置在所述触摸绝缘层上，并且基于一对一的方式与所述多条触摸布线连接。
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