JP6677305B2 - 積層型ｌｃフィルタ - Google Patents

Description

本発明は、積層体の内部に複数のＬＣ共振器を備えた積層型ＬＣフィルタに関し、さらに詳しくは、ＬＣ共振器を構成するインダクタのＱ値が大きく、挿入損失が改善された積層型ＬＣフィルタに関する。

複数の誘電体層が積層された積層体の内部に、インダクタとキャパシタとからなるＬＣ共振器が形成された積層型ＬＣフィルタが、種々の電子機器に使用されている。

そのような積層型ＬＣフィルタが、特許文献１（ＷＯ２００７／１１９３５６号公報）に開示されている。

図５に、特許文献１に開示された積層型ＬＣフィルタ（積層帯域通過フィルタ）１１００を示す。

積層型ＬＣフィルタ１１００は、グランド導体パターン形成層（接地電極形成層）１０１ａ、キャパシタ導体パターン形成層（キャパシタ電極形成層）１０１ｂ、線路状導体パターン形成層（線路電極形成層）１０１ｃ、外層１０１ｄからなる、複数の誘電体層が積層された積層体１０１を備える。

グランド導体パターン形成層１０１ａの上側主面には、グランド導体パターン（接地導体パターン）１０２が形成されている。グランド導体パターン１０２は、積層体１０１の対向する２つの側面に形成されたグランド端子（接地端子；図示せず）に、それぞれ引き出されている。

キャパシタ導体パターン形成層１０１ｂの上側主面には、５つのキャパシタ導体パターン１０３ａ〜１０３ｅが形成されている。そのうち、キャパシタ導体パターン１０３ａ、１０３ｅは、グランド端子が形成されていない別の側面にそれぞれ形成された入出力端子（図示せず）に、それぞれ引き出されている。

また、キャパシタ導体パターン形成層１０１ｂには、５つのビア導体（ビア電極）１０４ａ〜１０４ｅが形成されている。

線路状導体パターン形成層１０１ｃの上側主面には、５つの線路状導体パターン１０５ａ〜１０５ｅが形成されている。

また、線路状導体パターン形成層１０１ｃにも、前出の５つのビア導体１０４ａ〜１０４ｅが形成されている。さらに、線路状導体パターン形成層１０１ｃには、別の５つのビア導体１０４ｆ〜１０４ｊが形成されている。

外層１０１ｄは、保護層であり、導体パターン、ビア導体は形成されていない。

ビア導体１０４ｆ、線路状導体パターン１０５ａ、ビア導体１０４ａが接続されて、キャパシタ導体パターン１０３ａとグランド導体パターン１０２との間に、ループ状の第１のインダクタが構成されている。また、キャパシタ導体パターン１０３ａとグランド導体パターン１０２とで第１のキャパシタが構成されている。そして、第１のインダクタと第１のキャパシタとが並列に接続されて、第１のＬＣ並列共振器が構成されている。

ビア導体１０４ｇ、線路状導体パターン１０５ｂ、ビア導体１０４ｂが接続されて、キャパシタ導体パターン１０３ｂとグランド導体パターン１０２との間に、ループ状の第２のインダクタが構成されている。また、キャパシタ導体パターン１０３ｂとグランド導体パターン１０２とで第２のキャパシタが構成されている。そして、第２のインダクタと第２のキャパシタとが並列に接続されて、第２のＬＣ並列共振器が構成されている。

ビア導体１０４ｈ、線路状導体パターン１０５ｃ、ビア導体１０４ｃが接続されて、キャパシタ導体パターン１０３ｃとグランド導体パターン１０２との間に、ループ状の第３のインダクタが構成されている。また、キャパシタ導体パターン１０３ｃとグランド導体パターン１０２とで第３のキャパシタが構成されている。そして、第３のインダクタと第３のキャパシタとが並列に接続されて、第３のＬＣ並列共振器が構成されている。

ビア導体１０４ｉ、線路状導体パターン１０５ｄ、ビア導体１０４ｄが接続されて、キャパシタ導体パターン１０３ｄとグランド導体パターン１０２との間に、ループ状の第４のインダクタが構成されている。また、キャパシタ導体パターン１０３ｄとグランド導体パターン１０２とで第４のキャパシタが構成されている。そして、第４のインダクタと第４のキャパシタとが並列に接続されて、第４のＬＣ並列共振器が構成されている。

ビア導体１０４ｊ、線路状導体パターン１０５ｅ、ビア導体１０４ｅが接続されて、キャパシタ導体パターン１０３ｅとグランド導体パターン１０２との間に、ループ状の第５のインダクタが構成されている。また、キャパシタ導体パターン１０３ｅとグランド導体パターン１０２とで第５のキャパシタが構成されている。そして、第５のインダクタと第５のキャパシタとが並列に接続されて、第５のＬＣ並列共振器が構成されている。

積層型ＬＣフィルタ１１００は、上述したように、積層体１０１の内部に、第１〜第５の５つのＬＣ並列共振器が形成されている。そして、積層型ＬＣフィルタ１１００は、一方の入出力端子が第１のＬＣ並列共振器に接続され、他方の入出力端子が第５のＬＣ並列共振器に接続され、さらに、隣接するＬＣ並列共振器のインダクタどうしが電磁界結合されて、５段のＬＣバンドパスフィルタが構成されている。

このように、積層型ＬＣフィルタ１１００は、複数のＬＣ並列共振器のインダクタが、それぞれビア導体と線路状導体パターンとでループを形成したものからなり、かつ、ＬＣ並列共振器が配列された方向に見た場合に、互いに結合するＬＣ並列共振器のインダクタのループ面どうしが少なくとも一部で重なっているため、両者の結合度は高められており、フィルタ特性の広帯域化がはかられている。

ＷＯ２００７／１１９３５６号公報

積層型ＬＣフィルタを含め、電子部品は、電子機器の消費電力を抑制することができるため、可能な限り挿入損失が小さいことが望ましい。特に、移動体通信機器など、バッテリーにより駆動される電子機器に使用される電子部品に対しては、挿入損失が小さいことが強く求められている。

しかしながら、特許文献１に開示された積層型ＬＣフィルタ１１００は、各ＬＣ共振器のインダクタが、直方体形状の積層体の一方の長辺側側面の付近に設けられたビア導体と、他方の長辺側側面の付近に設けられたビア導体と、両ビア導体のビア径とほぼ同じ幅の線路状導体パターンとからなる、平均断面積の小さい単純な構成であるため、比較的、内部抵抗値が大きく、Ｑ値が不十分で、求められる小さな挿入損失を得られないおそれがあった。

本発明は上記のような課題を解決するためになされたものであり、その目的は、特許文献１のようなビア導体を使ったループ状のインダクタを有するＬＣ共振器を含む積層型ＬＣフィルタにおいて、ＬＣ共振器のＱ値を向上させ、挿入損失を小さくすることである。

本発明は、上述した従来の課題を解決するためになされたものであり、その手段として本発明の積層型ＬＣフィルタは、複数の誘電体層が積層された直方体状の積層体と、誘電体層の層間に形成された複数の線路状導体パターンと、誘電体層の層間に形成された複数のキャパシタ導体パターンと、誘電体層の層間に形成された少なくとも１つのグランド導体パターンと、誘電体層を貫通して形成された複数のビア導体と、を備え、線路状導体パターンの両端にビア導体が接続されることにより、複数のループ状のインダクタが形成され、キャパシタ導体パターンとグランド導体パターンの間に形成される容量により、または、１対のキャパシタ導体パターンの間に形成される容量により、複数のキャパシタが形成され、インダクタとキャパシタとが接続されることにより、少なくとも２つのＬＣ共振器が形成され、積層体は、誘電体層の積層方向に見た場合に、順に繋がった、第１の辺、第２の辺、第３の辺、第４の辺を備え、積層体を、誘電体層の積層方向に透視した場合に、複数のＬＣ共振器の線路状導体パターンには、それぞれ、積層体の第２の辺側および第４の辺側において、ビア導体が接続され、少なくとも１つの線路状導体パターンは、第２の辺側と第４の辺側とにおいて、異なる本数のビア導体が接続されたものとした。

順に並んだＬＣ共振器の中から、第１から第Ｎまで連続して並んだ任意の２つ以上のＬＣ共振器を見た場合に、第１および第２のＬＣ共振器のうち、一方のＬＣ共振器の線路状導体パターンには、第４の辺側において、第２の辺側よりも多くの本数のビア導体が接続され、他方のＬＣ共振器の線路状導体パターンには、第２の辺側において、第４の辺側よりも多くの本数のビア導体が接続され、第３以降の第ＮのＬＣ共振器は、奇数番のＬＣ共振器の線路状導体パターンには、第１のＬＣ共振器と同じ条件でビア導体が接続され、偶数番のＬＣ共振器の線路状導体パターンには、第２のＬＣ共振器と同じ条件でビア導体が接続されたものであることが好ましい。ただし、Ｎは２以上の整数である。この場合には、大型化を抑制しながら、ビア導体の本数を増やして内部抵抗を小さくし、インダクタのＱ値を大きくして、積層型ＬＣフィルタの挿入損失を小さくしすることができる。

積層型ＬＣフィルタは、積層体内にＮ個のＬＣ共振器が形成され、第１から第Ｎまで連続して並んだ全てのＬＣ共振器を見た場合に、第１および第２のＬＣ共振器のうち、一方のＬＣ共振器の線路状導体パターンには、第４の辺側において、第２の辺側よりも多くの本数のビア導体が接続され、他方のＬＣ共振器の線路状導体パターンには、第２の辺側において、第４の辺側よりも多くの本数のビア導体が接続され、第３以降の第ＮのＬＣ共振器は、奇数番のＬＣ共振器の線路状導体パターンには、第１のＬＣ共振器と同じ条件でビア導体が接続され、偶数番のＬＣ共振器の線路状導体パターンには、第２のＬＣ共振器と同じ条件でビア導体が接続されることがさらに好ましい。このように、内部に形成された全てのＬＣ共振器において、本発明の特徴的な線路状導体パターンへのビア導体の接続方法を適用した場合には、より効果的に、大型化を抑制しながら、ビア導体の本数を増やして内部抵抗を小さくし、インダクタのＱ値を大きくして、積層型ＬＣフィルタの挿入損失を小さくすることができる。

積層型ＬＣフィルタは、第１および第２のＬＣ共振器のうち、一方のＬＣ共振器の線路状導体パターンには、第２の辺側において１本のビア導体が接続され、第４の辺側において２本のビア導体が接続され、他方のＬＣ共振器の線路状導体パターンには、第２の辺側において２本のビア導体が接続され、第４の辺側において１本のビア導体が接続されたものとすることが好ましい。この場合にも、より効果的に、大型化を抑制しながら、ビア導体の本数を増やして内部抵抗を小さくし、インダクタのＱ値を大きくして、積層型ＬＣフィルタの挿入損失を小さくすることができる。

積層型ＬＣフィルタは、第１および第２のＬＣ共振器の線路状導体パターンが、いずれも積層体の第１の辺ないし第４の辺に非平行な辺を含むことが好ましい。この場合にも、より効果的に、大型化を抑制しながら、線路状導体パターンの内部抵抗を小さくし、インダクタのＱ値を大きくして、積層型ＬＣフィルタの挿入損失を小さくすることができる。

また、積層型ＬＣフィルタは、隣接するＬＣ共振器のインダクタどうしが電磁界結合され、積層体の側面を、第１の辺側から第３の辺側に向かって透視した場合に、全てのＬＣ共振器のインダクタの巻回方向が同一であることが好ましい。この場合には、隣接するＬＣ共振器のインダクタどうしの電磁界結合を強めることができ、より広帯域化した周波数特性を備えた積層型ＬＣフィルタを得ることができる。

あるいは、積層型ＬＣフィルタは、隣接するＬＣ共振器のインダクタどうしが電磁界結合され、積層体の側面を、第１の辺側から第３の辺側に向かって透視した場合に、一部のＬＣ共振器のインダクタの巻回方向と、残りのＬＣ共振器のインダクタの巻回方向とが異なることも好ましい。この場合には、一部の隣接するＬＣ共振器のインダクタどうしの電磁界結合を弱めることができ、所望の周波数特性を備えた積層型ＬＣフィルタを得ることができる。

本発明の積層型ＬＣフィルタは、可能な限り大型化を抑制したうえで、ＬＣ共振器のインダクタの内部抵抗が小さくされ、インダクタのＱ値が大きくされ、挿入損失が小さくされている。

実施形態にかかる積層型ＬＣフィルタ１００を示す斜視図である。 積層型ＬＣフィルタ１００を示す分解斜視図である。 積層型ＬＣフィルタ１００を示す分解部分平面図である。 積層型ＬＣフィルタ１００の等価回路図である。 特許文献１に開示された積層型ＬＣフィルタ１１００を示す分解斜視図である。

以下、図面とともに、本発明を実施するための形態について説明する。

なお、実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、図面は、明細書の理解を助けるためのものであり、模式的に描画されている場合があり、描画された構成要素および構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。

図１〜図４に、実施形態にかかる積層型ＬＣフィルタ１００を示す。ただし、図１は斜視図、図２は分解斜視図、図３は分解部分平面図、図４は等価回路図である。

積層型ＬＣフィルタ１００は、積層体１を備える。

積層体１の対向する側面（端面）に、入出力端子２ａと入出力端子２ｂとが形成されている。入出力端子２ａと入出力端子２ｂとは、それぞれ、一端が積層体１の下側主面に延出し、他端が積層体１の上側主面に延出している。また、積層体１の下側主面に、グランド端子３が形成されている。

積層体１は、図２に示すように、たとえばセラミックなどからなる８層の誘電体層１ａ〜１ｈが下から順に積層されたものからなる。

積層体１は、図１および図３に示すように、誘電体層１ａ〜１ｈの積層方向に見た場合に、順に繋がった、第１の辺Ｅ１１、第２の辺Ｅ１２、第３の辺Ｅ１３、第４の辺Ｅ１４を備えている。

以下において、まず、積層体１を構成する各誘電体層１ａ〜１ｈについて説明する。

誘電体層１ａの対向する側面（端面）に、入出力端子２ａと入出力端子２ｂとが形成されている。なお、以下に説明する誘電体層１ｂ〜１ｈにおいても、対向する側面に入出力端子２ａ、２ｂが形成されているが、特に必要がない場合には、その説明を省略する場合がある。

誘電体層１ａの下側主面に、グランド端子３が形成されている。

誘電体層１ａの上下主面間を貫通して、５つのビア導体５ａ〜５ｅが形成されている。

誘電体層１ａの上側主面に、グランド導体パターン４が形成されている。グランド導体パターン４は、ビア導体５ａ〜５ｅによって、グランド端子３に接続されている。

誘電体層１ｂの上下主面間を貫通して、７本のビア導体５ｆ〜５ｌが形成されている。なお、分解斜視図である図２においては、接続関係が分かるように、ビア導体５ｆ〜５ｊを、それぞれ、実際よりも下方向に伸ばして描写している（以下に説明するビア導体において同じ）。ビア導体５ｆ〜５ｌは、それぞれ、グランド導体パターン４に接続されている。

誘電体層１ｂの上側主面に、５つのキャパシタ導体パターン６ａ〜６ｅが形成されている。キャパシタ導体パターン６ａは入出力端子２ａに接続されている。キャパシタ導体パターン６ｅは入出力端子２ｂに接続されている。

誘電体層１ｃの上下主面間を貫通して、７本のビア導体５ｆ〜５ｌが形成されている。なお、ビア導体５ｆ〜５ｌは、上述したように誘電体層１ｂにも形成されているが、異なる誘電体層に形成された同じ符号のビア導体は、両者が接続されていることを意味する。また、誘電体層１ｃの上下主面間を貫通して、別の８本のビア導体５ｍ〜５ｔが形成されている。ビア導体５ｍ、５ｎは、それぞれ、キャパシタ導体パターン６ａに接続されている。ビア導体５ｏは、キャパシタ導体パターン６ｂに接続されている。ビア導体５ｐ、５ｑは、それぞれ、キャパシタ導体パターン６ｃに接続されている。ビア導体５ｒは、キャパシタ導体パターン６ｄに接続されている。ビア導体５ｓ、５ｔは、それぞれ、キャパシタ導体パターン６ｅに接続されている。

誘電体層１ｃの上側主面に、２つのキャパシタ導体パターン６ｆ、６ｇが形成されている。キャパシタ導体パターン６ｆは、ビア導体５ｍ、５ｎに接続されている。また、キャパシタ導体パターン６ｇは、ビア導体５ｓ、５ｔに接続されている。

誘電体層１ｄの上下主面間を貫通して、７本のビア導体５ｆ〜５ｌと、８本のビア導体５ｍ〜５ｔとが形成されている。

誘電体層１ｄの上側主面に、２つのキャパシタ導体パターン６ｈ、６ｉが形成されている。キャパシタ導体パターン６ｈとキャパシタ導体パターン６ｉとは、相互に接続されている。

誘電体層１ｅの上下主面間を貫通して、７本のビア導体５ｆ〜５ｌと、８本のビア導体５ｍ〜５ｔとが形成されている。

誘電体層１ｅの上側主面に、５つの線路状導体パターン１７ａ〜１７ｅが形成されている。図３に、誘電体層１ｅの上側主面を示す。線路状導体パターン１７ａ〜１７ｅは、それぞれ、対向する第１の辺Ｅ１１および第３の辺Ｅ１３と同じ方向に延びるように配置されている。線路状導体パターン１７ａ〜１７ｅは、それぞれ、対向する長辺が相互に非平行となるように形成されている。その結果、線路状導体パターン１７ａ〜１７ｅは、いずれも、積層体１の第１の辺Ｅ１１、第２の辺Ｅ１２、第３の辺Ｅ１３、第４の辺Ｅ１４のいずれとも平行でない辺を、少なくとも１つ含んでいる。

線路状導体パターン１７ａの第２の辺Ｅ１２側の端部に1本のビア導体５ｆが接続され、線路状導体パターン１７ａの第４の辺Ｅ１４側の端部に２本のビア導体５ｍ、５ｎが接続されている。線路状導体パターン１７ｂの第２の辺Ｅ１２側の端部に２本のビア導体５ｇ、５ｈが接続され、線路状導体パターン１７ｂの第４の辺Ｅ１４側の端部に１本のビア導体５ｏが接続されている。線路状導体パターン１７ｃの第２の辺Ｅ１２側の端部に1本のビア導体５ｉが接続され、線路状導体パターン１７ｃの第４の辺Ｅ１４側の端部に２本のビア導体５ｐ、５ｑが接続されている。線路状導体パターン１７ｄの第２の辺Ｅ１２側の端部に２本のビア導体５ｊ、５ｋが接続され、線路状導体パターン１７ｄの第４の辺Ｅ１４側の端部に１本のビア導体５ｒが接続されている。線路状導体パターン１７ｅの第２の辺Ｅ１２側の端部に1本のビア導体５ｌが接続され、線路状導体パターン１７ｅの第４の辺Ｅ１４側の端部に２本のビア導体５ｓ、５ｔが接続されている。

以上のように、線路状導体パターン１７ａ〜１７ｅは、第２の辺Ｅ１２側の端部に、１本、２本、１本、２本、１本と増減を繰り返して、合計７本のビア導体５ｆ〜５ｌが接続され、第４の辺Ｅ１４側の端部に、２本、１本、２本、１本、２本と増減を繰り返して、合計８本のビア導体５ｍ〜５ｔが接続されている。すなわち、積層型ＬＣフィルタ１００は、スペースを可能な限り有効に利用したうえで、線路状導体パターン１７ａ〜１７ｅに、可能な限り多い本数のビア導体５ｆ〜５ｔを接続し、内部抵抗を小さくするようにしている。

誘電体層１ｆの上下主面間を貫通して、７本のビア導体５ｆ〜５ｌと、８本のビア導体５ｍ〜５ｔとが形成されている。

誘電体層１ｆの上側主面に、５つの線路状導体パターン２７ａ〜２７ｅが形成されている。線路状導体パターン２７ａ〜２７ｅは、図３に示すように、誘電体層１ｅの上側主面に形成された線路状導体パターン１７ａ〜１７ｅと、それぞれ、同じ形状からなる。また、線路状導体パターン２７ａ〜２７ｅには、線路状導体パターン１７ａ〜１７ｅと同じ位置において、ビア導体５ｆ〜５ｔが接続されている。

誘電体層１ｇの上下主面間を貫通して、７本のビア導体５ｆ〜５ｌと、８本のビア導体５ｍ〜５ｔとが形成されている。

誘電体層１ｇの上側主面に、５つの線路状導体パターン３７ａ〜３７ｅが形成されている。線路状導体パターン３７ａ〜３７ｅは、図３に示すように、誘電体層１ｅの上側主面に形成された線路状導体パターン１７ａ〜１７ｅと、それぞれ、同じ形状からなる。また、線路状導体パターン３７ａ〜３７ｅには、線路状導体パターン１７ａ〜１７ｅと同じ位置において、ビア導体５ｆ〜５ｔが接続されている。

誘電体層１ｈは、保護層である。誘電体層１ｈの対向する側面（端面）に、入出力端子２ａと入出力端子２ｂとが形成されている。

以上の構造からなる積層型ＬＣフィルタ１００は、従来から積層型ＬＣフィルタにおいて広く使用されている材料および製造方法を使用して、製造することができる。

積層型ＬＣフィルタ１００は、図４に示す等価回路を備えている。

積層型ＬＣフィルタ１００は、入出力端子２ａと入出力端子２ｂとの間に、第１のインダクタＬ１と第１のキャパシタＣ１とが並列に接続された第１のＬＣ並列共振器ＬＣ１と、第２のインダクタＬ２と第２のキャパシタＣ２とが並列に接続された第２のＬＣ並列共振器ＬＣ２と、第３のインダクタＬ３と第３のキャパシタＣ３とが並列に接続された第３のＬＣ並列共振器ＬＣ３と、第４のインダクタＬ４と第４のキャパシタＣ４とが並列に接続された第４のＬＣ並列共振器ＬＣ４と、第５のインダクタＬ５と第５のキャパシタＣ５とが並列に接続された第５のＬＣ並列共振器ＬＣ５とが、順に配置されている。そして、インダクタＬ１とインダクタＬ２とが、インダクタＬ２とインダクタＬ３とが、インダクタＬ３とインダクタＬ４とが、インダクタＬ４とインダクタＬ５とが、それぞれ、電磁界結合されている。また、第１のＬＣ並列共振器ＬＣ１と第２のＬＣ並列共振器ＬＣ２とが、キャパシタＣ１２によって、容量結合されている。第４のＬＣ並列共振器ＬＣ４と第５のＬＣ並列共振器ＬＣ５とが、キャパシタＣ４５によって、容量結合されている。第１のＬＣ並列共振器ＬＣ１と第５のＬＣ並列共振器ＬＣ５とが、キャパシタＣ１５によって、容量結合されている。

以上の等価回路からなる積層型ＬＣフィルタ１００は、入出力端子２ａと入出力端子２ｂとの間に５つのＬＣ並列共振器が形成され、所望の周波数特性を備えたバンドパスフィルタを構成している。

次に、積層型ＬＣフィルタ１００の構造と等価回路との関係について説明する。

まず、線路状導体パターン１７ａ、２７ａ、３７ａの第２の辺Ｅ１２側の端部に１本のビア導体５ｆが接続され、第４の辺Ｅ１４側の端部に２本のビア導体５ｍ、５ｎが接続されて、ループ状の第１のインダクタＬ１が構成されている。また、キャパシタ導体パターン６ａとグランド導体パターン４との間に形成される容量により、第１のキャパシタＣ１が構成されている。なお、キャパシタ導体パターン６ａは、上述したとおり、入出力端子２ａに接続されている。そして、ビア導体５ｆがグランド導体パターン４に接続されることによって、第１のインダクタＬ１と第１のキャパシタＣ１とが並列に接続されて、第１のＬＣ並列共振器ＬＣ１が構成されている。

なお、第１のインダクタＬ１の線路状導体パターンは、３層の線路状導体パターン１７ａ、２７ａ、３７ａによって構成されている。これは、層数を複数層で構成することによって、線路状導体パターンの内部抵抗を小さくしたものである。第１のインダクタＬ１の線路状導体パターンを３層の線路状導体パターン１７ａ、２７ａ、３７ａで構成し、内部抵抗を小さくしたことは、インダクタＬ１のＱ値を大きくすることに寄与している。なお、後述する第２〜第５のインダクタＬ２〜Ｌ５の線路状導体パターンが、複数層の線路状導体パターンによって構成されているのも、同じ理由である。

線路状導体パターン１７ｂ、２７ｂ、３７ｂの第２の辺Ｅ１２側の端部に２本のビア導体５ｇ、５ｈが接続され、第４の辺Ｅ１４側の端部に１本のビア導体５ｏが接続されて、ループ状の第２のインダクタＬ２が構成されている。また、キャパシタ導体パターン６ｂとグランド導体パターン４との間に形成される容量により、第２のキャパシタＣ２が構成されている。そして、ビア導体５ｇ、５ｈがグランド導体パターン４に接続されることによって、第２のインダクタＬ２と第２のキャパシタＣ２とが並列に接続されて、第２のＬＣ並列共振器ＬＣ２が構成されている。

線路状導体パターン１７ｃ、２７ｃ、３７ｃの第２の辺Ｅ１２側の端部に１本のビア導体５ｉが接続され、第４の辺Ｅ１４側の端部に２本のビア導体５ｐ、５ｑが接続されて、ループ状の第３のインダクタＬ３が構成されている。また、キャパシタ導体パターン６ｃとグランド導体パターン４との間に形成される容量により、第３のキャパシタＣ３が構成されている。そして、ビア導体５ｉがグランド導体パターン４に接続されることによって、第３のインダクタＬ３と第３のキャパシタＣ３とが並列に接続されて、第３のＬＣ並列共振器ＬＣ３が構成されている。

線路状導体パターン１７ｄ、２７ｄ、３７ｄの第２の辺Ｅ１２側の端部に２本のビア導体５ｊ、５ｋが接続され、第４の辺Ｅ１４側の端部に１本のビア導体５ｒが接続されて、ループ状の第４のインダクタＬ４が構成されている。また、キャパシタ導体パターン６ｄとグランド導体パターン４との間に形成される容量により、第４のキャパシタＣ４が構成されている。そして、ビア導体５ｊ、５ｋがグランド導体パターン４に接続されることによって、第４のインダクタＬ４と第４のキャパシタＣ４とが並列に接続されて、第４のＬＣ並列共振器ＬＣ４が構成されている。

線路状導体パターン１７ｅ、２７ｅ、３７ｅの第２の辺Ｅ１２側の端部に１本のビア導体５ｌが接続され、第４の辺Ｅ１４側の端部に２本のビア導体５ｓ、５ｔが接続されて、ループ状の第５のインダクタＬ５が構成されている。また、キャパシタ導体パターン６ｅとグランド導体パターン４との間に形成される容量により、第５のキャパシタＣ５が構成されている。なお、キャパシタ導体パターン６ｅは、上述したとおり、入出力端子２ｂに接続されている。そして、ビア導体５ｌがグランド導体パターン４に接続されることによって、第５のインダクタＬ５と第５のキャパシタＣ５とが並列に接続されて、第５のＬＣ並列共振器ＬＣ５が構成されている。

また、キャパシタ導体パターン６ｆとキャパシタ導体パターン６ｂとの間に形成される容量により、キャパシタＣ１２が構成されている。上述したとおり、キャパシタ導体パターン６ｆは、ビア導体５ｍ、５ｎに接続されている。また、キャパシタ導体パターン６ｂは、第２のキャパシタＣ２の導体パターンでもある。

キャパシタ導体パターン６ｇとキャパシタ導体パターン６ｄとの間に形成される容量により、キャパシタＣ４５が構成されている。上述したとおり、キャパシタ導体パターン６ｇは、ビア導体５ｓ、５ｔに接続されている。また、キャパシタ導体パターン６ｄは、第４のキャパシタＣ４の導体パターンでもある。

キャパシタ導体パターン６ｆとキャパシタ導体パターン６ｈとの間に形成される容量、および、キャパシタ導体パターン６ｇとキャパシタ導体パターン６ｉとの間に形成される容量により、キャパシタＣ１５が構成されている。上述したとおり、キャパシタ導体パターン６ｆがビア導体５ｍ、５ｎに接続され、キャパシタ導体パターン６ｈとキャパシタ導体パターン６ｉとが相互に接続され、キャパシタ導体パターン６ｇがビア導体５ｓ、５ｔに接続されている。

以上の関係により、積層型ＬＣフィルタ１００は、積層体１の内部に、図４に示す等価回路を備えている。

積層型ＬＣフィルタ１００は、図３に示したように、第１のインダクタＬ１の線路状導体パターン１７ａ、２７ａ、３７ａに対しては、第２の辺Ｅ１２側に１本のビア導体５ｆを接続し、第４の辺Ｅ１４側に２本のビア導体５ｍ、５ｎを接続し、第２のインダクタＬ２の線路状導体パターン１７ｂ、２７ｂ、３７ｂに対しては、逆に、第２の辺Ｅ１２側に２本のビア導体５ｇ、５ｆを接続し、第４の辺Ｅ１４側に１本のビア導体５ｏを接続し、以下、第３〜第５のインダクタＬ３〜Ｌ５に対しても、同様の関係を繰り返すことにより、積層体１内の限られたスペースを有効に活かし、大型化を抑制しながら、ビア導体の本数を増やして、インダクタＬ１〜Ｌ５の内部抵抗をそれぞれ小さくし、インダクタＬ１〜Ｌ５のＱ値をそれぞれ大きくして、入出力端子２ａ、２ｂ間の挿入損失を効率的に小さくしている。

また、積層型ＬＣフィルタ１００は、線路状導体パターン１７ａ〜１７ｅ、２７ａ〜２７ｅ、３７ａ〜３７ｅを、それぞれ、対向する長辺が相互に非平行となるように形成し、限られたスペースにおいて、これらの線路状導体パターンの面積をそれぞれ可能な限り大きくしている。このように、線路状導体パターン１７ａ〜１７ｅ、２７ａ〜２７ｅ、３７ａ〜３７ｅを、それぞれ、対向する長辺が相互に非平行となるように形成したことも、線路状導体パターンの内部抵抗を小さくし、インダクタＬ１〜Ｌ５のＱ値を大きくすることに寄与している。

また、積層型ＬＣフィルタ１００は、積層体１の側面を、第１の辺Ｅ１１側から第３の辺Ｅ１３側に向かって透視した場合に、ＬＣ並列共振器ＬＣ１〜ＬＣ５のインダクタＬ１〜Ｌ５の巻回方向が、全て同一になっている。この結果、積層型ＬＣフィルタ１００は、隣接するＬＣ並列共振器のインダクタどうしの電磁界結合が強められており、周波数特性が広帯域化されている。なお、積層型ＬＣフィルタ１００の周波数特性よりも狭い帯域を形成したい場合には、インダクタＬ１〜Ｌ５のうちの、一部のものの巻回方向を、逆方向にすれば良い。

以上、実施形態にかかる積層型ＬＣフィルタ１００について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。

たとえば、積層型ＬＣフィルタ１００は、５つのＬＣ並列共振器ＬＣ１〜ＬＣ５を備えた５段のバンドパスフィルタであったが、本発明の積層型ＬＣフィルタは、バンドパスフィルタには限られず、ハイパスフィルタ、ローパスフィルタなど、他の種類のフィルタであっても良い。また、本発明の積層型ＬＣフィルタの内部に形成されるＬＣ共振器は、ＬＣ並列共振器には限られず、ＬＣ直列共振器などであっても良い。さらに、本発明の積層型ＬＣフィルタの段数は５段には限られず、それよりも少なくても良く、それよりも多くても良い。

また、積層型ＬＣフィルタ１００では、線路状導体パターン１７ａ〜１７ｅ（２７ａ〜２７ｅ、３７ａ〜３７ｅ）に対し、第２の辺Ｅ１２側の端部において、１本、２本、１本、２本、１本のビア導体５ｆ〜５ｌを接続し、第４の辺Ｅ１４側の端部において、２本、１本、２本、１本、２本のビア導体５ｍ〜５ｔを接続しているが、これらの本数は、本件発明の規定に沿って変更することができる。たとえば、第２の辺Ｅ１２側の端部において、２本、３本、２本、３本、２本のビア導体を接続し、第４の辺Ｅ１４側の端部において、３本、２本、３本、２本、３本のビア導体を接続するようにしても良い。あるいは、第２の辺Ｅ１２側の端部において、１本、３本、１本、３本、１本のビア導体を接続し、第４の辺Ｅ１４側の端部において、３本、１本、３本、１本、３本のビア導体を接続するようにしても良い。

また、積層型ＬＣフィルタ１００は、積層体１内に形成された全てのＬＣ共振器（ＬＣ並列共振器ＬＣ１〜ＬＣ５）において、本発明の特徴的な線路状導体パターンに対するビア導体の接続方法を採用しているが、積層体１内に形成された一部の隣接するＬＣ共振器において、本発明の特徴的な線路状導体パターンに対するビア導体の接続方法を採用しても良い。ただし、全てのＬＣ共振器において、本発明の特徴的な線路状導体パターンに対するビア導体の接続方法を採用した方が、より効率的に、大型化を抑制しながら、積層型ＬＣフィルタの挿入損失を小さくすることができる。

１・・・積層体
１ａ〜１ｈ・・・誘電体層
Ｅ１１・・・第１の辺
Ｅ１２・・・第２の辺
Ｅ１３・・・第３の辺
Ｅ１４・・・第４の辺
２ａ、２ｂ・・・入出力端子
３・・・グランド端子
４・・・グランド導体パターン
５ａ〜５ｔ・・・ビア導体
６ａ〜６ｉ・・・キャパシタ導体パターン
１７ａ〜１７ｅ、２７ａ〜２７ｅ、３７ａ〜３７ｅ・・・線路状導体パターン

Claims (7)

1. 複数の誘電体層が積層された直方体状の積層体と、
   前記誘電体層の層間に形成された複数の線路状導体パターンと、
   前記誘電体層の層間に形成された複数のキャパシタ導体パターンと、
   前記誘電体層の層間に形成された少なくとも１つのグランド導体パターンと、
   前記誘電体層を貫通して形成された複数のビア導体と、を備え、
   前記線路状導体パターンの両端に前記ビア導体が接続されることにより、複数のループ状のインダクタが形成され、
   前記キャパシタ導体パターンと前記グランド導体パターンの間に形成される容量により、または、１対の前記キャパシタ導体パターンの間に形成される容量により、複数のキャパシタが形成され、
   前記インダクタと前記キャパシタとが接続されることにより、少なくとも２つのＬＣ共振器が形成された積層型ＬＣフィルタであって、
   前記積層体は、前記誘電体層の積層方向に見た場合に、順に繋がった、第１の辺、第２の辺、第３の辺、第４の辺を備え、
   前記積層体を、前記誘電体層の積層方向に透視した場合に、
   複数の前記ＬＣ共振器の前記線路状導体パターンには、それぞれ、前記積層体の前記第２の辺側および前記第４の辺側において、前記ビア導体が接続され、
   少なくとも１つの前記線路状導体パターンは、前記第２の辺側と前記第４の辺側とにおいて、異なる本数の前記ビア導体が接続された積層型ＬＣフィルタ。
2. 順に並んだ前記ＬＣ共振器の中から、第１から第Ｎまで連続して並んだ任意の２つ以上の前記ＬＣ共振器を見た場合に、
   第１および第２の前記ＬＣ共振器のうち、一方の前記ＬＣ共振器の前記線路状導体パターンには、前記第４の辺側において、前記第２の辺側よりも多くの本数の前記ビア導体が接続され、他方の前記ＬＣ共振器の前記線路状導体パターンには、前記第２の辺側において、前記第４の辺側よりも多くの本数の前記ビア導体が接続され、
   第３以降の第Ｎの前記ＬＣ共振器は、奇数番の前記ＬＣ共振器の前記線路状導体パターンには、第１の前記ＬＣ共振器と同じ条件で前記ビア導体が接続され、偶数番の前記ＬＣ共振器の前記線路状導体パターンには、第２の前記ＬＣ共振器と同じ条件で前記ビア導体が接続された、請求項１に記載された積層型ＬＣフィルタ。（Ｎは２以上の整数。）
3. 前記積層体内にＮ個の前記ＬＣ共振器が形成され、
   第１から第Ｎまで連続して並んだ全ての前記ＬＣ共振器を見た場合に、
   第１および第２の前記ＬＣ共振器のうち、一方の前記ＬＣ共振器の前記線路状導体パターンには、前記第４の辺側において、前記第２の辺側よりも多くの本数の前記ビア導体が接続され、他方の前記ＬＣ共振器の前記線路状導体パターンには、前記第２の辺側において、前記第４の辺側よりも多くの本数の前記ビア導体が接続され、
   第３以降の第Ｎの前記ＬＣ共振器は、奇数番の前記ＬＣ共振器の前記線路状導体パターンには、第１の前記ＬＣ共振器と同じ条件で前記ビア導体が接続され、偶数番の前記ＬＣ共振器の前記線路状導体パターンには、第２の前記ＬＣ共振器と同じ条件で前記ビア導体が接続された、請求項２に記載された積層型ＬＣフィルタ。
4. 前記第１および第２の前記ＬＣ共振器のうち、一方の前記ＬＣ共振器の前記線路状導体パターンには、前記第２の辺側において１本の前記ビア導体が接続され、前記第４の辺側において２本の前記ビア導体が接続され、他方の前記ＬＣ共振器の前記線路状導体パターンには、前記第２の辺側において２本の前記ビア導体が接続され、前記第４の辺側において１本の前記ビア導体が接続された、請求項２または３に記載された積層型ＬＣフィルタ。
5. 前記第１および第２の前記ＬＣ共振器の前記線路状導体パターンは、いずれも前記積層体の前記第１の辺ないし前記第４の辺に非平行な辺を含む、請求項２ないし４のいずれか１項に記載された積層型ＬＣフィルタ。
6. 隣接する前記ＬＣ共振器の前記インダクタどうしが電磁界結合され、
   前記積層体の側面を、前記第１の辺側から前記第３の辺側に向かって透視した場合に、全ての前記ＬＣ共振器の前記インダクタの巻回方向が同一である、請求項１ないし５のいずれか１項に記載された積層型ＬＣフィルタ。
7. 隣接する前記ＬＣ共振器の前記インダクタどうしが電磁界結合され、
   前記積層体の側面を、前記第１の辺側から前記第３の辺側に向かって透視した場合に、一部の前記ＬＣ共振器の前記インダクタの巻回方向と、残りの前記ＬＣ共振器の前記インダクタの巻回方向とが異なる、請求項１ないし５のいずれか１項に記載された積層型ＬＣフィルタ。

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