JP6628838B2 - 記憶装置 - Google Patents

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Description

本発明の一態様は半導体装置に関する。特に本発明の一態様は、記憶装置と、当該記憶装
置を用いた半導体装置に関する。
新たな半導体として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集
まっている。酸化物半導体を用いたトランジスタの開発は日々進められており、例えば、
下記の特許文献１では、当該トランジスタを非導通状態とすることで浮遊状態となるノー
ドに、データを保持する記憶素子の構成について開示されている。
特開２０１１−１７１７０２号公報
ところで、記憶装置の低消費電力化と高速動作を実現するためには、また、記憶装置にお
ける集積度の向上を実現するためには、記憶装置に用いられるトランジスタなどの半導体
素子の微細化を推し進める必要がある。しかし、チャネル長が数十ｎｍ程度になるまでト
ランジスタのサイズを縮小していくと、スケーリング則に従いゲート絶縁膜の膜厚も小さ
くなるため、トンネル電流の発生により、ゲート電極と半導体膜との間に流れるリーク電
流が大きくなる。よって、ノードへの電荷の蓄積によりデータが書き込まれる記憶装置で
は、当該ノードにトランジスタのゲートが電気的に接続されている場合、微細化により上
記トランジスタのリーク電流が大きくなると、蓄積された電荷がリークしやすく、データ
の保持時間を長く確保することが難しい。
また、ｎチャネル型のトランジスタを介して記憶装置のメモリセル内部のノードに与えら
れるハイレベルの電位は、当該トランジスタの閾値電圧分降下する。よって、消費電力を
低減するために記憶装置の電源電圧を小さくすると、メモリセル内部のノードにおける電
位が低くなりすぎて、メモリセルから読み出される信号の論理値が変化するため、データ
の信頼性が低下しやすい。
上述したような技術的背景のもと、本発明の一態様は、データの保持時間を長くすること
ができる記憶装置の提供を、課題の一つとする。或いは、本発明の一態様は、正常な動作
を確保しつつ、低消費電力化を実現できる記憶装置の提供を、課題の一つとする。
また、本発明の一態様は、正常な動作を確保しつつ、低消費電力化を実現できる半導体装
置の提供を、課題の一つとする。
本発明の一態様では、データを読み出すためのトランジスタのリーク電流によって、当該
トランジスタのゲートに接続されたノードから電荷がリークするのを防ぐために、上記ト
ランジスタと上記ノードの間に、リーク電流が上記トランジスタよりも小さい別のトラン
ジスタを、新たに設けるものとする。そして、リーク電流が小さいトランジスタにおける
、ゲートと、ソースまたはドレインとの間の信号の伝達により、上記ノードが保持してい
る信号が、データを読み出すためのトランジスタのゲートに送られるものとする。
本発明の一態様では、リーク電流が小さいトランジスタを記憶装置に設けることによって
、データを読み出すためのトランジスタのリーク電流が大きくなったとしても、ノードに
蓄積された電荷がリークするのを防ぐことができる。よって、データを読み出すためのト
ランジスタを微細化しても、データの保持時間の長さを確保することができる。
また、本発明の一態様にかかる記憶装置は、データを含む信号に従ってノードへの電荷の
蓄積を制御するトランジスタを、さらに有する。そして、上記トランジスタは、チャネル
形成領域をシリコン膜またはシリコン基板に有するトランジスタに比べて、オフ電流が著
しく小さいものとする。上記構成により、上記トランジスタが非導通状態のとき、電荷が
蓄積されるノードは他の電極や配線との間における絶縁性が極めて高い浮遊状態になる。
よって、上記トランジスタが非導通状態のとき、上記ノードにおいて、データを含む信号
の電位が保持されるため、データの保持時間の長さを確保することができる。
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜
に、チャネル形成領域を有するトランジスタは、通常のシリコンやゲルマニウムなどの半
導体にチャネル形成領域を有するトランジスタに比べて、オフ電流を極めて小さくするこ
とができるので、ノードへの電荷の蓄積を制御するトランジスタとして用いるのに適して
いる。シリコンよりもバンドギャップが広く、真性キャリア密度をシリコンよりも低くで
きる半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸
化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。
そして、上記ノードが浮遊状態にあることで、上記ノードにゲートが接続された、リーク
電流が小さいトランジスタの、ソースとゲートの間に形成される容量Ｃの容量結合により
、リーク電流が小さいトランジスタのソース及びドレインの一方がローレベルからハイレ
ベルに上昇するのに伴い、リーク電流が小さいトランジスタのゲートの電位も上昇する。
よって、上記信号の電位がハイレベルである場合において、当該電位に対し、ノードへの
電荷の蓄積を制御するトランジスタの閾値電圧分、上記ノードの電位が降下していたとし
ても、上記動作により上記ノードの電位を上昇させることができる。よって、上記ノード
にゲートが接続された、リーク電流が小さいトランジスタのゲート電圧を閾値電圧よりも
十分大きくすることができ、リーク電流が小さいトランジスタの導通状態を確保すること
ができる。したがって、本発明の一態様に係る記憶装置では、記憶装置に供給される電源
電圧が小さくなったとしても、記憶装置を正常に動作させることができ、よって、データ
の信頼性が低下するのを防ぐことができる。
具体的に、本発明の一態様にかかる記憶装置は、第１トランジスタと、第１配線とゲート
との電気的な接続が第１トランジスタにより制御される第２トランジスタと、第２配線と
ゲートとの電気的な接続が第２トランジスタにより制御される第３トランジスタと、を有
し、第１トランジスタのオフ電流は、第３トランジスタよりも小さく、第２トランジスタ
のリーク電流は、第３トランジスタよりも小さい。
本発明の一態様により、データの保持時間が長い記憶装置を提供することができる。或い
は、本発明の一態様により、正常な動作を確保しつつ、低消費電力化を実現する記憶装置
を提供することができる。
また、本発明の一態様にかかる上記記憶装置を用いることで、正常な動作を確保しつつ、
低消費電力化を実現する半導体装置を提供することができる。
メモリセルの構成を示す図。 メモリセルの動作を模式的に示す図。 メモリセルのタイミングチャート。 メモリセルの構成を示す図。 セルアレイの構成を示す図。 セルアレイのタイミングチャート。 セルアレイの構成を示す図。 記憶装置のブロック図。 メモリセルの上面図。 メモリセルの断面図。 電子機器の図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の一態様の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示
装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）
、マイクロコントローラ、２次電池などのバッテリーの制御回路または保護回路などの、
記憶装置を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体
装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その
範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を
各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒ
ｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ
（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、記憶装置を駆動回路に有して
いるその他の半導体表示装置が、その範疇に含まれる。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が
、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接
続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或い
は伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介し
て電気的に接続している状態も、その範疇に含む。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは
上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極
を意味する。
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与え
られる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジ
スタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がド
レインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子が
ドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜
上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説
明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ
替わる。
〈メモリセルの構成例１〉
まず、本発明の一態様に係る記憶装置が有する、メモリセルの構成例について説明する。
図１に、本発明の一態様に係る記憶装置の、メモリセル１０の構成を例示する。本発明の
一態様に係る記憶装置は、メモリセル１０を単数または複数有する。
図１に示すメモリセル１０は、トランジスタ１１と、トランジスタ１２と、トランジスタ
１３とを少なくとも有する。また、図１では、メモリセル１０が容量素子１４を有する場
合を例示している。トランジスタ１２のゲートと半導体膜の間に形成される容量が、デー
タを保持するのに十分な大きさを有する場合、必ずしも容量素子１４をメモリセル１０に
設ける必要はない。
トランジスタ１１は、データを含む信号が入力される配線ＷＤと、メモリセル１０内のノ
ードＮ１との電気的な接続を、配線ＷＧに入力される電位に従って制御する機能を有する
。すなわち、トランジスタ１１は、ノードＮ１への電荷の蓄積を制御する機能を有する。
具体的に、図１では、トランジスタ１１のゲートが配線ＷＧに接続されており、トランジ
スタ１１のソース及びドレインが、一方は配線ＷＤに接続されており、他方はノードＮ１
に接続されている。データを含む信号の電位がトランジスタ１１を介してノードＮ１に供
給されることで、当該電位に対応する電荷がノードＮ１に蓄積され、メモリセル１０への
データの書き込みが行われる。
トランジスタ１２は、ノードＮ１の電位に従って、配線ＲＧと、メモリセル１０内のノー
ドＮ２との電気的な接続を制御する機能を有する。具体的に、図１では、トランジスタ１
２のゲートがノードＮ１に相当し、トランジスタ１２のソース及びドレインが、一方は配
線ＲＧに接続されており、他方はノードＮ２に接続されている。ノードＮ１の電位に従っ
てトランジスタ１２が導通状態になると、配線ＲＧの電位がノードＮ２に与えられ、ノー
ドＮ１の電位に従ってトランジスタ１２が非導通状態になると、配線ＲＧの電位がノード
Ｎ２に与えられないことから、トランジスタ１２は、ゲートとソースまたはドレインとの
間で信号の伝達を行い、それにより、ノードＮ１からノードＮ２に、データを書き込む機
能を有すると言える。
トランジスタ１３は、ノードＮ２の電位に従って、導通または非導通の状態が選択される
。よって、トランジスタ１３の導通または非導通の状態、すなわち動作状態には、メモリ
セル１０に書き込まれたデータの論理値が反映されており、当該動作状態を、トランジス
タ１３のドレイン電流、或いは、トランジスタ１３のソースまたはドレインの電位から読
み取ることにより、メモリセル１０に書き込まれたデータを読み出すことができる。具体
的に、図１では、トランジスタ１３のゲートがノードＮ２に相当し、トランジスタ１３の
ソース及びドレインが、一方は配線ＶＳに接続されており、他方は配線ＲＤに接続されて
いる。
なお、図１では、メモリセル１０が、ノードＮ１に接続された容量素子１４を有する場合
を例示しており、容量素子１４によりノードＮ１の電位が保持される。
そして、本発明の一態様では、トランジスタ１１のオフ電流は著しく小さいものとする。
シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜
に、チャネル形成領域が形成されるトランジスタは、通常のシリコンやゲルマニウムなど
の半導体で形成されたトランジスタに比べて、オフ電流を著しく小さくすることが可能で
ある。よって、上記トランジスタはトランジスタ１１として用いるのに好適である。この
ような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、
酸化物半導体、窒化ガリウムなどが挙げられる。
トランジスタ１１のオフ電流が著しく小さいことにより、トランジスタ１１が非導通状態
のとき、トランジスタ１１のソース及びドレインの他方は他の電極や配線との間における
絶縁性が極めて高い浮遊状態になる。そのため、ノードＮ１に保持されている電荷がリー
クするのを防ぐことができ、データを含む信号の電位がノードＮ１において保持される。
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタの
ソースとドレイン間に流れる電流を意味する。
また、本発明の一態様では、トランジスタ１２のゲートと半導体膜との間に流れるリーク
電流が、トランジスタ１３のリーク電流よりも小さいものとする。ノードＮ１がトランジ
スタ１３のゲートに直接接続されている場合、ノードＮ１に蓄積されている電荷が、トラ
ンジスタ１３のリーク電流によりリークしやすいが、本発明の一態様のように、リーク電
流が小さいトランジスタ１２のゲートをノードＮ１とし、ソース及びドレインの他方をノ
ードＮ２、すなわちトランジスタ１３のゲートに接続することで、ノードＮ１からの電荷
のリークを防ぐことができる。よって、データを読み出すためのトランジスタ１３を微細
化することで、トランジスタ１３のリーク電流が大きくなったとしても、データの保持時
間の長さを確保することができる。
具体的に、トランジスタ１２のリーク電流は、１０ｙＡ以下、好ましくは１ｙＡ以下とす
ればよい。このリーク電流を満たすためには、トランジスタ１３のゲート絶縁膜と比較し
て、トランジスタ１２のゲート絶縁膜を厚く設けることが好適である。
なお、トランジスタ１２のゲート絶縁膜を介したリーク電流が１０ｙＡ以下とすることは
、ノードＮ２における電荷の保持に求められる保持時間をもとに算出すればよい。具体的
には電荷Ｑを約１０年間（ｔ≒３×１０８ｓ）保持するために必要なリーク電流Ｉは、ノ
ードＮ２の静電容量Ｃを１０ｆＦとし、許容される電圧の変化ΔＶを０．３Ｖとすると、
式（１）をもとにして１０ｙＡ以下であると見積もることができる。
Ｑ＝Ｃ×Ｖ＞Ｉ×ｔ （１）
この電荷の保持に必要なリーク電流１０ｙＡ以下を満たすゲート絶縁膜の膜厚は、チャネ
ル幅およびチャネル長が共に１μｍのトランジスタにおいて、ゲート絶縁膜の材料を酸化
珪素に換算すると、約６ｎｍ以上であると見積もることができる。
なお、ゲート絶縁膜の膜厚の見積もりは、非特許文献『Ｋａｚｕｎａｒｉ Ｉｓｈｉｍａ
ｒｕ、「４５ｎｍ／３２ｎｍ ＣＭＯＳ−Ｃｈａｌｌｅｎｇｅ ａｎｄ ｐｅｒｓｐｅｃ
ｔｉｖｅ」、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ、２００８年、第５２巻
、ｐ．１２６６−１２７３』のｆｉｇ．９におけるグラフを用いて、説明することができ
る。
この非特許文献のｆｉｇ．９は、横軸に酸化珪素に換算したゲート絶縁膜の膜厚（以下、
単にゲート絶縁膜の膜厚という）（ｎｍ）、縦軸に単位面積当たりのリーク電流（Ａ／ｃ
ｍ２）としたグラフを示している。このグラフにおけるゲート絶縁膜の膜厚に対するリー
ク電流を示す直線の勾配から膜厚１ｎｍ増加するごとに単位面積当たりのリーク電流が４
桁程度減少すると見積もることができる。非特許文献のｆｉｇ．９によると、ゲート絶縁
膜の膜厚２ｎｍにおけるリーク電流は、１×１０−１（Ａ／ｃｍ２）、すなわち１×１０
−９（Ａ／μｍ２）と見積もることができ、この値をもとに前述の膜厚１ｎｍ増加するご
とに単位面積当たりのリーク電流が減少することを加味すると、ゲート絶縁膜の膜厚が約
５ｎｍであるときの単位面積あたりのリーク電流を、約１×１０−２１Ａ／μｍ２、ゲー
ト絶縁膜の膜厚が約６ｎｍであるときの単位面積あたりのリーク電流を、約１×１０−２
５Ａ／μｍ２、と見積もることができる。この単位面積あたりのリーク電流の値から、チ
ャネル幅およびチャネル長が共に１μｍのトランジスタでのリーク電流を１０ｙＡ以下と
するためのゲート絶縁膜の膜厚は、約６ｎｍ以上であると見積もることができる。なおト
ランジスタ１３におけるゲート絶縁膜の膜厚は２ｎｍ以下で作製されるため、トランジス
タ１２のゲート絶縁膜の膜厚のほうが膜厚は厚い構成となる。
〈記憶装置の動作例〉
次いで、図１に示したメモリセル１０の、動作の一例について説明する。図２に、図１に
示したメモリセル１０の動作の一例を、模式的に示す。ただし、図２では、トランジスタ
１１乃至トランジスタ１３がｎチャネル型である場合を例示している。また、図３に、配
線ＷＧ、配線ＷＤ、配線ＲＤ、配線ＲＧ、ノードＮ１、及びノードＮ２における電位のタ
イミングチャートを一例として示す。
まず、データの書き込みを行う際の、メモリセル１０の動作について、図２（Ａ）を用い
て説明する。図２（Ａ）及び図３に示すように、期間ｔ１において、配線ＷＧにハイレベ
ルの電位ＶＤＤが供給される。また、図２（Ａ）及び図３では、論理値”１”のデータを
含む信号の電位が、配線ＷＤに供給される場合を例示している。具体的に、配線ＷＤには
ハイレベルの電位（例えばＶＤＤ）が供給される。
よって、期間ｔ１では、トランジスタ１１が導通状態になるため、配線ＷＤの電位ＶＤＤ
がトランジスタ１２のゲート、すなわちノードＮ１に、トランジスタ１１を介して供給さ
れる。具体的に、ノードＮ１は、電位ＶＤＤからトランジスタ１１の閾値電圧Ｖｔｈを差
し引いた電位（ＶＤＤ−Ｖｔｈ）となる。
なお、論理値”０”のデータを含む信号の電位が、配線ＷＤに供給される場合、具体的に
配線ＷＤには、ローレベルの電位（例えば接地電位である電位ＧＮＤ）が供給され、ノー
ドＮ１は電位ＧＮＤとなる。
なお、ノードＮ２は期間ｔ１の前にはローレベルの電位（例えば接地電位であるＧＮＤ）
に保たれているものとし、また、期間ｔ１では、配線ＲＧにローレベルの電位（例えば接
地電位である電位ＧＮＤ）が供給されているため、トランジスタ１２の動作状態にかかわ
らず、ノードＮ２は電位ＧＮＤを維持する。よって、期間ｔ１では、トランジスタ１３は
非導通状態にあり、配線ＶＳと配線ＲＤとは電気的に分離された状態にある。
また、期間ｔ１では、配線ＶＳ及び配線ＲＤに、ローレベルの電位（例えば接地電位であ
る電位ＧＮＤ）が供給されている。
そして、期間ｔ１の終了直前に、配線ＷＧに電位ＧＮＤが供給され、トランジスタ１１は
非導通状態となる。トランジスタ１１が非導通状態となることで、ノードＮ１において電
位（ＶＤＤ−Ｖｔｈ）が保持される。
次いで、期間ｔ２の直前に配線ＲＤに電位ＶＤＤが供給される。
次いで、期間ｔ２では、図２（Ｂ）及び図３に示すように、配線ＷＧに電位ＧＮＤが供給
されているため、トランジスタ１１は非導通状態にある。また、図３では、期間ｔ２にお
いて配線ＷＤに電位ＧＮＤが供給されている場合を例示しているが、期間ｔ２において配
線ＷＤに供給される電位は、トランジスタ１１の非導通状態を維持できるような電位、具
体的には、配線ＷＧの電位と同じか、それより高い電位であれば良い。
また、期間ｔ２では、図２（Ｂ）及び図３に示すように、配線ＲＧの電位を、電位ＧＮＤ
から電位ＶＤＤまで上昇させる。そして、トランジスタ１１は非導通状態にあるため、ノ
ードＮ１は浮遊状態にある。よって、トランジスタ１２のソースとゲートの間に形成され
る容量Ｃにより、配線ＲＧの電位の上昇に伴い、ノードＮ１の電位も上昇を開始する。そ
して、ノードＮ１の電位は、理想的には、電位（ＶＤＤ−Ｖｔｈ）に、電位ＧＮＤと電位
ＶＤＤの差分に相当する電圧が加算されることで得られる電位（２ＶＤＤ−Ｖｔｈ）にま
で上昇する。すなわち、本発明の一態様では、期間ｔ１の終了時において、トランジスタ
１２のゲートが、電位ＶＤＤからトランジスタ１１の閾値電圧Ｖｔｈだけ降下した電位だ
ったとしても、期間ｔ２では、トランジスタ１２のゲートの電位を上記動作により上昇さ
せることができる。よって、トランジスタ１２は、ゲート電圧が閾値電圧よりも十分大き
くなるため、導通状態となる。そのため、トランジスタ１２の閾値電圧による電位の降下
を抑えつつ、配線ＲＧの電位ＶＤＤをノードＮ２に供給することができる。
そして、トランジスタ１３は、ノードＮ２が電位ＶＤＤとなることで導通状態となるため
、配線ＶＳの電位ＧＮＤが配線ＲＤに供給される。
なお、期間ｔ２におけるノードＮ１の理想的な電位の上昇幅は、電位ＧＮＤと電位ＶＤＤ
の差分に相当する電圧であるが、実際には、ノードＮ１の電位の上昇幅は、ノードＮ１に
付加された容量素子１４とトランジスタ１２のソースとゲートの間に形成される容量Ｃと
の、容量比によって変わる。具体的には、容量素子１４の容量値が容量Ｃの容量値に比べ
て小さいほど、ノードＮ１の電位の上昇幅は大きくなり、逆に、容量素子１４の容量値が
容量Ｃの容量値に比べて大きいほど、ノードＮ１の電位の上昇幅は小さくなる。したがっ
て、トランジスタ１２の閾値電圧による電位の降下を抑えつつ、配線ＲＧの電位ＶＤＤを
ノードＮ２に供給するためには、トランジスタ１２のゲート電圧が閾値電圧よりも十分大
きくなる程度に、容量Ｃの容量値に比べて容量素子１４の容量値を小さくすることが望ま
しい。
また、期間ｔ１において、論理値”０”のデータを含む信号の電位が配線ＷＤに供給され
、ノードＮ１が電位ＧＮＤである場合、トランジスタ１２は弱反転モードにある。また、
論理値”１”のデータを含む信号の電位が配線ＷＤに供給され、ノードＮ１が電位ＶＤＤ
−Ｖｔｈである場合、トランジスタ１２は強反転モードにある。そして、期間ｔ２におい
て、弱反転モードにあるトランジスタ１２の方が、強反転モードにあるトランジスタ１２
よりも、ノードＮ１の電位の上昇に寄与する容量Ｃが十分小さい。そのため、ノードＮ１
が電位ＧＮＤである場合、期間ｔ２におけるノードＮ１の電位の上昇幅は小さいため、ト
ランジスタ１３は非導通状態を維持する。よって、配線ＶＳと配線ＲＤとは電気的に分離
された状態にあり、配線ＲＤは電位ＶＤＤに保たれる。
よって、配線ＲＤの電位には、トランジスタ１３の動作状態、さらにはメモリセル１０に
書き込まれたデータの論理値が反映されており、当該電位から、メモリセル１０に書き込
まれたデータを読み出すことができる。
本発明の一態様に係る記憶装置では、記憶装置に供給する電源電圧が小さくなり、メモリ
セルの各種配線に供給される電位ＶＤＤと電位ＧＮＤとの電位差が小さくなったとしても
、上述したように、期間ｔ２においてトランジスタ１２のゲート電圧を閾値電圧よりも十
分大きくすることができるため、メモリセル内部のノードにおける電位が低くなりすぎる
ことを防ぐことができる。よって、メモリセル１０から読み出される信号の論理値が変化
することを防ぎ、データの信頼性が低下するのを防ぐことができる。
〈メモリセルの構成例２〉
次いで、図１に示すメモリセル１０とは異なる、本発明の一態様に係る記憶装置が有する
、メモリセルの構成例について説明する。図４（Ａ）に、本発明の一態様に係る記憶装置
の、メモリセル１０の構成を例示する。
図４（Ａ）に示すメモリセル１０は、トランジスタ１１と、トランジスタ１２と、トラン
ジスタ１３とを少なくとも有する点において、図１に示すメモリセル１０と構成が同じで
ある。ただし、図４（Ａ）では、配線ＷＤが、配線ＲＤとしての機能を有する点において
、図１に示すメモリセル１０と構成が異なる。
具体的に、図４（Ａ）に示すメモリセル１０では、トランジスタ１１のゲートが配線ＷＧ
に接続されており、トランジスタ１１のソース及びドレインが、一方は配線ＷＤに接続さ
れており、他方はノードＮ１に接続されている。また、トランジスタ１２のゲートがノー
ドＮ１に相当し、トランジスタ１２のソース及びドレインが、一方は配線ＲＧに接続され
ており、他方はノードＮ２に接続されている。また、トランジスタ１３のゲートがノード
Ｎ２に相当し、トランジスタ１３のソース及びドレインが、一方は配線ＶＳに接続されて
おり、他方は配線ＷＤに接続されている。
図４（Ａ）に示すメモリセル１０では、期間ｔ１において、データを含む信号の電位が配
線ＷＤに供給される。そして、期間ｔ２の直前に、配線ＷＤに電位ＶＤＤが供給され、期
間ｔ２では、上記データの論理値が反映された電位が、具体的には、トランジスタ１３の
動作状態が反映された電位が、配線ＷＤに供給される。当該電位から、メモリセル１０に
書き込まれたデータを読み出すことができる。
次いで、図１に示すメモリセル１０とは異なる、本発明の一態様に係る記憶装置が有する
、メモリセルの構成例について説明する。図４（Ｂ）に、本発明の一態様に係る記憶装置
の、メモリセル１０の構成を例示する。
図４（Ｂ）に示すメモリセル１０は、トランジスタ１１と、トランジスタ１２と、トラン
ジスタ１３とを少なくとも有する点において、図１に示すメモリセル１０と構成が同じで
ある。ただし、図４（Ｂ）では、配線ＷＤが、配線ＶＳとしての機能を有する点において
、図１に示すメモリセル１０と構成が異なる。
具体的に、図４（Ｂ）に示すメモリセル１０では、トランジスタ１１のゲートが配線ＷＧ
に接続されており、トランジスタ１１のソース及びドレインが、一方は配線ＷＤに接続さ
れており、他方はノードＮ１に接続されている。また、トランジスタ１２のゲートがノー
ドＮ１に相当し、トランジスタ１２のソース及びドレインが、一方は配線ＲＧに接続され
ており、他方はノードＮ２に接続されている。また、トランジスタ１３のゲートがノード
Ｎ２に相当し、トランジスタ１３のソース及びドレインが、一方は配線ＷＤに接続されて
おり、他方は配線ＲＤに接続されている。
図４（Ｂ）に示すメモリセル１０では、期間ｔ１において、データを含む信号の電位が配
線ＷＤに供給される。そして、期間ｔ２では、配線ＷＤを電位ＶＳＳとする。
なお、図４（Ａ）及び図４（Ｂ）では、メモリセル１０が容量素子１４を有する場合を例
示している。図４（Ａ）及び図４（Ｂ）に示すメモリセル１０でも、図１に示すメモリセ
ル１０と同様に、トランジスタ１２のゲートと半導体膜の間に形成される容量が、データ
を保持するのに十分な大きさを有する場合、必ずしも容量素子１４をメモリセル１０に設
ける必要はない。
〈記憶装置の構成例１〉
次いで、複数のメモリセル１０を有する記憶装置の構成と、その駆動方法の一例について
説明する。
図５に、メモリセル１０を複数有するセルアレイ２０の、回路図の一例を示す。ただし、
図５では、図１に示すメモリセル１０を複数有するセルアレイ２０の回路図を、例示して
いる。
図５に示すセルアレイ２０では、複数の配線ＷＧ、複数の配線ＲＧ、複数の配線ＷＤ、複
数の配線ＶＳ、複数の配線ＲＤなどの各種配線が設けられており、駆動回路からの信号又
は電位が、これら配線を介して各メモリセル１０に供給される。
なお、上記配線の数は、メモリセル１０の数及び配置によって決めることができる。具体
的に、図５に示すセルアレイ２０の場合、ｍ行×ｎ列（ｎ、ｍは２以上の自然数）の、メ
モリセル１０＿１１乃至メモリセル１０＿ｍｎで示されるメモリセル１０が、マトリクス
状に接続されている。そして、複数の配線ＷＧに相当する配線ＷＧ１乃至配線ＷＧｍと、
複数の配線ＲＧに相当する配線ＲＧ１乃至配線ＲＧｍと、複数の配線ＷＤに相当する配線
ＷＤ１乃至配線ＷＤｎと、複数の配線ＶＳに相当する配線ＶＳ１乃至配線ＶＳｎと、複数
の配線ＲＤに相当する配線ＲＤ１乃至配線ＲＤｎとが、セルアレイ２０内に配置されてい
る場合を例示している。
次いで、図５に示すセルアレイ２０の動作について、図６に示すタイミングチャートを用
いて説明する。ただし、図６では、トランジスタ１１乃至トランジスタ１３がｎチャネル
型である場合のタイミングチャートを例示している。また、図６では、１行１列目のメモ
リセル１０＿１１と、１行ｎ列目のメモリセル１０＿１ｎと、ｍ行１列目のメモリセル１
０＿ｍ１と、ｍ行ｎ列目のメモリセル１０＿ｍｎとにおいて、データの書き込み、保持、
読み出しを行う場合のタイミングチャートを例示している。また、図６では、ハイレベル
の電位として電位ＶＤＤを用い、ローレベルの電位として電位ＧＮＤを用いる場合のタイ
ミングチャートを例示している。
また、図６では、全ての期間において、配線ＶＳ１乃至配線ＶＳｎに電位ＧＮＤが供給さ
れる場合を例示している。
まず、期間Ｔ１において、メモリセル１０に保持されているデータの初期化を行う。具体
的には、図６に示すように、配線ＷＧ１乃至配線ＷＧｍに電位ＶＤＤが供給され、配線Ｗ
Ｄ１乃至配線ＷＤｎに電位ＶＤＤが供給され、配線ＲＧ１乃至配線ＲＧｍに電位ＧＮＤが
供給される。よって、全てのメモリセル１０において、トランジスタ１１が導通状態とな
り、全てのメモリセル１０内のノードＮ１は、電位ＶＤＤからトランジスタ１１の閾値電
圧Ｖｔｈを差し引いた電位（ＶＤＤ−Ｖｔｈ）となる。
そして、上述したように、配線ＲＧ１乃至配線ＲＧｍには電位ＧＮＤが供給されているの
で、トランジスタ１２のゲート電圧はＶＤＤ−Ｖｔｈとなり、トランジスタ１２は導通状
態となる。よって、全てのメモリセル１０において、ノードＮ２は電位ＧＮＤとなり、ト
ランジスタ１３は非導通状態となる。上記動作により、製品の出荷時などに、ノードＮ２
の電位が不定な状態にあったとしても、後にメモリセル１０からデータを読み出す時に、
非選択のメモリセル１０から、不要な信号が出力されることを防ぐことができる。
なお、図６では、期間Ｔ１において、配線ＲＤ１乃至配線ＲＤｎに電位ＧＮＤ及び電位Ｖ
ＤＤのいずれかが供給される場合を例示している。
また、図５では、メモリセル１０＿１１のノードＮ１をノードＮ１＿１１として示し、メ
モリセル１０＿１ｎのノードＮ１をノードＮ１＿１ｎとして示し、メモリセル１０＿ｍ１
のノードＮ１をノードＮ１＿ｍ１として示し、メモリセル１０＿ｍｎのノードＮ１をノー
ドＮ１＿ｍｎとして示す。また、図５では、メモリセル１０＿１１のノードＮ２をノード
Ｎ２＿１１として示し、メモリセル１０＿１ｎのノードＮ２をノードＮ２＿１ｎとして示
し、メモリセル１０＿ｍ１のノードＮ２をノードＮ２＿ｍ１として示し、メモリセル１０
＿ｍｎのノードＮ２をノードＮ２＿ｍｎとして示す。
次いで、期間Ｔ２において、メモリセル１０＿１１及びメモリセル１０＿１ｎへのデータ
の書き込みを行う。具体的に、図６では、配線ＷＧ１に電位ＶＤＤが供給され、それ以外
の配線ＷＧ２乃至配線ＷＧｍに電位ＧＮＤが供給されることで、配線ＷＧ１を有する１行
目のメモリセル１０が選択される。よって、期間Ｔ２において、メモリセル１０＿１１及
びメモリセル１０＿１ｎを含む、１行目の全てのメモリセル１０において、トランジスタ
１１が導通状態になる。
また、期間Ｔ２において、配線ＷＤ１には、論理値”１”のデータを含む信号の電位ＶＤ
Ｄが供給される。よって、メモリセル１０＿１１において、ノードＮ１＿１１は、トラン
ジスタ１１の閾値電圧Ｖｔｈを差し引いた電位（ＶＤＤ−Ｖｔｈ）を維持する。そして、
図６では、期間Ｔ２において、配線ＲＧ１及び配線ＲＧｍに電位ＧＮＤが供給され、また
、トランジスタ１２は導通状態にある。よって、メモリセル１０＿１１において、ノード
Ｎ２＿１１は電位ＧＮＤを維持するため、トランジスタ１３は非導通状態を保つ。
また、期間Ｔ２において、配線ＷＤｎには、論理値”０”のデータを含む信号の電位ＧＮ
Ｄが供給される。よって、メモリセル１０＿１ｎにおいて、ノードＮ１＿１ｎは電位ＧＮ
Ｄとなるため、トランジスタ１２は非導通状態となる。そのため、メモリセル１０＿１ｎ
において、ノードＮ２＿１ｎは電位ＧＮＤを維持するため、トランジスタ１３は非導通状
態を保つ。
図６では、期間Ｔ２において、配線ＲＤ１乃至配線ＲＤｎに電位ＧＮＤ及び電位ＶＤＤの
いずれかが供給される場合を例示している。
なお、図６では、期間Ｔ２において、配線ＷＤｎに電位ＧＮＤを連続的に供給するのでは
なく、配線ＷＤｎに最初に電位ＶＤＤを供給してから電位ＧＮＤを供給する場合を例示し
ている。図６に示す動作により、期間Ｔ１における、メモリセル１０に保持されているデ
ータの初期化と同様に、期間Ｔ２の開始直後において、メモリセル１０＿１ｎのノードＮ
２＿１ｎを電位ＧＮＤとし、確実にトランジスタ１３を非導通状態にすることができる。
期間Ｔ２が終了すると、配線ＷＧ１に電位ＧＮＤが供給され、メモリセル１０＿１１及び
メモリセル１０＿１ｎを含む、１行目の全てのメモリセル１０において、トランジスタ１
１が非導通状態になる。
次いで、期間Ｔ３において、メモリセル１０＿ｍ１及びメモリセル１０＿ｍｎへのデータ
の書き込みを行う。具体的に、図６では、配線ＷＧｍに電位ＶＤＤが供給され、それ以外
の配線ＷＧ１乃至配線ＷＧｍ−１に電位ＧＮＤが供給されることで、配線ＷＧｍを有する
ｍ行目のメモリセル１０が選択される。よって、期間Ｔ３において、メモリセル１０＿ｍ
１及びメモリセル１０＿ｍｎを含む、ｍ行目の全てのメモリセル１０において、トランジ
スタ１１が導通状態になる。
また、期間Ｔ３において、配線ＷＤ１には、論理値”０”のデータを含む信号の電位ＧＮ
Ｄが供給される。よって、メモリセル１０＿ｍ１において、ノードＮ１＿ｍ１は電位ＧＮ
Ｄとなるため、トランジスタ１２は非導通状態となる。そのため、メモリセル１０＿ｍ１
において、ノードＮ２＿ｍ１は電位ＧＮＤを維持するため、トランジスタ１３は非導通状
態を保つ。
また、期間Ｔ３において、配線ＷＤｎには、論理値”１”のデータを含む信号の電位ＶＤ
Ｄが供給される。よって、メモリセル１０＿ｍｎにおいて、ノードＮ１＿ｍｎは、トラン
ジスタ１１の閾値電圧Ｖｔｈを差し引いた電位（ＶＤＤ−Ｖｔｈ）を維持する。そして、
図６では、期間Ｔ３において、配線ＲＧ１及び配線ＲＧｍに電位ＧＮＤが供給されている
ため、トランジスタ１２は導通状態にある。よって、メモリセル１０＿ｍｎにおいて、ノ
ードＮ２＿ｍｎは電位ＧＮＤを維持するため、トランジスタ１３は非導通状態を保つ。
図６では、期間Ｔ３において、配線ＲＤ１乃至配線ＲＤｎに電位ＧＮＤ及び電位ＶＤＤの
いずれかが供給される場合を例示している。
なお、図６では、期間Ｔ３において、配線ＷＤ１に電位ＧＮＤを連続的に供給するのでは
なく、配線ＷＤ１に最初に電位ＶＤＤを供給してから電位ＧＮＤを供給する場合を例示し
ている。図６に示す動作により、期間Ｔ１における、メモリセル１０に保持されているデ
ータの初期化と同様に、期間Ｔ３の開始直後において、メモリセル１０＿ｍ１のノードＮ
２＿ｍ１を電位ＧＮＤとし、確実にトランジスタ１３を非導通状態にすることができる。
期間Ｔ３が終了すると、配線ＷＧｍに電位ＧＮＤが供給され、メモリセル１０＿ｍ１及び
メモリセル１０＿ｍｎを含む、ｍ行目の全てのメモリセル１０において、トランジスタ１
１が非導通状態になる。
次いで、期間Ｔ４において、メモリセル１０＿１１及びメモリセル１０＿１ｎからのデー
タの読み出しを行う。具体的に、図６では、期間Ｔ４の開始直後に配線ＲＤ１乃至配線Ｒ
Ｄｎを電位ＶＤＤとする。また、図６では、期間Ｔ４において、配線ＷＧ１乃至配線ＷＧ
ｍには電位ＧＮＤが供給されている。また、図６では、配線ＷＤ１乃至配線ＷＤｎには電
位ＧＮＤが供給される場合を例示している。
そして、配線ＲＧ１に電位ＶＤＤが供給され、それ以外の配線ＲＧ２乃至配線ＲＧｍに電
位ＧＮＤが供給されることで、配線ＲＧ１を有する１行目のメモリセル１０が選択される
。
メモリセル１０＿１１では、トランジスタ１１は非導通状態にあるため、ノードＮ１＿１
１は浮遊状態にある。よって、配線ＲＧ１の電位が電位ＧＮＤから電位ＶＤＤまで上昇す
ると、トランジスタ１２のソースとゲートの間に形成される容量Ｃにより、ノードＮ１＿
１１が、電位ＶＤＤ−Ｖｔｈからさらに高い電位にまで上昇する。そのため、メモリセル
１０＿１１では、トランジスタ１２のゲート電圧が閾値電圧よりも十分大きくなるため、
トランジスタ１２が導通状態となる。そして、トランジスタ１２のゲート電圧が電圧ＶＤ
Ｄ＋Ｖｔｈよりも高くなるまで上昇すると、ノードＮ２＿１１は電位ＶＤＤとなり、トラ
ンジスタ１３は導通状態となるため、配線ＶＳ１の電位ＧＮＤが配線ＲＤ１に供給される
。
配線ＲＤ１の電位には、メモリセル１０＿１１に書き込まれたデータの論理値”１”が反
映されており、当該電位から、メモリセル１０＿１１に書き込まれたデータを読み出すこ
とができる。
また、メモリセル１０＿１ｎでは、トランジスタ１１は非導通状態にあるため、ノードＮ
１＿１ｎは浮遊状態にある。しかし、メモリセル１０＿１１の場合とは異なり、ノードＮ
１＿１ｎは電位ＧＮＤに保たれているので、配線ＲＧ１の電位が電位ＧＮＤから電位ＶＤ
Ｄまで上昇しても、ノードＮ１＿１ｎの電位は、ノードＮ１＿１１の電位ほどは上昇しな
い。そのため、メモリセル１０＿１ｎでは、トランジスタ１２が非導通状態を維持する。
そして、ノードＮ２＿１ｎは電位ＧＮＤを維持し、トランジスタ１３は非導通状態のまま
である。よって、配線ＶＳｎの電位ＧＮＤは、配線ＲＤｎに供給されず、配線ＲＤｎは電
位ＶＤＤを維持する。
配線ＲＤｎの電位には、メモリセル１０＿１ｎに書き込まれたデータの論理値”０”が反
映されており、当該電位から、メモリセル１０＿１ｎに書き込まれたデータを読み出すこ
とができる。
次いで、期間Ｔ５において、メモリセル１０＿ｍ１及びメモリセル１０＿ｍｎからのデー
タの読み出しを行う。具体的に、図６では、期間Ｔ５の開始直後に配線ＲＤ１乃至配線Ｒ
Ｄｎを電位ＶＤＤとする。また、図６では、期間Ｔ５において、配線ＷＧ１乃至配線ＷＧ
ｍには電位ＧＮＤが供給されている。また、図６では、配線ＷＤ１乃至配線ＷＤｎには電
位ＧＮＤが供給される場合を例示している。
そして、配線ＲＧｍに電位ＶＤＤが供給され、それ以外の配線ＲＧ１乃至配線ＲＧｍ−１
に電位ＧＮＤが供給されることで、配線ＲＧｍを有するｍ行目のメモリセル１０が選択さ
れる。
メモリセル１０＿ｍｎでは、トランジスタ１１は非導通状態にあるため、ノードＮ１＿ｍ
ｎは浮遊状態にある。よって、配線ＲＧｍの電位が電位ＧＮＤから電位ＶＤＤまで上昇す
ると、トランジスタ１２のソースとゲートの間に形成される容量Ｃにより、ノードＮ１＿
ｍｎが、電位ＶＤＤ−Ｖｔｈからさらに高い電位にまで上昇する。そのため、メモリセル
１０＿ｍｎでは、トランジスタ１２のゲート電圧が閾値電圧よりも十分大きくなるため、
トランジスタ１２が導通状態となる。そして、トランジスタ１２のゲート電圧が電圧ＶＤ
Ｄ＋Ｖｔｈよりも高くなるまで上昇すると、ノードＮ２＿ｍｎは電位ＶＤＤとなり、トラ
ンジスタ１３は導通状態となるため、配線ＶＳｎの電位ＧＮＤが配線ＲＤｎに供給される
。
配線ＲＤｎの電位には、メモリセル１０＿ｍｎに書き込まれたデータの論理値”１”が反
映されており、当該電位から、メモリセル１０＿ｍｎに書き込まれたデータを読み出すこ
とができる。
また、メモリセル１０＿ｍ１では、トランジスタ１１は非導通状態にあるため、ノードＮ
１＿ｍ１は浮遊状態にある。しかし、メモリセル１０＿ｍｎの場合とは異なり、ノードＮ
１＿ｍ１は電位ＧＮＤに保たれているので、配線ＲＧｍの電位が電位ＧＮＤから電位ＶＤ
Ｄまで上昇しても、ノードＮ１＿ｍ１の電位は、ノードＮ１＿ｍｎの電位ほどは上昇しな
い。そのため、メモリセル１０＿ｍ１では、トランジスタ１２が非導通状態を維持する。
そして、ノードＮ２＿ｍ１は電位ＧＮＤを維持し、トランジスタ１３は非導通状態のまま
である。よって、配線ＶＳ１の電位ＧＮＤは、配線ＲＤ１に供給されず、配線ＲＤ１は電
位ＶＤＤを維持する。
配線ＲＤ１の電位には、メモリセル１０＿ｍ１に書き込まれたデータの論理値”０”が反
映されており、当該電位から、メモリセル１０＿ｍ１に書き込まれたデータを読み出すこ
とができる。
配線ＲＧ１乃至配線ＲＧｍの先には読み出し回路が接続されており、読み出し回路の出力
信号には、セルアレイ２０から読み出されたデータが含まれる。
なお、図６に示すタイミングチャートでは、期間Ｔ４、期間Ｔ５などの、メモリセル１０
からのデータの読み出しを行う期間において、配線ＲＤ１乃至配線ＲＤｎに電位ＶＤＤを
供給する期間と、配線ＲＧに電位ＶＤＤを供給する期間とが重なっている。本発明の一態
様では、メモリセル１０からのデータの読み出しを行う期間において、配線ＲＤ１乃至配
線ＲＤｎに電位ＶＤＤを供給した後に、配線ＲＧに電位ＶＤＤを供給するようにしてもよ
い。図６に示すように、配線ＲＤ１乃至配線ＲＤｎに電位ＶＤＤを供給する期間と、配線
ＲＧに電位ＶＤＤを供給する期間とが重なっている場合、メモリセル１０からのデータの
読み出しに要する時間を短くできるので、高速でデータの読み出しを行うことができる。
また、配線ＲＤ１乃至配線ＲＤｎに電位ＶＤＤを供給した後に、配線ＲＧに電位ＶＤＤを
供給する場合、配線ＶＳと配線ＲＤの間に流れる電流を小さく抑えることができるので、
メモリセル１０からデータを読み出すときに消費される電力を小さく抑えることができる
。
〈記憶装置の構成例２〉
次いで、図５に示す記憶装置とは異なる、本発明の一態様にかかる記憶装置の別の構成例
について説明する。
図７に、セルアレイ２０が有する複数のメモリセル１０のうち、隣り合う４つのメモリセ
ル１０の、回路図の一例を示す。ただし、図７では、４つのメモリセル１０が、図１に示
すメモリセル１０と同じ構成を有する場合を、例示している。
具体的に、図７では、ｊ行ｉ列目のメモリセル１０＿ｊｉと、ｊ行ｉ＋１列目のメモリセ
ル１０＿ｊ（ｉ＋１）と、ｊ＋１行ｉ列目のメモリセル１０＿（ｊ＋１）ｉと、ｊ＋１行
ｉ＋１列目のメモリセル１０＿（ｊ＋１）（ｉ＋１）とが図示されている。ただし、ｊ、
ｊ＋１は、共にｍ以下の自然数とする。また、ｉ、ｉ＋１は、共にｎ以下の自然数とする
。そして、図７に示す４つのメモリセル１０は、一の配線ＶＳに接続されている。
上記構成により、セルアレイ２０における配線ＶＳの数を、図５のセルアレイ２０よりも
少なくできる。
〈記憶装置の駆動回路〉
次いで、本発明の一態様にかかる記憶装置が有する、駆動回路の構成例について説明する
。
図８に、本発明の一態様にかかる記憶装置３０の構成を、ブロック図で示す。なお、図８
に示すブロック図では、記憶装置３０内の回路を機能ごとに分類し、互いに独立したブロ
ックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つ
の回路が複数の機能に係わることもあり得る。
図８に示す記憶装置３０は、メモリセル１０を複数有するセルアレイ２０と、配線ＷＧの
電位を制御する駆動回路３１と、配線ＷＤの電位を制御する駆動回路３２と、配線ＲＧの
電位を制御する駆動回路３３と、配線ＲＤの電位からデータの読み出しを行う駆動回路３
４とを有する。
具体的に、駆動回路３１は、指定されたアドレスに従って、データの書き込み時において
メモリセル１０を行ごとに選択する機能を有するデコーダ３５と、デコーダ３５によって
選択された行のメモリセル１０が有する配線ＷＧへの、電位の供給を行うバッファ３６と
を有する。
また、駆動回路３２は、指定されたアドレスに従って、データの書き込み時においてメモ
リセル１０を列ごとに選択する機能を有するデコーダ３７と、デコーダ３７によって選択
された列のメモリセル１０が有する配線ＷＤへの、データを含む信号の供給を行うスイッ
チ回路３８と、を有する。
駆動回路３３は、指定されたアドレスに従って、データの読み出し時においてメモリセル
１０を行ごとに選択する機能を有するデコーダ３９と、デコーダ３９によって選択された
行のメモリセル１０が有する配線ＲＧへの、電位の供給を行うバッファ４０とを有する。
駆動回路３４は、指定されたアドレスに従って、データの読み出し時においてメモリセル
１０を列ごとに選択する機能を有するデコーダ４１と、当該データの読み出し前に配線Ｒ
Ｄの電位を初期化する機能を有するプリチャージ回路４２と、デコーダ４１によって選択
された列のメモリセル１０が有する配線ＲＤの電位を、増幅させる機能を有するセンスア
ンプ４３と、を有する。センスアンプ４３は、メモリセル１０に書き込まれたデータ、或
いはメモリセル１０から読み出されたデータを、一時的に記憶する機能を有していても良
い。
なお、記憶装置３０は、指定されたメモリセル１０のアドレスを、一時的に記憶すること
ができるアドレスバッファを、有していても良い。
〈メモリセルのレイアウト〉
次いで、図１に示すメモリセル１０が有する、トランジスタ１１乃至トランジスタ１３、
及び容量素子１４の上面図を、図９に一例として示す。なお、図９では、トランジスタ１
１乃至トランジスタ１３、及び容量素子１４のレイアウトを明確にするために、ゲート絶
縁膜などの各種の絶縁膜を省略している。また、図９に示した上面図の破線Ａ１−Ａ２に
おける断面図を、図１０に一例として示す。
なお、図１０では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１１及びト
ランジスタ１２と、容量素子１４とが、単結晶のシリコン膜にチャネル形成領域を有する
トランジスタ１３上に形成されている場合を例示している。
トランジスタ１３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマ
ニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或い
は、トランジスタ１３は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域
を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、
チャネル形成領域を有している場合、トランジスタ１１及びトランジスタ１２と、容量素
子１４とは、トランジスタ１３上に積層されていなくとも良く、トランジスタ１１及びト
ランジスタ１２と、容量素子１４と、トランジスタ１３とは、同一の層に形成されていて
も良い。
シリコンの薄膜を用いてトランジスタ１３を形成する場合、当該薄膜として、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン膜、非晶
質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン膜、単結晶
シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコン膜などを用い
ることができる。図１０では、単結晶シリコンウェハに水素イオン等を注入して表層部を
剥離した単結晶シリコン膜を用いた、トランジスタ１３の構造を一例として示す。
トランジスタ１３が有する半導体膜５０の、具体的な作製方法の一例について説明する。
まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビ
ームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局
所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビーム
の加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボン
ド基板と、絶縁膜５１が形成された基板５２とを、間に当該絶縁膜５１が挟まるように貼
り合わせる。貼り合わせは、ボンド基板と基板５２とを重ね合わせた後、ボンド基板と基
板５２の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以
上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と
絶縁膜５１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱
処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が
増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド
基板から分離する。上記加熱処理の温度は、基板５２の歪み点を越えない温度とする。そ
して、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜
５０を形成することができる。
また、トランジスタ１３は、半導体膜５０上に、ゲート絶縁膜としての機能を有する絶縁
膜５３と、絶縁膜５３を間に挟んで半導体膜５０と重なり、ゲート電極としての機能を有
する導電膜５４とを有する。また、半導体膜５０は、導電性を付与する不純物元素を含む
、不純物領域５５を形成する。
絶縁膜５３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜５０の表面を
酸化又は窒化することで形成することができる。また、プラズマＣＶＤ法又はスパッタリ
ング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム
、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（Ｈｆ
ＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ
（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、絶縁膜５３を形成
しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
不純物領域５５上には導電膜７２が設けられており、半導体膜５０は、不純物領域５５に
おいて導電膜７２と電気的に接続されている。
また、絶縁膜５３及び半導体膜５０上には、絶縁膜５６が設けられている。絶縁膜５６は
、絶縁膜５３、半導体膜５０、導電膜５４、及び導電膜７２を覆うように絶縁膜を形成し
た後、ＣＭＰ（化学的機械研磨）処理やエッチング処理により、導電膜５４及び導電膜７
２の表面が露出するまで当該絶縁膜を薄くすることで、形成することができる。なお、絶
縁膜５６上のトランジスタ１１及びトランジスタ１２の電気的特性を向上させるために、
絶縁膜５６の表面は平坦であることが好ましい。
そして、図９及び図１０では、絶縁膜５６上にトランジスタ１１、トランジスタ１２、及
び容量素子１４が設けられている。
トランジスタ１１は、絶縁膜５６上に、酸化物半導体を含む半導体膜５７と、半導体膜５
７上の、ソース電極またはドレイン電極として機能する導電膜５８及び導電膜５９と、半
導体膜５７、導電膜５８及び導電膜５９上に位置し、ゲート絶縁膜としての機能を有する
絶縁膜６０と、絶縁膜６０上に位置し、導電膜５８と導電膜５９の間において半導体膜５
７と重なっており、ゲート電極として機能する導電膜６１と、を有する。導電膜６１は、
配線ＷＧとしての機能も有する。
トランジスタ１２は、絶縁膜５６上に、酸化物半導体を含む半導体膜６２と、半導体膜６
２上の、ソース電極またはドレイン電極として機能する導電膜６３及び導電膜６４と、半
導体膜６２、導電膜６３及び導電膜６４上に位置し、ゲート絶縁膜としての機能を有する
絶縁膜６０と、絶縁膜６０上に位置し、導電膜６３と導電膜６４の間において半導体膜６
２と重なっており、ゲート電極として機能する導電膜６５と、を有する。導電膜６３は、
配線ＲＧとしての機能を有する。導電膜６４は、導電膜５４に電気的に接続されている。
容量素子１４は、絶縁膜５６上に、導電膜６６と、導電膜６６上の絶縁膜６０と、絶縁膜
６０上に位置し、導電膜６６と重なっている導電膜６５とを有する。
また、絶縁膜５６上には導電膜６７が設けられており、導電膜６７は、導電膜７２に電気
的に接続されている。
また、トランジスタ１１、トランジスタ１２、容量素子１４、及び導電膜６７上には、絶
縁膜６８が設けられている。絶縁膜６８は、単層の絶縁膜で構成されていてもよいし、積
層された複数の絶縁膜で構成されていてもよい。
絶縁膜６８には開口部が設けられている。そして、絶縁膜６８上には、上記開口部におい
て導電膜５８と、導電膜６７とにそれぞれ接する導電膜６９と、導電膜７０とが設けられ
ている。導電膜６９は、配線ＷＤとしての機能を有し、導電膜７０は、配線ＲＤとしての
機能を有する。また、絶縁膜６８上には、導電膜７１が設けられている。導電膜７１は、
半導体膜５０が有する、不純物領域５５とは異なる別の不純物領域に、電気的に接続され
ている。そして、導電膜７１は、配線ＶＳとしての機能を有する。
なお、図９及び図１０において、トランジスタ１１及びトランジスタ１２は、ゲート電極
を半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に挟んで存在す
る一対のゲート電極を有していても良い。
トランジスタ１１及びトランジスタ１２が、半導体膜を間に挟んで存在する一対のゲート
電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するため
の信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良
い。
一のゲート電極を有するトランジスタでは、ゲート電極から遠い側の、半導体膜の表面近
傍の領域（バックチャネル領域）にマイナスの電荷が生じると、閾値電圧がマイナス方向
へシフトしやすい。しかし、バックチャネル領域側にもゲート電極を設け、当該ゲート電
極に所定の電位を与えることで、バックチャネル領域にマイナスの電荷が生じるのを防ぎ
、トランジスタの閾値電圧がマイナス方向へシフトするのを抑えることができる。さらに
、バックチャネル領域側のゲート電極に一定の電位を与えるのではなく、当該ゲート電極
を通常のゲート電極と電気的に接続させ、一対のゲート電極に同じ電位を与えることで、
チャネル形成領域を増加させ、ドレイン電流の増加を実現することができる。よって、オ
ン電流の低下を抑えつつトランジスタのサイズを小さく抑えることができ、記憶装置の面
積を小さく抑えることができる。
また、図９及び図１０に示すトランジスタ１１及びトランジスタ１２が、半導体膜を間に
挟んで存在する一対のゲート電極を有し、なおかつ、半導体膜として酸化物半導体膜を用
いている場合、当該酸化物半導体膜の端部のうち、ソース電極及びドレイン電極とは重な
らない端部、言い換えると、ソース電極及びドレイン電極が位置する領域とは異なる領域
に位置する端部と、一対のゲート電極とが、重なる構成を有していても良い。酸化物半導
体膜の端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッ
チングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属
元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた
酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる
。しかし、ソース電極及びドレイン電極とは重ならない酸化物半導体膜の端部と、一対の
ゲート電極とが重なることで、一対のゲート電極の電位を制御することにより、当該端部
にかかる電界を制御することができる。よって、酸化物半導体膜の端部を介してソース電
極とドレイン電極の間に流れる電流を、一対のゲート電極に与える電位によって制御する
ことができる。
具体的に、上記構成を有するトランジスタが非導通状態となるような電位を一対のゲート
電極に与えたときは、当該端部を介してソース電極とドレイン電極の間に流れるオフ電流
を小さく抑えることができる。そのため、上記トランジスタでは、大きなオン電流を得る
ためにチャネル長を短くし、その結果、酸化物半導体膜の端部におけるソース電極及びド
レイン電極の間の長さが短くなっても、オフ電流を小さく抑えることができる。よって、
上記トランジスタは、チャネル長を短くすることで、導通状態のときには大きいオン電流
を得ることができ、非導通状態のときにはオフ電流を小さく抑えることができる。
また、図９及び図１０では、トランジスタ１１、トランジスタ１２、及びトランジスタ１
３が、一のチャネル形成領域を有するシングルゲート構造である場合を例示している。し
かし、トランジスタ１１、トランジスタ１２、及びトランジスタ１３は、電気的に接続さ
れた複数のゲート電極を有することで、一の半導体膜にチャネル形成領域を複数有する、
マルチゲート構造であっても良い。
〈半導体膜について〉
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損
が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）又
はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチ
ャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そし
て、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプ
ラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１
０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧
（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの
場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてス
ズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を
有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有すること
が好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭
化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法
により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れると
いった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり
、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタ
を作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉ
ｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓ
ｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化
物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、
Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−
Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄ
ｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ
−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化
物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−
Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔ
ｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察する
と、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認
することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の
低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後
、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ
−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：
１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、
粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すれ
ばよい。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカ
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下
、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とす
るとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１
０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以
下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーが
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値
は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及び
ドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸
化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によ
りｎ型化される。
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体
膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。
よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高
めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現するこ
とができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極
に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された
複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順
に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２
の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下
端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．
１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下また
は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少
なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、
半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金
属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との
間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第
２の金属酸化物膜に、チャネル領域を形成することができる。
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つ
をその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面
散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、
トランジスタの電界効果移動度が高くなる。
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面
近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してし
まう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なく
とも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面に
は、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の
電気的特性のばらつきを、低減することができる。
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを
阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが
望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間に
おける伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラッ
プされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低
減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、
単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連
続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−
１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、第２の金属酸化物膜がＩｎ−
Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の金属
酸化物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：
Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６
以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好
ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、第２の金属酸化物膜としてＣＡ
ＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては
、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
具体的に、第１の金属酸化物膜、第３の金属酸化物膜がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇ
ａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の金属酸化物膜、第３の金属酸化
物膜を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ
＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３
以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６
以下とすることで、第１の金属酸化物膜、第３の金属酸化物膜としてＣＡＡＣ−ＯＳ膜が
形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚ
ｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ
：Ｚｎ＝１：３：８等がある。
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎ
ｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは
３ｎｍ以上５０ｎｍ以下である。
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質ま
たは結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化
物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することがで
きるため、第２の金属酸化物膜は結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、か
つソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャ
ネル形成領域において、電流が主として流れる領域をいう。
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形
成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸
化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数
比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてア
ルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温
度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜に
は、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、
多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件
は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い
、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることがで
きる。
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導
体膜の端部が丸みを帯びる構造を有していても良い。
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合にお
いても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構
成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置
の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半
導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金
属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体
装置のさらなる高速動作を実現する上で、より好ましい。
〈電子機器の例〉
本発明の一態様に係る記憶装置または半導体装置は、表示機器、パーソナルコンピュータ
、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉ
ｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置
）に用いることができる。その他に、本発明の一態様に係る記憶装置または半導体装置を
用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、
電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（
ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディ
オ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンタ
ー複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電
子機器の具体例を図１１に示す。
図１１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。なお、図１１（Ａ）に示した携帯型ゲーム機は、２つの表示
部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、
これに限定されない。
図１１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表
示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６
０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６
０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部
５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５
における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成と
しても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位
置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入
力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。
或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装
置の画素部に設けることでも、付加することができる。
図１１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。
図１１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。
図１１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０
４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体
５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部
５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接
続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６
における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成とし
ても良い。
図１１（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０
３、ライト５１０４等を有する。
１０ メモリセル
１０＿ メモリセル
１０＿ｊ メモリセル
１０＿ｊｉ メモリセル
１０＿ｍ１ メモリセル
１０＿ｍｎ メモリセル
１０＿１ｎ メモリセル
１０＿１１ メモリセル
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ 容量素子
２０ セルアレイ
３０ 記憶装置
３１ 駆動回路
３２ 駆動回路
３３ 駆動回路
３４ 駆動回路
３５ デコーダ
３６ バッファ
３７ デコーダ
３８ スイッチ回路
３９ デコーダ
４０ バッファ
４１ デコーダ
４２ プリチャージ回路
４３ センスアンプ
５０ 半導体膜
５１ 絶縁膜
５２ 基板
５３ 絶縁膜
５４ 導電膜
５５ 不純物領域
５６ 絶縁膜
５７ 半導体膜
５８ 導電膜
５９ 導電膜
６０ 絶縁膜
６１ 導電膜
６２ 半導体膜
６３ 導電膜
６４ 導電膜
６５ 導電膜
６６ 導電膜
６７ 導電膜
６８ 絶縁膜
６９ 導電膜
７０ 導電膜
７１ 導電膜
７２ 導電膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (2)

  1. 第１のトランジスタ乃至第３のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
    前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成領域に酸化物半導体を含み、
    前記第３のトランジスタは、チャネル形成領域にシリコンを含み、
    前記第３の配線からデータが読み出される記憶装置。
  2. 第１のトランジスタ乃至第３のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第２の配線に電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートに電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第３の配線に電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
    前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成領域に酸化物半導体を含み、
    前記第３のトランジスタは、チャネル形成領域にシリコンを含み、
    前記第１の配線には、データを含む信号が入力され、
    前記第３の配線から前記データが読み出される記憶装置。
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