JP6606007B2 - スイッチング素子 - Google Patents

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Description

本明細書に開示の技術は、スイッチング素子に関する。
特許文献１に、ＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴは、上面にトレンチが形成されている半導体基板を有している。トレンチ内に、底部絶縁層と側面絶縁膜とゲート電極が配置されている。底部絶縁層は、トレンチの底部に配置されており、トレンチの底面とその底面近傍のトレンチの側面を覆っている。側面絶縁膜は、薄い絶縁膜であり、底部絶縁層の上部でトレンチの側面を覆っている。ゲート電極は、底部絶縁層と側面絶縁膜によって半導体基板から絶縁されている。半導体基板は、ｎ型のソース領域、ｐ型のボディ領域、ｎ型のドリフト領域を有している。ソース領域は、側面絶縁膜に接している。ボディ領域は、ソース領域の下側で側面絶縁膜に接している。ドリフト領域は、ボディ領域の下側で、側面絶縁膜と底部絶縁層に接している。また、半導体基板は、ｐ型の底部領域（トレンチの底面に沿って伸びるｐ拡散領域）とｐ型の接続領域（トレンチの側面に沿って伸びるｐ拡散領域）を有している。接続領域は、トレンチの側面の一部に設けられており、底部領域とボディ領域を接続している。
特許文献１のＭＯＳＦＥＴがターンオフするときには、ボディ領域および底部領域からドリフト領域内に空乏層が広がる。その過程で、接続領域が空乏化されることにより、底部領域がボディ領域から電気的に分離される。その結果、底部領域の電位がフローティングとなる。これにより、底部領域と半導体基板の裏面との間に高い電位差が生じることが抑制される。すなわち、ボディ領域とドリフト領域との界面のＰＮ接合と、底部領域とドリフト領域との界面のＰＮ接合の２か所で電界のピークを形成することができるため、ＭＯＳＦＥＴは高い耐圧を有する。
特許文献１のＭＯＳＦＥＴがターンオンするときには、ボディ領域にチャネル（反転層）が形成され、ドリフト領域内に広がっていた空乏層が収縮してＭＯＳＦＥＴがオン状態となる。ＭＯＳＦＥＴがターンオンする過程で、接続領域内の空乏層も収縮し、接続領域を介して底部領域がボディ領域に対して電気的に接続される。すると、ボディ領域から底部領域にホールが供給される。その結果、底部領域からドリフト領域に広がっていた空乏層が底部領域側に収縮する。このように、底部領域からドリフト領域に広がっていた空乏層がターンオン時に収縮することで、ドリフト領域の抵抗が小さくなる。このため、電子が低抵抗でドリフト領域内を流れることが可能となる。
特開２００７−２４２８５２号公報
図２０は、特許文献１のＭＯＳＦＥＴの接続領域の拡大断面図を示している。図２０に示すように、接続領域２４０は、トレンチの側面に沿って伸びており、底部絶縁層２０４と側面絶縁膜２０６に接している。接続領域２４０は、側面絶縁膜２０６に接している部分２４０ａと、底部絶縁層２０４に接している部分２４０ｂを有している。特許文献１のＭＯＳＦＥＴでは、ターンオフ時に接続領域２４０を空乏化させる必要があるため、接続領域２４０のｐ型不純物濃度が低い。ＭＯＳＦＥＴのターンオン時には、ゲート電極２６０にゲートオン電位が印加される。すると、厚みが薄い側面絶縁膜２０６を介してゲート電極２６０から接続領域２４０に作用する電界によって、側面絶縁膜２０６近傍に電子が引き寄せられる。その結果、接続領域２４０の部分２４０ａにチャネルと同様の反転層２１０（ｎ型に反転した領域）が形成される。その結果、接続領域２４０の部分２４０ａのうち、ｐ型を維持している領域の幅Ｗ２４０が狭くなる。このため、ボディ領域２２０から接続領域２４０を経て底部領域２３０に至るホールの供給経路の抵抗が高くなる。このため、ターンオン時に、底部領域２３０にホールが供給される速度が遅く、底部領域２３０からドリフト領域２５０へ広がっている空乏層が収縮するのが遅い。したがって、特許文献１のＭＯＳＦＥＴは、ターンオンするときにドリフト領域２５０の抵抗が低下するのに時間がかかるという問題を有する。
なお、上記の説明ではｎチャネル型のＭＯＳＦＥＴを例として説明したが、トレンチ内にゲート電極を有する他のスイッチング素子（例えば、ｐチャネル型のＭＯＳＦＥＴ、ＩＧＢＴ等）でも、底部領域及び接続領域を設ける場合に同様の問題が生じる。但し、ｐチャネル型のＭＯＳＦＥＴの場合、ｎチャネル型のＭＯＳＦＥＴとは各領域の導電型が反対であり、ターンオン時に底部領域に供給されるのは電子である。
本明細書が開示するスイッチング素子は、半導体基板と、トレンチと、底部絶縁層と、側面絶縁膜と、ゲート電極を有している。前記トレンチは、半導体基板の上面に設けられている。前記底部絶縁層は、前記トレンチの底部に配置されており、前記トレンチの底面と前記底面の近傍の前記トレンチの側面を覆っている。前記側面絶縁膜は、前記底部絶縁層の上部で前記トレンチの前記側面を覆っており、前記底部絶縁層の上面と下面の間の幅よりも小さい厚みを備える。前記ゲート電極は、前記トレンチ内に配置されており、前記底部絶縁層と前記側面絶縁膜によって前記半導体基板から絶縁されている。前記半導体基板が、第１領域と、ボディ領域と、第２領域と、底部領域と、接続領域を有している。前記第１領域は、前記側面絶縁膜に接している第１導電型の領域である。前記ボディ領域は、前記第１領域の下側で前記側面絶縁膜に接している第２導電型の領域である。前記第２領域は、前記ボディ領域の下側で前記側面絶縁膜と前記底部絶縁層に接しており、前記ボディ領域によって前記第１領域から分離されている第１導電型の領域である。前記底部領域は、前記トレンチの前記底面において前記底部絶縁層に接している第２導電型の領域である。前記接続領域は、前記トレンチの前記側面に沿って伸びており、前記底部絶縁層と前記側面絶縁膜に接しており、前記ボディ領域と前記底部領域とを接続している第２導電型の領域である。前記底部絶縁層と前記接続領域が接している深さ範囲内の前記接続領域に、前記側面絶縁膜と前記接続領域が接している深さ範囲内の前記接続領域における第２導電型不純物濃度の最低値よりも低い第２導電型不純物濃度を有する深さ範囲が存在する。
なお、第１導電型はｎ型とｐ型の一方であり、第２導電型はｎ型とｐ型の他方である。第１導電型がｎ型の場合には第２導電型がｐ型であり、第１導電型がｐ型の場合には第２導電型はｎ型である。
また、上記の接続領域の第２導電型不純物濃度（すなわち、底部絶縁層と接続領域が接している深さ範囲内の接続領域における第２導電型不純物濃度、及び、側面絶縁膜と接続領域が接している深さ範囲内の接続領域における第２導電型不純物濃度）は、同一の深さに分布している第２導電型不純物の濃度の最大値を意味する。つまり、接続領域内の第２導電型不純物は、多くの場合、同一の深さにおいて濃度差を有する状態で分布しているが、上記の第２導電型不純物濃度は同一の深さにおける第２導電型不純物の濃度の最大値を意味する。
このスイッチング素子では、底部絶縁層と接続領域が接している深さ範囲内の接続領域に、側面絶縁膜と接続領域が接している深さ範囲（以下、第１深さ範囲という）内の接続領域における第２導電型不純物濃度の最低値よりも低い第２導電型不純物濃度を有する深さ範囲（以下、特定深さ範囲という）が存在する。つまり、第１深さ範囲全体における接続領域の第２導電型不純物濃度が、前記特定深さ範囲における接続領域の第２導電型不純物濃度よりも高い。
このスイッチング素子がターンオフするときには、ボディ領域と第２領域との間のＰＮ接合界面から空乏層が広がるとともに、底部領域と第２領域との間のＰＮ接合界面からも空乏層が広がる。スイッチング素子がターンオフする過程において、前記特定深さ範囲の接続領域（すなわち、第２導電型不純物濃度が低い接続領域）が空乏化される。これによって、底部領域がボディ領域から電気的に分離され、底部領域の電位がフローティングとなる。このため、底部領域と半導体基板の下面との間に高い電位差が生じることが抑制される。
このスイッチング素子がターンオンするときには、ゲート電極にゲートオン電位が印加される。すると、ボディ領域にチャネル（反転層）が形成され、第２領域に広がっていた空乏層がボディ領域側に収縮する。また、ＭＯＳＦＥＴがターンオンする過程で、前記特定深さ範囲の接続領域から空乏層が収縮し、底部領域がボディ領域に対して電気的に接続される。また、第１深さ範囲では、接続領域の第２導電型不純物濃度が高いので、ゲート電極にゲートオン電位が印加されても接続領域に反転層が形成され難い。第１深さ範囲の接続領域には、反転層が形成されないか、または、反転層が形成されたとしてもその幅が狭い。したがって、第１深さ範囲において、接続領域が第２導電型を維持している部分の幅（図２０の幅Ｗ２４０に相当する幅）が広く確保される。このため、ボディ領域から接続領域を経て底部領域に至るキャリアの供給経路の抵抗が低く、ボディ領域から底部領域に高速でキャリアが供給される。このため、底部領域から第２領域へ広がっている空乏層が収縮するのが速い。したがって、このスイッチング素子では、ターンオンするときに短時間で第２領域の抵抗が低下する。したがって、このスイッチング素子では、従来よりも損失が生じ難い。
ＭＯＳＦＥＴ１０の平面図。 ＭＯＳＦＥＴ１０の縦断面図（図１のＩＩ−ＩＩ線における縦断面図）。 ＭＯＳＦＥＴ１０の縦断面図（図１のＩＩＩ−ＩＩＩ線における縦断面図）。 接続領域３８の拡大図。 接続領域３８のｐ型不純物濃度分布（より詳細には、ｐ型不純物の濃度の同一深さにおける最大値の分布）を示すグラフ。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の製造方法の説明図。 ＭＯＳＦＥＴ１０の製造方法の説明図。 変形例のＭＯＳＦＥＴの平面図。 実施例２のＭＯＳＦＥＴの平面図。 実施例２のＭＯＳＦＥＴの縦断面図（図１２のＸＩＩＩ−ＸＩＩＩ線における縦断面図）。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 変形例のＭＯＳＦＥＴの平面図。 実施例３のＭＯＳＦＥＴの縦断面図。 従来のＭＯＳＦＥＴの接続領域の拡大図。
図１〜３は、実施例１のＭＯＳＦＥＴ１０を示している。図２、３に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。
図２に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に配置されている。底部絶縁層２４ａは、トレンチ２２の底面と、トレンチ２２の底面近傍の側面を覆っている。底部絶縁層２４ａは、トレンチ２２の深さ方向に厚く形成されている。側面絶縁膜２４ｂは、底部絶縁層２４ａの上部に位置するトレンチ２２の側面を覆っている。各トレンチ２２内には、底部絶縁層２４ａの上部にゲート電極２６が配置されている。すなわち、ゲート電極２６とトレンチ２２の底面の間の絶縁層が、底部絶縁層２４ａである。各ゲート電極２６は、ゲート絶縁層２４（すなわち、底部絶縁層２４ａと側面絶縁膜２４ｂ）によって半導体基板１２から絶縁されている。側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）は、底部絶縁層２４ａの厚み（すなわち、底部絶縁層２４ａの上面と下面の間の幅（言い換えると、ゲート電極２６の下端とトレンチ２２の底面の間の間隔））よりも薄い。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。
各ソース領域３０は、ｎ型領域である。図１、２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の短手方向の側面（短手方向の端部に位置する側面であり、ｙ方向に沿って伸びる側面）において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において、側面絶縁膜２４ｂに接している。
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、高濃度領域３２ａとソース領域３０の下側に配置されている。低濃度領域３２ｂは、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂに接している。すなわち、低濃度領域３２ｂは、ソース領域３０の下側で、側面絶縁膜２４ｂに接している。また、図１、３に示すように、低濃度領域３２ｂは、トレンチ２２の長手方向の側面（長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。低濃度領域３２ｂは、トレンチ２２の長手方向の側面において、側面絶縁膜２４ｂに接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に配置されている。
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、トレンチ２２の短手方向の側面において、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。
各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。図３に示すように、各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。図２に示すように、各底部領域３６の周囲は、ドリフト領域３４に囲まれている。後述する接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。
図１、３に示すように、各接続領域３８は、対応するトレンチ２２の長手方向の側面に沿って設けられている。図３に示すように、各接続領域３８の下端は、対応する底部領域３６に接続されている。各接続領域３８の上端は、ボディ領域３２（低濃度領域３２ｂ）に接続されている。なお、本明細書では、トレンチ２２の側面に沿ってボディ領域３２から底部領域３６に向かって長く伸びている部分を、接続領域３８という。つまり、半導体基板１２の上面１２ａに沿って横方向に分布しているｐ型領域がボディ領域３２であり、そのボディ領域３２からトレンチ２２の側面に沿って下方向に突出している部分が、接続領域３８である。図３に示すように、各接続領域３８は、対応するトレンチ２２の長手方向の側面において、側面絶縁膜２４ｂと底部絶縁層２４ａに接している。
図４は、接続領域３８の拡大断面図である。上述したように、接続領域３８は、側面絶縁膜２４ｂと底部絶縁層２４ａに接している。図４に示す第１部分３８ａは、側面絶縁膜２４ｂと接続領域３８とが接している深さ範囲内の接続領域３８である。図４に示す第２部分３８ｂは、底部絶縁層２４ａと接続領域３８とが接している深さ範囲内の接続領域３８である。第１部分３８ａは、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に位置し、第２部分３８ｂは、ゲート電極２６の下端よりも下側に位置する。
図５は、接続領域３８内の深さ方向（ｚ方向）におけるｐ型不純物濃度分布を示している。なお、接続領域３８内では、横方向（ｘ方向及びｙ方向）においては、トレンチ２２に近い位置ほど高濃度にｐ型不純物が存在している。図５に示す各深さにおけるｐ型不純物濃度は、同一深さにおける接続領域３８内のｐ型不純物の濃度の最大値を表している。図５に示すように、第１部分３８ａ内では、その深さ範囲全体でｐ型不純物濃度が高い。第１部分３８ａ内のｐ型不純物濃度は、ソース領域３０とドリフト領域３４の間に配置されている低濃度領域３２ｂ（すなわち、チャネルが形成される領域）のｐ型不純物濃度よりも高い。第１部分３８ａ内では、その下端部においてｐ型不純物濃度が最低値Ｎｍｉｎ１となっている。本実施例では、ＭＯＳＦＥＴ１０のオン状態において第１部分３８ａ内に反転層が形成されないように、最低値Ｎｍｉｎ１が２×１０１８／ｃｍ３よりも高い値に調整されている。すなわち、第１部分３８ａの深さ範囲全体において、ｐ型不純物濃度が２×１０１８／ｃｍ３よりも高い。第２部分３８ｂ内では、上端部で最もｐ型不純物濃度が高く、上端部から深さＤ１の間の範囲では下側に向かうにしたがってｐ型不純物濃度が低下し、深さＤ１よりも深い範囲に位置する部分３８ｃではｐ型不純物濃度が低濃度で略一様に分布する。第２部分３８ｂ内のｐ型不純物濃度は、いずれの深さにおいても、上述した最低値Ｎｍｉｎ１よりも低い。部分３８ｃでは、ｐ型不純物濃度が第２部分３８ｂ内での最低値Ｎｍｉｎ２となっている。本実施例では、ＭＯＳＦＥＴ１０のオフ状態において部分３８ｃを空乏化させるために、部分３８ｃ内のｐ型不純物濃度Ｎｍｉｎ２が３×１０１７／ｃｍ３よりも低い値に調整されている。
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施例では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のボディ領域３２（低濃度領域３２ｂ）にチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。
ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。下部電極７２の電位が上昇する過程において、底部領域３６と下部電極７２の間の容量結合によって、底部領域３６の電位が少し上昇する。すると、底部領域３６から接続領域３８とボディ領域３２を介して上部電極７０へホールが流れる。このようにホールが流れている間は、底部領域３６の電位の上昇が抑制され、底部領域３６の電位が上部電極７０の電位よりもわずかに高い電位に維持される。
また、下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２とドリフト領域３４の間に電位差が生じる。このため、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、ドリフト領域３４の電位が上昇すると、底部領域３６とドリフト領域３４の間に電位差が生じる。このため、底部領域３６とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６からドリフト領域３４に空乏層が広がる。
また、ドリフト領域３４の電位が上昇すると、接続領域３８とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。接続領域３８の部分３８ｃ（図４、５参照）のｐ型不純物濃度が低いので、ｐｎ接合から部分３８ｃに広く空乏層が広がる。これによって、部分３８ｃ全体が空乏化される。部分３８ｃが空乏化されることによって、底部領域３６が上部電極７０から電気的に分離される。
なお、接続領域３８の第１部分３８ａのｐ型不純物濃度が高いので、第１部分３８ａには空乏層が広がり難い。したがって、第１部分３８ａはｐｎ接合の近傍の部分のみで空乏化される。
底部領域３６がボディ領域３２から電気的に分離されると、底部領域３６から上部電極７０に向かうホールの流れが停止し、底部領域３６の電位がフローティングとなる。このため、底部領域３６の電位が、下部電極７２の電位の上昇に伴って上昇する。このように、底部領域３６の電位が上昇することで、底部領域３６と下部電極７２の間の電位差が過大となることが防止される。すなわち、ボディ領域３２とドリフト領域３４との界面のＰＮ接合と、底部領域３６とドリフト領域３４との界面のＰＮ接合の２か所で電界のピークを形成することができるため、ＭＯＳＦＥＴ１０は高い耐圧を有する。下部電極７２の電位が上部電極７０に対して電源電圧分高い電位まで上昇することで、ＭＯＳＦＥＴ１０のターンオフか完了する。
ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、トレンチ２２の短手方向の側面において側面絶縁膜２４ｂに接している範囲のボディ領域３２（低濃度領域３２ｂ）に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。
また、接続領域３８の第１部分３８ａのｐ型不純物濃度が高いので、ゲート電極２６の電位をゲートオン電位に引き上げても、第１部分３８ａには反転層は形成されない。また、接続領域３８の第２部分３８ｂはゲート電極２６から離れているので、第２部分３８ｂにも反転層は形成されない。また、ドリフト領域３４の電位が低下する過程において、接続領域３８の部分３８ｃに広がっている空乏層が、ドリフト領域３４に向かって収縮する。その結果、底部領域３６が、ボディ領域３２に電気的に接続される。すると、上部電極７０からボディ領域３２と接続領域３８を介して底部領域３６にホールが流れる。底部領域３６にホールが供給されると、底部領域３６からドリフト領域３４に広がっていた空乏層が底部領域３６に向かって収縮する。このため、ドリフト領域３４の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。このため、ドリフト領域３４で損失が生じ難い。特に、本実施例では、接続領域３８に反転層が形成されないので、接続領域３８の幅方向全体にホールが流れることが可能であり、接続領域３８のホールに対する抵抗が小さい。したがって、底部領域３６に高速でホールを供給することが可能であり、底部領域３６からドリフト領域３４に広がっていた空乏層を高速で消滅させることができる。したがって、このＭＯＳＦＥＴ１０では、ゲート電極２６の電位をゲートオン電位に引き上げてから短時間でドリフト領域３４の抵抗が低下する。すなわち、このＭＯＳＦＥＴ１０は、ターンオンするときに短時間でオン抵抗が低下する。したがって、このＭＯＳＦＥＴ１０では、損失が生じ難い。
以上に説明したように、実施例１のＭＯＳＦＥＴ１０では、ターンオフ時に、下部電極７２の電位が上昇する過程で底部領域３６がフローティングとなるので、底部領域３６と下部電極７２の間に極端に大きい電位差が生じることが防止される。したがって、このＭＯＳＦＥＴ１０は、耐圧が高い。また、ターンオン時に、接続領域３８に反転層が形成されないので、底部領域３６からドリフト領域３４に広がっている空乏層を短時間で消滅させることができる。したがって、このＭＯＳＦＥＴ１０では、損失が生じ難い。
次に、実施例１のＭＯＳＦＥＴ１０の製造方法について説明する。まず、加工前の半導体基板１２を準備する。加工前の半導体基板１２は、ドリフト領域３４とドレイン領域３５を有するｎ型半導体によって構成されている。まず、エピタキシャル成長またはイオン注入によって、ボディ領域３２の低濃度領域３２ｂを形成する。次に、ソース領域３０、高濃度領域３２aを形成する。次に、半導体基板１２の上面１２ａを部分的にエッチングすることによって、図６に示すようにトレンチ２２を形成する。次に、図６に示すように、半導体基板１２にｐ型不純物を注入する。ここでは、半導体基板１２の厚み方向（ｚ方向）に対して傾斜した向きに沿ってｐ型不純物を照射する。これによって、トレンチ２２の長手方向の側面と底面にｐ型不純物を注入する。次に、図６とは反対側に不純物照射方向を傾斜させて、ｐ型不純物の注入を行う。これによって、図６とは反対側のトレンチ２２の長手方向の側面にｐ型不純物が注入される。次に、トレンチ２２内に絶縁層を充填し、その後、その絶縁層をエッチングする。ここでは、図７に示すように、トレンチの底部に絶縁層を残存させる。残存した絶縁層が、底部絶縁層２４ａとなる。ここでは、底部絶縁層２４ａの上面が低濃度領域３２ｂの下端よりも下側に位置するようにエッチングを行う。次に、図８に示すように、半導体基板１２にｐ型不純物を注入する。ここでは、図６の場合と同様に、半導体基板１２の厚み方向（ｚ方向）に対して傾斜した向きに沿ってｐ型不純物を照射する。これによって、トレンチ２２の長手方向の側面（底部絶縁層２４ａの上部の側面）にｐ型不純物を注入する。次に、図８とは反対側に不純物照射方向を傾斜させて、ｐ型不純物の注入を行う。これによって、図８とは反対側のトレンチ２２の長手方向の側面（底部絶縁層２４ａの上部の側面）にｐ型不純物が注入される。このようにｐ型不純物を注入することで、底部絶縁層２４ａよりも上部の側面（長手方向の側面）において、底部絶縁層２４ａに覆われている範囲の側面よりもｐ型不純物濃度が高くなる。次に、図９に示すように、トレンチ２２の側面に側面絶縁膜２４ｂを形成する。その後、半導体基板１２を熱処理することによって、半導体基板１２に注入したｐ型不純物を活性化させる。これによって、図１０に示すように、底部領域３６と接続領域３８を形成する。上述したように、トレンチ２２の長手方向の側面においては、底部絶縁層２４ａよりも上側の側面に、底部絶縁層２４ａに覆われている範囲の側面よりも高濃度にｐ型不純物が注入されている。このため、図５に示すようにｐ型不純物濃度が分布する接続領域３８を形成することができる。その後、ゲート電極２６、層間絶縁膜２８、上部電極７０及び下部電極７２を形成することで、図１〜３に示すＭＯＳＦＥＴ１０が完成する。
なお、上述した実施例１では、接続領域３８がトレンチ２２の長手方向の両側面に形成されていた。しかしながら、図１１に示すように、接続領域３８がトレンチ２２の長手方向の一方の側面にのみ形成されていてもよい。
実施例２では、図１２、１３に示すように、接続領域３８がトレンチ２２の短手方向の側面の一部に形成されている。実施例２でも、接続領域３８が、図５と同様のｐ型不純物濃度分布を有する。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１と等しい。実施例２のように接続領域３８が配置されていても、実施例１と略同様に接続領域３８が機能する。
次に、実施例２のＭＯＳＦＥＴの製造方法について説明する。まず、実施例１の製造方法と同様にして、低濃度領域３２ｂ、ソース領域３０、高濃度領域３２aとトレンチ２２を形成する。次に、図１４に示すように、半導体基板１２にｐ型不純物を注入する。図示していないが、接続領域３８を形成しない範囲のトレンチ２２の側面はマスクによって覆われている。ここでは、半導体基板１２の厚み方向（ｚ方向）に対して傾斜した向きに沿ってｐ型不純物を照射することによって、トレンチ２２の短手方向の側面（マスクに覆われていない範囲の側面）と底面にｐ型不純物が注入する。次に、図１４とは反対側に不純物照射方向を傾斜させて、ｐ型不純物の注入を行う。これによって、図１４とは反対側のトレンチ２２の短手方向の側面にｐ型不純物が注入される。次に、図１５に示すように、ｐ型不純物の照射方向の傾斜角度を大きくして、再度、ｐ型不純物の注入を行う。ここでは、トレンチ２２の短手方向の側面の上側の部分にｐ型不純物が注入される。トレンチ２２の短手方向の側面の下側の部分と底面にはｐ型不純物が注入されない。次に、図１５とは反対側に不純物照射方向を傾斜させて、ｐ型不純物の注入を行う。これによって、図１５とは反対側のトレンチ２２の短手方向の側面にｐ型不純物が注入される。このようにｐ型不純物を注入することで、図１５に示すように、短手方向の側面の上側の部分において、短手方向の側面の下側の部分よりもｐ型不純物濃度が高くなる。次に、半導体基板１２を熱処理することによって、半導体基板１２に注入したｐ型不純物を活性化させる。これによって、図１６に示すように、底部領域３６と接続領域３８を形成する。上述したように、トレンチ２２の短手方向の側面においては、上側の部分で下側の部分よりもｐ型不純物濃度が高い。したがって、図５に示すようにｐ型不純物濃度が分布する接続領域３８を形成することができる。その後、図１７に示すように、底部絶縁層２４ａと側面絶縁膜２４ｂを形成する。このとき、接続領域３８のｐ型不純物濃度が高い領域の下端（すなわち、図１５におけるｐ型不純物の注入範囲の下端）よりも上側に底部絶縁層２４ａの上面を配置する。その後、ゲート電極２６、層間絶縁膜２８、上部電極７０、下部電極７２を形成することで、実施例２のＭＯＳＦＥＴが完成する。
なお、上述した実施例２では、接続領域３８がトレンチ２２の短手方向の両側面に形成されていた。しかしながら、図１８に示すように、接続領域３８がトレンチ２２の短手方向の一方の側面にのみ形成されていてもよい。
上述した実施例１では、トレンチ２２の長手方向の側面を覆っている側面絶縁膜２４ｂの厚みが、トレンチ２２の短手方向の側面を覆っている側面絶縁膜２４ｂの厚みと等しい。これに対し、実施例３のＭＯＳＦＥＴでは、図１９に示すように、トレンチ２２の長手方向の側面を覆っている側面絶縁膜２４ｂの厚みが厚い。実施例３のＭＯＳＦＥＴでは、トレンチ２２の短手方向の側面を覆っている側面絶縁膜２４ｂの厚みは、図３と同程度に薄い。つまり、トレンチ２２の長手方向の側面を覆っている側面絶縁膜２４ｂの厚みが、トレンチ２２の短手方向の側面を覆っている側面絶縁膜２４ｂの厚みよりも厚い。言い換えると、接続領域３８に接している部分の側面絶縁膜２４ｂの厚みが、ドリフト領域３４に接している部分の側面絶縁膜２４ｂの厚みよりも厚い。このように接続領域３８に接している部分の側面絶縁膜２４ｂの厚みが厚いと、ゲート電極２６の電位に起因する電界の影響が、接続領域３８の第１部分３８ａに及び難くなる。したがって、この構成によれば、第１部分３８ａに反転層がさらに形成され難くなる。
なお、実施例２の構成において、接続領域３８に接している部分の側面絶縁膜２４ｂの厚みを、ドリフト領域３４に接している部分の側面絶縁膜２４ｂの厚みよりも厚くしてもよい。この構成でも、第１部分３８ａに反転層が形成され難くなる。
なお、上述した実施例１〜３では、ＭＯＳＦＥＴ１０をターンオンさせるときに、接続領域３８の第１部分３８ａに反転層が形成されない。しかしながら、第１部分３８ａに反転層が形成されてもよい。第１部分３８ａのｐ型不純物濃度が高いので、第１部分３８ａに反転層が形成されたとしても、その反転層の幅を従来よりも狭くすることができる。第１部分３８ａのより広い部分がｐ型に維持されるので、接続領域３８のホールに対する抵抗はそれほど高くならない。この構成でも、従来に比べて、底部領域３６からドリフト領域３４に広がっている空乏層を短時間で消滅させることができる。
また、上述した実施例１〜３では、ｎチャネル型のＭＯＳＦＥＴについて説明した。しかしながら、本明細書に開示の技術を他のスイッチング素子に適用してもよい。例えば、ｐチャネル型のＭＯＳＦＥＴやＩＧＢＴに本明細書に開示の技術を適用してもよい。ｐチャネル型のＭＯＳＦＥＴは、上述した実施例のＭＯＳＦＥＴのｎ型領域とｐ型領域とを入れ替えることで得ることができる。ＩＧＢＴは、上述した実施例のＭＯＳＦＥＴのｎ型のドレイン領域３５に代えて、ｐ型のコレクタ領域を設けることで得ることができる。
また、上述した実施例１〜３では、第２部分３８ｂの全体でｐ型不純物濃度が第１部分３８ａのｐ型不純物濃度の最低値Ｎｍｉｎ１よりも小さかった。しかしながら、第２部分３８ｂの一部の深さ範囲で、ｐ型不純物濃度が最低値Ｎｍｉｎ１より高くてもよい。このような構成でも、最低値Ｎｍｉｎ１よりも低いｐ型不純物濃度を有する深さ範囲内で第２部分３８ｂが空乏化することで、底部領域３６をボディ領域３２から電気的に分離することができる。
上述した実施例の構成要素と、請求項の構成要素との関係について説明する。実施例１〜３のソース領域３０は、請求項の第１領域の一例である。実施例１〜３のドリフト領域３４は、請求項の第２領域の一例である。実施例１〜３の接続領域３８の第１部分３８ａは、請求項の「側面絶縁膜と接続領域が接している深さ範囲内の接続領域」の一例である。実施例１〜３の接続領域３８の第２部分３８ｂは、請求項の「底部絶縁層と接続領域が接している深さ範囲内の接続領域」の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、接続領域に接している範囲の側面絶縁膜が、第２領域に接している範囲の側面絶縁膜よりも厚い。
この構成によれば、側面絶縁膜と接続領域とが接している深さ範囲内の接続領域により反転層が形成され難い。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：ＭＯＳＦＥＴ
１２ ：半導体基板
２２ ：トレンチ
２４ ：ゲート絶縁層
２４ａ ：底部絶縁層
２４ｂ ：側面絶縁膜
２６ ：ゲート電極
２８ ：層間絶縁膜
３０ ：ソース領域
３２ ：ボディ領域
３４ ：ドリフト領域
３５ ：ドレイン領域
３６ ：底部領域
３８ ：接続領域
７０ ：上部電極
７２ ：下部電極

Claims (1)

  1. スイッチング素子であって、
    半導体基板と、
    前記半導体基板の上面に設けられたトレンチと、
    前記トレンチの底部に配置されており、前記トレンチの底面と前記底面近傍の前記トレンチの側面を覆っている底部絶縁層と、
    前記底部絶縁層の上部で前記トレンチの前記側面を覆っており、前記底部絶縁層の上面と下面の間の幅よりも小さい厚みを備える側面絶縁膜と、
    前記トレンチ内に配置されており、前記底部絶縁層と前記側面絶縁膜によって前記半導体基板から絶縁されているゲート電極、
    を有しており、
    前記半導体基板が、
    前記側面絶縁膜に接している第１導電型の第１領域と、
    前記第１領域の下側で前記側面絶縁膜に接している第２導電型のボディ領域と、
    前記ボディ領域の下側で前記側面絶縁膜と前記底部絶縁層に接しており、前記ボディ領域によって前記第１領域から分離されている第１導電型の第２領域と、
    前記トレンチの前記底面において前記底部絶縁層に接している第２導電型の底部領域と、
    前記トレンチの前記側面に沿って伸びており、前記底部絶縁層と前記側面絶縁膜に接しており、前記ボディ領域と前記底部領域とを接続している第２導電型の接続領域、
    を有しており、
    前記接続領域が、前記トレンチの前記側面のうちの前記トレンチの短手方向の端部に位置する側面の一部において前記底部絶縁層と前記側面絶縁膜に接しており、
    前記接続領域に接している範囲の前記側面絶縁膜が、前記第２領域に接している範囲の前記側面絶縁膜よりも厚く、
    前記底部絶縁層と前記接続領域が接している深さ範囲内の前記接続領域に、前記側面絶縁膜と前記接続領域が接している深さ範囲内の前記接続領域における第２導電型不純物濃度の最低値よりも低い第２導電型不純物濃度を有する深さ範囲が存在する、
    スイッチング素子。
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