JP2019129290A - 半導体素子 - Google Patents

Abstract

【課題】 底部領域の周辺の電界を緩和する。【解決手段】 半導体素子であって、半導体基板と、前記半導体基板の上面に設けられたトレンチを備えている。前記半導体基板が、前記トレンチに接しているｐ型のボディ領域と、前記ボディ領域の下側で前記トレンチに接しているｎ型のドリフト領域と、前記トレンチの底面において前記トレンチに接しているｐ型の底部領域と、前記トレンチの側面において前記トレンチに接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域を備えている。前記接続領域のｐ型不純物濃度が、前記ボディ領域から前記底部領域に向かうにしたがって減少するように分布している。【選択図】 図２

Description

本明細書は、半導体素子を開示する。

特許文献１には、上面にトレンチが設けられている半導体基板を有する半導体素子が開示されている。半導体基板は、ｐ型のボディ領域とｎ型のドリフト領域を有している。ボディ領域は、トレンチに接している。ドリフト領域は、ボディ領域の下側でトレンチに接している。また、半導体基板は、トレンチの底面においてトレンチに接しているｐ型の底部領域と、トレンチの側面においてトレンチに接しているｐ型の接続領域を有している。接続領域は、ボディ領域と底部領域を接続している。上述したドリフト領域は、接続領域が存在しない範囲でトレンチに接している。

この半導体素子がオフするときには、ボディ領域及び底部領域からドリフト領域内に空乏層が伸びる。底部領域から伸びる空乏層によって、トレンチの下端近傍における電界の集中が抑制される。また、半導体素子がオフする過程で、接続領域が空乏化されることにより、底部領域がボディ領域から電気的に分離される。その結果、底部領域の電位がフローティングとなる。これにより、底部領域と半導体基板の裏面との間に高い電位差が生じることが抑制される。

この半導体素子がオンするときには、ドリフト領域内に広がっていた空乏層が収縮して半導体素子がオン状態となる。その過程で、接続領域内の空乏層も収縮し、接続領域を介して底部領域がボディ領域に電気的に接続される。すると、接続領域を介してボディ領域から底部領域にホールが供給される。その結果、底部領域からドリフト領域に広がっていた空乏層が底部領域に向かって収縮する。このため、半導体素子がオンするときに短時間でドリフト領域の抵抗が低下する。したがって、この半導体素子では、損失が生じ難い。

特開２００７−２４２８５２号公報

特許文献１の半導体素子では、オフしたときに、底部領域の周辺で高い電界が生じる。本明細書は、接続領域と底部領域を有する半導体素子において、底部領域の周辺での電界を緩和する技術を開示する。

本明細書が開示する半導体素子は、半導体基板と、前記半導体基板の上面に設けられたトレンチを備えている。前記半導体基板が、前記トレンチに接しているｐ型のボディ領域と、前記ボディ領域の下側で前記トレンチに接しているｎ型のドリフト領域と、前記トレンチの底面において前記トレンチに接しているｐ型の底部領域と、前記トレンチの側面において前記トレンチに接しているとともに前記ボディ領域と前記底部領域を接続しているｐ型の接続領域を備えている。前記接続領域のｐ型不純物濃度が、前記ボディ領域から前記底部領域に向かうにしたがって減少するように分布している。

このような構成によると、接続領域で従来よりも高い電位差を保持できるようになり、底部領域の周辺の電界を緩和することができる。

ＭＯＳＦＥＴ１０の上面図。 図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 従来のＭＯＳＦＥＴがオフしているときの空乏層の分布を示す断面図。 ＭＯＳＦＥＴ１０がオフしているときの空乏層の分布を示す断面図。 電界強度の分布を示すグラフ。 ＭＯＳＦＥＴ１０のオフ状態における電圧−電流特性を示すグラフ。 変形例のＭＯＳＦＥＴの図２に対応する断面図。

図１〜３は、実施形態のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）によって構成されている。

図２、３に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２、３に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に設けられている。底部絶縁層２４ａは、トレンチ２２の底面と、その底面近傍の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁層２４ａよりも上側のトレンチ２２の側面を覆っている。底部絶縁層２４ａの厚み（すなわち、底部絶縁層２４ａの上面と下面の間の幅）は、側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の幅）よりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

図２、３に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。

図２、３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の側面において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ｂに接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、ソース領域３０及びコンタクト領域３２ａの下側に配置されている。メインボディ領域３２ｂは、トレンチ２２の側面において、側面絶縁膜２４ｂに接している。すなわち、メインボディ領域３２ｂは、ソース領域３０の下側で側面絶縁膜２４ｂに接している。ボディ領域３２の下端（すなわち、メインボディ領域３２ｂの下端）は、ゲート電極２６の下端よりも上側に配置されている。

各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。

接続領域３８は、ｐ型領域である。図２に示すように、接続領域３８は、トレンチ２２の側面に接しており、トレンチ２２の側面に沿ってｚ方向に伸びている。図１に示すように、トレンチ２２の各側面に対して、複数の接続領域３８がｙ方向に間隔を開けて配置されている。図２に示すように、接続領域３８の上端はメインボディ領域３２ｂに接続されており、接続領域３８の下端は底部領域３６に接続されている。すなわち、接続領域３８は、ボディ領域３２と底部領域３６を接続している。接続領域３８は、高濃度領域３８ａと低濃度領域３８ｂを有している。

高濃度領域３８ａは、低濃度領域３８ｂよりも高いｐ型不純物濃度を有している。高濃度領域３８ａのｐ型不純物濃度は、低濃度領域３８ｂのｐ型不純物濃度の１０倍以上である。本実施形態では、高濃度領域３８ａのｐ型不純物濃度が２．０〜５．０×１０¹⁷ｃｍ^-3であり、低濃度領域３８ｂのｐ型不純物濃度が２．０〜５．０×１０¹⁶ｃｍ^-3である。高濃度領域３８ａのｐ型不純物濃度は、メインボディ領域３２ｂのｐ型不純物濃度よりも高い。高濃度領域３８ａは、接続領域３８のうちの上部を構成しており、低濃度領域３８ｂは、接続領域３８のうちの下部を構成している。すなわち、接続領域３８内のｐ型不純物濃度は、上側（高濃度領域３８ａ内）で高く、下側（低濃度領域３８ｂ内）で低い。高濃度領域３８ａの上端は、ボディ領域３２に接続されている。高濃度領域３８ａの下端は、低濃度領域３８ｂの上端に接続されている。低濃度領域３８ｂの下端は、底部領域３６に接続されている。高濃度領域３８ａと低濃度領域３８ｂの間の界面は、ゲート電極２６の下端よりも下側に位置している。

ドリフト領域３４は、ｎ型領域である。図２、３に示すように、ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。図３に示すように、ドリフト領域３４は、接続領域３８が存在しない位置のトレンチ２２の側面において、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のメインボディ領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。

ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。下部電極７２の電位が上昇する過程において、底部領域３６と下部電極７２の間の容量結合によって、底部領域３６の電位が少し上昇する。すると、底部領域３６から接続領域３８とボディ領域３２を介して上部電極７０へホールが流れる。このようにホールが流れている間は、底部領域３６の電位の上昇が抑制され、底部領域３６の電位が上部電極７０の電位よりもわずかに高い電位に維持される。

また、下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位が上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２とドリフト領域３４の間に電位差が生じる。このため、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、ドリフト領域３４の電位が上昇すると、底部領域３６とドリフト領域３４の間に電位差が生じる。このため、底部領域３６とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６からドリフト領域３４に空乏層が広がる。

また、ドリフト領域３４の電位が上昇すると、接続領域３８とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。すると、そのｐｎ接合から接続領域３８内に空乏層が広がる。接続領域３８が空乏化されることによって、底部領域３６がボディ領域３２から電気的に分離される。底部領域３６がボディ領域３２から電気的に分離されると、底部領域３６から上部電極７０に向かうホールの流れが停止し、底部領域３６の電位がフローティングとなる。このため、底部領域３６の電位が、下部電極７２の電位の上昇に伴って上昇する。このように、底部領域３６の電位が上昇することで、底部領域３６と下部電極７２の間の電位差が過大となることが防止される。

ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、ゲート絶縁層２４に接している範囲のボディ領域３２に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。

また、ドリフト領域３４の電位が低下する過程において、接続領域３８に広がっている空乏層が、ドリフト領域３４に向かって収縮する。その結果、底部領域３６が、接続領域３８を介してボディ領域３２に電気的に接続される。すると、上部電極７０からボディ領域３２と接続領域３８を介して底部領域３６にホールが流れる。底部領域３６にホールが供給されると、底部領域３６からドリフト領域３４に広がっていた空乏層が底部領域３６に向かって収縮する。このため、ドリフト領域３４の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。このため、ドリフト領域３４で損失が生じ難い。

次に、ＭＯＳＦＥＴがオフしているときのトレンチ近傍における電位分布について説明する。なお、以下では、実施形態のＭＯＳＦＥＴ１０と比較例のＭＯＳＦＥＴを比較しながら説明する。

図４は、比較例のＭＯＳＦＥＴを示している。なお、図４では、説明のため、実施形態のＭＯＳＦＥＴ１０の各部と共通の機能を有する部分に、実施形態のＭＯＳＦＥＴ１０の各部と同じ参照符号を付している。比較例のＭＯＳＦＥＴでは、接続領域３８全体が、上述した高濃度領域３８ａと同じｐ型不純物濃度を有している。図４、５において、グレーにハッチングされた領域は空乏化されていない領域（以下、非空乏化領域という場合がある）を示し、その他の半導体領域は空乏化された領域を示している。図４に示すように、底部領域３６内には、トレンチ２２の底面近傍に非空乏化領域１００が存在している。メインボディ領域３２ｂ内には、略全域に非空乏化領域１０２が分布している。接続領域３８は、上端部を除く全域で空乏化している。接続領域３８の上端部には、ボディ領域３２から非空乏化領域１０２が進入している。すなわち、ボディ領域３２から接続領域３８の上端部に跨って非空乏化領域１０２が分布している。このように非空乏化領域１００、１０２が分布していると、非空乏化領域１００の下端部近傍と、非空乏化領域１０２の下端部近傍に電界が集中する。底部領域３６が設けられていると、このように電界集中箇所が分散するので、底部領域３６が設けられていない場合に比べて電界集中箇所における電界を緩和することができる。しかしながら、それでも、比較例のＭＯＳＦＥＴでは、非空乏化領域１００の下端近傍で比較的大きい電界が生じる。非空乏化領域１００の下端近傍における電界をさらに緩和することが好ましい。

図５は、実施形態のＭＯＳＦＥＴ１０を示している。上述したように、実施形態のＭＯＳＦＥＴ１０では、接続領域３８の上部が高濃度領域３８ａであり、接続領域３８の下部が低濃度領域３８ｂである。実施形態のＭＯＳＦＥＴ１０でも、比較例のＭＯＳＦＥＴと同様に、底部領域３６のトレンチ２２の底面近傍に非空乏化領域１００が存在している。他方、実施形態のＭＯＳＦＥＴ１０では、非空乏化領域１０２の分布が比較例のＭＯＳＦＥＴとは異なる。実施形態のＭＯＳＦＥＴ１０は低濃度領域３８ｂを有しているので、実施形態のＭＯＳＦＥＴ１０では、比較例のＭＯＳＦＥＴよりも、接続領域３８全体が有するｐ型不純物の総量が少ない。このため、実施形態のＭＯＳＦＥＴ１０では、比較例のＭＯＳＦＥＴよりも、接続領域３８が空乏化され易い。このため、図５に示すように、実施形態のＭＯＳＦＥＴ１０では、比較例のＭＯＳＦＥＴよりも、接続領域３８内の非空乏化領域１０２が上側に押し上げられている。言い換えると、非空乏化領域１０２が接続領域３８内に進入する距離が短い。このため、実施形態のＭＯＳＦＥＴ１０では、接続領域３８内のより広い範囲が空乏化している。したがって、実施形態のＭＯＳＦＥＴ１０では、比較例のＭＯＳＦＥＴよりも、接続領域３８内で高い電圧を保持することができる。その結果、非空乏化領域１００の下端近傍で生じる電界が緩和される。

図６は、図４、５のＶＩ−ＶＩ線の位置における電界強度の分布を模式的に示している。図６のグラフＡが実施形態のＭＯＳＦＥＴ１０を示しており、図６のグラフＢが比較例のＭＯＳＦＥＴを示している。なお、図６では、グラフＡの上端がグラフＢの上端よりもΔｄだけ上側に位置しているが、これは、上述したように接続領域３８内の非空乏化領域１０２が実施形態のＭＯＳＦＥＴ１０では比較例のＭＯＳＦＥＴよりも上側に位置しているためである。図６に示すように、グラフＡ、Ｂのいずれでも、接続領域３８とドリフト領域３４の界面のｐｎ接合５０において電界強度がピークとなる。ｐｎ接合５０における電界強度は、図４、５の非空乏化領域１００の下端近傍の電界強度と相関を有する。したがって、ｐｎ接合５０における電界強度が低いことは、非空乏化領域１００の下端近傍の電界強度が低いことを意味する。ドリフト領域３４内では、グラフＡ、Ｂのいずれでも、下側に向かうにしたがって電界強度が略一定の傾きで低下する。比較例のＭＯＳＦＥＴでは、接続領域３８内のｐ型不純物濃度が高濃度で一定である。このため、グラフＢに示すように、接続領域３８内ではｐｎ接合５０から上側に向かうにしたがって電界強度が一定の略傾きで低下する。他方、実施形態のＭＯＳＦＥＴ１０では、接続領域３８内のｐ型不純物濃度が、高濃度領域３８ａで高く、低濃度領域３８ｂで低い。このため、低濃度領域３８ｂでは、高濃度領域３８ａよりも電界強度の変化率が小さくなる。したがって、グラフＡに示すように、実施形態のＭＯＳＦＥＴ１０では、低濃度領域３８ｂ内ではｐｎ接合５０から上側に向かうにしたがって電界強度が小さい傾きで低下し、高濃度領域３８ａ内では上側に向かうにしたがって電界強度が大きい傾きで低下する。すなわち、接続領域３８内で、グラフＡが折れ曲がっている。

グラフＡ、Ｂを積分した値（すなわち、グラフＡまたはＢと縦軸で囲まれた面積）は、空乏層で保持される電圧を意味する。図６では、グラフＡ、Ｂの間で印加電圧（すなわち、グラフＡまたはＢと縦軸で囲まれた面積）は略同一とされている。図６に示すように、印加電圧を略同一とした場合には、グラフＡの上端がグラフＢの上端よりもΔｄだけ上側に位置することで、ｐｎ接合５０における電界強度が低くなる。さらに、グラフＡのように接続領域３８内でグラフが折れ曲がっている（電界強度が高い方に凸となるように折れ曲がっている）方が、接続領域３８内で保持される電圧が大きくなるので、ｐｎ接合５０における電界強度が低くなる。このように、実施形態のＭＯＳＦＥＴ１０では、接続領域３８内の非空乏化領域１０２を上側に押し上げる効果と、接続領域３８内で電界強度のグラフＡが折れ曲がる効果とによって、ｐｎ接合５０における電界強度が低くなる。したがって、実施形態のＭＯＳＦＥＴ１０では、比較例のＭＯＳＦＥＴよりも、底部領域３６（すなわち、非空乏化領域１００の下端近傍）における電界集中を緩和することができる。

図７は、実施形態のＭＯＳＦＥＴ１０の耐圧を示すグラフＣと、比較例のＭＯＳＦＥＴの耐圧を示すグラフＤとを示している。図７は、オフ状態のＭＯＳＦＥＴのドレイン‐ソース間電圧Ｖｄを上昇させたときにＭＯＳＦＥＴに流れるドレイン電流（漏れ電流）Ｉｄを示している。図７に示すように、実施形態のＭＯＳＦＥＴ１０では、比較例のＭＯＳＦＥＴよりも、漏れ電流Ｉｄが流れ難い。すなわち、実施形態のＭＯＳＦＥＴ１０は、比較例のＭＯＳＦＥＴよりも、高い耐圧を有している。このように、接続領域３８のｐ型不純物濃度を上側から下側に向かって低下するように分布させることで、底部領域３６における電界集中が緩和され、ＭＯＳＦＥＴの耐圧を向上させることができる。

なお、上述した実施形態では、接続領域３８が、高濃度領域３８ａと低濃度領域３８ｂの２層によって構成されていた。しかしながら、図８に示すように、接続領域３８が、高濃度領域３８ａ、中濃度領域３８ｃ及び低濃度領域３８ｂの３層によって構成されていてもよく、または、それ以上の数の層によって構成されていてもよい。すなわち、接続領域３８内のｐ型不純物濃度がボディ領域側から底部領域側に向かうにしたがって減少していれば、接続領域３８が３層以上の層によって構成されていてもよい。また、接続領域３８内のｐ型不純物濃度が、ボディ領域側から底部領域側に向かうにしたがって徐々に低下するように構成されていてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２４：ゲート絶縁層
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域
７０：上部電極
７２：下部電極

Claims (1)

1. 半導体素子であって、
   半導体基板と、
   前記半導体基板の上面に設けられたトレンチ、
   を備えており、
   前記半導体基板が、
   前記トレンチに接しているｐ型のボディ領域と、
   前記ボディ領域の下側で前記トレンチに接しているｎ型のドリフト領域と、
   前記トレンチの底面において前記トレンチに接しているｐ型の底部領域と、
   前記トレンチの側面において前記トレンチに接しており、前記ボディ領域と前記底部領域を接続しているｐ型の接続領域、
   を備えており、
   前記接続領域のｐ型不純物濃度が、前記ボディ領域から前記底部領域に向かうにしたがって減少するように分布している、
   半導体素子。

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