JP6601824B2 - Ioインターフェースレベル変換回路、ioインターフェースレベル変換方法及び記憶媒体 - Google Patents
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Description
IOインターフェースの中間レベルVdd_ioを提供するように構成される中間レベル発生回路と、
IOインターフェースの中間レベルVdd_ioに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換するように構成されるレベル変換回路とを含む。
前記電流ミラーユニットは、電流シンクに応じて中間レベル発生ユニットにバイアス電流を提供するように構成され、
前記中間レベル発生ユニットは、前記バイアス電流によって、IOインターフェースの中間レベルVdd_ioを提供するように構成される。
前記中間レベル発生ユニットは、PM0、NM0、NM1、NM3、NM4を含み、前記PM0、NM0、NM3、NM4がダイオード形態で接続されることで、出力されたIOインターフェースの中間レベルVdd_ioをNM0のゲートソース電圧とPM0のゲートソース電圧の和に設定するように構成される。
前記NM0〜NM2がNMOSであり、前記PM0がPMOSであり、前記PM1、PM2及びNM3、NM4が高圧DMOSである。
前記PM2のソースがチップ内部電源VDDに接続され、ドレインがNM3のドレイン、NM3のゲート、及びNM4のゲートに接続され、
前記NM3のソースがPMOSであるPM0のソースに接続され、
前記PM0のゲート、PM0のドレイン、NM0のゲート、NM0のドレインがNM1のゲートに接続され、
前記NM0のソースが接地電位に接続され、
前記NM1のソースが接地電位に接続され、ドレインがNM4のソースに接続され出力フィルタコンデンサーのアノードに接続されて回路の出力側とし、
前記NM4のドレインがチップ内部電源VDDに接続される。
中間レベル発生回路によってIOインターフェースの中間レベルVdd_ioを提供することと、
レベル変換回路によって、IOインターフェースの中間レベルVdd_ioに応じて外部の論理的な信号をチップ内部電源ドメインの信号に変換することとを含む。
電流ミラーユニットによって、電流シンクに応じて中間レベル発生ユニットにバイアス電流を提供することと、
中間レベル発生ユニットによって、IOインターフェースの中間レベルVdd_ioを提供することとを含む。
PM0、NM0、NM3、NM4がダイオード形態で接続されることで、出力されたIOインターフェースの中間レベルVdd_ioをNM0のゲートソース電圧とPM0のゲートソース電圧の和に設定し、
前記方法は、NM1がNM4にバイアス電流を提供することで、後段無負荷によりNM4のゲートソース電圧が0になって出力されたIOインターフェースの中間レベルVdd_ioが高いことを避けることと、
フィルタコンデンサーによって前記中間レベル発生回路の出力電圧を安定させることとを含む。
フィルタコンデンサーによって前記中間レベル発生回路の出力電圧を安定させることとを含む。
Claims (8)
- IOインターフェースレベル変換回路であって、
IOインターフェースの中間レベルVdd_ioを提供するように構成される中間レベル発生回路と、
IOインターフェースの中間レベルVdd_ioに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換するように構成されるレベル変換回路と、を含み、
前記中間レベル発生回路は、電流ミラーユニットと中間レベル発生ユニットとを含み、
前記電流ミラーユニットは、電流シンクに応じて、中間レベル発生ユニットにバイアス電流を提供するように構成され、前記電流ミラーユニットは、MOSであるPM1とPM2とを含み、前記PM1のゲートとドレインがPM2のゲートに接続させて電流ミラーが形成され、
前記中間レベル発生ユニットは、バイアス電流によってIOインターフェースの中間レベルVdd_ioを提供するように構成され、
前記中間レベル発生ユニットは、MOSであるPM0、NM0、NM1、NM3、NM4を含み、
前記PM1のソースがチップ内部電源VDDに接続され、ゲート、ドレインが短絡されPM2のゲートと電流シンクI0に接続され、
前記PM2のソースがチップ内部電源VDDに接続され、ドレインがNM3のドレイン、NM3のゲート、及びNM4のゲートに接続され、
前記NM3のソースがPMOSであるPM0のソースに接続され、
前記PM0のゲート、PM0のドレイン、NM0のゲート、NM0のドレインがNM1のゲートに接続され、
前記NM0のソースが接地電位に接続され、
前記NM1のソースが接地電位に接続され、ドレインがNM4のソースに接続され出力フィルタコンデンサーのアノードに接続されて回路の出力側とし、
前記NM4のドレインがチップ内部電源VDDに接続され、
出力されたIOインターフェースの中間レベルVdd_ioをNM0のゲートソース電圧とPM0のゲートソース電圧の和に設定するように構成される
前記IOインターフェースレベル変換回路。 - 前記NM0、前記NM1、前記NM3、前記NM4がNMOSであり、前記PM0〜PM2がPMOSであり、または、
前記NM0〜NM1がNMOSであり、前記PM0がPMOSであり、前記PM1、PM2、NM3、NM4が高圧DMOSである
請求項1に記載のIOインターフェースレベル変換回路。 - 前記中間レベル発生回路は、前記中間レベル発生回路の出力電圧を安定させるように構成される出力フィルタコンデンサーをさらに含む
請求項1に記載のIOインターフェースレベル変換回路。 - 前記NM1がNM4にバイアス電流を提供することで、後段無負荷によりNM4のゲートソース電圧が0になって出力されたIOインターフェースの中間レベルVdd_ioが高いことを避けるように構成される
請求項1に記載のIOインターフェースレベル変換回路。 - 請求項1乃至4に記載のIOインターフェースレベル変換回路によるIOインターフェースレベル変換方法であって、
前記中間レベル発生回路によりIOインターフェースの中間レベルVdd_ioを提供することと、
前記レベル変換回路により、前記IOインターフェースの中間レベルVdd_ioに応じて、外部の論理的な信号をチップ内部電源ドメインの信号に変換することと、を含む、
IOインターフェースレベル変換方法。 - 前記IOインターフェースの中間レベルVdd_ioを提供することは、
中間レベル発生回路の電流ミラーユニットによって、電流シンクに応じて中間レベル発生回路の中間レベル発生ユニットにバイアス電流を提供すること、を含む
請求項5に記載のIOインターフェースレベル変換方法。 - 前記方法は、さらに、
フィルタコンデンサーによって前記中間レベル発生回路の出力電圧を安定させることを含む
請求項6に記載のIOインターフェースレベル変換方法。 - コンピュータ記憶媒体であって、
前記コンピュータ記憶媒体にはコンピュータ実行可能な命令が記憶され、
当該コンピュータ実行可能な命令は、請求項5〜7いずれか1項に記載のIOインターフェースレベル変換方法を実行するように構成される、前記コンピュータ記憶媒体。
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