JP6579259B2 - 光電変換装置 - Google Patents

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Description

本発明は、光電変換装置に関する。
光電変換装置は、入射光に応じて光電変換を行う光電変換素子及び光電変換された電荷を電圧に変換する電荷電圧変換部を備える画素が、二次元に配置された画素ブロックと、該画素ブロックから出力された信号を処理する複数の信号処理とで構成されている。このような構成は、一体化するのに有利なＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）により形成されている。
このような光電変換装置は、撮像素子（イメージセンサ）として、ビデオカメラやデジタルカメラ、複写機等、さまざまな撮像機器に用いられている。ここで、撮像機器に搭載するイメージセンサは、高画質化を達成するべくノイズ低減が望まれつつ、イメージセンサが配置できる基板のレイアウト面積の制約がある。
例えば、特許文献１には、水平転送バスラインがカラムＡＤ回路上を交差する構成で、レイアウト面積の増加を抑制しつつ、カラムＡＤ回路から水平転送バスラインへのクロストークによるノイズの発生を低減させる構成が提案されている。
上記特許文献１のように、横長の光電変換装置に対して、横給電のみで給電を行おうとすると、ＩＲドロップ対策で、電源・ＧＮＤ領域をとらざるをえず、幅の広い配線導線（メタル）での給電が必要になる。つまり、光電変換装置の短手方向のサイズが大きくなり、１ウェハあたりのチップの取れ数が少なくなることに起因して、１チップ当たりの製造コストが増加してしまう。
そこで、本発明は、上記事情に鑑み、短手方向のサイズが縮小できる光電変換装置を提供することを目的とする。
上記課題を解決するため、本発明の一態様では、横長の長方形形状の光電変換装置であって、複数の画素が配置された画素ブロックと、前記画素ブロックから出力された信号を処理する、当該光電変換装置の短手方向に並列された複数の信号処理ブロックと、前記画素ブロック及び前記複数の信号処理ブロックへ電源電圧を供給する電源電圧供給ブロックと、前記電源電圧供給ブロックに接続される電極パッドと、を備えており、
前記複数の画素の夫々は、入射光に応じて光電変換を行う光電変換素子および光電変換された電荷を電圧に変換する増幅器を含む電荷電圧変換部を備え、
前記画素ブロックでは、所定の数毎の画素が一纏りの信号処理単位である１つのカラムとして設定され、複数の該カラムが当該光電変換装置の長手方向に並列されており、
前記電源電圧供給ブロックから出力される前記電源電圧を、前記短手方向から、前記画素ブロックの複数のカラム毎へ給電可能にする、複数の縦給電配線が設けられ、前記電源電圧供給ブロックから出力される前記電源電圧を、前記長手方向から、前記画素ブロック及び前記複数の信号処理ブロックへ、給電可能である、複数の横給電配線が設けられ、前記縦給電配線と前記横給電配線とは接続されていることを特徴とする
光電変換装置を提供する。
一態様によれば、光電変換装置において、短手方向のサイズを縮小することができる。
本発明の第１実施形態に係る光電変換装置。 比較例に係る光電変換装置。 図１の光電変換装置の画素ブロック内の詳細図。 図３の画素ブロック内のスイッチや増幅器をトランジスタで構成した場合の回路図。 本発明の第２実施形態に係る光電変換装置。 電源電圧供給ブロックが複数設けられる場合の光電変換装置。 電極パッドが複数ある場合の光電変換装置。 画素ブロック内の給電方法の概略図。 ノイズ源に対しては横給電のみを利用した場合の概略図。 信号処理ブロックがサイクリック型Ａ／Ｄコンバータである場合の具体的な回路図。
以下、図面を参照して本発明を実施するための形態について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付し、重複する説明を省略する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る光電変換装置を示す。本発明の光電変換装置は、例えば、ビデオカメラやデジタルカメラ、複写機等、さまざまな撮像機器に用いられる、ＣＭＯＳセンサとして機能する。
図１に示す光電変換装置１は、画素ブロック１０と、信号処理ブロック２０Ａ〜２０Ｚと、電源電圧供給ブロック３０と、電極パッド４０とを備える。
画素ブロック１０では、入射光量を画素信号に変換する画素（Pixel）が二次元に配置されている。
信号処理ブロック２０Ａ〜２０Ｚは、画素ブロック１０から出力された信号を処理する。複数の信号処理ブロック２０Ａ〜２０Ｚは、光電変換装置１の短手方向に並んで配列（並列）されている。
電源電圧供給ブロック３０は、これらの各ブロックへ電源電圧を供給する。電極パッド４０は、電源電圧供給ブロック３０に電源電圧を給電する。
また、本発明が適用される光電変換装置は、１対の長辺と１対の短辺とを備えた横長の長方形形状である。光電変換装置１において、画素ブロック１０、信号処理ブロック２０Ａ〜２０Ｚ、電源電圧供給ブロック３０、電極パッド４０は、順に上から下に短辺方向に（図１の上下方向に）並んで配置されている。
電源電圧供給ブロック３０から出力される電源電圧を、画素ブロック１０の複数のカラム（ＰＵ１〜ＰＵｎ）毎へ光電変換装置１の短辺方向（短手方向、図１の上下方向）に、給電可能にする、複数の縦給電配線ＶＬ１〜ＶＬｎが設けられている。
本明細書において、カラムとは、複数の光電変換素子を一纏めにした信号処理系統の最小単位（一纏りの信号処理単位：Processing Unit）を示す。本願では６個（Ｒ（赤），Ｇ（緑），Ｂ（青）の各２画素）の光電変換素子を処理する系統を１カラムとしている。なお、１カラム当たりの個数は、６個に限定されず、他の数であってもよい。
画素ブロック１０では、光電変換装置１の長辺方向（図１の左右方向）に、このように設定された信号処理単位であるカラムＰＵ１〜ＰＵｎが、複数並んで配列（並列）されている。
電源電圧供給ブロック３０から出力される電源電圧を、画素ブロック１０及び複数の信号処理ブロック２０Ａ〜２０Ｚへ、光電変換装置１の長辺方向（長手方向）に、給電可能にする、複数の横給電配線ＨＬが設けられている。
そして、電源電圧供給ブロック３０からの電源電圧を伝送する、短手方向に延伸する縦給電配線ＶＬと、長手方向に延伸する横給電配線ＨＬとは接続されている。
本明細書において、横給電は光電変換装置の長手方向（図１の左右方向）の給電（長手方向から各ブロックへの給電）を意味し、縦給電は、光電変換装置の短手方向（図１の上下方向）の給電（短手方向から各ブロックへの給電）を意味する。
図１に示す本発明の第１実施形態では、全ての配線で、メッシュ状に縦給電及び横給電の両方を行っている。
＜比較例＞
図２は、比較例に係る光電変換装置を示す。この比較例では、横長の光電変換装置において、横給電のみで給電を行っている。
ここで、光電変換装置の長手方向は、光電変換素子の搭載数と光電変換素子１つあたりのサイズで律速している。詳しくは、長手方向のサイズを小さくするには、光電変換素子の搭載数を減らす又は一つあたりの光電変換素子のサイズを小さくすることになる。
しかし、光電変換素子の搭載数を減らすと解像度の低下を招き、光電変換素子を小さくすると感度低下を招く恐れがあるため、光電変換装置の長手方向のサイズを小さくすることは難しい。
そのため、光電変換装置の面積を減らすためには短手方向のサイズを縮小することは重要である。例えば、長手方向のサイズを変えずに全体のサイズを縮小するため、「長手方向：短手方向」のアスペクト比は１０：１から、ときには１００：１に及ぶこともある。
図２に示すように、光電変換装置に対して、横給電のみで給電を行おうとすると、電源配線上に生じるＩＲ積の電圧降下であるＩＲドロップが大きく発生する。
そのため、ＩＲドロップを考慮して、幅の広い（光電変換装置の短手方向の長さが広い）配線導線（配線メタル）での給電が必要になる。例えば、ＩＲドロップを考慮した目標の抵抗値がＡ（Ω）、シート抵抗がＣ（Ω／□）（ohm per square）、光電変換装置の長手方向の長さがＤ（μｍ）だとした場合、必要なメタル幅Ｂ（μｍ）は、
「Ｂ（μｍ） ＞ Ｄ（μｍ）×Ｃ（Ω／□）／Ａ（μｍ）」
となり、必要な配線メタル幅は光電変換装置の長手方向の長さに比例する。
言い換えると、図２の比較例の構成では、長手方向の長さが長いほど、配線メタルの幅を広くする必要があり、光電変換装置の短手方向の長さが長くなる。
そこで、短手方向の長さを短くするため、本発明では図１のように、縦給電と横給電とを併用する構成を採用する。詳しくは、電源電圧供給ブロック３０と電極パッド４０を信号処理ブロック２０Ａ〜２０Ｚの下部に配置し、そこから画素ブロック１０や複数の信号処理ブロック２０Ａ〜２０Ｚに対して１カラムごとに縦給電を行い、縦給電と横給電とを併用する。
この構成では縦給電配線ＶＬの一本あたりの配線抵抗がＦ（Ω）であったとしても、カラム数がＥ（本）あれば、合成抵抗はＦ／Ｅとなりカラム数の分だけ大きく抵抗値を下げることができる。図１では、比較的容易に合成抵抗を下げられる縦給電を併用する構成であるため、横給電の抵抗値を大きくすることが可能、言い換えれば、横給電配線ＨＬの給電用配線の幅を狭くすることができるため、光電変換装置の短手方向のサイズを縮小できる。よって、１ウェハあたりのチップのとれ数が多くなりコストダウンが可能となる。
＜画素ブロック＞
下記、画素ブロック内のカラムの構成について説明する。図３は、図１の光電変換装置の画素ブロック１０内の詳細図である。
図３では、６個の画素１１と６個のアナログメモリで構成された６つの画素ユニットＲＥ，ＲＯ，ＧＥ，ＧＯ，ＢＥ，ＢＯを１つのカラムＰＵｘとして説明するが、処理単位となるカラムの数は、この数に限定するものではない。ここで、ＲＥ，ＲＯは赤色（Ｒ）透過のカラーフィルターが受光素子上部に設けられる２つの画素ユニットを示す。ＧＥ，ＧＯは緑色（Ｇ）透過のカラーフィルターが設けられる２つの画素ユニットを示す。ＢＥ，ＢＯは青色（Ｂ）透過のカラーフィルターが設けられる２つの画素ユニットを示す。
画素ユニットＲＥ，ＲＯ，ＧＥ，ＧＯ，ＢＥ，ＢＯは、画素１１と、アナログメモリ１２とを備える。下記、画素ユニットＲＯを用いて、画素ユニット内部の構成の説明をするが、他の画素ユニットでも構成は同様とする。
画素（画素回路）は、回路内で電荷‐電圧変換と増幅を行う、アクティブピクセルセンサである。画素１１は光電変換素子ＰＤやフロートディフュージョン領域ＦＤ等を備える。光電変換素子（受光素子）ＰＤは、光の入射によって発生した電荷を蓄積する。フロートディフュージョン領域ＦＤは、電荷を読み出したときに、画素１１内の接合浮遊容量へ転送して電荷‐電圧変換を行う電荷電圧変換部として機能する。
画素１１において、光電変換素子ＰＤのアノードは接地電圧に接続され、光電変換素子ＰＤのカソードは転送スイッチＳＷ１の一端に接続される。転送スイッチＳＷ１の他端は、第一の増幅器ＡＭＰ１、及びリセットスイッチＳＷ２に接続される。
ここで、転送スイッチＳＷ１と、第一の増幅器ＡＭＰ１と、リセットスイッチＳＷ２が接続される領域をフロートディフュージョン領域ＦＤとする。第１の増幅器ＡＭＰ１の一端は、電流源１３へ接続されている。
リセットスイッチＳＷ２の、転送スイッチＳＷ１及び第一の増幅器ＡＭＰ１と接続していない他端にはリセット電圧である駆動信号Ｖｒｄが印加される。
図には記載していないが、光電変換素子ＰＤ上部にはカラーフィルターやマイクロレンズが形成される。これら、転送スイッチＳＷ１、リセットスイッチＳＷ２、光電変換素子ＰＤ、第一の増幅器ＡＭＰ１、カラーフィルター、及びマイクロレンズをあわせて画素とよぶ。なお、マイクロレンズは形成しなくてもよい場合もある。
アナログメモリ１２を設けることで、信号の一時記憶が可能になり、アナログメモリに蓄積されたＲ／Ｇ／Ｂの信号レベルやリセットレベルの任意の順番（例えば、Ｒのリセットレベル⇒信号レベル⇒Ｇのリセットレベル⇒・・・）での読み出しが可能となる。
図３に示す、画素選択スイッチＳＷ６、容量選択スイッチＳＷ４，ＳＷ５、コンデンサＣ１，Ｃ２、及びメモリ書き込み選択スイッチＳＷ３をあわせてアナログメモリと呼ぶ。
アナログメモリ１２では、容量選択スイッチＳＷ４，ＳＷ５はそれぞれコンデンサＣ１，Ｃ２の一端に接続されている。コンデンサＣ１，Ｃ２の他端は、所定のメモリ基準電圧Ｖｍに接続されている。
画素１１内の第１の増幅器ＡＭＰ１の一端は、第１の電流源１３に接続されているとともに、メモリ書き込み選択スイッチＳＷ３を介して、コンデンサＣ１，Ｃ２を選択するための選択スイッチＳＷ４，ＳＷ５と、画素を選択するための画素選択スイッチＳＷ６に接続されている。
複数のアナログメモリ１２（図では６個）の画素選択スイッチＳＷ６は、第２の増幅器１５、及び第２の電流源１４に接続される。また、第２の増幅器１５には、カラム信号処理部１６が接続されている。
同じチップを多様な製品で使用する場合、ある製品では画像特性を優先し、ある製品では消費電流を優先するといったことがある。そのため、第１の増幅器ＡＭＰ１や第２の増幅器１５に流す電流を可変できるようなシステムにしておくと好適である。
図３において、第１の増幅器ＡＭＰ１のための電源及び第２の増幅器１５のための電源は、縦給電（例えば、図５の給電２）を使用する。
一方、各画素１１のリセットスイッチＳＷ２に印加されるリセット電圧Ｖｒｄ、第１の電流源１３、及び第２の電流源１４は、横給電（図５の給電１）を使用する。
アナログメモリ１２のコンデンサＣ１，Ｃ２に接続される、メモリ基準電圧Ｖｍはグランド端子から引き込んで生成する、あるいは、横給電（図５の給電１）を使用してもよい。
このように、１カラム内においても縦給電と横給電とを併用する構成とすることで、横給電配線ＨＬの配線幅を狭くすることができるため、光電変換装置の短手方向のサイズを縮小できる。よって、１ウェハあたりのチップのとれ数が多くなりコストダウンが可能となる。
＜画素ブロックの詳細＞
図４に、図３の画素ブロック内のスイッチや増幅器をトランジスタで構成した場合の回路図を示す。
図４に示す構成では、スイッチＳＷ１〜ＳＷ６を夫々１つのトランジスタ（Ｔｒ）で構成している。なお、図３の構成を実現する回路として、トランジスタのＯＮ抵抗や、チャージインジェクションを考慮してＮｃｈ型−ＴｒとＰｃｈ型−Ｔｒを利用したＣＭＯＳ−スイッチでもよい。また、電位によってはＰｃｈ型−Ｔｒで、スイッチを構成してもよい。例えば、リセット電圧Ｖｒｄが高い場合、メモリ書き込み選択トランジスタＳＷ３の電位も高くなるため、Ｎｃｈ型よりはＰｃｈ型のスイッチを使用した方がＯＮ抵抗を低くすることができる。
アナログメモリ１２において、コンデンサの容量Ｃ１，Ｃ２は面積効率を考慮するとＭＯＳ容量を使用するのが好ましい。特に、容量Ｃ１，Ｃ２の容量選択スイッチＳＷ４，ＳＷ５側にかかる電圧は接地側の電圧よりも電源電圧側に近いレベルとなるため、容量Ｃ１，Ｃ２はＮｃｈ型のＭＯＳトランジスタ（ＭＯＳ容量）を使用するのが好ましい。
ＭＯＳ容量の両端の電位差が、必ずしも酸化膜容量を維持できるほど大きいとは限らないため、デプレッション型のＭＯＳ容量を使用するのが好ましい。
容量Ｃ１，Ｃ２の一端のメモリ基準電圧Ｖｍは、その他の回路の接地電圧と共通にしてもよい。しかし、このメモリ基準電圧Ｖｍが揺れると、タイミングによっては電圧の揺れがダイレクトに出力にも現れてしまうため、メモリ基準電圧Ｖｍとその他の回路の接地電圧とを分ける方がより好ましい。
図４では、第２の増幅器１５について、Ｎｃｈ型のＭＯＳトランジスタ１つで構成した例を示している。なお、第２の増幅部を構成するトランジスタ（第２の増幅トランジスタと称する）１５のバックゲートはバックゲート効果を考慮するとソースにつなぐのが通常は好ましいが、面積とのトレードオフになり、バックゲートにつながない場合もありうる。ここでは、Ｎｃｈ型のＭＯＳトランジスタについて説明したが、Ｐｃｈ型でも構成可能である。
同じチップを多様な製品で使用する場合、ある製品では画像特性を優先し、ある製品では消費電流を優先するといったことがある。そのため、第１の増幅部を構成するトランジスタ（第１の増幅トランジスタと称する）ＡＭＰ１や、第２の増幅トランジスタ１５に流す電流を可変できるようにしておくのが好ましい。
各画素１１内において、第１の増幅トランジスタＡＭＰ１のサイズを大きくしすぎるとＦＤ領域にぶらさがる容量が大きくなり、電荷・電圧変換ゲインの低下をまねくため（Ｖ＝Ｑ／Ｃにより）、第１の増幅トランジスタＡＭＰ１を大きくできない。
一方、カラム内で共通の第２の増幅トランジスタ１５のサイズについては、第１の増幅トランジスタＡＭＰ１ほど変換ゲインへの影響はない。そのため、ノイズ特性（フリッカノイズ、熱雑音、ＲＴＳノイズ等）を考慮するとできるだけ、第２の増幅トランジスタ１５は大きい方が好適である。また、第２の増幅トランジスタ１５のサイズは、チップ全体のサイズへの影響も少ない。よって、第２の増幅トランジスタ１５は第１の増幅トランジスタＡＭＰ１よりも大きいサイズのものを使用するのが好ましい。
また、第１の電流源１３及び第２の電流源１４は複数のトランジスタで構成されている。
図４において、第１の増幅トランジスタＡＭＰ１のための電源および第２の増幅トランジスタ１５のための電源は、縦給電（給電２）を使用する（図５参照）。
一方、各画素１１のリセットトランジスタＳＷ２に印加されるリセット電圧Ｖｒｄ、第１の電流源１３、及び第２の電流源１４は、横給電（給電１）を使用する。
このように、用途に応じて縦給電と横給電とを使い分けることで、配線に伴うノイズを抑制することができる。
＜第２実施形態＞
図５は、本発明の第２実施形態に係る光電変換装置を示す。
本実施形態において、電源電圧供給ブロック３０から１カラムごとに、別のブロックへ（画素ブロック１０と、複数の信号処理ブロック２０Ａ〜２０Ｚと交互に）、縦給電を行っている。即ち、画素ブロック１０と、複数の信号処理ブロック２０Ａ〜２０Ｚの夫々のブロックとは、カラム毎に、異なる縦給電配線ＶＬを介して給電される。
例えば、画素ブロック１０へは、所定の列のカラム（例えば、カラムＰＵ１，Ｐｎ）に対応する縦給電配線（画素ブロック用縦給電配線）ＶＬ１（ＶＬ１（ｐ））を介して電源電圧が供給される。一方、信号処理ブロック２０Ａ〜２０Ｚへは、前記所定のカラム（ＰＵ１）とは異なるカラム（例えば、カラムＰＵ２，ＰＵｎ−１）に対応する縦給電配線（信号処理部ブロック用縦給電配線）ＶＬ２（ＶＬ２（ｐ））を介して電源電圧が供給される。
即ち、複数の縦給電ＶＬ１〜ＶＬｎにおいて、予め、画素ブロック１０に給電するもの（ＶＬｘ（ｐ）（例えば、ＶＬ１（ｐ），ＶＬｎ（ｐ））と、複数の信号処理ブロック２０Ａ〜２０Ｚの夫々のブロックに給電するもの（ＶＬｘ（ｓ）（例えば、ＶＬ２（ｓ），ＶＬｎ−１（ｓ））とを、予め分けておく。これにより、画素ブロック１０と、複数の信号処理ブロック２０Ａ〜２０Ｚとは、カラム毎に、異なる縦給電配線ＶＬｘ（ｐ），ＶＬｘ（ｓ）を介して給電される。
このように配置することで、図１に示すように画素ブロック１０と信号処理ブロック２０Ａ〜２０Ｚとの間で縦給電及び横給電をメッシュ状に共有せずに、本実施形態では、縦給電と横給電とを独立して別の配線を介して行うので、ノイズが相互に影響することなく、第１実施形態よりも、給電の際のノイズの干渉がさらに削減可能となる。
例えば、信号処理ブロック２０Ａがノイズ源の場合、そのブロック２０Ａと画素ブロック１０で電源を共有していると、そのノイズがそのまま画素ブロック１０の電源の揺れとなってしまうおそれがあった。
仮に、縦給電配線ＶＬにおいて、画素ブロック１０と電源電圧供給ブロック３０との配線抵抗を２００Ω、信号処理ブロック２０Ａと電源電圧供給ブロック３０との配線抵抗を１５０Ω、信号処理ブロック２０Ａと画素ブロック１０の配線抵抗が５０Ωの場合、図１の構成ではノイズが伝搬する経路の配線抵抗は５０Ωであった。
一方、本実施形態のように、１カラムごとに縦給電を行うブロックを変えると、ノイズが伝搬する経路の配線抵抗は３５０Ωとなる。よって抵抗値は３５０／５０倍＝７倍となり、カットオフ周波数が１／７となる。よって、ノイズが１／７となる。
このように、ノイズと画素のブロックが独立した配線で電源が供給されることで、画像品質をさらに向上させることができる。
さらに、この電源電圧供給ブロック３０に、回路が動作する際に直流電源の電圧が変動するのを避けることを目的として、電源線とグランド（端子）とを接続するバイパスコンデンサ（パスコン）を配置してもよい。
このように、パスコンを設けることにより、各ブロック間に発生するノイズを、一層低減させることができる。
ここで、ノイズを制御するための具体的な構成例について説明する。
本光電変換装置をＣＭＯＳセンサとして光電検出に用いる場合など、信号処理ブロック２０Ａ〜２０Ｚ内での電源に対するノイズは、１０ｂｉｔ出力換算で１ＬＳＢ（least significant bit）相当以内に抑えるように設計している。
この１ＬＳＢのノイズが共有した電源を介して画素ブロック１０に乗ると、そのまま画素ブロック１０の出力に１ＬＳＢのノイズとして見えることがある。通常、画素ブロック１０から出力された信号は１０倍程度のゲインをかけることがあるため、もともと１ＬＳＢだったノイズが１０ＬＳＢになる。
つまり、ゲイン相当分を考慮して、ノイズを１／１０に抑えられるような、即ち、カットオフ周波数を１／１０にするような、配線抵抗を設定する。詳しくは、画素ブロック１０から電源電圧供給ブロック３０までの配線抵抗をＹ（Ω）、信号処理ブロック２０Ａ〜２０Ｚから電源電圧供給ブロック３０までの配線抵抗をＺ（Ω）として、「Ｚ＋Ｙ＞１０＊（Ｙ−Ｚ）」を満たす配線抵抗とすると、画像への影響は少なくなる。詳しくは、この設定だと、１０ｂｉｔ換算で１ＬＳＢ以下のノイズとなり、画像への影響が少なくなるとわかる。
さらに、より好ましくは、１／１００までノイズを低減させると（カットオフ周波数を１／１００にすると）１０ｂｉｔ出力換算で０．１ＬＳＢとなり画像への影響はなくなる。つまり、Ｚ＋Ｙ＞１００＊（Ｙ−Ｚ）を満たせばよい。この設定だと、１０ｂｉｔ換算で０．１ＬＳＢ以下のノイズとなり画像への影響がほぼなくなる。
下記、第３〜第５実施形態においても、第２実施形態で用いた、１カラムごとに別のブロックへ縦給電を実施する方法を適用して説明する。
＜第３実施形態＞
図６は、電源電圧供給ブロック３０が複数（３０Ａ，３０Ｂ）設けられる場合の光電変換装置を示す。図６に示すように、必ずしも電源電圧供給ブロック３０は１つである必要はない。
このように、２以上の電源供給ブロックを設けると、給電先のブロックの種類ごとに、即ち、画素ブロック１０、信号処理ブロック２０（２０Ａ〜２０Ｚ）の夫々に、対応する給電元の電源供給ブロック３０Ａ，３０Ｂを分離できる。そのため電源電圧値の違いによる影響を受けにくくなり、給電の際のノイズの混入をさらに防止することができる。
＜第４実施形態＞
図７は、電極パッド４０が複数ある場合の光電変換装置を示す。図７に示すように、必ずしも電極パッド４０や電源電圧供給ブロック３０は１つである必要はない。
さらに、２以上の電極パッドを設けて夫々電源を供給すると、給電先のブロックの種類ごとに、即ち、画素ブロック１０と、信号処理ブロック２０（２０Ａ〜２０Ｚ）とで、供給する供給元の電源供給ブロック３０Ａ，３０Ｂ及び電極パッド４０Ａ，４０Ｂを分離できる。そのため、電源電圧値の違いによる影響を受けにくくなり、給電の際のノイズの混入をさらに防止することができる。
＜第５実施形態＞
図８は、画素ブロック１０内の給電方法の概略図を示す。
本発明の光電変換装置は、１つのチップに搭載することが前提とされている。１チップに搭載した場合、（ａ）に示すように、チップエッジＣＥから画素までの距離が近いとストレス（応力）の影響を画素１１内の光電変換素子ＰＤが受け、画像特性が劣化する可能性がある。
そのため、図８の（ｂ）に示すように、画素ブロック１０内において、図３に示すような光電変換素子ＰＤを備える画素１１を含む画素領域Ａの上部に、画素１１を含まない余白領域Ｂを配置し、チップエッジＣＥから画素領域Ａを離した構成にする場合がある。
この時、電源電圧供給ブロック３０から余白領域Ｂへ縦給電にて電源電圧を供給しようとすると、その縦給電信号は画素１１を横断することになり画素の開口が狭くなり感度が下がる。
そのため、画素１１を含む画素領域Ａより上側に配置されたブロック（余白領域Ｂ）には横給電（ＨＬ１を用いる給電１）、画素より下部のブロック（余白領域Ｃ）には、縦給電（ＶＬ１を用いる給電２（配線ＨＬ２を使用））と給電方法を分離すると有効である。
即ち、画素ブロック１０において、少なくとも複数の画素１１よりも電源電圧供給ブロック３０に近接した部分について縦給電配線ＶＬ１を用いて縦給電し、少なくとも複数の画素１１よりも電源電圧供給ブロック３０から離間した部分を、横給電配線ＨＬ１を用いて給電する。
この設定により、縦給電配線ＶＬ１を通る信号は画素を横断することなく、画素の開口を確保し、光電感度を確保することができる。
＜第６実施形態＞
図９は、ノイズ源に対しては横給電のみを利用した場合の具体例である。図９において、（ａ）は光電変換装置を示し、（ｂ）は信号処理ブロックＡの拡大図であり、（ｃ）は信号処理ブロックをサイクリック型Ａ／Ｄコンバータで構成した場合の例を示す。
上記、図１に示す本発明の基本構成では、縦給電は電源電圧供給ブロック３０からの電源電圧を、共通する縦給電配線ＶＬを介して、信号処理ブロック２０Ａ〜２０Ｚ及び画素ブロック１０の両方へ給電している。
しかし、本実施形態では、信号処理ブロック２０Ａ内において、センシティブ回路２１と、ノイズ源２２とが分離して構成されている場合に、ノイズ源には、横給電のみの実施するように設定する。即ち、信号処理ブロック２０Ａ〜２０Ｚのノイズ源に対して、縦給電は実施しない。
詳しくは、図９の（ａ）、（ｂ）に示すように、一例として、信号処理ブロック２０Ａにおいて、横給電配線ＨＬ３を用いる給電３をノイズ源２２に使用し、縦給電配線ＶＬ２を用いる給電４を、ノイズの影響を受けやすいセンシティブ回路２１に使用している。
この給電方法について、具体的な例を用いて説明する。図１０に、信号処理ブロックがサイクリック型Ａ／Ｄコンバータである場合の具体的な回路図を示す。
信号処理ブロック２０Ａが、サイクリック型のＡ／Ｄコンバータ（ＡＤＣ）の場合はコントロールロジック２６やＤ／Ａコンバータ（ＤＡＣ）２３はノイズ源２２、キャパシタＣｉｎ１，Ｃｉｎ２，ＣｏｕｔやスイッチＳＷ１０〜ＳＷ４０、アンプ２４や、コンパレータ２５はセンシティブ回路２１に該当する。なお、キャパシタＣｉｎ１，Ｃｉｎ２，Ｃｏｕｔ、スイッチＳＷ１０〜ＳＷ４０、及びアンプ２４は、スイッチトキャパシタとして機能する。
本回路は一般的なサイクリックＡ／Ｄコンバータである。例えば、スイッチＳＷ１０へ入力された、１つ上の段に配置されたブロックからの入力信号を、スイッチＳＷ１０〜ＳＷ４０でサンプリングやホールドを行い、比較と増幅を繰り返すことで、電圧の変換を行い、下の段へデジタルデータを出力するものとする。
本回路では、感受性の高い素子である、スイッチトキャパシタ内のアンプ２４と、コンパレータ２５は、給電に縦給電（給電４）を利用する。
一方、ＤＡＣ２３やコントロールロジック２６は、信号レベルがＧＮＤから電源電圧まで振幅するため、伝送の際に、ノイズが乗りやすく、ノイズ源となるため、他の感受性が高い素子の給電とは分離するように、横給電ＨＬ（給電３）を利用する。
上記の説明では、配線抵抗を下げる目的で縦給電を利用したが、同様の手段で電源電圧以外にも、クロックやアンプに用いる基準電圧等も、縦配線を用いて供給することができる。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
本出願は、２０１６年３月１０日に日本国特許庁に出願された特願２０１６−０４７４５６号に基づく優先権を主張するものであり、特願２０１６−０４７４５６号の全内容を本出願に援用する。
１ 光電変換装置
１０ 画素ブロック
２０ 信号処理ブロック
３０ 電源電圧供給ブロック
４０，４０Ａ，４０Ｂ 電極パッド
ＰＵ１，ＰＵ２，，，ＰＵｘ，ＰＵｎ カラム
ＲＥ，ＲＯ 赤色画素ユニット
ＧＥ，ＧＯ 緑色画素ユニット
ＢＥ，ＢＯ 緑色画素ユニット
１１ 画素
ＰＤ 光電変換素子
ＳＷ１ リセットスイッチ、リセットトランジスタ
ＳＷ２ 転送スイッチ、転送トランジスタ
ＡＭＰ１ 第１の増幅器、第１の増幅トランジスタ
ＦＤ フロートディフュージョン領域（電荷電圧変換部）
１２ アナログメモリ
ＳＷ３ メモリ書き込み選択スイッチ、メモリ書き込み選択トランジスタ
ＳＷ４，ＳＷ５ 容量選択スイッチ、容量選択トランジスタ
ＳＷ６ 画素選択スイッチ、画素選択トランジスタ
Ｃ１，Ｃ２ コンデンサ（容量），トランジスタ容量
１３ 第１の電流源
１４ 第２の電流源
１５ 第２の増幅器，第２の増幅トランジスタ
１６ カラム信号処理部
Ｖｒｄ リセット電圧、リセットドレイン電圧
Ｖｍ メモリ基準電圧
Ａ 画素領域
Ｂ，Ｃ 余白領域
２０Ａ サイクリックＡ／Ｄコンバータ
２１ センシティブ回路
２２ ノイズ源
２３ Ｄ／Ａコンバータ（ＤＡＣ）
２５ コントロールロジック
ＨＬ 横給電配線
ＶＬ（ＶＬ１〜ＶＬｎ） 縦給電配線
ＶＬｘ（ｐ） 画素ブロック用縦給電配線
ＶＬｘ（ｓ） 信号処理ブロック用縦給電配線
日本国特開２００９−２００５４６号公報

Claims (8)

  1. 横長の長方形形状の光電変換装置であって、
    複数の画素が配置された画素ブロックと、
    前記画素ブロックから出力された信号を処理する、当該光電変換装置の短手方向に並列された複数の信号処理ブロックと、
    前記画素ブロック及び前記複数の信号処理ブロックへ電源電圧を供給する電源電圧供給ブロックと、
    前記電源電圧供給ブロックに接続される電極パッドと、を備えており、
    前記複数の画素の夫々は、入射光に応じて光電変換を行う光電変換素子および光電変換された電荷を電圧に変換する増幅器を含む電荷電圧変換部を備え、
    前記画素ブロックでは、所定の数毎の画素が一纏りの信号処理単位である１つのカラムとして設定され、複数の該カラムが当該光電変換装置の長手方向に並列されており、
    前記電源電圧供給ブロックから出力される前記電源電圧を、前記短手方向から、前記画素ブロックの複数のカラム毎へ給電可能にする、複数の縦給電配線が設けられ、
    前記電源電圧供給ブロックから出力される前記電源電圧を、前記長手方向から、前記画素ブロック及び前記複数の信号処理ブロックへ給電可能にする、複数の横給電配線が設けられ、
    前記縦給電配線と前記横給電配線とは接続されていることを特徴とする
    光電変換装置。
  2. 前記画素ブロックと、前記複数の信号処理ブロックの夫々のブロックとは、カラム毎に、異なる縦給電配線を介して給電される、
    請求項１に記載の光電変換装置。
  3. 前記画素ブロックから前記電源電圧供給ブロックまでの前記縦給電配線の配線抵抗をＹ（Ω）、前記短手方向に並列される複数の信号処理ブロックのうち、前記画素ブロックに最も近接して配置される信号処理ブロックから、前記電源電圧供給ブロックまでの前記縦給電配線の配線抵抗をＺ（Ω）とした際、「Ｚ＋Ｙ＞１０＊（Ｙ−Ｚ）」を満たすように配置する、
    請求項２に記載の光電変換装置。
  4. 前記画素ブロックから前記電源電圧供給ブロックまでの前記縦給電配線の配線抵抗をＹ（Ω）、前記短手方向に並列される複数の信号処理ブロックのうち、前記画素ブロックに最も近接して配置される信号処理ブロックから、前記電源電圧供給ブロックまでの前記縦給電配線の配線抵抗をＺ（Ω）とした際、「Ｚ＋Ｙ＞１００＊（Ｙ−Ｚ）」を満たすように配置する、
    請求項２に記載の光電変換装置。
  5. 前記画素ブロックにおいて、前記複数の画素よりも、前記電源電圧供給ブロックから離れた部分に素子が配置される場合、
    前記画素ブロックにおいて、少なくとも前記複数の画素よりも前記電源電圧供給ブロックに近接した部分について前記縦給電配線を用いて給電し、少なくとも前記複数の画素よりも前記電源電圧供給ブロックに離間した部分を、前記横給電配線を用いて給電する、
    請求項１乃至４のいずれか一項に記載の光電変換装置。
  6. 前記各カラムにおいて、前記複数の画素には、夫々アナログメモリが接続され、前記複数のアナログメモリに共通して１つの電流源、及び１つの第２の増幅器に接続されており、前記複数の画素にある夫々の第１の増幅器への給電、前記光電変換素子への接地、前記電流源、及び前記第２の増幅器を、前記横給電配線を用いて給電する、
    請求項５に記載の光電変換装置。
  7. 前記複数の信号処理ブロックの少なくとも１つの信号処理ブロックはサイクリック型Ａ／Ｄコンバータであり、該サイクリック型Ａ／Ｄコンバータ内において、Ｄ／Ａコンバータとコントロールロジックの電源は横給電、その他の素子の電源は縦給電である、
    請求項１乃至６のいずれか一項に記載の光電変換装置。
  8. 電源電圧供給ブロックの、前記電源電圧供給ブロックに近接する部分は、バイパスコンデンサを配置する、
    請求項１乃至７のいずれか一項に記載の光電変換装置。
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