まず、前述の混色の問題について具体例を挙げて説明する。図1は、固体撮像装置の構成を例示するブロック図である。画素アレイ102は、複数の画素部101が2次元状に配列されて構成されている。各画素は、例えば、光電変換素子と、フローティングディフュージョン(以下、FD)と、光電変換素子で発生し蓄積された電荷をFDに転送する転送スイッチと、FDに転送された電荷に応じた信号を列信号線122、123に出力する増幅部とを含みうる。各画素は、更に、FDの電位をリセットするリセット部と、選択部とを含みうる。選択部を省略し、FDの電位を制御することによって行を選択する方式もある。
各画素には、例えば、原色フィルタ方式では、R、G1、G2、Bのいずれかのカラーフィルタがベイヤー配列等の配列に従って配置されている。R、G1、G2、Bのカラーフィルタが配置された画素をR画素、G1画素、G2画素、B画素と呼ぶことができる。R画素は赤色の画素、G1画素およびG2画素は緑色の画素、B画素は青色の画素である。G1画素とG2画素とは同一色の画素であり(両者をG画素と呼んでもよい)、R画素、G画素、B画素は互いに異なる色の画素である。なお、ここで説明する問題は、補色フィルタ方式および他の方式においても、同一期間に異なる色の画素から列信号線を介して信号を読み出す場合に生じうる。また、ここで説明する問題は、MOSイメージセンサのみならず、CCDイメージセンサなどの他の固体撮像装置においても生じうるものであり、本発明は、MOSイメージセンサのみならず、CCDイメージセンサなどの他の固体撮像装置にも適用され可能である。
画素アレイ102の行の選択は、行選択回路(垂直走査回路)120によってなされ、画素アレイ102の列(列信号回路)の選択は、列選択回路(水平走査回路)106および107によってなされる。行選択回路120、列選択回路106および107は、タイミング制御回路104がクロック103に基づいて発生するタイミング信号に従って動作する。列選択回路107によって選択された列の画素は、その列の列信号処理回路によって読み出されて、スイッチ151、水平信号線131、132および出力アンプ141、142を介して出力される。列選択回路106によって選択された列の画素は、その列の列信号処理回路によって読み出されて、スイッチ152、水平信号線133、134および出力アンプ143、144を介して出力される。
画素アレイ102には、各列に2本の列信号線122、123が設けられように複数の列信号線122、123が設けられている。複数の列信号線122は、画素アレイ102の一方の側に配置された列信号処理回路108〜111に接続されている。複数の列信号線123は、画素アレイ102の他方の側に配置された列信号処理回路114〜117に接続されている。列信号処理回路108〜111は、複数の列信号線122を介して同一期間にG2画素およびB画素から信号を読み出す。列信号処理回路114〜117は、複数の列信号線123を介して同一期間にR画素およびG1画素から信号を読み出す。この例では、画素アレイ102の一方の側に配置された列信号処理回路108〜111によって2つの異なる色の画素から同一期間に信号が読み出される。また、この例では、画素アレイ102の他方の側に配置された列信号処理回路114〜117によって2つの異なる色の画素から同一期間に信号が読み出される。また、典型的には、列信号処理回路108〜111、114〜117は、同一期間に画素から信号を読み出すように制御され、全ての色の画素から同一期間に信号が読み出されうる。このように、各列に2本の列信号線を配置すると、同一期間に異なる色の画素の信号が読み出されることになり、これは各列に3本以上の列信号線を配置した場合についても同様である。つまり、各列に複数本の列信号線を配置すると、同一期間に異なる色の画素の信号が読み出されることになる。
列信号処理回路108〜111には、電源部112から電源線112Lを介して電源電圧が供給され、また、制御線113Lを介して制御信号113が供給される。列信号処理回路108〜111は、同一期間に、G2画素およびB画素、即ち異なる色の画素から信号を読み出す。そのため、いずれかの列信号線122に現れる信号の振幅が大きい場合に、電源線112Lや制御線113Lを介して他の列信号線122に現れる信号に影響を与えうる。列信号処理回路114〜117には、電源部118から電源線118Lを介して電源電圧が供給され、また、制御線119Lを介して制御信号119が供給される。列信号処理回路114〜117は、同一期間に、R画素およびG1画素、即ち異なる色の画素から信号を読み出す。そのため、いずれかの列信号線123に現れる信号の振幅が大きい場合に、電源線118Lや制御線119Lを介して他の列信号線123に現れる信号に影響を与えうる。
図2を参照しながら電源線を介して混色が発生する理由を説明する。2つの列信号線123を区別するために、列信号処理回路114、115に接続された列信号線122を列信号線123a、123bとする。強度の大きな信号が列信号線123aを介して列信号処理回路114の増幅回路305に入力されたとき、電源線118Lの電位が変動しうる。このとき、列信号線123bを介して信号が入力される列信号処理回路115の増幅回路306は、電源線118Lの電位の変動の影響を受ける。したがって、増幅回路306から出力される信号は、電源線118Lの電位の変動の影響を受ける。つまり、同一期間に複数の色の信号が電源線を共通にする列信号処理回路によって読み出されと混色が発生する。これにより、解像度や色再現性が低下する。なお、電源線の電源電圧の変動の影響は、同一の色の画素間でも現れうるが、それによる画質の低下は、異なる色の画素間における混色によるものよりも小さい。
図3を参照しながら制御線を介して混色が発生する理由を説明する。強度の大きな信号が列信号線123aを介して列信号処理回路114の増幅回路305に入力される場合を考える。この場合、列信号線123a(又は、列信号線123aの電位の変動に応じて電位が変動する信号線)と制御線119Lとの容量結合によって制御線119Lの電位が変動しうる。このとき、列信号線123b(又は、列信号線123bを介して信号が入力される列信号処理回路115の増幅回路306)は、制御線119Lの電位の変動の影響を受ける。したがって、増幅回路306から出力される信号は、制御線119Lの電位の変動の影響を受ける。つまり、同一期間に複数の色の信号が制御線を共通にする列信号処理回路によって読み出されと混色が発生する。これにより、解像度や色再現性が低下する。
以上を要約すると、同一期間に複数の色の信号が導電線(例えば、電源線または制御線)を共通にする列信号処理回路によって読み出されと混色が発生しうる。
カラーフィルタの配列を変更することで、同一期間に信号を読み出す画素の色の組み合わせを変更することができる。例えば、隣り合った画素のカラーフィルタを同一色とすることで、同一期間に読み出す画素の色を同一色とすることができる。この場合、色毎に読み出しの期間が異なるので混色を減らすことができる。しかし、隣り合った画素のカラーフィルタが同一色である配列では、異なる色である場合と比較して、高い解像度を得ることができない。
混色が生じると、当該画素の信号強度が大きい場合に、その影響を受ける画素の信号値が正しい信号値よりも高くなる場合が多いが、過渡応答の状態と読み出しのタイミングによっては正しい信号値よりも低くなる場合もある。
以下、本発明の実施形態を説明する。図4は、本発明の第1実施形態の固体撮像装置の構成を示す図である。図4において、図1における構成要素と同一の構成要素には同一の符号が付されている。なお、図4において、画素アレイ102は、画素部101が4行4列に配列されているが、これは説明の便宜のためであり、一般的には、より多くの画素部101が配列される。図4に示す実施形態では、複数の列信号処理回路のうち少なくとも異なる色の画素の信号を処理する列信号処理回路は、分離された導電線を介して駆動される。より具体的には、複数の列信号処理回路のうち少なくとも異なる色の画素の信号を処理する列信号処理回路には、分離された導電線(電源線)を介して電源電圧が供給され、分離された導電線(制御線)を介して同一論理レベルの制御信号が供給される。ここで、複数の列信号処理回路のうち少なくとも同一の色の画素の信号を処理する列信号処理回路にも、分離された電源線を介して電源電圧が供給され、分離された制御線を介して同一論理レベルの制御信号が供給されてもよい。
電源部112に接続された1つの導電線である電源線519は、電源電圧の供給先(あるいは駆動対象)である列信号処理回路506〜509が配置された領域の外において、導電線である電源線519a、519bに分岐されている。よって、電源線519は、電源電圧の供給先である列信号処理回路506〜509が配置された領域の中では電源線519a、519bに分離されている。電源部118に接続された1つの導電線である電源線520は、電源電圧の供給先である列信号処理回路510〜513が配置された領域の外において、導電線(あるいは駆動対象)である電源線520a、520bに分岐されている。よって、電源線520は、電源電圧の供給先である列信号処理回路510〜513が配置された領域の中では電源線520a、520bに分離されている。
タイミング制御回路104に接続された1つの導電線である制御線516は、制御信号の供給先(あるいは駆動対象)である列信号処理回路506〜509が配置された領域の外において、導電線である制御線516a、516bに分岐されている。よって、制御線516は、制御信号のの供給先である列信号処理回路506〜509が配置された領域の中では制御線516a、516bに互いに分離されている。タイミング制御回路104に接続された1つの導電線である制御線517は、制御信号の供給先(あるいは駆動対象)である列信号処理回路506〜509が配置された領域の外において、導電線である制御線517a、517bに分岐されている。よって、制御線517は、制御信号の供給先である列信号処理回路506〜509が配置された領域の中では制御線517a、517bに互いに分離されている。なお、電源部112、118は、外部から供給される電圧を変換する電圧変換回路等のインターフェース回路(電源回路)であってもよいし、チップとして構成される固体撮像装置の電源パッドであってもよい。ここで、電源パッドは、固体撮像装置あるいはチップの外部回路(外部電源回路)から駆動されるパッドの一例である。
第1実施形態では、G2画素の信号を処理する列信号処理回路506、508には、電源線519aを介して電源電圧が供給され、制御線516aを介して制御信号の一例としての列信号処理パルスが供給される。B画素の信号を処理する信号処理回路507、509には、電源線519bを介して電源電圧が供給され、制御線516bを介して制御信号の一例としての列信号処理パルスが供給される。R画素の信号を処理する列信号処理回路510、512には、電源線520aを介して電源電圧が供給され、制御線517aを介して制御信号の一例としての列信号処理パルスが供給される。G1画素の信号を処理する信号処理回路511、513には、電源線520bを介して電源電圧が供給され、制御線517bを介して制御信号の一例としての列信号処理パルスが供給される。電源線519a、519b、520a、520bは、互いに分離された電源線であり、制御線516a、516b、517a、517bは、互いに分離された制御線である。ここで、G1画素とG2画素は、同一の色の画素である。しかし、第1実施形態では、G1画素の信号を処理する信号処理回路511、513に接続された電源線520b、制御線517bは、G2画素の信号を処理する列信号処理回路506、508に接続された電源線519a、制御線516aとは異なる。
図4に示す実施形態では、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された電源線を介して電源電圧が供給され、かつ、分離された制御線を介して同一論理レベルの制御信号が供給される。しかしながら、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された電源線を介して電源電圧が供給されるだけでも混色の問題は低減される。また、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された制御線を介して同一論理レベルの制御信号が供給されるだけでも混色の問題は低減される。よって、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された電源線を介して電源電圧が供給されるだけでもよい。或いは、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された制御線を介して同一論理レベルの制御信号が供給されるだけでもよい。
図5は、本発明の第2実施形態の固体撮像装置の構成を示す図である。第2実施形態では、G1画素およびG2画素の信号は、画素アレイ102から見て同じ方向に配置された列信号処理回路606〜609によって読み出される。この場合にも、G1画素とG2画素の信号を読み出す列信号処理回路606〜609を互いに分離された導電性を介して駆動してもよい。すなわち、G1画素とG2画素の信号を読み出す列信号処理回路606〜609に対して、互いに分離された電源線および/または分離された制御線を提供してもよい。しかし、G1画素とG2画素とは同一色であるので、G1画素とG2画素との相互の影響は、異なる色の間の混色と比較して小さい。
図6は、本発明の第3実施形態の固体撮像装置の構成を示す図である。第3実施形態では、全ての列信号処理回路906〜913が画素アレイ102から見て同じ方向に配置されている。第3実施形態においても、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路は、互いに分離された導電線を介して駆動される。すなわち、第3実施形態においても、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路は、分離された電源線を介して電源電圧が供給され、分離された制御線を介して互いに同一論理レベルの制御信号が供給される。ここで、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された電源線を介して電源電圧が供給されるだけでもよい。或いは、複数の信号処理回路のうち少なくとも異なる色の画素の信号を処理する信号処理回路に対して、分離された制御線を介して互いに同一論理レベルの制御信号(列信号処理パルス)が供給されるだけでもよい。
電源部118に接続された電源線520は、電源電圧の供給先である列信号処理回路906〜913が配置された領域の外において、電源線520a〜520dに分離されている。タイミング制御回路104に接続された制御線517は、制御信号の供給先である列信号処理回路906〜913が配置された領域の外において、制御線517a〜517dに分離されている。
第1実施形態および第3実施形態のように、隣接する列信号処理回路の配置位置を列方向にずらすことによって画素部101の配列ピッチが縮小した場合においても列信号処理回路の配置設計が容易になる。
図7を参照しながら第1〜第3実施形態の固体撮像装置のチップレイアウトについて例示的に説明する。図7に示す例では、電源部112および電源部118は、チップ700として構成された固体撮像装置の電源パッド70として構成されている。チップ700は、固体撮像装置のほかに他の回路(例えば、メモリ、論理回路など)を含んでもよい。電源線519は、例えば電圧変換回路等のインターフェース回路(電源回路)を介して又は直接に電源パッド70に接続されている。電源線519は、電源電圧の供給先である列信号処理ブロック710が配置された領域の外において電源線519a、519bに分岐(分離)されている。電源パッド70に接続された電源線520は、電源電圧の供給先である列信号処理ブロック720が配置された領域の外において電源線520a、520bに分岐(分離)されている。ここで、電源線519、520は、互いに異なる電源パッドに対して電圧変換回路等のインターフェース回路(電源回路)を介して又は直接に接続されてもよい。
列信号処理ブロック710は、複数の列信号処理回路(第1実施形態では、列信号処理回路506〜509)で構成されるブロックである。また、列信号処理ブロック710は、第1領域710Aおよび第2領域710Bを含む。第1領域710Aは、第2領域710Bよりも画素アレイ102に近い。換言すると、第1領域710Aは、画素アレイ102と第2領域710Bとの間に配置されている。第1領域710Aには、同一の色の画素の信号を読み出す第1の列信号処理回路(第1実施形態では、506、508)が配置されている。第2領域710Bには、同一の色の画素の信号を読み出す第2の列信号処理回路(第1実施形態では、507、509)が配置されている。第1領域710Aに配置された第1の列信号処理回路と第2領域710Bに配置された第2の列信号処理回路とは、互いに異なる色の画素の信号を読み出す。
列信号処理ブロック720も同様に、複数の列信号処理回路(第1実施形態では、列信号処理回路510〜513)で構成されるブロックである。また、列信号処理ブロック720は、第1領域720Aおよび第2領域712Bを含む。第1領域720Aは、第2領域720Bよりも画素アレイ102に近い。換言すると、第1領域720Aは、画素アレイ102と第2領域720Bとの間に配置されている。第1領域720Aには、同一の色の画素の信号を読み出す第1の列信号処理回路(第1実施形態では、511、513)が配置されている。第2領域720Bには、同一の色の画素の信号を読み出す第2の列信号処理回路(第1実施形態では、510、512)が配置されている。第1領域720Aに配置された第1の列信号処理回路と第2領域720Bに配置された第2の列信号処理回路とは、互いに異なる色の画素の信号を読み出す。
タイミング制御回路104に接続された制御線516は、制御信号の供給先である列信号処理ブロック710が配置された領域の外において制御線516a、516bに分岐(分離)されている。タイミング制御回路104に接続された制御線517は、制御信号の供給先である列信号処理ブロック720が配置された領域の外において制御線517a、517bに分岐(分離)されている。
図8を参照しながら第1〜第3実施形態の固体撮像装置の変形例を説明する。この変形例では、タイミング制御回路104に相当する回路は、チップ700として構成された固体撮像装置の外部に外部回路として設けられる。チップ700は、入力パッド810、820を有し、当該外部回路から入力パッド810、820に制御信号が供給される。ここで、入力パッドは、固体撮像装置あるいはチップの外部回路から駆動されるパッドの一例である。制御線516は、例えば入力回路等のインターフェース回路を介して又は直接に入力パッド810に接続されている。制御線516は、制御信号の供給先である列信号処理ブロック710が配置された領域の外において制御線516a、516bに分岐(分離)されている。制御線517は、例えば入力回路等のインターフェース回路を介して制御信号端子820に接続されている。制御線517は、制御信号の供給先である列信号処理ブロック720が配置された領域の外において制御線517a、517bに分岐(分離)されている。
図9および図10を参照しながら第1〜第3実施形態の固体撮像装置の具体的な回路構成および動作を例示的に説明する。列信号処理回路220は、列信号処理回路506〜509等(第1実施形態の場合)、列信号線230は列信号線122、123に対応し、スイッチ部240はスイッチ151、152に対応し、出力アンプ250は出力アンプ141〜144に対応する。
画素部101は、例えば、光電変換素子201、転送トランジスタ202、フローティングディフュージョン(以下、FD)217、リセットトランジスタ204、ソースフォロアトランジスタ203、選択トランジスタ205を含む。光電変換素子201は、例えば、フォトダイオードでありうる。転送トランジスタ202は、転送パルスPTXがアクティブレベルになると、光電変換素子201において光電変換によって発生した電荷をFD217に転送する。FD217は、電荷を電位に変換する。リセットトランジスタ204は、リセットパルスPRESがアクティブレベルになると、FD217の電位をリセットする。ソースフォロアトランジスタ203は、FD217の電位を増幅する。選択トランジスタ205は、選択パルスPSELがアクティブレベルになると、当該選択トランジスタ205を含む画素部101を選択状態にする。選択状態は、画素部101の信号が列信号線230に出力される状態である。
列信号線230は、ソースフォロアトランジスタ203とともにソースフォロア回路を構成する電流源210、および、列信号処理回路220のクランプ容量206に接続されている。列信号処理回路220は、列信号線30を介して画素部101から出力される信号を処理する回路、より具体的には、列信号線30を介して画素部101から信号を読み出す回路である。列信号処理回路220は、クランプ容量206、差動アンプ207、フィードバック容量208、スイッチ219で構成される列増幅回路を含む。差動アンプ207には、電源線(例えば、前述の電源線519a、519b、520a、520bのいずれか)を介して電源電圧が供給される。
差動アンプ207の出力端子209と1つの入力端子とは、スイッチ219を介して接続されている。差動アンプ207のもう1つの入力端子は、基準電圧VC0Rに接続されている。差動アンプ207(列増幅回路)の出力端子209は、スイッチ211、212を介して保持容量213、214に接続されている。差動アンプ207の消費電流を制御する定電流トランジスタ218のゲート電極には電流制御部109が接続されている。保持容量213、214に保持された信号は、列選択回路106、107によって駆動される列選択パルスPHがアクティブレベルになると、それによってオンするスイッチ215、216を介して出力アンプ250に供給されて差動増幅される。前述の制御信号516、517を介して列信号処理回路に供給される制御信号は、例えば、スイッチ219を制御するクランプパルスPC0R、PTNパルス、PTSパルス等のパルス信号でありうる。
図10において、T=t1で、選択パルスPSELがハイレベル(アクティブレベル)になり、ソースフォロアトランジスタ203がアクティブ状態になる。この状態では、リセットパルスPRESがハイレベル(アクティブレベル)であり、FD217は、リセットトランジスタ204によってリセット電圧にリセットされている。T=t2で、クランプパルスPC0Rがハイレベルになり、差動アンプ207は、バッファ状態になり、基準電圧VC0Rを出力する状態になる。
T=t3で、リセットパルスPRESがローレベルになることによってリセットトランジスタ204がオフする。この状態では、列信号線230の電位は、リセットされたFD217の電位に対応する基準電位VNである。T=t4で、クランプパルスPC0Rがローレベルになり、列信号線230上の基準電位VNがクランプされる。T=t5〜t6で、PTNパルスがハイレベルになることによってスイッチ211がオンして、基準電圧VC0Rと差動アンプ207のオフセット電圧との和が保持容量213に書き込まれる。
T=t7〜t8で、転送パルスPTXがハイレベル(アクティブレベル)になり、転送トランジスタ202がオンして、光電変換素子201に蓄積されている電荷がFD217に転送される。これにより、列信号線230の電位は、FD217に転送された電荷に応じて変化して電圧VSとなる。T=t9〜t10で、PTSパルスがハイレベルになることによってスイッチ212がオンして、差動アンプ207を含む列増幅回路の出力電圧が保持容量214に書き込まれる。ここで、画素部101の信号電荷が電子である場合には、VS<VNの関係となる。列増幅回路の出力電圧は、電圧の変化量(VS−VN)をC0/Cfで定まるゲインで反転増幅した電圧と、基準電圧VC0Rに差動アンプ207のオフセット電圧を加算した電圧との和となる。ここで、C0は、クランプ容量206の容量値であり、Cfは、フィードバック容量208の容量値である。
T=11で、リセットパルスPRESをハイレベル、選択パルスをローレベルにすることによって、リセットトランジスタ204によってFD217をリセットするとともに、画素部101を非選択状態にする。
その後、T=t12で、列選択回路106、107によって駆動される列選択パルスに従ってスイッチ部240のスイッチ215、216を介して、保持容量213、214に保持された信号が出力アンプ250に供給されて差動増幅される。
本発明は、半導体基板の導電型またはウエルの導電型にかかわらず混色の低減に有利であるが、回路要素の配置と断面構造の工夫でより顕著な効果が得られる。図11は、図7のA−A’における断面の構造の一例を模式的に示す図である。図11に示す例では、N型半導体基板1011の中に、Pウエル1005、1006、1007、1008が配置されている。Pウエル1005には、画素アレイ102が配置されている。Pウエル(第1Pウエル)1006には、第1領域720Aの列信号処理回路のMOSトランジスタが形成され、Pウエル1006は、接地線1003によって接地される。Pウエル(第2Pウエル)1007には、第2領域720Bの列信号処理回路のMOSトランジスタが形成され、Pウエル1007は、接地線1004によって接地される。Pウエル1006とPウエル1007とは、互いに分離されている。Pウエル1008には、列選択回路106が配置される。第1領域720Aの列信号処理回路には、電源線520bを介して電源電圧が供給される。電源線520bは、Pウエル1005とPウエル1006との間に配置されたN+領域1009の上に配置され、N+領域1009に接続されている。第2領域720Bの列信号処理回路には、電源線520aを介して電源電圧が供給される。電源線520aは、Pウエル1006とPウエル1007との間に配置されたN+領域1010の上に配置され、N+領域1010に接続されている。
図11に例示するように、互いに異なる色の画素の信号を処理する列信号処理回路が形成されるPウエル1006、1007を分離した構造にすると、Pウエル1006、1007の間での電子の移動がN型半導体基板1011により抑制される。これは、混色の低減に有利である。更に、Pウエル1005、1006、1007の間に配置されたN+領域1009、1010および電源線520b、520aは、近傍の電子をN型半導体基板1011の外に排出する効果があり、これも混色の低減に有利である。
図12は、図7のA−A’における断面の構造の他の例を模式的に示す図である。図12に示す例では、所謂「トリプルウエル構造」が採用されいてる。N型半導体基板1011の中に、Pウエル1105、1106、1107、1108が配置されている。Pウエル1105には、画素アレイ102が配置されている。Pウエル(第1Pウエル)1106には、第1領域720Aの列信号処理回路のMOSトランジスタが形成される。Pウエル(第2Pウエル)1107には、第2領域720Bの列信号処理回路のMOSトランジスタが形成される。Pウエル1108には、列選択回路106が配置される。Pウエル1106とPウエル1107とは、互いに分離されている。
Pウエル1106の中には、接地線1103に接続されたP+領域1113が配置され、これによって接地されている。Pウエル1106の中には、更に、Nウエル1109が配置され、Nウエル1109の中には、電源線520bに接続されたN+領域1111が配置されている。Pウエル1107の中には、接地線1104に接続されたP+領域1114が配置され、これによって接地されている。Pウエル1107の中には、更に、Nウエル1109が配置され、Nウエル1109の中には、電源線520aに接続されたN+領域1112が配置されている。
図12に例示された構造によれば、Pウエル1106、Pウエル1107の中で発生した電子は、電源線520b、520aを介してN型半導体基板1101の外に排出される可能性が高まる。したがって、Pウエル1106、1107間で混色が生じる可能性がより低減される。
本発明をCMOSイメージセンサに適用する場合、広く用いられている表面入射型のイメージセンサだけでなく、裏面入射型のイメージセンサでも同様に効果が得られる。裏面照射型では、一般的に半導体基板の厚さが数ミクロンと薄いため、発生した電子が基板の深い領域に拡散するのではなく、表面近傍に浮遊し混色が生じやすい。したがって、混色の低減効果がより顕著に得られる。
以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置(例えば、パーソナルコンピュータ、携帯端末)も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、A/D変換器、および、該A/D変換器から出力されるデジタルデータを処理するプロセッサを含みうる。