JP6574792B2 - Ｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタ、及びｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタを形成する方法 - Google Patents

Ｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタ、及びｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタを形成する方法 Download PDF

Info

Publication number
JP6574792B2
JP6574792B2 JP2016573708A JP2016573708A JP6574792B2 JP 6574792 B2 JP6574792 B2 JP 6574792B2 JP 2016573708 A JP2016573708 A JP 2016573708A JP 2016573708 A JP2016573708 A JP 2016573708A JP 6574792 B2 JP6574792 B2 JP 6574792B2
Authority
JP
Japan
Prior art keywords
depth
region
dopant concentration
semiconductor material
back gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016573708A
Other languages
English (en)
Other versions
JP2017507502A5 (ja
JP2017507502A (ja
Inventor
ケイ ジュン
ケイ ジュン
Original Assignee
日本テキサス・インスツルメンツ合同会社
テキサス インスツルメンツ インコーポレイテッド
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本テキサス・インスツルメンツ合同会社, テキサス インスツルメンツ インコーポレイテッド, テキサス インスツルメンツ インコーポレイテッド filed Critical 日本テキサス・インスツルメンツ合同会社
Publication of JP2017507502A publication Critical patent/JP2017507502A/ja
Publication of JP2017507502A5 publication Critical patent/JP2017507502A5/ja
Application granted granted Critical
Publication of JP6574792B2 publication Critical patent/JP6574792B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

本願は、概してＬＤＭＯＳトランジスタに関し、更に特定して言えば、Ｒｄｓ×Ｃｇｄが改善されたＬＤＭＯＳトランジスタ、及びそのＬＤＭＯＳトランジスタを形成する方法に関連する。
金属酸化物半導体（ＭＯＳ）トランジスタは、ソースと、ドレインと、ボディであって、そのチャネル領域がソースとドレインとの間にあり且つソース及びドレインに接するボディと、チャネル領域の上にありゲート誘電体層によりチャネル領域から隔離されるゲートとを有する、周知の半導体デバイスである。ＭＯＳトランジスタの２つのタイプは、ｎ＋ソースとｐ型チャネル領域を備えたドレイン領域とを有するＮＭＯＳトランジスタ、及び、ｐ＋ソースとｎ型チャネル領域を備えたドレイン領域とを有するＰＭＯＳトランジスタである。
オペレーションにおいて、ソース及びボディが接地されると、ドレイン・ソース電界を構築するため正の電圧がドレイン上に置かれ、閾値電圧より大きい電圧がゲート上に置かれ、ドレインからソースへ電流が流れる。ゲートが接地までプルダウンされるときなど、ゲート上に置かれる電圧が閾値電圧より小さいとき、電流は流れない。
電流生成ＭＯＳトランジスタは、１．２Ｖから５Ｖまでわたる環境などの低電圧環境において一般的に用いられる。これに対し、高電圧ＭＯＳトランジスタは、例えば、１０Ｖ〜４００Ｖの範囲の電圧で動作するトランジスタである。一層高い電圧を扱うため、高電圧ＭＯＳトランジスタは低電圧ＭＯＳトランジスタよりも大きい。
高電圧ＭＯＳトランジスタの一つのタイプは、横方向に拡散されたＭＯＳ（ＬＤＭＯＳ）トランジスタとして知られている。ＬＤＭＯＳトランジスタは、ドレインドリフト領域も有するＭＯＳトランジスタである。ドレインドリフト領域は、ドレイン及びチャネル領域に接し、ドレインとチャネル領域との間にあり、ドレインと同じ導電型であるが、ドレインより低いドーパント濃度を有する。オペレーションにおいて、ドレインドリフト領域は、ドレイン・ソース電界の大きさを低減する。
高電流（例えば、１０Ａ及びそれ以上）及び高周波数（１〜１０ＭＨｚ及びそれより高い）ＬＤＭＯＳトランジスタに対する新たな性能指数（ＦＯＭ）はＲｄｓ×Ｃｇｄであり、これは、ドレイン・ソース抵抗（Ｒｄｓ）とゲート・ドレイン容量（Ｃｇｄ）の積である。このＦＯＭを改善するため、Ｒｄｓ値、Ｃｇｄ値、又はこれら両方の値を低減することが望ましい。
Ｃｇｄの低減に対する一つのアプローチは、一つのゲートの代わりにスプリット又はステップゲートを用いることである。ステップ又はスプリットゲートを用いる少なくとも一つの例において、メインゲートと２つの順次薄くなる（progressively）ゲートとが用いられ、そのため、下にあるゲート誘電体層が、ゲートが置かれる位置がドレイン領域に一層近くなるにつれて一層厚くなるようにする。しかし、このアプローチの一つの欠点は、スプリット又はステップゲートは製造するのが困難であり高価であるという点である。また、スプリット又はステップゲートは、一層長いドレインドリフト領域を必要とし得、これは、増大されるＲｄｓのため高速モバイル用途においてデバイスを制限する。
記載される例において、ＬＤＭＯＳトランジスタが、改善されたＲｄｓ×Ｃｇｄを提供する。ＬＤＭＯＳトランジスタは、半導体材料、及び半導体材料内にあるドレインドリフト領域を含む。ドレインドリフト領域は、第１の導電型、第１の深さでピークに達する第１の水平ドーパント濃度、及び第２の深さでピークに達する第２のドーパント濃度を有する。第１の深さは、半導体材料の頂部表面から或る距離下方に測定される。第２の深さは、第１の深さから或る距離下方に測定される。ＬＤＭＯＳトランジスタはバックゲート領域も含み、バックゲート領域は、ドレインドリフト領域に接するように半導体材料内にある。バックゲート領域は、第２の導電型、第３の深さでピークに達する第３の水平ドーパント濃度、第４の深さでピークに達する第４の水平ドーパント濃度、及び第５の深さでピークに達する第５の水平ドーパント濃度を有する。第３の深さは、半導体材料の頂部表面から或る距離下方に測定される。第４の深さは、第３の深さから或る距離下方に測定される。第５の深さは、第４の深さから或る距離下方に測定される。また、ＬＤＭＯＳトランジスタは、半導体材料の頂部表面に接するゲート誘電体層と、ドレインドリフト領域及びバックゲート領域の直接的に上にあるゲート誘電体層に接し、そのゲート誘電体層の上にあるゲートとを含む。
改善されたＲｄｓ×Ｃｇｄを提供するＬＤＭＯＳトランジスタを形成する或る方法において、この方法は、半導体材料内にドレインドリフト領域を形成することを含む。ドレインドリフト領域は、第１の導電型、第１の深さでピークに達する第１の水平ドーパント濃度、及び第２の深さでピークに達する第２のドーパント濃度を有する。第１の深さは、半導体材料の頂部表面から或る距離下方に測定される。第２の深さは、第１の深さから或る距離下方に測定される。この方法はまた、ドレインドリフト領域に接するように半導体材料内にバックゲート領域を形成することを含む。バックゲート領域は、第２の導電型、第３の深さでピークに達する第３の水平ドーパント濃度、第４の深さでピークに達する第４のドーパント濃度、及び第５の深さでピークに達する第５の水平ドーパント濃度を有する。第３の深さは、半導体材料の頂部表面から或る距離下方に測定される。第４の深さは、第３の深さから或る距離下方に測定される。第５の深さは、第４の深さから或る距離下方に測定される。この方法は更に、半導体材料の頂部表面に接するゲート誘電体層を形成すること、及びドレインドリフト領域及びバックゲート領域の直接的に上にあるゲート誘電体層に接し、そのゲート誘電体層の上にあるゲートを形成することを含む。
例示の実施例に従ったＬＤＭＯＳトランジスタ１００の一例の断面図である。
例示の実施例に従ったＬＤＭＯＳトランジスタ構造を形成する方法２００の一例の断面図である。 例示の実施例に従ったＬＤＭＯＳトランジスタ構造を形成する方法２００の一例の断面図である。 例示の実施例に従ったＬＤＭＯＳトランジスタ構造を形成する方法２００の一例の断面図である。 例示の実施例に従ったＬＤＭＯＳトランジスタ構造を形成する方法２００の一例の断面図である。 例示の実施例に従ったＬＤＭＯＳトランジスタ構造を形成する方法２００の一例の断面図である。 例示の実施例に従ったＬＤＭＯＳトランジスタ構造を形成する方法２００の一例の断面図である。 例示の実施例に従ったＬＤＭＯＳトランジスタ構造を形成する方法２００の一例の断面図である。
図１は、例示の実施例に従ったＬＤＭＯＳトランジスタ１００の一例の断面図を示す。これ以降に更に詳細に説明するように、ＬＤＭＯＳトランジスタ１００は、ドレインドリフト領域と隣接するステップ形状のバックゲート領域との両方において複数の注入を用いることによりＲｄｓ×Ｃｇｄを改善する。
図１に示すように、ＬＤＭＯＳトランジスタ１００は、基板又はエピタキシャル層などの半導体材料１１０、及び半導体材料１１０内にあるドレインドリフト領域１１２を含む。ドレインドリフト領域１１２は、第１の導電型と２つの水平ドーパント濃度ピークとを有し、２つの水平ドーパント濃度ピークは、半導体材料１１０の頂部表面１１４から下方に或る距離測定された深さＤ１における第１のピーク、及び深さＤ１から下方に或る距離測定された深さＤ２における第２のピークである。この例では、ドレインドリフト領域１１２はｎ導電型を有する。
深さＤ１は、半導体材料１１０の頂部表面１１４から深さＤ１まで下方に延在するドリフト頂部１２０を画定する。ドリフト頂部１２０は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、増大する深さと共に増大する。この例では、ドリフト頂部１２０は、半導体材料１１０の頂部表面１１４における低ドーパント濃度から、深さＤ１における高ドーパント濃度まで、継続的に増大する。また、ドリフト頂部１２０内の最大ドーパント濃度は深さＤ１にある。
深さＤ１及び深さＤ２は、深さＤ１から深さＤ２まで下方に延在するドリフト中間部１２４を画定する。ドリフト中間部１２４は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度はまず、増大する深さと共に減少し、その後、増大する深さと共に増大する。
この例では、ドリフト中間部１２４は、深さＤ１における高ドーパント濃度から深さＤ１とＤ２の間の或る地点における一層低いドーパント濃度まで継続的に減少し、その後、深さＤ２における一層高いドーパント濃度まで継続的に増大する。また、ドリフト中間部１２４内の２つの最大ドーパント濃度は、深さＤ１及びＤ２にある。
深さＤ２はまた、深さＤ２から或る距離下方に延在するドリフト底部１２６を画定する。ドリフト底部１２６は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、深さＤ２から、増大する深さと共に減少する。この例では、ドリフト底部１２６は、深さＤ２における高ドーパント濃度から一層低いドーパント濃度まで継続的に減少する。また、ドリフト底部１２６内の最大ドーパント濃度は、深さＤ２にある。
図１に更に示すように、ＬＤＭＯＳトランジスタ１００はまた、ドレインドリフト領域１１２に接するように半導体材料１１０内にあるバックゲート領域１２８を含む。バックゲート領域１２８は、第２の導電型、及び、同じ導電型の３つの水平ドーパント濃度ピークに対応するステップ形状を有する。これらの３つの水平ドーパント濃度ピークは、半導体材料１１０の頂部表面１１４から下方に或る距離測定された深さＤ３におけるピーク、深さＤ３から下方に或る距離測定された深さＤ４におけるピーク、及び深さＤ４から下方に或る距離測定された深さＤ５におけるピークである。この例では、バックゲート領域１２８はｐ導電型を有する。
深さＤ３は、半導体材料１１０の頂部表面１１４から深さＤ３まで下方に延在するバックゲート頂部１３０を画定する。バックゲート頂部１３０は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、増大する深さと共に増大する。この例では、バックゲート頂部１３０は、半導体材料１１０の頂部表面１１４における低ドーパント濃度から、深さＤ３における高ドーパント濃度まで、継続的に増大する。また、バックゲート頂部１３０内の最大ドーパント濃度は、深さＤ３にある。
深さＤ３及びＤ４はまた、深さＤ３から深さＤ４まで下方に延在するバックゲート中間部１３４を画定する。バックゲート中間部１３４は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、まず、増大する深さと共に減少し、その後、増大する深さと共に増大する。
この例では、バックゲート中間部１３４は、深さＤ３における高ドーパント濃度から、深さＤ３とＤ４の間の或る地点における一層低いドーパント濃度まで、継続的に減少し、その後、深さＤ４における一層高いドーパント濃度まで継続的に増大する。また、バックゲート中間部１３４内の２つの最大ドーパント濃度は、深さＤ３及びＤ４にある。
深さＤ４及び深さＤ５は、深さＤ４から深さＤ５まで下方に延在するバックゲート中間部１３６を画定する。バックゲート中間部１３６は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、まず、増大する深さと共に減少し、その後、増大する深さと共に増大する。
この例では、バックゲート中間部１３６は、深さＤ４における高ドーパント濃度から、深さＤ４とＤ５の間の或る地点における一層低いドーパント濃度まで、継続的に減少し、その後、深さＤ５における一層高いドーパント濃度まで継続的に増大する。また、バックゲート中間部１３６内の２つの最大ドーパント濃度は、深さＤ４及びＤ５にある。
深さＤ５は更に、深さＤ５から或る距離下方に延在するバックゲート底部１３８を画定する。バックゲート底部１３８は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、深さＤ５から、増大する深さと共に減少する。この例では、バックゲート底部１３８は、深さＤ５における高ドーパント濃度から一層低いドーパント濃度まで継続的に減少する。図示するように、深さＤ３は深さＤ１と深さＤ２の間にある。また、深さＤ４は深さＤ２より下にある。また、バックゲート領域１２８のバックゲート中間部１３６及びバックゲート底部１３８の一部は、ドレインドリフト領域１１２の直接的に下にある。
図１に更に示すように、ＬＤＭＯＳトランジスタ１００は、半導体材料１１０内にある一対のシャロートレンチアイソレーション（ＳＴＩ）領域１４０を含む。ＳＴＩ領域１４０は、深さＤ１より下にある一層低い表面１４２を有する。この例では、ＳＴＩ領域１４０はまた、半導体材料１１０の頂部表面１１４と実質的に同じ平面にある頂部表面を有する。
ＬＤＭＯＳトランジスタ１００は更に、いずれも半導体材料１１０内にある、ドレイン領域１５０、ソース領域１５２、及び表面領域１５４を含む。第１の導電型を有するドレイン領域１５０は、ドレインドリフト領域１１２に接するようにＳＴＩ領域１４０間にある。ドレイン領域１５０は、ドレインドリフト領域１１２の最高ドーパント濃度より実質的に大きいドーパント濃度を有する。この例では、ドレイン領域１５０はｎ＋領域として実装される。
ソース領域１５２は、同じく第１の導電型を有し、バックゲート領域１２８に接する。ソース領域１５２は、ドレイン領域１５０のドーパント濃度に実質的に等しいドーパント濃度を有する。この例では、ソース領域１５２はｎ＋領域として実装される。
表面領域１５４は、同じく第１の導電型を有し、半導体材料１１０の頂部表面１１４、バックゲート領域１２８、及びソース領域１５２に接し、また、バックゲート領域１２８の一部の直接的に上にある。表面領域１５４は、ドレインドリフト領域１１２の最高ドーパント濃度より実質的に大きいドーパント濃度を有する。この例では、表面領域１５４はｎ＋領域として実装される。（表面領域１５４は任意選択で省かれてもよい。）
ＬＤＭＯＳトランジスタ１００はまた、バックゲート領域１２８に接するように半導体材料１１０内にあるボディコンタクト領域１５６を含む。ボディコンタクト領域１５６は、第２の導電型、及びバックゲート領域１２８の最高ドーパント濃度より実質的に大きいドーパント濃度を有する。この例では、ボディコンタクト領域１５６はｐ＋領域として実装される。
図１に更に示されるように、ＬＤＭＯＳトランジスタ１００は、半導体材料１１０の頂部表面１１４に接するゲート誘電体層１６０と、ゲート誘電体層１６０に接しゲート誘電体層１６０の上にあるゲート１６２と、ゲート１６２に接しゲート１６２を横方向に囲む側壁スペーサ１６４とを含む。バックゲート領域１２８は、ドレインドリフト領域１１２とソース領域１５２との間にあり、且つ、ドレインドリフト領域１１２及びソース領域１５２に接する、チャネル領域１６６を含む。ゲート１６２は、ドレインドリフト領域１１２及びバックゲート領域１２８のチャネル領域１６６の直接的に上にある。
オペレーションにおいて、ソース領域１５２及びボディコンタクト領域１５６が接地されると、ドレイン・ソース電界を構築するために１６Ｖなどの正の電圧がドレイン領域１５０上に置かれ、閾値電圧より大きい電圧がゲート１６２上に置かれ、電流がドレイン領域１５０からソース領域１５２へ流れる。ゲート１６２が接地までプルダウンされるときなど、ゲート１６２上に置かれる電圧が閾値電圧より小さいとき、電流は流れない。
例示の実施例の利点の一つは、半導体材料１１０の頂部表面１１４における又はその直下のドリフト頂部１２０の領域が、深さと共に増大する、低いドーパント濃度を有するという点である。半導体材料１１０の頂部表面１１４におけるまたはその近辺の低いドーパント濃度の領域を用いることにより、ゲート・ドレイン容量Ｃｇｄが低減され得、Ｒｄｓ×Ｃｇｄが改善される。例示の実施例の別の利点は、深さＤ１及びＤ２における一層高いドーパント濃度がドレイン・ソース抵抗Ｒｄｓを低減するという点であり、これにより、Ｒｄｓ×Ｃｇｄが更に改善される。
また、ドレインドリフト領域１１２は、ドリフト頂部１２０及びドリフト中間部１２４内の一層低いドーパント濃度領域の存在に起因して、ドレイン・ソース電界の大きさを低減し続ける。ドレイン・ソース抵抗Ｒｄｓ対ドレイン・ソース降伏電圧（ＢＶ）は、深さＤ２における高ドーパント濃度の水平領域における電荷を平衡させるためにドリフト底部１２６とバックゲート中間部１３６との間の相互作用も用いることによって、最も良好にトレードオフされる。
例示の実施例の更なる利点は、ゲート１６２の下にある深さＤ１における高ドーパント濃度の水平領域が比較的大きく、これにより、チャネル抵抗及びＪＦＥＴ抵抗が低減されるという点である。ＪＦＥＴ抵抗は、デプリーション領域の幅がドレイン１５０及びゲート１６２上の電圧と共に変化するチャネル１６６に近接する表面下領域に関連付けられる抵抗である。
また、深さＤ１及びＤ２における高ドーパント濃度の水平領域における表面は、低減されたＣｇｄのため容易に空乏化される。また、増大されたドレイン電圧では、深さＤ３及びＤ４における高ドーパント濃度の水平領域のステップ形状エリアは、ゲート１６２の下にある深さＤ１及びＤ２における高ドーパント濃度の水平領域における増大する電界をスクリーンし得る。この現象は、デバイスドレイン・ソース降伏電圧を増大させるためにドレインドリフト領域１１２とバックゲート領域１２８との間の電荷バランスと共に働くか、又は、ターゲットとされるデバイスドレイン・ソース降伏電圧で、ドレインドリフト領域１１２長さ（ＳＴＩ領域１４０の一層低い表面１４２の真下のドリフト領域）が、低減されるＲｄｓのために低減され得、これにより、総Ｒｄｓ×Ｃｇｄが改善される。そのため、例示の実施例は、Ｒｄｓ値及びＣｇｄ値両方を低減することによりＲｄｓ×Ｃｇｄを改善する。
図２Ａ〜図２Ｇは、例示の実施例に従ってＬＤＭＯＳトランジスタ構造を形成する方法２００の一例の一連の断面図を示す。方法２００は、基板又はエピタキシャル層などの、従来と同様に形成された半導体材料２１０を用いる。
方法２００は、半導体材料２１０内にドレインドリフト領域２１２を形成することにより始まる。ドレインドリフト領域２１２は、第１の導電型、及び２つの水平ドーパント濃度ピークを有する。２つの水平ドーパント濃度ピークは、半導体材料２１０の頂部表面２１４から下方へ或る距離測定された深さＤ１における第１のピーク、及び深さＤ１から下方へ或る距離測定された深さＤ２における第２のピークである。この例では、ドレインドリフト領域２１２はｎ導電型を有するように形成される。
ドレインドリフト領域２１２は、まず、パターニングされたフォトレジスト層２１６を半導体材料２１０上に形成することによって形成され得る。パターニングされたフォトレジスト層２１６は、従来のように形成され、この方式は、フォトレジストの層を堆積すること、パターニングされた画像をフォトレジストの層上に形成するために、マスクとして知られるパターニングされた黒／透明ガラスプレートを介して光を投射すること、及び光への曝露により軟化された、イメージングされたフォトレジスト領域を取り除くことを含む。
パターニングされたフォトレジスト層２１６が形成された後、上部領域２２０を形成するために、パターニングされたフォトレジスト層２１６を介してドーパントが半導体材料２１０に注入される。上部領域２２０は、深さＤ１でピークに達する水平ドーパント濃度を有する。この例では、ｎ型上部領域２２０を形成するためにヒ素が注入される。ヒ素ドーパントは、例えば、４×１０１２〜８×１０１２のドーズ量及び２００ｋｅＶ〜３５０ｋｅＶのエネルギーで注入され得る。
パターニングされたフォトレジスト層２１６がまだその場にある状態で、今度は下部領域２２２を形成するために、ドーパントが再び、フォトレジスト層２１６を介して半導体材料２１０に注入される。下部領域２２２は、深さＤ２でピークに達する水平ドーパント濃度を有する。この例では、ｎ型下部領域２２２を形成するためにリンが注入される。このリンドーパントは、例えば、８×１０１２〜２×１０１３のドーズ量及び１００ｋｅＶ〜４００ｋｅＶのエネルギーで注入され得る。
下部領域２２２が形成された後、パターニングされたフォトレジスト層２１６は、アッシングプロセスなどの従来のように取り除かれる。これに続いて、熱駆動プロセスが、ドーパントを拡散及び活性化して、ドレインドリフト領域２１２の形成を完了する。熱駆動プロセスは、１１００℃で９０分間、又は例えば、１１２５℃で５０分間、又は１０５０℃で２７０分間などの同等の条件の、熱処理を含み得る。
深さＤ１は、半導体材料２１０の頂部表面２１４から深さＤ１まで下方に延在するドリフト頂部２２４を画定する。ドリフト頂部２２４の一部が熱駆動プロセスの間ドープされ、これにより、ドーパントが、上部領域２２０から上方にドリフト頂部２２４内に拡散される。
ドリフト頂部２２４は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、増大する深さと共に増大する。この例では、ドリフト頂部２２４は、半導体材料２１０の頂部表面２１４における低ドーパント濃度から、深さＤ１における高ドーパント濃度まで、継続的に増大する。また、ドリフト頂部２２４内の最大ドーパント濃度は深さＤ１にある。
深さＤ１及び深さＤ２は、深さＤ１から深さＤ２まで下方に延在するドリフト中間部２２６を画定する。ドリフト中間部２２６の一部が熱駆動プロセスの間ドープされ、これにより、ドーパントが、上部領域２２０から下方に拡散され、下部領域２２２の一部から上方にドリフト中間部２２６内に拡散される。
ドリフト中間部２２６は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、まず、増大する深さと共に減少し、その後、増大する深さと共に増大する。この例では、ドリフト中間部２２６は、深さＤ１における高ドーパント濃度から、深さＤ１及びＤ２間の或る地点における一層低いドーパント濃度まで、継続的に減少し、その後、深さＤ２における一層高いドーパント濃度まで継続的に増大する。また、ドリフト中間部２２６内の２つの最大ドーパント濃度は、深さＤ１及びＤ２にある。
深さＤ２はまた、深さＤ２から或る距離下方に延在するドリフト底部２２８を画定する。ドリフト底部２２８は熱駆動プロセスの間ドープされ、これにより、ドーパントが、下部領域２２２から下方に底部２２８内に拡散される。（上部及び下部領域２２０及び２２２が形成される順は、逆にされてもよい。）
ドリフト底部２２８は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、深さＤ２から、増大する深さと共に減少する。この例では、ドリフト底部２２８は、深さＤ２における高ドーパント濃度から一層低いドーパント濃度まで継続的に減少する。また、ドリフト底部２２８内の最大ドーパント濃度は深さＤ２にある。
図２Ｂに示すように、ドレインドリフト領域２１２が形成された後、一対のシャロートレンチアイソレーション（ＳＴＩ）領域２３０が、ドレインドリフト領域２１２に接するように半導体材料２１０に形成される。ＳＴＩ領域２３０は従来のように形成され得る。例えば、半導体材料２１０の上にハードマスクが形成され得る。ハードマスクが形成された後、半導体材料２１０において複数のトレンチを形成するように、半導体材料２１０がハードマスクを介してエッチングされる。次に、ハードマスクが取り除かれ、トレンチを充填するように半導体材料２１０の頂部表面上に非導電性の材料が堆積される。半導体材料２１０の頂部表面上の非導電性の材料は、その後、トレンチにおけるＳＴＩ領域２３０を残すように、化学機械的平坦化（ＣＭＰ）プロセスなどにより、取り除かれる。
図２Ｂに更に示すように、ＳＴＩ領域２３０が形成された後、ドープされた領域２３２が次に、半導体材料２１０内に形成される。ドープされた領域２３２は、第２の導電型のバックゲート領域２３４、及びバックゲート領域２３４に接する第１の導電型の表面領域２３６を有する。
バックゲート領域２３４は、３つのドーパント濃度に対応するステップ形状を有するように形成され、３つのドーパント濃度は、半導体材料２１０の頂部表面から深さＤ３下方のピーク、一層低い深さＤ４のピーク、及び更に一層低い深さＤ５のピークである。この例では、バックゲート領域２３４はｐ導電型を有し、表面領域２３６はｎ導電型を有する。
バックゲート領域２３４は、ドレインドリフト領域２１２の底部２２８に接し、それより下にある埋め込み領域２４０を形成するように、先ず、ドーパントを半導体材料２１０にブランケット注入することによって形成され得る。埋め込み領域２４０は、深さＤ５でピークに達するドーパント濃度を有する。この例では、ｐ型埋め込み領域２３４を形成するためにボロンが注入される。ボロンドーパントは、例えば、１×１０１２〜９×１０１３のドーズ量及び４００ｋｅＶ〜９００ｋｅＶのエネルギーで注入され得る。
図２Ｃに示すように、埋め込み領域２４０が形成された後、パターニングされたフォトレジスト層２４２が従来のように半導体材料２１０上に形成される。パターニングされたフォトレジスト層２４２が形成された後、ドーパントは、中間領域２４４を形成するように、パターニングされたフォトレジスト層２４２を介して半導体材料２１０に角度注入（angle implanted）される。中間領域２４４は、深さＤ４でピークに達するドーパント濃度を有する。この例では、中間領域２４４を形成するためにボロンが注入される。ボロンドーパントは、例えば、２×１０１３〜４×１０１３のドーズ量及び３００ｋｅＶ〜６００ｋｅＶのエネルギーで注入され得る。
パターニングされたフォトレジスト層２４２がまだその場にある状態で、ボディ領域２４６を形成するために、ドーパントが再び、パターニングされたフォトレジスト層２４２を介して半導体材料２１０に注入される。ボディ領域２４６は、深さＤ３でピークに達するドーパント濃度を有する。この例では、ボディ領域２４６を形成するためにボロンが注入される。ボロンドーパントは、例えば、５×１０１３〜３×１０１４のドーズ量及び７０ｋｅＶ〜３００ｋｅＶのエネルギーで注入され得る。
ボディ領域２４６が形成された後、バックゲート領域２３４のサイズを低減するため及び表面領域２３６を形成するために、ドーパントが再び、パターニングされたフォトレジスト層２４２を介して半導体材料２１０に注入される。表面領域２３６は、半導体材料２１０の頂部表面２１４に接し、ボディ領域２４６の上にある。この例では、表面領域２３６を形成するためにヒ素が注入される。ヒ素ドーパントは、例えば、５×１０１３〜１×１０１５のドーズ量及び３０ｋｅＶ〜１６０ｋｅＶのエネルギーで注入され得る。（表面領域２３６の形成は任意選択で省かれてもよい。）
この注入の後、パターニングされたフォトレジスト層２４２が従来のように取り除かれる。これに続いて、ドーパントを拡散及び活性化するため、そして、ドープされた領域２３２、バックゲート領域２３４、及び表面領域２３６の形成を完了するために、熱駆動プロセスが実施される。この例では、表面領域２３６及びそのすぐ周りのエリアは、熱駆動の結果ｎ型導電性を有し、一方、バックゲート領域２３４は、熱駆動の結果ｐ型導電性を有する。（ドレインドリフト領域２１２及びドープされた領域２３２が形成される順は、逆にされてもよい。）
深さＤ３は、半導体材料１１０の頂部表面１１４から深さＤ３まで下方に延在する基板頂部２５０を画定する。基板頂部２５０は、表面領域２３６より下であり表面領域２３６に近接する或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、増大する深さと共に増大する。この例では、基板頂部２５０は、表面領域２３６より下であり表面領域２３６に近接する低ドーパント濃度から、深さＤ３における高ドーパント濃度まで、継続的に増大する。また、基板頂部２５０内の最大ドーパント濃度は深さＤ３にある。
深さＤ３及び深さＤ４は、深さＤ３から深さＤ４まで下方に延在する基板中間部２５２を画定する。基板中間部２５２は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、まず、増大する深さと共に減少し、その後、増大する深さと共に増大する。
この例では、基板中間部２５２は、深さＤ３における高ドーパント濃度から、深さＤ３とＤ４間との或る地点における一層低いドーパント濃度まで、継続的に減少し、その後、深さＤ４における一層高いドーパント濃度まで継続的に増大する。また、基板中間部２５２内の２つの最大ドーパント濃度は、深さＤ３及びＤ４にある。
深さＤ４及び深さＤ５は、深さＤ４から深さＤ５まで下方に延在する基板中間部２５４を画定する。基板中間部２５４は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、まず、増大する深さと共に減少し、その後、増大する深さと共に増大する。
この例では、基板中間部２５４は、深さＤ４における高ドーパント濃度から、深さＤ４とＤ５との間の或る地点における一層低いドーパント濃度まで、継続的に減少し、その後、深さＤ５における一層高いドーパント濃度まで継続的に増大する。また、基板中間部２５４内の２つの最大ドーパント濃度は、深さＤ４及びＤ５にある。
深さＤ５はまた、深さＤ５から或る距離下方に延在する基板底部２５６を画定する。基板底部２５６は或るドーパント濃度プロファイルを有し、このプロファイルにおいて、ドーパント濃度は、深さＤ５から、増大する深さと共に減少する。この例では、基板底部２５６は、深さＤ５における高ドーパント濃度から一層低いドーパント濃度まで低減する。図示するように、深さＤ３は、深さＤ１と深さＤ２との間にある。また、深さＤ４は深さＤ２より下にある。また、第２の（ｐ）導電型のバックゲート領域２３４の一部が、ドレインドリフト領域２１２の直接的に下にある。
図２Ｄに示すように、ドープされた領域２３２が形成されると、方法２００は次に、半導体材料２１０の頂部表面２１４上にゲート誘電体層２６０を形成する。例えば、希釈フッ化水素酸を用いるウェットエッチングのクリーンアップエッチングが、半導体材料２１０の頂部表面上の如何なる不要な酸化物も除くために、ゲート誘電体層２６０を形成する前に実施され得る。
ゲート誘電体層２６０は、熱成長された二酸化シリコンで実装され得、用いられる電圧に従って変化する厚みを有する。例えば、ゲート誘電体層２６０は、５Ｖゲートオペレーションをサポートするために、１２〜１５ｎｍの熱成長された二酸化シリコンを有し得る。ゲート誘電体層２６０は、シリコンオキシナイトライド又はハフニウム酸化物などの他の誘電性材料の付加的な層を含み得る。
これに続いて、ゲート材料２６２の層が、ゲート誘電体層２６０上に堆積される。ゲート材料２６２の層は、１００〜２００ｎｍのポリシリコン、及び場合によっては、１００〜２００ｎｍのタングステンシリサイドなどのポリシリコン上の金属シリサイドの層、を含み得る。ゲート材料２６２の層を実装するために用いることができる他の材料もこの例の範囲内にある。次に、パターニングされたフォトレジスト層２６４が、従来のようにゲート材料２６２の層の上に形成される。
図２Ｅに示すように、パターニングされたフォトレジスト層２６４が形成された後、ゲート材料２６２の層の露出された領域は、ゲート誘電体層２６０を露出させるため及びゲート２７０を形成するために、従来のようにエッチングされる。エッチングに続いて、パターニングされたフォトレジスト層２６４が従来のように取り除かれる。
図２Ｆに示すように、パターニングされたフォトレジスト層２６４が取り除かれた後、ゲート側壁スペーサ２７２が、ゲート２７０の横方向表面上に従来のように形成される。ゲート側壁スペーサ２７２は、半導体デバイスの頂部表面の上に二酸化シリコンのコンフォーマル層を５０〜１５０ｎｍの厚み形成すること、及びその後、反応性イオンエッチング（ＲＩＥ）プロセスなどの異方性エッチプロセスを用いて水平表面から二酸化シリコンを取り除くことによって形成され得る。
図２Ｆに更に示すように、次に、パターニングされたフォトレジスト層２７４が、ゲート誘電体層２６０及びゲート２７０上に従来のように形成される。この後、ソース領域２８０及びドレイン領域２８２を形成するために、ドレインドリフト領域２１２と同じ導電型を有するドーパントが、パターニングされたフォトレジスト層２７４を介して注入される。ソース領域２８０は、バックゲート領域２３４及び表面領域２３６のサイズを低減する。ドレイン領域２８２は、ドレインドリフト領域２１２のサイズを低減する。
ソース領域２８０は、重くドープされており、バックゲート領域２３４及び表面領域２３６に接する。ドレイン領域２８２も、同じく重くドープされており、ドレインドリフト領域２１２に接するように、ＳＴＩ領域２３０間に形成される。注入に続いて、パターニングされたフォトレジスト層２７４が従来のように取り除かれる。この例では、ソース及びドレイン領域２８０及び２８２はｎ＋領域である。この注入は、８×１０１４〜１×１０１６のドーズ量及び２０ｋｅＶ〜７０ｋｅＶのエネルギーを有し得る。
図２Ｇに示すように、パターニングされたフォトレジスト層２７４が取り除かれた後、パターニングされたフォトレジスト層２８４が次に、ゲート誘電体層２６０及びゲート２７０上に従来のように形成される。この後、ボディコンタクト領域２８６を形成するために、バックゲート領域２３４と同じ導電型を有するドーパントが、パターニングされたフォトレジスト層２８４を介して注入される。
ボディコンタクト領域２８６は、重くドープされており、ボディ領域２４６に接する。注入に続いて、パターニングされたフォトレジスト層２８４が従来のように取り除かれて、ＬＤＭＯＳトランジスタ構造２９０の形成が完了する。この例では、ボディコンタクト領域２７６はｐ＋領域である。注入は、８×１０１４〜１×１０１６のドーズ量及び２０ｋｅＶ〜７０ｋｅＶのエネルギーを有し得る。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

Claims (20)

  1. 横方向に拡散された金属酸化物半導体（ＬＤＭＯＳ）トランジスタであって、
    半導体材料と、
    前記半導体材料内にあるドレインドリフト領域であって、第１の導電型と、第１の深さでピークに達する第１の水平ドーパント濃度と、第２の深さでピークに達する第２の水平ドーパント濃度とを有し、前記第１の深さが前記半導体材料の頂部表面から或る距離下方に測定され、前記第２の深さが前記第１の深さから或る距離下方に測定される、前記ドレインドリフト領域と、
    前記ドレインドリフト領域に接するように前記半導体材料内にあるバックゲート領域であって、第２の導電型と、第３の深さでピークに達する第３の水平ドーパント濃度と、第４の深さでピークに達する第４の水平ドーパント濃度と、第５の深さでピークに達して前記ドリフト領域の下に水平方向に延びる第５の水平ドーパント濃度とを有し、前記第３の深さが前記半導体材料の前記頂部表面から或る距離下方に測定され、前記第４の深さが前記第３の深さから或る距離下方に測定され、前記第５の深さが前記第４の深さから或る距離下方に測定される、前記バックゲート領域と、
    前記半導体材料の前記頂部表面に接するゲート誘電体層と、
    前記ドレインドリフト領域と前記バックゲート領域との直接的に上にある前記ゲート誘電体層に接し、前記ドレインドリフト領域と前記バックゲート領域との直接的に上にある前記ゲート誘電体層の上にある、ゲートと、
    を含む、トランジスタ。
  2. 請求項１に記載のトランジスタであって、
    前記第３の深さが前記第１の深さと前記第２の深さの間にある、トランジスタ。
  3. 請求項２に記載のトランジスタであって、
    前記第４の深さが前記第２の深さより下にある、トランジスタ。
  4. 請求項３に記載のトランジスタであって、
    前記バックゲート領域の一部が前記ドレインドリフト領域の直接的に下にある、トランジスタ。
  5. 請求項４に記載のトランジスタであって、
    前記第１の深さが、前記半導体材料の前記頂部表面から第１の深さまで下方に延在するドリフト頂部を画定し、前記ドリフト頂部が、増大する深さと共に増大するドーパント濃度を有し、
    前記第１の深さ及び第２の深さが、前記第１の深さから前記第２の深さまで延在するドリフト中間部を画定し、前記ドリフト中間部が、まず、増大する深さと共に減少し、その後、増大する深さと共に増大する、ドーパント濃度を有する、トランジスタ。
  6. 請求項５に記載のトランジスタであって、
    前記半導体材料内にあり、前記第１の深さより下にある一層低い表面を有する、一対のシャロートレンチアイソレーション（ＳＴＩ）領域を更に含む、トランジスタ。
  7. 請求項６に記載のトランジスタであって、
    前記ドレインドリフト領域に接するように前記ＳＴＩ領域の間の前記半導体材料内にあり、前記ドレインドリフト領域の最高ドーパント濃度より実質的に大きいドーパント濃度を有する、ドレイン領域を更に含む、トランジスタ。
  8. 請求項７に記載のトランジスタであって、
    前記バックゲート領域に接するように前記半導体材料内にある前記第１の導電型を有するソース領域であって、前記ドレインドリフト領域の最高ドーパント濃度より実質的に大きいドーパント濃度を有する、前記ソース領域を更に含む、トランジスタ。
  9. 請求項８に記載のトランジスタであって、
    前記バックゲート領域に接するように前記半導体材料内にある前記第２の導電型を有するボディコンタクト領域であって、前記バックゲート領域の最高ドーパント濃度より実質的に大きいドーパント濃度を有する、前記ボディコンタクト領域を更に含む、トランジスタ。
  10. 請求項９に記載のトランジスタであって、
    前記バックゲート領域のチャネル領域が前記ソース領域と前記ドレイン領域との間にあり、前記ゲートが前記チャネル領域の直接的に上にある、トランジスタ。
  11. 横方向に拡散された金属酸化物半導体（ＬＤＭＯＳ）トランジスタを形成する方法であって、
    半導体材料内のドレインドリフト領域を形成することであって、前記ドレインドリフト領域が、第１の導電型と、第１の深さでピークに達する第１の水平ドーパント濃度と、第２の深さでピークに達する第２の水平ドーパント濃度とを有し、前記第１の深さが前記半導体材料の頂部表面から下方に或る距離測定され、前記第２の深さが前記第１の深さから下方に或る距離測定される、前記ドレインドリフト領域を形成することと、
    前記ドレインドリフト領域に接するように前記半導体材料内にバックゲート領域を形成することであって、前記バックゲート領域が、第２の導電型と、第３の深さでピークに達する第３の水平ドーパント濃度と、第４の深さでピークに達する第４の水平ドーパント濃度と、第５の深さでピークに達して前記ドレインドリフト領域の下に水平方向に延びる第５の水平ドーパント濃度とを有し、前記第３の深さが前記半導体材料の前記頂部表面から下方に或る距離測定され、前記第４の深さが前記第３の深さから下方に或る距離測定され、前記第５の深さが前記第４の深さから下方に或る距離測定される、前記バックゲート領域を形成することと、
    前記半導体材料の前記頂部表面に接するゲート誘電体層を形成することと、
    前記ドレインドリフト領域と前記バックゲート領域との直接的に上にある前記ゲート誘電体層に接し、前記ドレインドリフト領域と前記バックゲート領域との直接的に上にある前記ゲート誘電体層の上にあるゲートを形成することと、
    を含む、方法。
  12. 請求項１１に記載の方法であって、
    前記第３の深さが前記第１の深さと前記第２の深さとの間にある、方法。
  13. 請求項１２に記載の方法であって、
    前記第４の深さが前記第２の深さより下にある、方法。
  14. 請求項１３に記載の方法であって、
    前記バックゲート領域の一部が前記ドレインドリフト領域の直接的に下にある、方法。
  15. 請求項１４に記載の方法であって、
    前記第１の深さが、前記半導体材料の前記頂部表面から前記第１の深さまで下方に延在するドリフト頂部を画定し、前記ドリフト頂部が、増大する深さと共に増大するドーパント濃度を有し、
    前記第１の深さ及び第２の深さが、前記第１の深さから前記第２の深さまで延在するドリフト中間部を画定し、前記ドリフト中間部が、まず、増大する深さと共に減少し、その後、増大する深さと共に増大する、ドーパント濃度を有する、方法。
  16. 請求項１５に記載の方法であって、
    前記半導体材料内に一対のシャロートレンチアイソレーション（ＳＴＩ）領域を形成することを更に含み、前記ＳＴＩ領域が前記第１の深さより下にある一層低い表面を有する、方法。
  17. 請求項１６に記載の方法であって、
    前記ドレインドリフト領域に接するように前記ＳＴＩ領域の間の前記半導体材料内に前記第１の導電型を有するドレイン領域を形成することを更に含み、前記ドレイン領域が前記ドレインドリフト領域の最高ドーパント濃度より実質的に大きいドーパント濃度を有する、方法。
  18. 請求項１７に記載の方法であって、
    前記バックゲート領域に接するように前記半導体材料内に前記第１の導電型を有するソース領域を形成することを更に含み、前記ソース領域が前記ドレインドリフト領域の最高ドーパント濃度より実質的に大きいドーパント濃度を有する、方法。
  19. 請求項１８に記載の方法であって、
    前記バックゲート領域に接するように前記半導体材料内に前記第２の導電型を有するボディコンタクト領域を形成することを更に含み、前記ボディコンタクト領域が前記バックゲート領域の最高ドーパント濃度より実質的に大きいドーパント濃度を有する、方法。
  20. 請求項１２に記載の方法であって、
    前記バックゲート領域を形成することが、
    前記第２の深さより下にある埋め込み領域を形成するために、前記第２の導電型の複数のドーパントを前記半導体材料にブランケット注入することであって、前記埋め込み領域が前記第５の深さでピークに達する水平ドーパント濃度を有する、前記ブランケット注入することと、
    前記第２の深さより下にあり且つ前記第５の深さより上にある中間領域を形成するために、パターニングされた層を介して前記第２の導電型の複数のドーパントを前記半導体材料に注入することであって、前記中間領域が前記第４の深さでピークに達する水平ドーパント濃度を有する、前記中間領域を形成するために前記第２の導電型の複数のドーパントを注入することと、
    前記第１の深さと前記第２の深さとの間にあるボディ領域を形成するために、前記パターニングされた層を介して前記第２の導電型の複数のドーパントを前記半導体材料に注入することであって、前記ボディ領域が前記第３の深さでピークに達する水平ドーパント濃度を有する、前記ボディ領域を形成するために前記第２の導電型の複数のドーパントを注入することと、
    を含む、方法。
JP2016573708A 2014-03-06 2015-03-06 Ｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタ、及びｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタを形成する方法 Active JP6574792B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201461948853P 2014-03-06 2014-03-06
US61/948,853 2014-03-06
US14/556,185 US9455332B2 (en) 2014-03-06 2014-11-30 LDMOS transistor and method of forming the LDMOS transistor with improved Rds*Cgd
US14/556,185 2014-11-30
PCT/US2015/019258 WO2015134909A1 (en) 2014-03-06 2015-03-06 Ldmos transistor and method of forming the ldmos transistor with improved rds*cgd

Publications (3)

Publication Number Publication Date
JP2017507502A JP2017507502A (ja) 2017-03-16
JP2017507502A5 JP2017507502A5 (ja) 2018-04-12
JP6574792B2 true JP6574792B2 (ja) 2019-09-11

Family

ID=54018218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016573708A Active JP6574792B2 (ja) 2014-03-06 2015-03-06 Ｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタ、及びｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタを形成する方法

Country Status (4)

Country Link
US (4) US9455332B2 (ja)
JP (1) JP6574792B2 (ja)
CN (2) CN110649100B (ja)
WO (1) WO2015134909A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701372B (zh) * 2013-12-06 2017-10-27 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
US20160035822A1 (en) * 2014-07-30 2016-02-04 Freescale Semiconductor, Inc. High Voltage Semiconductor Devices and Methods for their Fabrication
US9893146B1 (en) * 2016-10-04 2018-02-13 Monolithic Power Systems, Inc. Lateral DMOS and the method for forming thereof
US9865729B1 (en) 2016-12-20 2018-01-09 Texas Instruments Incorporated Laterally diffused metal oxide semiconductor with segmented gate oxide
US10103258B2 (en) 2016-12-29 2018-10-16 Texas Instruments Incorporated Laterally diffused metal oxide semiconductor with gate poly contact within source window
US10529804B2 (en) * 2017-08-21 2020-01-07 Texas Instruments Incorporated Integrated circuit, LDMOS with trapezoid JFET, bottom gate and ballast drift and fabrication method
US10103233B1 (en) 2017-09-29 2018-10-16 Nxp Usa, Inc. Transistor die with drain via arrangement, and methods of manufacture thereof
CN108682690B (zh) * 2018-05-25 2024-05-24 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件和其制造方法
US10672903B2 (en) * 2018-07-25 2020-06-02 Nxp Usa, Inc. Semiconductor device with drain active area
CN114256131A (zh) * 2020-09-23 2022-03-29 无锡华润上华科技有限公司 半导体结构的制备方法及半导体结构
US11658240B2 (en) 2020-10-04 2023-05-23 Globalfoundries Singapore Pte. Ltd. Semiconductor transistors on multi-layered substrates
CN114122113B (zh) * 2022-01-27 2022-05-03 江苏游隼微电子有限公司 一种高可靠的mosfet功率半导体器件结构

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386136A (en) * 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6768171B2 (en) * 2000-11-27 2004-07-27 Power Integrations, Inc. High-voltage transistor with JFET conduction channels
KR100948139B1 (ko) * 2003-04-09 2010-03-18 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
US20080164537A1 (en) * 2007-01-04 2008-07-10 Jun Cai Integrated complementary low voltage rf-ldmos
US7439584B2 (en) * 2005-05-19 2008-10-21 Freescale Semiconductor, Inc. Structure and method for RESURF LDMOSFET with a current diverter
JP2009515332A (ja) * 2005-11-02 2009-04-09 エヌエックスピー ビー ヴィ 半導体デバイスの製造方法
JP2007258283A (ja) * 2006-03-21 2007-10-04 Toyota Motor Corp 絶縁ゲート型半導体装置
US7626233B2 (en) * 2007-04-23 2009-12-01 Infineon Technologies Ag LDMOS device
US7829947B2 (en) * 2009-03-17 2010-11-09 Alpha & Omega Semiconductor Incorporated Bottom-drain LDMOS power MOSFET structure having a top drain strap
US8304835B2 (en) * 2009-03-27 2012-11-06 National Semiconductor Corporation Configuration and fabrication of semiconductor structure using empty and filled wells
JP2011100847A (ja) * 2009-11-05 2011-05-19 Sharp Corp 半導体装置及びその製造方法
US8362557B2 (en) * 2009-12-02 2013-01-29 Fairchild Semiconductor Corporation Stepped-source LDMOS architecture
KR101681494B1 (ko) * 2010-03-03 2016-12-01 삼성전자 주식회사 반도체 장치
KR101800371B1 (ko) * 2011-05-27 2017-11-23 삼성전자주식회사 반도체 장치
CN103035717B (zh) * 2012-07-27 2015-10-14 上海华虹宏力半导体制造有限公司 阶梯形漂移区的ldmos器件及其制造方法
JP2015141996A (ja) * 2014-01-28 2015-08-03 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
WO2015134909A1 (en) 2015-09-11
US11610968B2 (en) 2023-03-21
CN106030820B (zh) 2019-09-24
US20150255596A1 (en) 2015-09-10
US20160365412A1 (en) 2016-12-15
US20200066842A1 (en) 2020-02-27
US9455332B2 (en) 2016-09-27
US20230215918A1 (en) 2023-07-06
CN106030820A (zh) 2016-10-12
JP2017507502A (ja) 2017-03-16
CN110649100A (zh) 2020-01-03
US10461156B2 (en) 2019-10-29
CN110649100B (zh) 2024-05-10

Similar Documents

Publication Publication Date Title
JP6574792B2 (ja) Ｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタ、及びｒｄｓ×ｃｇｄが改善されたｌｄｍｏｓトランジスタを形成する方法
US8664718B2 (en) Power MOSFETs and methods for forming the same
US9608105B2 (en) Semiconductor structure with a doped region between two deep trench isolation structures
TWI543373B (zh) 具有一漏斗形溝槽之屏蔽閘極金屬氧化物半導體場效電晶體裝置
US7928508B2 (en) Disconnected DPW structures for improving on-state performance of MOS devices
US8158475B2 (en) Gate electrodes of HVMOS devices having non-uniform doping concentrations
US9159786B2 (en) Dual gate lateral MOSFET
JP2008546216A (ja) 電荷平衡電界効果トランジスタ
US9553150B2 (en) Transistor design
US9153662B2 (en) MOSFET with selective dopant deactivation underneath gate
US8524548B2 (en) DMOS Transistor with a cavity that lies below the drift region
CN103311272B (zh) 具有介电隔离沟槽的横向mosfet
CN111403472A (zh) 沟槽栅极沟槽场板垂直mosfet
EP2724377B1 (en) Dmos transistor with a slanted super junction drift structure
US9818859B2 (en) Quasi-vertical power MOSFET and methods of forming the same
CN108574014A (zh) Ldmos器件及其制造方法
JP2017034006A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20160906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180228

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190320

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190515

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190724

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190819

R150 Certificate of patent or registration of utility model

Ref document number: 6574792

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250