CN108574014A - Ldmos器件及其制造方法 - Google Patents

Ldmos器件及其制造方法 Download PDF

Info

Publication number
CN108574014A
CN108574014A CN201710146586.6A CN201710146586A CN108574014A CN 108574014 A CN108574014 A CN 108574014A CN 201710146586 A CN201710146586 A CN 201710146586A CN 108574014 A CN108574014 A CN 108574014A
Authority
CN
China
Prior art keywords
implanted layer
ion implanted
energetic ion
drift region
energetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710146586.6A
Other languages
English (en)
Other versions
CN108574014B (zh
Inventor
方磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710146586.6A priority Critical patent/CN108574014B/zh
Publication of CN108574014A publication Critical patent/CN108574014A/zh
Application granted granted Critical
Publication of CN108574014B publication Critical patent/CN108574014B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种LDMOS器件及其制造方法，能与CMOS工艺兼容，将现有的深阱和体区合二为一，由此避免借助额外的掩膜版来形成体区，有效提高集成度，降低生产成本和工艺难度，最终获得了具有低导通电阻、高击穿电压的LDMOS器件。

Description

LDMOS器件及其制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种LDMOS器件及其制造方法。
背景技术
近年来，LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)元件已广泛地应用在各种电源集成电路或智能型电源集成电路上。LDMOS元件在使用上需具有高击穿电压(breakdown voltage，BV)与低的导通电阻(on-stateresistance，Rdson)，以提高元件的效能，其中，击穿电压通常是指在保证不被击穿的情况下，栅极和漏极之间能够施加的最大电压。
目前一种典型的LDMOS器件结构，由于其漂移区和深阱的形成，是通过两张深阱注入掩膜版为掩膜，并分别通过离子注入来实现的，而体区则需要通过一张额外的掩膜版掩膜以及离子注入形成，制作工艺相对复杂，且制作成本较高。因此，LDMOS器件结构及其制造方法，亟待改进。
发明内容
本发明的目的在于提供一种LDMOS器件及其制造方法，无需额外的掩膜工艺即可形成体区，在降低制造成本的同时，实现低导通电阻和较高的击穿电压性能。
为解决上述问题，本发明提出一种LDMOS器件，包括：
半导体衬底，所述半导体衬底为第一导电类型；
体区和漂移区，均位于所述半导体衬底中，且所述体区为所述第一导电类型，所述漂移区为第二导电类型，所述体区包括离子注入能量依次降低且在所述半导体衬底中向下延伸的深度依次变浅的第一能量离子注入层、第二能量离子注入层、第三能量离子注入层，且所述漂移区至少与所述体区间隔开或邻接；
栅极结构，位于所述体区和所述漂移区之间的所述半导体衬底上且至少覆盖所述体区的第二能量离子注入层的一部分以及覆盖所述漂移区的一部分；
源区和漏区，为所述第二导电类型，位于所述栅极结构的两侧并分别形成于所述体区的第三能量离子注入层内和所述漂移区内，所述漏区与所述第一能量离子注入层、第二能量离子注入层、第三能量离子注入层均间隔开；
体接触区，为所述第一导电类型，位于所述体区的第三能量离子注入层内且位于所述源区远离所述栅极结构的一侧。
进一步的，所述第一能量离子注入层、第二能量离子注入层、第三能量离子注入层均横向地向所述漂移区延伸，且均与所述漂移区间隔开，以实现所述体区与所述漂移区间隔开，或者所述第一能量离子注入层、第二能量离子注入层、第三能量离子注入层均横向地向所述漂移区延伸，且至少其中的一层和所述漂移区邻接，以实现所述体区与所述漂移区邻接。
进一步的，所述第一能量离子注入层的离子注入能量为200KeV～450KeV，所述第二能量离子注入层的离子注入能量为80KeV～150KeV，所述第三能量离子注入层的离子注入能量为5KeV～50KeV。
进一步的，所述多步离子注入中，形成所述第三能量离子注入层的离子注入剂量分别高于形成所述第一能量离子注入层和形成所述第二能量离子注入层的离子注入剂量。
进一步的，所述第一能量离子注入层的离子注入剂量为1e13/cm2～5e13/cm2，所述第二能量离子注入层的的离子注入剂量为1e13/cm2～5e13/cm2，所述第三能量离子注入层的离子注入剂量为2e13/cm2～5e14/cm2。
进一步的，所述体接触区与所述源区通过浅沟槽隔离结构间隔开。
进一步的，所述第一导电类型为P型，所述第二导电类型为N型；或者所述第一导电类型为N型，所述第二导电类型为P型。
进一步的，所述半导体衬底包括基底以及位于基底表面的半导体外延层，所述体区、漂移区、源区、漏区以及体接触区均形成在所述半导体外延层中。
本发明还提供一种LDMOS器件的制造方法，包括以下步骤：
提供第一导电类型的半导体衬底，在所述半导体衬底的顶层中形成第二导电类型的漂移区；
在所述半导体衬底的表面上形成栅极结构，所述栅极结构覆盖部分漂移区；
以所述栅极结构为掩膜，采用所述第一导电类型的离子以及不同的离子注入能量，在所述栅极结构一侧的半导体衬底中进行三步以上的多步离子注入，以形成体区，所述体区与所述漂移区分居所述栅极结构两侧，包括离子注入能量依次降低且在所述半导体衬底中向下延伸的深度依次变浅的第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层，且所述第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层横向地向所述漂移区延伸，并与所述漂移区间隔开或者邻接；
在所述第三能量离子注入层中形成具有所述第一导电类型的体接触区和具有所述第二导电类型源区，并在所述漂移区中形成具有所述第二导电类型的漏区，所述漏区与所述第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层均间隔开。
进一步的，在所述半导体衬底的顶层中形成的漂移区占满整个所述顶层或者占据部分所述顶层。
进一步的，当在所述半导体衬底的顶层中形成的漂移区占满整个所述顶层时，以所述栅极结构为掩膜，对所述栅极结构一侧的漂移区进行所述多步离子注入，以形成与剩余的漂移区邻接的体区；当在所述半导体衬底的顶层中形成的漂移区占据部分所述顶层时，所述漂移区位于所述栅极结构的一侧且一端被所述栅极结构覆盖，以所述栅极结构为掩膜，对所述栅极结构远离所述漂移区的一侧的半导体衬底进行所述多步离子注入，以形成与所述漂移区邻接或者间隔开的体区。
进一步的，所述多步离子注入的离子注入能量依次降低。
进一步的，所述多步离子注入中，形成所述第一能量离子注入层的离子注入能量为200KeV～450KeV，形成所述第二能量离子注入层的离子注入能量为80KeV～150KeV，形成所述第三能量离子注入层的离子注入能量为5KeV～50KeV。
进一步的，所述多步离子注入中，形成所述第三能量离子注入层的离子注入剂量分别高于形成所述第一能量离子注入层和形成所述第二能量离子注入层的离子注入剂量。
进一步的，形成所述第一能量离子注入层的离子注入剂量为1e13/cm2～5e13/cm2，形成所述第二能量离子注入层的的离子注入剂量为1e13/cm2～5e13/cm2，形成所述第三能量离子注入层的离子注入剂量为2e13/cm2～5e14/cm2。
进一步的，所述多步离子注入中，形成所述第一能量离子注入层的和形成所述第二能量离子注入层的离子注入方向均垂直于所述半导体层衬底表面，形成所述第三能量离子注入层的离子注入角度与所述半导体层衬底表面呈30°～45°。
进一步的，在所述多步离子注入的最后一步离子注入后，进行退火工艺；或者在所述多步离子注入的每一步离子注入后，进行退火工艺。
进一步的，以所述栅极结构为掩膜，采用离子注入工艺或者扩散掺杂工艺形成所述体接触区、源区以及漏区，所述体接触区和源区位于所述栅极结构的一侧，所述漏区位于栅极结构的另一侧。
进一步的，在所述体区中形成体接触区和源区之前，先在所述体区的第三能量离子注入层中形成用于隔离所述体接触区和源区的浅沟槽隔离结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的LDMOS器件，通过具有离子注入能量依次降低且在所述半导体衬底中向下延伸的深度依次变浅的第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层的一个体区将现有的深阱和体区合二为一，由此降低了导通电阻，提高了击穿电压。
2、本发明的LDMOS器件的制造方法，一方面，能与CMOS工艺兼容，可有效提高集成度，降低生产成本和工艺难度，另一方面，以栅极结构为掩膜，并通过不同离子注入能量的多步离子注入形成了具有在所述半导体衬底中向下延伸的深度依次变浅的第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层的体区，相当于将现有的深阱和体区合二为一，由此避免借助额外的掩膜版来形成体区的工艺，节约了一张掩膜版，最终制得了具有低导通电阻、高击穿电压的LDMOS器件。
附图说明
图1是一种典型的LDMOS器件的剖面结构示意图；
图2是本发明具体实施例的LDMOS器件的剖面结构示意图；
图3是本发明的LDMOS器件的制造方法流程图；
图4A至图4C是图3所示的制造方法中的器件剖面结构示意图。
具体实施方式
请参考图1，一种LDMOS器件，其包括：半导体衬底100，设置于半导体衬底100中的漂移区101和深阱102，设置于深阱102中的体区103，设置于半导体衬底100上的栅极结构110，设置于体区103中的源区105、体接触区106和浅沟槽隔离结构107，以及分别从漏区104和体接触区106上引出的电极108、109。其中，体接触区106用于调整和控制体区103的电位，漂移区101和深阱102的掺杂类型相反，体区103与深阱102的掺杂类型相同，由此增大击穿电压而降低导通电阻。这种典型的LDMOS器件结构中，由于其漂移区101和深阱102的形成，是通过两张深阱注入掩膜版为掩膜，并分别通过离子注入来实现的，而体区103则需要通过一张额外的掩膜版掩膜以及离子注入形成，制作工艺相对复杂，且制作成本较高。
本发明的技术方案的核心思想之一在于，将LDMOS器件的深阱和体区合二为一，由此获得新型的具有低导通电阻和高击穿电压的LDMOS器件，使其制造工艺能与CMOS工艺兼容，有效提高集成度，降低生产成本和工艺难度，同时避免借助额外的掩膜版来形成体区的工艺，节约一张掩膜版。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
请参考图2，本发明提供一种LDMOS器件，包括：半导体衬底200，位于半导体衬底200表面上的栅极结构209，以及位于半导体衬底200顶层中的漂移区201、体区202、漏区204、源区205、体接触区206。
半导体衬底200可以是半导体领域技术人员熟知的各种半导体材料，包括单晶或者多晶结构的硅或硅锗(SiGe)，还可以是含有掺杂离子例如N型或者P型掺杂的硅或者硅锗，也可以包括化合物半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓、氮化镓、氮化铝，氮化铟合金半导体或其组合；也可以是绝缘体上硅(SOI)；也可以是应变硅、应力硅锗或者其他应变材料。所述半导体衬底可以是空白的半导体材料衬底，也可以是已经形成各种半导体结构、器件以及线路的半导体衬底。可选的，所述半导体衬底300为具有半导体外延层的衬底，例如具有P型基底及P型外延层的衬底，基底中可以形成各种半导体结构、器件以及线路，而半导体外延层用来制作LDMOS器件。
栅极结构209可以包括位于体区202和漂移区201之间的半导体衬底200上的栅介质层、位于栅介质层上的栅极(其材质可以为多晶硅或金属)以及位于栅极和栅介质侧壁的侧墙。体区202横向地向漂移区201延伸，可以与漂移区201间隔开，也可以与漂移区201邻接。体区202和漂移区202均有一部分表面被栅极结构209覆盖，作为沟道，漏区204设于漂移区201中，用于引出漏电极207。源区205和体接触区206均设于体区202的第三离子能量注入层202c中，可以邻接，也可以通过浅沟槽隔离结构间隔开，本实施例中，源区205和体接触区206通过浅沟槽隔离结构203间隔开。且源区205、漏区204分别位于沟道的两端，即栅极结构209的两侧。体接触区206位于体区202区内且位于所述源区205远离所述栅极结构209的一侧，用于引出电极208，同时调整和控制体区202的电位，避免浮体效应。漂移区201用于改变LDMOS器件中电场的分布，增大LDMOS器件的击穿电压。半导体衬底200、体区202、体接触区206的掺杂类型均为第一导电类型，源区205、漏区204以及漂移区201均为第二导电类型，且源区205、漏区204的离子掺杂浓度远高于漂移区201，例如，半导体衬底200、体区202、体接触区206的掺杂类型均为P型，源区205、漏区204以及漂移区201均为N型，则LDMOS器件为LDNMOS器件；再例如，半导体衬底200、体区202、体接触区206的掺杂类型均为N型，源区205、漏区204以及漂移区201均为P型，则LDMOS器件为LDPMOS器件。
本实施例中，所述体区202包括通过依次降低的离子注入能量来进行离子注入形成的第一能量离子注入层202a、第二能量离子注入层202b以及第三能量离子注入层202c，由于离子注入能量不同，使得第一能量离子注入层202a、第二能量离子注入层202b以及第三能量离子注入层202c在半导体衬底200中向下延伸的深度依次变浅，即第一能量离子注入层202a位于最下方，第二能量离子注入层202b位于第一能量离子注入层202a的上方，第三能量离子注入层202c位于第二能量离子注入层202b的上方，第一能量离子注入层202a、第二能量离子注入层202b以及第三能量离子注入层202c向漂移区201横向延伸的宽度取决于离子注入角度，因此，第二能量离子注入层202b可以完全位于第一能量离子注入层202a中，第二能量离子注入层202b左侧远离漂移区201的横向延伸或右侧向漂移区201横向延伸可以超出第一能量离子注入层202a，同样地，第三能量离子注入层202c可以完全位于第二能量离子注入层202b，第三能量离子注入层202c左侧远离漂移区201的横向延伸或右侧向漂移区201横向延伸可以超出第二能量离子注入层202b。因此，如图2所示，第一能量离子注入层202a、第二能量离子注入层202b以及第三能量离子注入层202c均横向地向所述漂移区201延伸，且均与所述漂移区201间隔开，实现了所述体区202与所述漂移区201间隔开；而本发明的其他实施例中，所述第一能量离子注入层202a、第二能量离子注入层202b以及第三能量离子注入层202c均横向地向所述漂移区201延伸，且至少其中的一层和所述漂移区201邻接，就可以实现所述体区202与所述漂移区201邻接，例如图4C中，第一能量离子注入层402a、第二能量离子注入层402b以及第三能量离子注入层402c均与漂移区401邻接，实现所述体区402与所述漂移区401邻接。
本实施例中，所述第一能量离子注入层202a的离子注入能量为200KeV～450KeV，所述第二能量离子注入层202b的离子注入能量为80KeV～150KeV，所述第三能量离子注入层202c的离子注入能量为5KeV～50KeV。且，形成所述第三能量离子注入层的离子注入剂量分别高于形成所述第一能量离子注入层和形成所述第二能量离子注入层的离子注入剂量，例如，所述第一能量离子注入层的离子注入剂量为1e13/cm2～5e13/cm2，所述第二能量离子注入层的的离子注入剂量为1e13/cm2～5e13/cm2，所述第三能量离子注入层的离子注入剂量为2e13/cm2～5e14/cm2。
本实施例中，体接触区206、源区205均位于第三能量离子注入层202c中，漏区204与第一能量离子注入层202a、第二能量离子注入层202b以及第三能量离子注入层202c均间隔开，以实现源区205和漏区204的间隔。
其中，第一能量离子注入层202a可以补偿从漂移区201扩散过来的反型离子，第二能量离子注入层202b可以调节LDMOS器件的阈值电压，第三能量离子注入层202c可以形成浅结或者超浅结，能够降低短沟道效应，减小导通电阻，防止击穿效应(punch through)。因此栅极结构209需要至少覆盖体区202的第三能量离子注入层202c一部分，本实施例中，栅极结构209分别覆盖了体区202的第一能量离子注入层202a、第二能量离子注入层202b和第三能量离子注入层202c的一部分；在本发明的其他实施例中，栅极结构209可以只覆盖体区202的第一能量离子注入层202a和第三能量离子注入层202c的一部分，而完全不覆盖第二能量离子注入层202b，或者，只覆盖体区202的第三能量离子注入层202c和第二能量离子注入层202b的一部分，而完全不覆盖第一能量离子注入层202a。
由上所述，第一能量离子注入层202a、第二能量离子注入层202b以及第三能量离子注入层202c可以使得本发明的体区202相当于现有技术中的深阱及深阱中的体区，即将现有技术中的深阱及深阱中的体区合二为一，掺杂离子分布更加合理，由此降低了导通电阻，提高了击穿电压。
可选的，体区202的深度较深，漂移区201的深度较浅，从而提高器件的耐压能力，即体区202中至少第一能量离子注入层202a在半导体衬底200中向下延伸的深度比所述漂移区201在所述半导体衬底200中向下延伸的深度深。
可选的，体区202的各层离子注入层的掺杂浓度均大于漂移区201的掺杂浓度，以提高击穿电压并降低导通电阻。
本发明还提供一种上述的LDMOS器件的制造方法，包括以下步骤：
S1，提供第一导电类型的半导体衬底，在所述半导体衬底的顶层中形成第二导电类型的漂移区；
S2，在所述半导体衬底的表面上形成栅极结构，所述栅极结构覆盖部分漂移区；
S3，以所述栅极结构为掩膜，采用所述第一导电类型的离子以及不同的离子注入能量，在所述栅极结构一侧的半导体衬底中进行三步以上的多步离子注入，以形成体区，所述体区与所述漂移区分居所述栅极结构两侧，包括离子注入能量依次降低且在所述半导体衬底中向下延伸的深度依次变浅的第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层，且所述第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层横向地向所述漂移区延伸，并与所述漂移区间隔开或者邻接；
S4，在所述第三能量离子注入层中形成具有所述第一导电类型的体接触区和具有所述第二导电类型源区，并在所述漂移区中形成具有所述第二导电类型的漏区，所述漏区与所述第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层均间隔开。
请参考图4A，在步骤S1中，首先，提供的半导体衬底400可以是半导体领域技术人员熟知的各种半导体材料，包括单晶或者多晶结构的硅或硅锗(SiGe)，还可以是含有掺杂离子例如N型或者P型掺杂的硅或者硅锗，也可以包括化合物半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓、氮化镓、氮化铝，氮化铟合金半导体或其组合；也可以是绝缘体上硅(SOI)；也可以是应变硅、应力硅锗或者其他应变材料。所述半导体衬底可以是空白(即未形成任何结构，仅仅是低掺杂)的半导体材料衬底，也可以是已经形成各种半导体结构、器件以及线路的半导体衬底。可选的，所述半导体衬底300为具有半导体外延层的衬底，例如具有P型基底及P型外延层的衬底，基底中可以形成各种半导体结构、器件以及线路，而半导体外延层用来制作LDMOS器件。然后，在半导体衬底400中采用光刻工艺和离子注入工艺形成漂移区401，漂移区401的导电类型(即掺杂类型)与半导体衬底400相反，即半导体衬底400为第一导电类型，则漂移区401为第二导电类型，漂移区401相对后续形成的源漏区为低掺杂区，具体地，先在半导体衬底400表面涂覆光刻胶，可以利用CMOS工艺中的深阱注入掩膜版以及光刻工艺在光刻胶中形成漂移区图形(即深阱区图形)，由此打开半导体衬底400的待形成漂移区401的区域(即漂移区离子注入窗口)，然后对该待形成漂移区401的半导体衬底区域进行与半导体衬底400的掺杂类型相反的低掺杂离子注入，离子注入方向与半导体衬底400表面垂直，此后通过退火工艺，使注入的离子在半导体衬底400的顶层表面中扩散到位，形成漂移区；之后去除光刻胶。其中，漂移区形成所采用的离子注入能量和离子注入剂量(即掺杂浓度)可以与现有技术中相同，例如离子注入剂量可以在1e12/cm2～6e12/cm2范围内。当半导体衬底400为P型时，采用磷和/或砷离子注入作为N型漂移区的离子注入。进一步的，漂移区401还可以多步进行，每步采用不同注入能量和注入剂量，从而提高漂移区401的性能。需要说明的是，漂移区401在半导体衬底400中的横向延伸宽度可以占满整个所述半导体衬底400的顶层(即布满整个有源区)或者占据部分所述半导体衬底400顶层(即在部分有源区中形成)。图4A所示的漂移区401布满整个所述半导体衬底400的顶层。
请继续参考图4A，在步骤S2中，通过栅极形成工艺在所述半导体衬底400表面上形成栅极结构409，具体地形成工艺包括：先在半导体衬底400表面上依次形成栅介质层、栅极层，其中，栅介质层的材料可以是氧化层，对应的栅极层的材料可以是多晶硅，栅介质层的材料还可以是高K介质层，对应的栅极层的材料可以是金属；然后利用CMOS工艺中的栅极版，光刻和刻蚀所述栅极层和栅介质层，形成栅极；接着，在栅极表面以及半导体衬底400表面上沉积侧墙材料，并通过侧墙刻蚀工艺，在栅极侧壁形成侧墙，由此获得栅极结构409。其中，当在所述半导体衬底400的顶层中形成的漂移区401占满整个半导体衬底400顶层时，栅极结构409实际上形成于漂移区401表面上，栅极结构409一侧的漂移区401保留，而另一侧的漂移区401将用于形成体区；当在所述半导体衬底400的顶层中形成的漂移区占据部分所述半导体衬底400的顶层时，所述漂移区401位于所述栅极结构409的一侧且一端被所述栅极结构409覆盖，栅极结构的另一侧为未形成漂移区401的半导体衬底400，之后用于形成体区。
请参考图4B，在步骤S3中，首先在半导体衬底400以及栅极结构409表面涂覆光刻胶，然后曝光、显影等光刻工艺在打开栅极结构409一侧的光刻胶，以暴露出部分半导体衬底400表面，作为体区402的离子注入窗口，该离子注入窗口与预保留的漂移区401分居栅极结构409的两侧；然后以所述栅极结构409和剩余的光刻胶为掩膜，采用不同的离子注入能量对所述离子注入窗口中的半导体衬底400表面进行三步以上的多步离子注入，形成体区402，体区402的导电类型(即掺杂类型)与半导体衬底400相同，即半导体衬底400为第一导电类型，则体区402也为第一导电类型，体区402相对后续形成的源漏区也为低掺杂区。本实施例中，由于步骤S1中形成的漂移区401布满所述半导体衬底400的顶层，因此所述多步离子注入实际是在栅极结构409一侧的漂移区中进行的，从而形成与剩余的漂移区401邻接的体区402。在本发明的其他实施例中，当在所述半导体衬底400的顶层中形成的漂移区401仅占据部分所述顶层时，即所述漂移区401位于所述栅极结构409的一侧且一端被所述栅极结构409覆盖，形成的所述离子注入窗口与漂移区401分居栅极结构409的两侧，此时，所述多步离子注入是在所述栅极结构409远离所述漂移区401的一侧的半导体衬底400中进行的，从而形成与所述漂移区401邻接或者间隔开的体区402(如图2所示)。本实施例中，所述多步离子注入的每步离子注入的离子注入能量和离子注入剂量均不同，例如，每步离子注入的离子注入能量依次降低，并通过退火工艺，使注入的离子在半导体衬底400的顶层表面中扩散到位，由此形成离子注入能量依次降低且在半导体衬底400中向下延伸的深度依次变浅的第一能量离子注入层402a、第二能量离子注入层402b以及第三能量离子注入层402，具体地，当半导体衬底400的导电类型为P型时，在所述离子注入窗口中，先采用例如为200KeV～450KeV的离子注入能量、1e13/cm2～5e13/cm2的注的硼(B)离子进行一道垂直注入，用于形成第一能量离子注入层402a，以补偿漂移区401扩散过来的反型离子；然后采用例如为80KeV～150KeV的离子注入能量、1e13/cm2～5e13/cm2的注的氟化硼(B)离子进行一道垂直注入，用于形成第二能量离子注入层402b，以调节LDMOS器件的阈值电压并形成沟道；再采用例如为5KeV～50KeV的离子注入能量、2e13/cm2～5e14/cm2的注的磷(P)离子进行一道大角度倾斜注入，离子注入方向与所述半导体层衬底表面的夹角α为30°～45°，用于形成第三能量离子注入层402c，以形成沟道，并利用浅结或超浅结来降低短沟道效应，减小导通电阻，防止击穿效应(punch through)，此外，形成的第三能量离子注入层402c横向上向漂移区401延伸，并与漂移区401邻接，可以优化沟道区的电场分布，降低导通电阻，提高击穿电压。
步骤S3利用栅极结构作为掩膜，并通过多步不同注入能量的离子注入形成体区402，取代了现有技术中利用两个注入掩膜版(例如P阱注入掩膜版+P体区注入掩膜版)形成深阱和体区的方式，一方面，节约了掩膜版，同时可以与CMOS工艺兼容，降低生产成本和工艺难度；另一方面，优化了后续形成的源区405侧的电场分布以及栅极结构409下方的沟道区的电场分布，进而降低了导通电阻，提高了击穿电压。
步骤S3中的的退火工艺主要是为了修复离子注入后的晶格缺陷、激活杂质离子、降低导通电阻，因此可以在所述多步离子注入的所有离子注入后，只进行一次退火工艺，也可以在所述多步离子注入的每一步离子注入后就进行一次退火工艺。
请参考图4C，在步骤S4中，利用CMOS工艺中的源漏区注入掩膜版，以栅极结构409为掩膜，进行重掺杂离子注入(即低注入能量、高注入剂量的离子注入)，以在所述漂移区401中形成漏区404，在体区402的第三能量离子注入层402c中形成源区405和体接触区406，其中，所述体接触区406位于所述源区405旁，用于引出体区402中聚集的多余电荷，避免浮体效应，所述源区405、体接触区406均通过栅极结构409与所述漏区404分隔开，即所述体接触区406和源区405位于所述栅极结构409的一侧，所述漏区404位于栅极结构409的另一侧，且与第一能量离子注入层402a、第二能量离子注入层402b以及第三能量离子注入层402c均间隔开。源区405和漏区404的导电类型与漂移区401相同，体接触区406与体区和半导体衬底400的导电类型相同。请参考图4C，当半导体衬底400的导电类型为P型时，源区405和漏区404的导电类型均为N型，所述体接触区406为P型。在本发明的其他实施例中，还可以通过扩散掺杂工艺形成所述体接触区406、源区405以及漏区404。
此外，所述体接触区406可以与源区405邻接(如图4C所示)，也可以与源区405间隔开(如图2中体接触区206与源区205通过浅沟槽隔离结构STI203间隔开)。当所述体接触区406与源区405间隔开时，可以在所述体区402中形成体接触区406和源区405之前，用浅沟槽隔离(STI)技术制作沟槽隔离结构，利用光刻和刻蚀工艺将包含了体区402的部分半导体衬底材料刻蚀掉，形成浅沟槽，然后在浅沟槽中填充氧化物隔离材料，以形成隔离体接触区406和源区405的浅沟槽隔离结构。
在步骤S4之后，可以通过自对准硅化物工艺在体接触区406和漏区404的区域表面上形成金属硅化物，如钛或钴的硅化物，进而引出电极407、408，以降低接触电阻。
综上所述，本发明的LDMOS器件及其制造方法，一方面，能与CMOS工艺兼容，可有效提高集成度，降低生产成本和工艺难度，另一方面，以栅极结构作为掩膜，并采用不同离子注入能量的多步离子注入形成了具有深度依次变浅的第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层的体区，相当于将现有的深阱和体区合二为一，由此避免借助额外的掩膜版来形成体区的工艺，节约了掩膜版，最终制得了具有低导通电阻、高击穿电压的LDMOS器件。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (19)

1.一种LDMOS器件，其特征在于，包括：
半导体衬底，所述半导体衬底为第一导电类型；
体区和漂移区，均位于所述半导体衬底中，且所述体区为所述第一导电类型，所述漂移区为第二导电类型，所述体区包括离子注入能量依次降低且在所述半导体衬底中向下延伸的深度依次变浅的第一能量离子注入层、第二能量离子注入层、第三能量离子注入层，且所述漂移区至少与所述体区间隔开或邻接；
栅极结构，位于所述体区和所述漂移区之间的所述半导体衬底上且至少覆盖所述体区的第二能量离子注入层的一部分以及覆盖所述漂移区的一部分；
源区和漏区，为所述第二导电类型，位于所述栅极结构的两侧并分别形成于所述体区的第三能量离子注入层内和所述漂移区内，所述漏区与所述第一能量离子注入层、第二能量离子注入层、第三能量离子注入层均间隔开；
体接触区，为所述第一导电类型，位于所述体区的第三能量离子注入层内且位于所述源区远离所述栅极结构的一侧。
2.如权利要求1所述的LDMOS器件，其特征在于，所述第一能量离子注入层、第二能量离子注入层、第三能量离子注入层均横向地向所述漂移区延伸，且均与所述漂移区间隔开，以实现所述体区与所述漂移区间隔开，或者所述第一能量离子注入层、第二能量离子注入层、第三能量离子注入层均横向地向所述漂移区延伸，且至少其中的一层和所述漂移区邻接，以实现所述体区与所述漂移区邻接。
3.如权利要求1所述的LDMOS器件，其特征在于，所述第一能量离子注入层的离子注入能量为200KeV～450KeV，所述第二能量离子注入层的离子注入能量为80KeV～150KeV，所述第三能量离子注入层的离子注入能量为5KeV～50KeV。
4.如权利要求1所述的LDMOS器件，其特征在于，所述第三能量离子注入层的离子注入剂量分别高于所述第一能量离子注入层和所述第二能量离子注入层的离子注入剂量。
5.如权利要求4所述的LDMOS器件，其特征在于，所述第一能量离子注入层的离子注入剂量为1e13/cm2～5e13/cm2，所述第二能量离子注入层的的离子注入剂量为1e13/cm2～5e13/cm2，所述第三能量离子注入层的离子注入剂量为2e13/cm2～5e14/cm2。
6.如权利要求1所述的LDMOS器件，其特征在于，所述体接触区与所述源区通过浅沟槽隔离结构间隔开。
7.如权利要求1所述的LDMOS器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型；或者所述第一导电类型为N型，所述第二导电类型为P型。
8.如权利要求1所述的LDMOS器件，其特征在于，所述半导体衬底包括基底以及位于基底表面的半导体外延层，所述体区、漂移区、源区、漏区以及体接触区均形成在所述半导体外延层中。
9.一种LDMOS器件的制造方法，其特征在于，包括：
提供第一导电类型的半导体衬底，在所述半导体衬底的顶层中形成第二导电类型的漂移区；
在所述半导体衬底的表面上形成栅极结构，所述栅极结构覆盖部分漂移区；
以所述栅极结构为掩膜，采用所述第一导电类型的离子以及不同的离子注入能量，在所述栅极结构一侧的半导体衬底中进行三步以上的多步离子注入，以形成体区，所述体区与所述漂移区分居所述栅极结构两侧，包括离子注入能量依次降低且在所述半导体衬底中向下延伸的深度依次变浅的第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层，且所述第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层横向地向所述漂移区延伸，并与所述漂移区间隔开或者邻接；
在所述第三能量离子注入层中形成具有所述第一导电类型的体接触区和具有所述第二导电类型源区，并在所述漂移区中形成具有所述第二导电类型的漏区，所述漏区与所述第一能量离子注入层、第二能量离子注入层以及第三能量离子注入层均间隔开。
10.如权利要求9所述的LDMOS器件的制造方法，其特征在于，在所述半导体衬底的顶层中形成的漂移区占满整个所述顶层或者占据部分所述顶层。
11.如权利要求9所述的LDMOS器件的制造方法，其特征在于，当在所述半导体衬底的顶层中形成的漂移区占满整个所述顶层时，以所述栅极结构为掩膜，对所述栅极结构一侧的漂移区进行所述多步离子注入，以形成与剩余的漂移区邻接的体区；当在所述半导体衬底的顶层中形成的漂移区占据部分所述顶层时，所述漂移区位于所述栅极结构的一侧且一端被所述栅极结构覆盖，以所述栅极结构为掩膜，对所述栅极结构远离所述漂移区的一侧的半导体衬底进行所述多步离子注入，以形成与所述漂移区邻接或者间隔开的体区。
12.如权利要求9所述的LDMOS器件的制造方法，其特征在于，所述多步离子注入的离子注入能量依次降低。
13.如权利要求9或12所述的LDMOS器件的制造方法，其特征在于，所述多步离子注入中，形成所述第一能量离子注入层的离子注入能量为200KeV～450KeV，形成所述第二能量离子注入层的离子注入能量为80KeV～150KeV，形成所述第三能量离子注入层的离子注入能量为5KeV～50KeV。
14.如权利要求9所述的LDMOS器件的制造方法，其特征在于，所述多步离子注入中，形成所述第三能量离子注入层的离子注入剂量分别高于形成所述第一能量离子注入层和形成所述第二能量离子注入层的离子注入剂量。
15.如权利要求9或14所述的LDMOS器件的制造方法，其特征在于，形成所述第一能量离子注入层的离子注入剂量为1e13/cm2～5e13/cm2，形成所述第二能量离子注入层的的离子注入剂量为1e13/cm2～5e13/cm2，形成所述第三能量离子注入层的离子注入剂量为2e13/cm2～5e14/cm2。
16.如权利要求9所述的LDMOS器件的制造方法，其特征在于，所述多步离子注入中，形成所述第一能量离子注入层的和形成所述第二能量离子注入层的离子注入方向均垂直于所述半导体层衬底表面，形成所述第三能量离子注入层的离子注入角度与所述半导体层衬底表面呈30°～45°。
17.如权利要求9所述的LDMOS器件的制造方法，其特征在于，在所述多步离子注入的最后一步离子注入后，进行退火工艺；或者在所述多步离子注入的每一步离子注入后，进行退火工艺。
18.如权利要求9所述的LDMOS器件的制造方法，其特征在于，以所述栅极结构为掩膜，采用离子注入工艺或者扩散掺杂工艺形成所述体接触区、源区以及漏区，所述体接触区和源区位于所述栅极结构的一侧，所述漏区位于栅极结构的另一侧。
19.如权利要求9所述的LDMOS器件的制造方法，其特征在于，在所述体区中形成体接触区和源区之前，先在所述体区的第三能量离子注入层中形成用于隔离所述体接触区和源区的浅沟槽隔离结构。
CN201710146586.6A 2017-03-13 2017-03-13 Ldmos器件及其制造方法 Active CN108574014B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710146586.6A CN108574014B (zh) 2017-03-13 2017-03-13 Ldmos器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710146586.6A CN108574014B (zh) 2017-03-13 2017-03-13 Ldmos器件及其制造方法

Publications (2)

Publication Number Publication Date
CN108574014A true CN108574014A (zh) 2018-09-25
CN108574014B CN108574014B (zh) 2021-08-27

Family

ID=63578388

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710146586.6A Active CN108574014B (zh) 2017-03-13 2017-03-13 Ldmos器件及其制造方法

Country Status (1)

Country Link
CN (1) CN108574014B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023098775A1 (zh) * 2021-12-03 2023-06-08 无锡华润上华科技有限公司 Ldmos集成器件的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133277A1 (en) * 2009-12-04 2011-06-09 Cha Jae-Han Semiconductor device
CN102971856A (zh) * 2010-03-31 2013-03-13 沃特拉半导体公司 具有使电容降低的p-本体的LDMOS器件
CN104835842A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 Ldmos器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110133277A1 (en) * 2009-12-04 2011-06-09 Cha Jae-Han Semiconductor device
CN102971856A (zh) * 2010-03-31 2013-03-13 沃特拉半导体公司 具有使电容降低的p-本体的LDMOS器件
CN104835842A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 Ldmos器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023098775A1 (zh) * 2021-12-03 2023-06-08 无锡华润上华科技有限公司 Ldmos集成器件的制作方法

Also Published As

Publication number Publication date
CN108574014B (zh) 2021-08-27

Similar Documents

Publication Publication Date Title
JP6713453B2 (ja) カスケードされたリサーフ注入及び二重バッファを備えるｌｄｍｏｓデバイスのための方法及び装置
EP1946378B1 (en) Method of manufacturing a semiconductor device
CN110998842B (zh) 具有梯形jfet、底栅及镇流漂移的集成电路、ldmos和制造方法
US7238987B2 (en) Lateral semiconductor device and method for producing the same
US8772871B2 (en) Partially depleted dielectric resurf LDMOS
KR101296984B1 (ko) 전하 균형 전계 효과 트랜지스터
US9064955B2 (en) Split-gate lateral diffused metal oxide semiconductor device
US7928508B2 (en) Disconnected DPW structures for improving on-state performance of MOS devices
US8158475B2 (en) Gate electrodes of HVMOS devices having non-uniform doping concentrations
US6933560B2 (en) Power devices and methods for manufacturing the same
CN110649100B (zh) 具有经改进rds*cgd的ldmos晶体管及形成所述ldmos晶体管的方法
US7893490B2 (en) HVNMOS structure for reducing on-resistance and preventing BJT triggering
KR20090116701A (ko) 반도체 디바이스와 이를 제조하는 방법
KR20130061036A (ko) 전력 ｍｏｓｆｅｔ 및 그 형성 방법
KR101779237B1 (ko) 반도체 전력소자 및 이를 제조하는 방법
KR20150105498A (ko) 저 비용의 반도체 소자 제조방법
CN102947928A (zh) 半导体器件及其制造方法
US9853099B1 (en) Double diffused metal oxide semiconductor device and manufacturing method thereof
CN108847423A (zh) 半导体器件及其制造方法
CN107425046A (zh) 一种ldmos器件及其制作方法
EP3509102A1 (en) Component integrated with depletion-mode junction field-effect transistor and method for manufacturing component
CN107871782B (zh) 双扩散金属氧化物半导体元件及其制造方法
CN108574014A (zh) Ldmos器件及其制造方法
CN102694020B (zh) 一种半导体装置
KR20120031450A (ko) 반도체 장치 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant