JP6429209B2 - 金属ブロックと接合パッド構造 - Google Patents

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Description

本発明は、半導体構造に関するものであって、特に、集積チップ構造および集積チップダイを形成する方法に関するものである。
イメージセンサーを有する集積回路(ＩＣ)は、幅広く、現在の電子装置、たとえば、カメラや携帯電話に用いられている。集積回路中に用いられるイメージセンサーは、通常、電荷結合素子(ＣＣＤ)、あるいは、相補型ＭＯＳ (ＣＭＯＳ)デバイスを備える。これらの装置は、光電効果にしたがって作動し、入射放射線が電気信号に転換される。近年、低消費電力、小サイズ、高速データ処理、データの直接出力、および、低製造コストという長所のため、ＣＭＯＳイメージセンサーが普及している。
本発明は、金属ブロックと接合パッド構造、特に、導電遮蔽構造により、一つ以上の半導体デバイスからの放射が、イメージセンシング素子に到達するのを防止することができる集積チップ構造および集積チップダイを形成する方法を提供することを目的とする。
本発明の一態様によれば、一つ以上の半導体デバイスを有する第一集積チップ(ＩＣ)ダイと、イメージセンシング素子のアレイを有する第二ＩＣダイと、第一ＩＣダイと第二ＩＣダイとの間に設置されるハイブリッド接合インターフェース領域と、ハイブリッド接合インターフェース領域内に設置されるとともに、第一ＩＣダイを第二ＩＣダイに電気的に結合するように構成される導電接合構造と、ハイブリッド接合インターフェース領域内に設置されるとともに、一つ以上の半導体デバイスとイメージセンシング素子のアレイとの間に横方向に延伸する導電遮蔽構造とを備え、ハイブリッド接合インターフェース領域は、第一ＩＣダイ上に設置された第一パッシベーション層、および、第一パッシベーション層と第一ＩＣダイとの間に設置された第一エッチング停止層を備え、導電遮蔽構造は、第一パッシベーション層上、および、第一パッシベーション層および第一エッチング停止層における開口内に、コンフォーマルに設置されるとともに、第一パッシベーション層を覆う水平セグメントと、第一パッシベーション層および第一エッチング停止層における前記開口を通って延伸し、第一ＩＣダイ内の複数の第一金属相互接続層の一つに電気的に結合された垂直セグメントと、を有した集積チップ構造が提供される。
本発明の別の態様によれば、一つ以上の半導体デバイスを有する第一基板上の第一誘電体構造内に設置される複数の第一金属相互接続層と、第一誘電体構造とイメージセンシング素子のアレイを有する第二基板との間に設置される第二誘電体構造内に設置される複数の第二金属相互接続層と、第一誘電体構造と第二誘電体構造との間に設置されるとともに、複数の第一金属相互接続層を複数の第二金属相互接続層に電気的に結合するように構成される導電接合構造と第一誘電体構造と第二誘電体構造との間に垂直に設置されるとともに、第一方向と第一方向に垂直な第二方向に一つ以上の半導体デバイス、あるいは、イメージセンシング素子のアレイを越えて横方向に延伸する導電遮蔽構造とを備え、ハイブリッド接合インターフェース領域は、第一ＩＣダイ上に設置された第一パッシベーション層、および、第一パッシベーション層と第一ＩＣダイとの間に設置された第一エッチング停止層を備え、導電遮蔽構造は、第一パッシベーション層上、および、第一パッシベーション層および第一エッチング停止層における開口内に、コンフォーマルに設置されるとともに、第一パッシベーション層を覆う水平セグメントと、第一パッシベーション層および第一エッチング停止層における前記開口を通って延伸し、第一ＩＣダイ内の複数の第一金属相互接続層の一つに電気的に結合された垂直セグメントと、を有した集積チップ構造が提供される。
本発明のさらに別の態様によれば、一つ以上の半導体デバイスを有する第一集積チップ(ＩＣ)ダイを形成する工程と、第一ＩＣダイ上に第一エッチング停止層を形成する工程と、第一エッチング停止層上に第一パッシベーション層を形成する工程と、第一パッシベーション層および第一エッチング停止層を貫通する開口を形成する工程と、第一パッシベーション層上および開口内にコンフォーマルに設置されるとともに、第一方向と第一方向に垂直な第二方向に一つ以上の半導体デバイスを越えて延伸する導電遮蔽構造を、第一ＩＣダイと第一パッシベーション層との上に形成する工程と、導電遮蔽構造を備えるハイブリッドインターフェース接合領域に沿って、第一ＩＣダイを、イメージセンシング素子のアレイを有する第二ＩＣダイに接合する工程と、を備える集積チップダイを形成する方法が提供される。
本発明は、第一ダイ内の装置により生成される放射が、第二ダイ内のイメージセンシング素子に影響するのを防止する導電遮蔽構造を有する集積チップ(ＩＣ)構造に関連する。ＩＣ構造は、一つ以上の半導体デバイスを有する第一ＩＣダイ、および、イメージセンシング素子のアレイを有する第二ＩＣダイを有する。ハイブリッド接合インターフェース領域が、第一ダイと第二ＩＣダイとの間に設置される。導電接合構造が、ハイブリッド接合インターフェース領域内に設置されるとともに、第一ＩＣダイを第二ＩＣダイに電気的に結合する。導電遮蔽構造が、ハイブリッド接合インターフェース領域内に設置されるとともに、一つ以上の半導体デバイスとイメージセンシング素子のアレイ間で横方向に延伸する。
本発明は、導電遮蔽構造により、一つ以上の半導体デバイスからの放射が、イメージセンシング素子に到達するのを防止し、これにより、放射が、イメージセンシング素子のアレイ中の不要な電流を誘発するのを防止する。
本発明の態様は、添付図と併せて、以下の詳細な説明により理解できる。注意すべきことは、産業における標準的技法に関し、各種特徴は縮尺どおりに描かれていない。実際、各種特徴の尺寸は、説明の明瞭化のために、任意に拡大、または、縮小する。
いくつかの実施態様による第一ダイ内の装置により生成される放射が、第二ダイ内のイメージセンシング素子に影響するのを防止する導電遮蔽構造を有するスタック集積チップ(ＩＣ)構造の断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の断面図である。 いくつかの実施態様による図２Ａ、あるいは、図２ＢのスタックＩＣ構造に対応する上面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造を示す図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造を示す図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法を示す断面図である。 いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造を形成する方法のフローチャートである。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図である。 いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間の導電遮蔽構造を備えるスタックＩＣ構造の形成方法のフローチャートである。
以下の開示は、多くの異なる実施態様、例を提供し、提供される主題の異なる特徴を実行する。構成要素と配置の特定の例が以下で記述されて、本発明を簡潔にする。これらは、単なる例であって、本発明を限定するものではない。たとえば、第一特徴を第二特徴上に形成するという記述は、第一、および、第二特徴が直接接触する実施例、および、追加特徴が、第一、および、第二特徴間に形成されて、第一、および、第二特徴は直接接触しない実施例を含む。このほか、本発明は、各種例で、参照番号、および／または、符号を繰り返し使用する。これは、説明を簡潔、且つ、明確にするものであって、開示される各種実施態様、および／または、配置間の関係を表すものではない。
さらに、空間的相対語、たとえば、“下方” “下” “底” “上方” “上” 等は、図中のある一素子ともうひとつの素子の相対関係を簡潔に説明する。空間的相対語は、異なる方向で使用される装置に延伸でき、図示される方向に限定されない。装置は、別の角度で回転し(９０度、または、その他の角度)、空間的相対記述も同様に解釈される。
現代のイメージセンサーは、通常、半導体材料を用いて形成される。これは、半導体材料が、光子を効果的に、電荷担体に転換することができるエネルギーバンドギャップを有するからである。たとえば、シリコン(1.1 電子ボルト (eV)のバンドギャップを有する)で形成されるイメージセンサーにおいて、シリコンと衝突し、これに吸収される1.1eVより大きいエネルギーを有する光子は、シリコン内に電子正孔対を生成する。広い幅の可視光がイメージセンサーに入射するとき、可変数量の電子、および/または、ホールが、イメージセンサーに衝突する入射光の波長と強度の関数として生成される。電子は、入射光を表すイメージに転換される。
ＣＭＯＳ基板内のスタックイメージセンサー (すなわち、別の半導体ダイ上にスタックされる半導体ダイ内に設置されるイメージセンサ)は、動作中に、放射 (たとえば、熱または光線)を生成することが認識されている。たとえば、ホットエレクトロンにより誘発される電子正孔対の再結合は、トランジスタデバイスに、任意の方向に伝播する光線を発射させる。ＣＭＯＳダイ内の装置により発生される放射は、十分なエネルギーを有し、イメージセンサー中で不要な電流を誘発することがある。この不要な電流は、イメージセンサーにとって余分な暗電流源となる可能性があり、イメージセンサーのパフォーマンスに悪い影響を与える。
本発明は、第一ダイ内の装置により生成される放射が、第二ダイ内のイメージセンシング素子に影響するのを防止するように構成される導電遮蔽構造を有するスタック集積チップ(ＩＣ)構造に関する。いくつかの実施態様において、ＩＣ構造は、一つ以上の半導体デバイスを有する第一ＩＣダイ、および、イメージセンシング素子のアレイを有する第二ＩＣダイを備える。ハイブリッド接合インターフェース領域が、第一と第二ＩＣダイとの間に設置される。導電接合構造が、ハイブリッド接合インターフェース領域内に設置されるとともに、第一ＩＣダイと第二ＩＣダイを電気的に結合する。導電遮蔽構造が、ハイブリッド接合インターフェース領域内に設置されるとともに、一つ以上の半導体デバイスとイメージセンシング素子のアレイとの間で横方向に延伸する。導電遮蔽構造は、一つ以上の半導体デバイスからの放射が、イメージセンシング素子に到達するのを防止し、これにより、放射が、イメージセンシング素子のアレイ中の不要な電流を誘発するのを防止する。
図１は、いくつかの実施態様による第一ダイ内の装置により生成される放射が、第二ダイ内のイメージセンシング素子に影響するのを防止する導電遮蔽構造を有するスタック集積チップ(ＩＣ)構造１００を示す図である。
スタックＩＣ構造１００は、第一集積チップダイ１０２と第二集積チップダイ１０４を備える。第一集積チップダイ１０２は、一つ以上の半導体デバイス１０８ (たとえば、トランジスタデバイス、キャパシタ、インダクタ等)を有する第一半導体基板１０６を備える。複数の第一金属相互接続層１１０は、第一半導体基板１０６上に設置される一つ以上の誘電材料 (たとえば、低誘電率材料、二酸化ケイ素等)を備える第一誘電体構造１１２内に設置される。第二集積チップダイ１０４は、イメージセンシング素子のアレイ１１６ (たとえば、フォトダイオード)を有する第二半導体基板１１４を備える。複数の第二金属相互接続層１２０が、第一誘電体構造１１２と第二半導体基板１１４との間に設置される一つ以上の誘電材料を備える第二誘電体構造１１８内に設置される。
第一集積チップダイ１０２が、パッシベーション構造１２６を備えるハイブリッド接合インターフェース領域１２２に沿って、第二集積チップダイ１０４上に垂直にスタックされる。ハイブリッド接合インターフェース領域１２２は、パッシベーション構造１２６内に設置される導電接合構造１２４を備える。導電接合構造１２４は、複数の第一金属相互接続層１１０を複数の第二金属相互接続層１２０に電気的に結合する。いくつかの実施態様において、第一集積チップダイ１０２は、対面(Ｆ２Ｆ)構成で、第二集積チップダイ１０４上にスタックされて、よって、第一誘電体構造１１２は第二誘電体構造１１８に面する。
接合パッド１２８は、導電接合構造１２４から横方向にオフセットされた位置で、パッシベーション構造１２６内に設置される。接合パッド１２８は、導電材料 (たとえば、金属、たとえば、アルミニウム)を備え、この導電材料は、接合パッド開口１３０により露出される上面を有し、接合パッド開口１３０は、第二集積チップダイ１０４とパッシベーション構造１２６を貫通して延伸する。接合パッド１２８は、複数の第一金属相互接続層１１０と電気的に接触するとともに、スタックＩＣ構造１００と外部装置との間の電気的接続を提供する。たとえば、導電バンプ１３２が、接合パッド１２８上に形成されて、ボンディングワイヤ１３４により、接合パッド１２８を集積チップパッケージの外部 I/O ピンに接続する。
導電遮蔽構造１３６は、パッシベーション構造１２６内で、一つ以上の半導体デバイス１０８とイメージセンシング素子のアレイ１１６との間に延伸し、導電接合構造１２４と接合パッド１２８から横方向にオフセットされた位置に設置される。いくつかの実施態様において、導電遮蔽構造１３６は、複数の第一金属相互接続層１１０ (すなわち、頂部金属相互接続層)上に設置される。導電遮蔽構造１３６は、第一集積チップダイ１０２内の一つ以上の半導体デバイス１０８により生成される放射１３８(たとえば、光線や熱等）が、第二集積チップダイ１０４内のイメージセンシング素子のアレイ１１６に到達するのを阻止するように構成される。放射１３８を遮断することにより、導電遮蔽構造１３６が、イメージセンシング素子のアレイ１１６内で不要な電流が生成されるのを防止する。
図２Ａと図２Ｂは、いくつかの実施態様によるシングルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の断面図である。
スタックＩＣ構造２００は、第一集積チップダイ１０２と第二集積チップダイ１０４を備える。第一集積チップダイ１０２は、一つ以上の半導体デバイス１０８ (たとえば、トランジスタデバイス、キャパシタ、インダクタ等)を有する第一半導体基板１０６、および、複数の第一金属相互接続層１１０を有する第一誘電体構造１１２を備える。第二集積チップダイ１０４は、イメージセンシング素子のアレイ１１６ (たとえば、フォトダイオード)を有する第二半導体基板１１４、および、複数の第二金属相互接続層１２０を有する第二誘電体構造１１８を備える。いくつかの実施態様において、フォトダイオードは、トランスファートランジスタ (図示しない)により、メモリノード (すなわち、第二半導体基板１１４内のドープ領域)に操作可能なように結合されるp-n 接合を備える。
各種実施態様において、複数の第一および第二金属相互接続層１１０と１２０は、一つ以上の導電材料、たとえば、銅、アルミニウム、タングステン、または、それらの組み合わせを備える。いくつかの実施態様において、複数の第一および第二金属相互接続層１１０と１２０は、複数のコンタクト１１０ａ、および/または、金属ビア１１０ｃ間に設置された複数の金属線１１０ｂを備える。いくつかの実施態様において、金属線１１０ｂ、コンタクト１１０ａ、および、金属ビア１１０ｃは傾斜側壁を有し、傾斜側壁は傾斜して、第一半導体基板１０６からの距離が増加するにつれて、金属線１１０ｂ、コンタクト１１０ａ、および、金属ビア１１０ｃの幅が増加するようになっている。各種実施態様において、第一と第二誘電体構造１１２と１１８は、酸化物(たとえば、二酸化ケイ素)、超低誘電率材料(たとえば、2.0〜2.5の比誘電率を有する誘電材料)、および/または、低誘電率材料 (たとえば、SiCOなどの2.5〜3.0の比誘電率を有する誘電材料)を備える一つ以上の誘電体層を有する。
第一集積チップダイ１０２は、ボンドパッド２１６、シングルダマシン導電接合構造２１４、および、導電遮蔽構造１３６を備えるハイブリッド接合インターフェース領域２０２に沿って、第二集積チップダイ１０４上に垂直にスタックされる。いくつかの実施態様において、ハイブリッド接合インターフェース領域２０２は、第一誘電体構造１１２上に設置される第一エッチング停止層 (ＥＳＬ)２０４、および、第一ＥＳＬ２０４上に設置される第一パッシベーション層２０６を備える。いくつかの実施態様において、第一ＥＳＬ２０４は、窒化物層 (たとえば、窒化ケイ素)を備える。第二パッシベーション層２０８が第一パッシベーション層２０６上に設置され、第三パッシベーション層２１０が第二パッシベーション層２０８上に設置される。いくつかの実施態様において、第一パッシベーション層２０６、第二パッシベーション層２０８、および、第三パッシベーション層２１０は誘電体層 (たとえば、酸化物、ポリイミド等）を備える。第二ＥＳＬ２１２は、第三パッシベーション層２１０と第二誘電体構造１１８との間に設置される。
接合パッド２１６が、第一ＥＳＬ２０４と第一パッシベーション層２０６を貫通して延伸して、第一位置で、複数の第一金属相互接続層１１０に結合する。いくつかの実施態様において、図２Ａの断面図に示されるように、接合パッド２１６は、頂部金属相互接続ワイヤ（すなわち、第一半導体基板１０６から最も離れている第一誘電体構造１１２内の金属相互接続ワイヤ)に電気的に結合される。別の実施態様において、図２Ｂの断面図２２４に示されるように、接合パッド２２６が、頂部金属相互接続ワイヤ下方の中間金属相互接続ワイヤに電気的に結合される。接合パッド開口２２２は、第二集積チップダイ１０４とハイブリッド接合インターフェース領域２０２を貫通して接合パッド２１６の上面に延伸する。いくつかの実施態様において、開口２２２は、一つ以上のパッシベーション層２１８と２２０と並ぶ上方位置を有する。いくつかの実施態様において、一つ以上のパッシベーション層２１８と２２０は、たとえば、酸化物、および/または、窒化物を含む。
いくつかの実施態様において、接合パッド２１６は、導電金属、たとえば、アルミニウムを含む。別の実施態様において、接合パッド２１６は、拡散層、バリア層、湿潤層、および/または、抗酸化層として機能する異なる金属層のスタックを有するアンダーバンプメタラジー (ＵＢＭ)層を備える。導電バンプ１３２が接合パッド２１６上に設置される。いくつかの実施態様において、導電バンプ１３２は、はんだバンプ、銅バンプ、ニッケル (Ni)、あるいは、金 (Au)、あるいは、それらの組み合わせを含む金属バンプである。
シングルダマシン導電接合構造２１４は、ハイブリッド接合インターフェース領域２０２を貫通して延伸して、複数の第一金属相互接続層１１０と複数の第二金属相互接続層１２０を電気的に結合する。シングルダマシン導電接合構造２１４は、実質上、一定の勾配を有し、且つ、第一位置から横方向にオフセットされた第二位置で、第一ＥＳＬ２０４、第一パッシベーション層２０６、および、第二パッシベーション層２０８を貫通して延伸する側壁を備える第一シングルダマシン接合構造２１４ａを有する。シングルダマシン導電接合構造２１４は、さらに、実質上、一定の勾配を有し、且つ、第二ＥＳＬ２１２と第三パッシベーション層２１０を貫通して延伸する側壁を有する第二シングルダマシン導電接合構造２１４ｂを備える。いくつかの実施態様において、シングルダマシン導電接合構造２１４は、頂部金属相互接続ワイヤに電気的に接続される。各種実施態様において、シングルダマシン導電接合構造２１４は、導電金属、たとえば、銅を含む。
導電遮蔽構造１３６が、一つ以上の半導体デバイス１０８とイメージセンシング素子のアレイ１１６との間のハイブリッド接合インターフェース領域２０２内に設置される。導電遮蔽構造１３６は、第一半導体基板１０６と接合パッド２１６の下面との間の第二距離 d2以上である第一距離 d1 により、第一半導体基板１０６から分離される。よって、必要に応じて、接合パッド２１６を第一金属相互接続層１１０の頂部金属に電気的に結合してもよく、第一金属相互接続層１１０のほかの層の金属に電気的に結合してもよい。また、接合パッド２１６は、特にその形成用の製造工程は不要で、同一の製造工程で導電遮蔽構造１３６とともに形成されることができる。さらに、第一距離 d1以下である第二距離 d2 により、接合パッド２１６の厚みを大きくすることができる。これによって、接合パッド２１６と当該接合パッド２１６に接合する部材（例えば、導電バンプ１３２）との接合性（bondability）を向上するとともに、イメージセンサーを有している半導体基板に接合パッドを配置する場合につながる段差(step height)や各層のフィルムへの継ぎ目(seam)の形成という不具合を防ぐことができる。いくつかの実施態様において、導電遮蔽構造１３６は、第一パッシベーション層２０６と第二パッシベーション層との間に設置される。いくつかの実施態様において、導電遮蔽構造１３６は傾斜側壁１３６ｓを有し、側壁１３６ｓは傾斜して、第一誘電体構造１１２からの距離が増加するにつれて、導電遮蔽構造１３６の幅が減少するようになっている。これにより、あとの製造工程でフィルムを形成する際、継ぎ目(seam)の形成という不具合を減少する、または、防止することができる。導電接合構造１３６に、複数の第一金属相互接続層１１０と第一シングルダマシン導電接合構造２１４a内の頂部金属相互接続ワイヤの側壁と反対に傾斜する側壁を与える。
いくつかの実施態様において、導電遮蔽構造１３６が、第一ＥＳＬ２０４と第一パッシベーション層２０６中の開口を貫通して延伸して、第一と第二位置から横方向にオフセットされた第三位置で、複数の第一金属相互接続層１１０に電気的に結合する。このような実施態様において、一つ以上の半導体デバイス１０８からの放射により発生される熱が、イメージセンシング素子のアレイ１１６から離れて移され、イメージセンシング素子のアレイ１１６上の放射の熱インパクトを減少させる。いくつかの実施態様において、導電遮蔽構造１３６は、複数の第一金属相互接続層１１０内の接地金属ワイヤに電気的に結合される。
各種実施態様において、導電遮蔽構造１３６は、例えば、アルミニウム、銅、および/あるいは、タングステンのような金属を含む。いくつかの実施態様において、導電遮蔽構造１３６は、第一厚さ h1を有する。第一厚さ h1 は、一つ以上の半導体デバイス１０８からの放射が、イメージセンシング素子のアレイ１１６に到達するのを阻止するのに十分な厚さを有する。たとえば、いくつかの実施態様において、導電遮蔽構造１３６はアルミニウムを含み、第一厚さ h1は、約 100 nm 〜 約 200 nmの範囲である。別の実施態様において、導電遮蔽構造１３６は異なる材料を含み、第一厚さ h1 は約 200 nm以上である。いくつかの実施態様において、図２Ａの断面図に示されるように、導電遮蔽構造１３６の第一厚さh1 は、接合パッド２１６の第二厚さh2 以下である。別の実施態様において、図２Ｂの断面図２２４に示されるように、接合パッド２２６は、導電遮蔽構造１３６の第一厚さh1 より厚い第二厚さ h2′を有する。
図３は、いくつかの実施態様による図２Ａ、または、図２Ｂ(図２Ａは、図３の線A-A′に沿って示される)のスタックＩＣ構造に対応する上面図３００である。
上面図３００に示されるように、接合パッド２１６が、第一パッシベーション層 (たとえば、図２Ａの２０８)と第一ＥＳＬ (たとえば、図２Ａの２０６)中の第一開口３０２内に設置される。接合パッド２１６は、複数の第一金属相互接続層１１０の下方の一つに延伸する。導電バンプ１３２は、接合パッド２１６上に設置される。一つ以上のシングルダマシン導電接合構造２１４は、接合パッド２１６からオフセットされた位置で、第一パッシベーション層と第一ＥＳＬを貫通して延伸する。
導電遮蔽構造１３６は、第一パッシベーション層と第一ＥＳＬ中の第二開口３０４から、第二開口３０４から横方向にオフセットされた遮蔽領域１３６ｃに延伸する。いくつかの実施態様において、導電遮蔽構造１３６は、第二開口３０４内に、第二開口３０４の幅より小さい幅を有する接続領域１３６ｂにより、遮蔽領域１３６ｃに結合される第一領域１３６ａを備える。
遮蔽領域１３６ｃは、第一方向３０８に延伸する長さ３０６、および、第二方向３１２に延伸する幅３１０を有する。遮蔽領域１３６ｃの長さ３０６と幅３１０は、第一開口３０２、および/または、第二開口３０４の長さと幅より大きい。いくつかの実施態様において、遮蔽領域１３６ｃの幅は、複数の第一金属相互接続層内の下方の金属相互接続ワイヤの幅より大きい。遮蔽領域１３６ｃの幅は、下方の金属相互接続ワイヤの幅より大きいので、遮蔽領域１３６ｃは、金属相互接続ワイヤが遮断できない放射を遮断することができる。いくつかの実施態様において、遮蔽領域１３６ｃは、第一方向３０８と第二方向３１２で、一つ以上の半導体デバイス１０８、および/または、イメージセンシング素子のアレイ (図示しない)を越えて延伸する。これは、遮蔽領域１３６ｃに、一つ以上の半導体デバイス１０８を被覆させるので、一つ以上の半導体デバイス１０８の動作により生成される放射が、イメージセンシング素子のアレイに伝播するのを防止する。
図４Ａと図４Ｂは、いくつかの実施態様によるデュアルダマシン導電接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を有するスタックＩＣ構造を示す図である。
スタックＩＣ構造４００は、ハイブリッド接合インターフェース領域４０１に沿って、第二集積チップダイ１０４上にスタックされる第一集積チップダイ１０２を有する。第一集積チップダイ１０２は、一つ以上の半導体デバイス１０８を有する第一半導体基板１０６、および、複数の第一金属相互接続層１１０を有する第一誘電体構造１１２を有する。第二集積チップダイ１０４は、イメージセンシング素子のアレイ１１６を有する第二半導体基板１１４、および、複数の第二金属相互接続層１２０を有する第二誘電体構造１１８、を含む。
いくつかの実施態様において、ハイブリッド接合インターフェース領域４０１は、第一誘電体構造１１２上に設置される第一エッチング停止層 (ＥＳＬ)４０２、および、第一ＥＳＬ層４０２上に設置される第一パッシベーション層４０４を備える。第二パッシベーション層４０６が第一パッシベーション層４０４上に設置され、第二ＥＳＬ４０８が第二パッシベーション層４０６上に設置される。第三パッシベーション層４１０が第二ＥＳＬ４０８上に設置される。第四パッシベーション層４１２が第三パッシベーション層４１０上に設置され、第三ＥＳＬ４１４が、第四パッシベーション層４１２と第二誘電体構造１１８との間に設置される。いくつかの実施態様において、第一パッシベーション層４０４、第二パッシベーション層４０６、第三パッシベーション層４１０、および、第四パッシベーション層４１２は、酸化物、および/または、ポリイミドを備え、第一ＥＳＬ４０２、第二ＥＳＬ４０８、および、第三ＥＳＬ４１４は窒化物を含む。
接合パッド２２８が、ハイブリッド接合インターフェース領域４０１内に設置される。接合パッド２２８は、第一位置で、複数の第一金属相互接続層１１０に結合される。接合パッド開口２２２は、第二集積チップダイ１０４とハイブリッド接合インターフェース領域４０１を貫通して、接合パッド２２８に延伸する。
導電遮蔽構造４１６は、一つ以上の半導体デバイス１０８とイメージセンシング素子のアレイ１１６間の位置で、ハイブリッド接合インターフェース領域４０１内に設置される。いくつかの実施態様において、導電遮蔽構造１３６は、第一パッシベーション層４０４と第二パッシベーション層４０６との間に設置される。いくつかの実施態様において、導電遮蔽構造４１６は、第一ＥＳＬ４０２と第一パッシベーション層４０４中の開口を貫通して延伸して、複数の第一金属相互接続層１１０に電気的に結合する。
デュアルダマシン導電接合構造は、ハイブリッド接合インターフェース領域４０１を貫通して延伸して、複数の第一金属相互接続層１１０を複数の第二金属相互接続層１２０に電気的に結合する。いくつかの実施態様において、デュアルダマシン導電接合構造は、導電遮蔽構造４１６中の開口を貫通して延伸する。デュアルダマシン導電接合構造は、階段状側壁を有する第一と第二導電接合構造を有する。第一デュアルダマシン導電接合構造は、ビアセグメント４１８ａの側壁から外に突出するビアセグメント４１８ａとワイヤセグメント４１８ｂを備える。第二デュアルダマシン導電接合構造は、ビアセグメント４２０ａの側壁から外に突出するビアセグメント４２０ａとワイヤセグメント４２０ｂを備える。いくつかの実施態様において、ビアセグメント４１８ａと４１８ｂは、約 200 nm と 約 500 nmとの間の範囲の幅を有し、ワイヤセグメント４２０ａと４２０ｂは、約 1000 nm 〜 約 2500 nm間の範囲の幅を有する。いくつかの実施態様において (図示しない)、ワイヤセグメント４２０ａと４２０ｂは、第三パッシベーション層４１０により、第二ＥＳＬ４０８から垂直、および、水平に分離される。
図４Ｂは、いくつかの実施態様による図４ＡのスタックＩＣ構造(図４Ａは図４Ｂの線A-A′に沿って示される)に対応する上面図４２２である。
上面図４２２に示されるように、接合パッド２２８が、第一パッシベーション層 (たとえば、図４Ａの２０８)と第一ＥＳＬ (たとえば、図４Ａの４０２)中の第一開口４２４内に設置される。接合パッド２２８は、複数の第一金属相互接続層１１０の下方の一つに延伸する。導電バンプ１３２が接合パッド２１６上に設置される。
導電遮蔽構造４１６は、第一パッシベーション層と第一ＥＳＬ中の第二開口４２６から、第二開口４２６から横方向にオフセットされた遮蔽領域４１６ｃに延伸する。いくつかの実施態様において、導電遮蔽構造４１６は、第二開口４２６の幅より小さい幅を有する接続領域４１６ｂにより、遮蔽領域４１６ｃに結合される第二開口４２６内に、第一領域４１６ａを備える。遮蔽領域４１６ｃは、長さ４２８ (第一方向４３０に延伸する)、および、幅４３２ (第二方向４３４に延伸する)と有し、遮蔽領域４１６ｃを、第一方向４３０と第二方向４３４に、一つ以上の半導体デバイス１０８、および/または、イメージセンシング素子のアレイ (図示しない)を越えて延伸させる。
一つ以上のデュアルダマシン導電接合構造４１８は、接合パッド２２８からオフセットされた位置で、第一パッシベーション層と第一ＥＳＬを貫通して延伸する。いくつかの実施態様において、複数の第一デュアルダマシン導電接合構造４１８は、遮蔽領域４１６ｃからオフセットされた位置で、第一パッシベーション層と第一ＥＳＬを貫通して延伸し、複数の第二デュアルダマシン導電接合構造４１８は、第一パッシベーション層、第一ＥＳＬ、および、遮蔽領域４１６ｃを貫通して延伸する。
いくつかの実施態様によるシングルダマシン接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造を形成する方法を示す断面図５００〜１３００である。
断面図５００に示されるように、複数の半導体デバイス１０８が第一半導体基板１０６内に形成される。本明細書に記述されるように、半導体基板は、任意のタイプの半導体本体 (たとえば、シリコン、SiGe、SOI)、たとえば、半導体ウェハ、および/または、ウェハ上の一つ以上のダイ、ならびに、それと関連するその他の任意のタイプの金属層、デバイス、半導体、および/または、エピタキシャル層等である。半導体基板は、第一ドーピング型 (たとえば、ｎ型ドーピング、あるいは、ｐ型ドーピング)である本質的にドープされた半導体基板を備える。
いくつかの実施態様において、ゲート誘電体層を第一半導体基板１０６上に形成し、その後、ゲート電極層をゲート誘電体層上に形成することにより、複数の半導体デバイス１０８が形成される。ゲート誘電体層とゲート電極層は、その後、フォトリソグラフィプロセスにしたがってパターン化されて、ゲート構造を形成する。ソース、および、ドレイン領域は、エピタキシャルプロセス、あるいは、第一半導体基板１０６に、ドーパント種、たとえば、ボロン (B)、あるいは、リン (P)を選択的に注入する注入プロセスにより形成される。ドーパント種は、その後、高温熱アニールにより、第一半導体基板１０６中に打ち込まれる。
断面図６００に示されるように、複数の第一金属相互接続層１１０が、第一半導体基板１０６上に形成される第一誘電体構造１１２内に形成される。いくつかの実施態様において、複数の第一金属相互接続層１１０は、金属コンタクト、および/または、ビア間に設置される金属相互接続ワイヤを備える。いくつかの実施態様において、第一誘電体構造１１２は複数のスタック誘電体層１１２ａ−１１２ｄを備える。
いくつかの実施態様において、複数のスタック誘電体層１１２ａ−１１２ｄは、別々の蒸着プロセスを用いて形成される。蒸着後、ビアホール、および/または、金属トレンチが、複数のスタック誘電体層１１２ａ−１１２ｄの一つ中にエッチされる。導電材料 (たとえば、銅、タングステン、および/あるいは、アルミニウム)が、ビアホール、および/または、金属トレンチ内に蒸着されて、複数の第一金属相互接続層１１０を形成する。いくつかの実施態様において、蒸着プロセスが用いられて、シード層をビアホール内に形成し、続いて、後続のめっきプロセス (たとえば、電気めっきプロセス、無電解めっきプロセス)により、金属材料を、ビアホール、および/または、金属トレンチを充填する厚さに形成する。いくつかの実施態様において、化学機械研磨(CMP)プロセスが用いられて、複数のスタック誘電体層１１２ａ−１１２ｄの頂面から、余分な金属材料を除去する。各種実施態様において、複数の金属相互接続層は、デュアルダマシン (図示される)、あるいは、シングルダマシン (図示しない)により形成される。
断面図７００に示されるように、第一エッチング停止層７０２と第一パッシベーション層７０４が、第一誘電体構造１１２上に形成される。いくつかの実施態様において、第一エッチング停止層７０２は、蒸着プロセス (たとえば、CVD, PE-CVD, ALD, PVD等)により形成される窒化物層を備える。いくつかの実施態様において、第一パッシベーション層７０４は、蒸着プロセスにより形成される酸化物層を含む。
図８Ａと図８Ｂは、各種実施態様による接合パッドと導電遮蔽構造の形成を示す断面図である。
断面図８００に示されるように、第一開口８０２と第二開口８０４が、第一エッチング停止層８０６と第一パッシベーション層８０８を貫通して、複数の第一金属相互接続層１１０の一つと接触する位置に形成される。いくつかの実施態様において、第一開口８０２と第二開口８０４は、マスキング層 (図示しない)にしたがって、基板を選択的にエッチャント８１０にさらすことにより形成される。各種実施態様において、マスキング層は、フォトリソグラフィプロセスを用いてパターン化されるフォトレジスト、あるいは、窒化物 (たとえば、Si3N4, SiN)を有する。各種実施態様において、エッチャント８１０は、フッ素種 (たとえば、CF4, CHF3, C4F8 等）を含む、エッチング性質を有するドライエッチャント、あるいは、ウェットエッチャント (たとえば、フッ化水素酸 (HF)、あるいは、水酸化テトラメチルアンモニウム (TMAH))を含む。
断面図８１２に示されるように、接合パッド２１６が第一開口８０２内に形成され、導電遮蔽構造１３６が第二開口８０４内に形成される。接合パッド２１６と導電遮蔽構造１３６は、開口８０２と８０４内から、第一パッシベーション層８０８上に延伸する。いくつかの実施態様において、接合パッド２１６と導電遮蔽構造１３６はアルミニウムを含む。別の実施態様において、接合パッド２１６と導電遮蔽構造１３６は、銅、タングステン、あるいは、類似材料を含む。いくつかの実施態様において、接合パッド２１６と導電遮蔽構造１３６は、単一蒸着プロセス、および/あるいは、単一めっきプロセスにより形成される。
断面図８１４に示されるように、接合パッド２２８が、第一エッチング停止層８０６′と第一パッシベーション層８０８′を貫通して、複数の第一金属相互接続層１００の一つと接触する位置に延伸する第一開口内に形成される。いくつかの実施態様において、接合パッド２２８は、第一エッチプロセス、続いて、第一蒸着プロセス、および/または、第一めっきプロセスにより形成される。
断面図８１６に示されるように、導電遮蔽構造１３６が、第一エッチング停止層８０６と第一パッシベーション層８０８を貫通して、複数の第一金属相互接続層１１０の一つと接触する位置に延伸する第二開口内に形成される。いくつかの実施態様において、導電遮蔽構造１３６が、第二エッチプロセス、続いて、第二蒸着プロセス、および/または、第二めっきプロセスにより形成される。
断面図９００に示されるように、第二パッシベーション層９０２が、接合パッド２１６と導電遮蔽構造１３６上に形成される。いくつかの実施態様において、第二パッシベーション層９０２は、蒸着プロセスにより形成される誘電材料(たとえば、酸化物)を有する。第一ハードマスク層９０４が第二パッシベーション層９０２上に形成される。いくつかの実施態様において、第一ハードマスク層９０４は、蒸着プロセスにより形成される酸窒化ケイ素層を含む。
断面図１０００に示されるように、第一シングルダマシン接合構造２１４ａが形成される。基板をエッチャントにさらして、第一エッチング停止層２０４、第一パッシベーション層２０６、第二パッシベーション層１００２、および、第一ハードマスク層１００４を貫通して延伸する開口を形成することにより、第一シングルダマシン接合構造２１４ａが形成される。いくつかの実施態様において、開口は、傾斜のある側壁を有し、第一半導体基板１０６からの距離が減少するにつれて、開口の幅が減少するようになっている。その後、導電材料が、開口内に蒸着される。いくつかの実施態様において、導電材料を蒸着した後、平坦化プロセスが実行されて、第一ハードマスク層１００４上から、余分な導電材料を除去するとともに、第一シングルダマシン接合構造２１４ａを形成する。いくつかの実施態様において、導電材料は銅を含む。
断面図１１００に示されるように、第二集積チップダイ１０４は、ハイブリッド接合インターフェース領域１１０２に沿って、第一集積チップダイ１０２に接合される。第二集積チップダイ１０４は、イメージセンシング素子のアレイ１１６ (たとえば、フォトダイオード)を有する第二半導体基板１１４を含む。複数の第二金属相互接続層１２０が、第二半導体基板１１４上に設置される一つ以上のスタック誘電体層を備える第二誘電体構造１１８内に設置される。第二エッチング停止層１１０８、第三パッシベーション層１１０６、および、第二ハードマスク層１１０４が、第二半導体基板１１４と第一ハードマスク層１００４との間に設置される。
いくつかの実施態様において、第二集積チップダイ１０４は、ハイブリッド接合プロセスにより、第一集積チップダイ１０２に接合される。いくつかの実施態様において、ハイブリッド接合プロセスは、第一ハードマスク層９０４と第二ハードマスク層１１０４との間の融合接合プロセス、および、第一シングルダマシン接合構造２１４ａと第二シングルダマシン導電接合構造２１４ｂとの間の接合プロセスを有する。いくつかの実施態様において、第二シングルダマシン導電接合構造２１４ｂは、第一シングルダマシン導電接合構造２１４ａの反対の角度で、傾斜する側壁を有する。
断面図１２００に示されるように、接合パッド開口１３０は、第二集積チップダイ１０４を貫通して形成されて、接合パッド２２８を露出する。いくつかの実施態様において、接合パッド開口１３０は、マスキング層 (図示しない)にしたがって、第二半導体基板１１４の背面１１４ｂを、エッチャント１２０２ (たとえば、HF, KOH, TMAH等）に選択的にさらすことにより形成される。
いくつかの実施態様において、接合パッド開口１３０の形成前に、第二半導体基板１１４の厚さが減少される。第二半導体基板１１４は、エッチングプロセス、および/または、第二半導体基板１１４の背面１１４ｂを機械的に研磨することにより薄化される。いくつかの実施態様において、基板の厚さは、約 700 umの第一厚さから、約 1 um と 10 umとの間の範囲の第二厚さに減少される。
断面図１３００に示されるように、導電バンプ１３２が接合パッド２２８上に形成される。各種実施態様において、導電バンプ１３２は、ソルダーバンプ、銅バンプ、ニッケル(Ni)、あるいは、金(Au)を含む金属バンプ、あるいは、それらの組み合わせを備える。いくつかの実施態様において、ソルダーバンプは、無鉛前はんだ層、SnAg、あるいは、はんだ材料を含み、はんだ材料は、スズ、鉛、銀、銅、ニッケル、ビスマス、あるいは、それらの組み合わせの合金を含む。いくつかの実施態様において、導電バンプ１３２は、はんだボールを、接合パッド２２８に設置し、その後、はんだボールをリフローすることにより形成されるはんだバンプである。
図１４は、いくつかの実施態様によるシングルダマシン接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造を形成する方法１４００のフローチャートである。方法１４００は、図５〜図１３に関連して記述されているが、方法１４００はこのような構造に限定されず、代わりに、構造に依存しない方法として、独立してもよい。
このほか、開示される方法(たとえば、方法１４００と２４００)は、一連の工程や事象として、説明、および、記述され、理解できることは、このような工程や事象は、このような構造に限定されないことである。たとえば、いくつかの工程は、説明される、および／または、記述されるものとは別に、その他の工程や事象と異なる順序、および／または、同時に発生する。このほか、説明される全ての工程が、記述される一つ以上の態様や実施例を実施する必要があるわけではない。さらに、記述される一つ以上の工程は、一つ以上の分離した工程、および／または、段階で実行される。
工程１４０２において、一つ以上の半導体デバイス (たとえば、トランジスタデバイス)を有する第一集積チップダイが形成される。いくつかの実施態様において、工程１４０２は、工程１４０４〜１４０８にしたがって実行される。
工程１４０４において、一つ以上の半導体デバイスが基板内に形成される。図５は、いくつかの実施態様による工程１４０４に対応する断面図である。
工程１４０６において、複数の金属相互接続層は、基板上の誘電体構造内に形成される。図６は、いくつかの実施態様による工程１４０６に対応する断面図である。
工程１４０８において、平坦化プロセスが、頂部金属相互接続層に実行される。図６は、いくつかの実施態様による工程１４０８に対応する断面図である。
工程１４１０において、接合パッド、導電遮蔽構造、および、第一シングルダマシン導電接合構造が、第一集積チップダイ上に形成される。いくつかの実施態様において、工程１４１０は、工程１４１２〜１４２２にしたがって実行される。
工程１４１２において、第一エッチング停止層が、頂部金属相互接続層上に形成される。図７は、いくつかの実施態様による工程１４１２に対応する断面図である。
工程１４１４において、第一パッシベーション層が第一エッチング停止層上に形成される。図７は、いくつかの実施態様による工程１４１４に対応する断面図である。
工程１４１６において、導電遮蔽構造が、第一パッシベーション層と一つ以上の半導体デバイス上に形成される。導電遮蔽構造は、第一方向と、第一方向に垂直な第二方向に、一つ以上の半導体デバイスから延伸する。図８Ａと図８Ｂは、いくつかの実施態様による工程１４１６に対応する断面図である。
工程１４１８において、接合パッドが複数の第一金属相互接続層上に形成される。図８Ａと図８Ｂは、いくつかの実施態様による工程１４１８に対応する断面図である。
工程１４２０において、第二パッシベーション層と第一ハードマスク層が、導電遮蔽構造と接合パッド上に形成される。図９は、いくつかの実施態様による工程１４２０に対応する断面図である。
工程１４２２において、第一シングルダマシン導電接合構造が形成される。第一シングルダマシン導電接合構造は、第一パッシベーション層、第二パッシベーション層、および、第一エッチング停止層を貫通して延伸する。図１０は、いくつかの実施態様による工程１４２２に対応する断面図である。
工程１４２４において、第一集積チップダイは、ハイブリッド接合インターフェース領域に沿って、イメージセンシング素子のアレイを備える第二集積チップダイに接合される。図１１は、いくつかの実施態様による工程１４２４に対応する断面図である。
工程１４２６において、接合パッド開口が形成されて、第二集積チップダイとハイブリッド接合インターフェース領域の一部を貫通して、接合パッドに延伸する。図１２は、いくつかの実施態様による工程１４２６に対応する断面図である。
工程１４２８において、導電バンプが接合パッド上に形成される。図１３は、いくつかの実施態様による工程１４２８に対応する断面図である。
図１５〜図２２は、いくつかの実施態様によるデュアルダマシン接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造の形成方法の断面図である。
断面図１５００に示されるように、複数の半導体デバイス１０８が第一半導体基板１０６内に形成される。いくつかの実施態様において、断面図５００に関連して上記に記述されるように、複数の半導体デバイス１０８が形成される。
断面図１６００に示されるように、複数の第一金属相互接続層１１０が、第一半導体基板１０６上に形成される第一誘電体構造１１２内に形成される。いくつかの実施態様において、断面図６００に関連して上記に記述されるように、複数の第一金属相互接続層１１０と第一誘電体構造１１２が形成される。
断面図１７００に示されるように、第一エッチング停止層７０２と第一パッシベーション層７０４が、第一誘電体構造１１２上に形成される。いくつかの実施態様において、断面図７００に関連して上記に記述されるように、第一エッチング停止層７０２と第一パッシベーション層７０４が形成される。
図１８Ａと図１８Ｂは、各種実施態様による接合パッドと導電遮蔽構造を形成する断面図である。
断面図１８００に示されるように、第一開口８０２と第二開口８０４が、第一エッチング停止層８０６と第一パッシベーション層８０８を貫通して、複数の第一金属相互接続層１１０の一つと接触する位置に形成される。
断面図１８０２に示されるように、接合パッド２１６が第一開口８０２内に形成され、導電遮蔽構造１３６が第二開口８０４内に形成される。いくつかの実施態様において、接合パッド２１６と導電遮蔽構造１３６が、単一蒸着プロセス、および/あるいは、単一めっきプロセスにより形成される。接合パッド２１６と導電遮蔽構造１３６は、開口８０２と８０４内から第一パッシベーション層８０８上まで延伸する。第二パッシベーション層１８０４が第一パッシベーション層８０８上に形成され、第二エッチング停止層１８０６が第二パッシベーション層１８０４上に形成される。
断面図１８０８に示されるように、接合パッド２２８が、第一エッチング停止層８０６′と第一パッシベーション層８０８′を貫通して延伸する第一開口内で複数の第一金属相互接続層１１０の一つと接触する位置に形成される。
断面図１８１０に示されるように、導電遮蔽構造１３６が、第一エッチング停止層８０６と第一パッシベーション層８０８を貫通して、複数の第一金属相互接続層１１０の一つと接触する位置に延伸する第二開口内に形成される。第二パッシベーション層１８０４が第一パッシベーション層８０８上に形成され、第二エッチング停止層１８０６が第二パッシベーション層１８０４上に形成される。
断面図１９００に示されるように、第三パッシベーション層１９０２ (たとえば、誘電体層)が、接合パッド２２８と導電遮蔽構造１３６上に形成される。第一ハードマスク層９０４が、第三パッシベーション層１９０２上に形成される。いくつかの実施態様において、第三パッシベーション層１９０２と第一ハードマスク層９０４は蒸着プロセスにより形成される。
断面図２０００に示されるように、ビアセグメント４１８ａとワイヤセグメント４１８ｂを有する第一デュアルダマシン導電接合構造が形成される。第一デュアルダマシン導電接合構造が、基板を、第一エッチャントにさらすことにより (第一マスキング層により)、第一エッチング停止層４０２、第一パッシベーション層４０４、第二パッシベーション層２００２を貫通して延伸するビアホールを形成し、その後、基板を、第二エッチャントにさらして(第二マスキング層により)、第二エッチング停止層２００４、第三パッシベーション層２００６、および、第一ハードマスク層２００８を貫通して延伸するトレンチを形成することにより形成される。その後、導電材料は、ビアホールとトレンチ内に蒸着される。いくつかの実施態様において、導電材料蒸着後、平坦化プロセスが実行されて、第一ハードマスク層２００８上から余分な導電材料を除去するとともに、第一デュアルダマシン導電接合構造を形成する。いくつかの実施態様において、導電材料は銅を含む。
断面図２１００に示されるように、第二集積チップダイ１０４は、ハイブリッド接合インターフェース領域２１０２に沿って、第一集積チップダイ１０２に接合される。第二集積チップダイ１０４は、イメージセンシング素子のアレイ１１６ (たとえば、フォトダイオード)を有する第二半導体基板１１４を備える。複数の第二金属相互接続層１２０が、第二半導体基板１１４上に設置される一つ以上の誘電材料を有する第二誘電体構造１１８内に設置される。第二導電接合構造２１１０は、第二半導体基板１１４と第一ハードマスク層２００８との間に設置される第三エッチング停止層２１０８、第三パッシベーション層２１０６、および、第二ハードマスク層２１０４を貫通して延伸する。
いくつかの実施態様において、第二集積チップダイ１０４は、ハイブリッド接合プロセスにより、第一集積チップダイ１０２に接合される。いくつかの実施態様において、ハイブリッド接合プロセスは、第一ハードマスク層２００８と第二ハードマスク層２１０４との間の融合接合プロセス、および、第一デュアルシングルダマシン導電接合構造４１８と第二導電接合構造２１１０との間の接合プロセスを備える。
断面図２２００に示されるように、接合パッド開口２２２が、第二集積チップダイ１０４を貫通して形成されて、接合パッド２２８を露出する。いくつかの実施態様において、マスキング層 (図示しない)にしたがって、接合パッド開口２２２が、第二半導体基板１１４の背面１１４ｂを、エッチャント２２０２に選択的にさらすことにより形成される。いくつかの実施態様において、接合パッド開口２２２の形成する前に、第二半導体基板１１４の厚さが減少される。いくつかの実施態様において、断面図１２００に関連して上記に記述されるように、接合パッド開口２２２が形成される。
断面図２３００に示されるように、導電バンプ１３２が接合パッド２２８上に形成される。いくつかの実施態様において、断面図１３００に関連して上記に記述されるように、導電バンプ１３２が形成される。
図２４は、いくつかの実施態様によるデュアルダマシン接合構造により電気的に結合されるダイ間に設置される導電遮蔽構造を備えるスタックＩＣ構造を形成する方法のフローチャートである。方法２４００は、図１５〜図２３に関連して記述されているが、理解できることは、方法２４００はこのような構造に限定されず、代わりに、構造に依存しない方法として、独立してもよい。
工程２４０２において、一つ以上の半導体ダイを有する第一集積チップダイが形成される。いくつかの実施態様において、工程２４０２は、工程２４０４〜２４０８にしたがって実行される。
工程２４０４において、一つ以上の半導体デバイスが基板内に形成される。図１５は、いくつかの実施態様による工程２４０４に対応する断面図である。
工程２４０６において、複数の金属相互接続層が、基板上の第一誘電体構造内に形成される。図１６は、いくつかの実施態様による工程２４０６に対応する断面図である。
工程２４０８において、平坦化プロセスが、頂部金属相互接続層上に実行される。 図１６は、いくつかの実施態様による工程２４０８に対応する断面図である。
工程２４１０において、導電接合パッド、導電遮蔽構造、および、第一デュアルダマシン導電接合構造が第一ＩＣダイ上に形成される。いくつかの実施態様において、工程２４１０は、工程２４１２〜２４２６にしたがって実行される。
工程２４１２において、第一エッチング停止層は、頂部金属相互接続層上に形成される。図１７は、いくつかの実施態様による工程２４１２に対応する断面図である。
工程２４１４において、第一パッシベーション層が第一エッチング停止層上に形成される。図１７は、いくつかの実施態様による工程２４１４に対応する断面図である。
工程２４１６において、導電遮蔽構造が第一パッシベーション層上に形成される。導電遮蔽構造は、第一方向と第一方向に垂直な第二方向に、一つ以上の半導体デバイスを越えて延伸する。図１８Ａと図１８Ｂ は、いくつかの実施態様による工程２４１６に対応する断面図である。
工程２４２０において、接合パッドが第一パッシベーション層上に形成される。図１８Ａと図１８Ｂは、いくつかの実施態様による工程２４１８に対応する断面図である。
工程２４２２において、第二パッシベーション層が、導電遮蔽構造と接合パッド上に形成される。図１８Ａと図１８Ｂは、いくつかの実施態様による工程２４２２に対応する断面図である。
工程２４２２において、第二エッチング停止層が、第二パッシベーション層上に形成される。図１８Ａと図１８Ｂは、いくつかの実施態様による工程２４２２に対応する断面図である。
工程２４２４において、第三パッシベーション層と第一ハードマスク層が第二エッチング停止層上に形成される。図１８Ａと図１８Ｂは、いくつかの実施態様による工程２４２４に対応する断面図である。
工程２４２６において、第一デュアルダマシン導電接合構造が形成される。第一デュアルダマシン導電接合構造は、ビアセグメントとワイヤセグメントを備える。ビアセグメントは、第一パッシベーション層、第二パッシベーション層、および、第一エッチング停止層を貫通して延伸する。ワイヤセグメントは、第三パッシベーション層と第二エッチング停止層を貫通して延伸する。図１９は、いくつかの実施態様による工程２４２６に対応する断面図である。
工程２４２８において、第一集積チップダイが、ハイブリッド接合インターフェース領域に沿って、イメージセンシング素子のアレイを有する第二集積チップダイに接合される。図２１は、いくつかの実施態様による工程２４２６に対応する断面図である。
工程２４３０において、接合パッド開口が形成されて、第二集積チップダイとハイブリッド接合インターフェース領域の一部から、接合パッドに延伸する。図２２は、いくつかの実施態様による工程２４２８に対応する断面図である。
工程２４３２において、導電バンプが接合パッド上に形成される。図２３は、いくつかの実施態様による工程２４３０に対応する断面図である。
これにより、本発明は、第一ダイ内の装置により生成される放射が、第二ダイ内のイメージセンシング素子に影響するのを防止する導電遮蔽構造を有するスタック集積チップ(ＩＣ)構造に関連する。
いくつかの実施態様において、本発明は、集積チップ構造に関連する。集積チップ構造は、一つ以上の半導体デバイスを有する第一集積チップ(ＩＣ)ダイ、および、イメージセンシング素子のアレイを有する第二ＩＣダイを備える。ハイブリッド接合インターフェース領域が、第一ＩＣダイと第二ＩＣダイとの間に設置される。導電接合構造が、ハイブリッド接合インターフェース領域内に設置されるとともに、第一ＩＣダイを第二ＩＣダイに電気的に結合するように構成される。導電遮蔽構造は、さらに、ハイブリッド接合インターフェース領域内に設置されるとともに、一つ以上の半導体デバイスとイメージセンシング素子のアレイ間に横方向に延伸する。
別の実施態様において、本発明が、集積チップ構造に関連する。集積チップ構造は、一つ以上の半導体デバイスを有する第一基板上の第一誘電体構造内に設置される複数の第一金属相互接続層、および、第一誘電体構造とイメージセンシング素子のアレイを有する第二基板との間に設置される第二誘電体構造内に設置される複数の第二金属相互接続層、を備える。集積チップ構造は、さらに、第一誘電体構造と第二誘電体構造との間に設置される導電接合構造を有し、且つ、複数の第一金属相互接続層と複数の第二金属相互接続層を電気的に結合する。集積チップ構造は、さらに、第一誘電体構造と第二誘電体構造との間に垂直に設置されるとともに、第一方向と、第一方向に垂直な第二方向とに、一つ以上の半導体デバイス、あるいは、イメージセンシング素子のアレイを越えて横方向に延伸する導電遮蔽構造を備える。
さらに別の実施態様において、本発明は、集積チップ構造の形成方法に関連する。本方法は、一つ以上の半導体デバイスを有する第一集積チップ(ＩＣ)ダイを形成する工程を備える。本方法は、さらに、導電遮蔽構造を第一ＩＣダイ上に形成する工程を備え、導電遮蔽構造は、第一方向と第一方向に垂直な第二方向とに、一つ以上の半導体デバイスを越えて延伸する。本方法は、さらに、導電遮蔽構造を備えるハイブリッドインターフェース接合領域に沿って、第一ＩＣダイを、イメージセンシング素子のアレイを有する第二ＩＣダイに接合する工程を有する。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
100、200、400 スタック集積チップ(ＩＣ)構造
102 第一集積チップダイ
104 第二集積チップダイ
106 第一半導体基板
108 半導体デバイス
110 複数の第一金属相互接続層
110a コンタクト
110b 金属線
110c 金属ビア
112 第一誘電体構造
112a、112b、112c、112d 誘電体層
114 第二半導体基板
114b 背面
116 イメージセンシング素子のアレイ
118 第二誘電体構造
120 複数の第二金属相互接続層
122、202、401、1102、2102 ハイブリッド接合インターフェース領域
124 導電接合構造
126 パッシベーション構造
128、216、226、228 接合パッド
130、222 接合パッド開口
132 導電バンプ
134 ボンディングワイヤ
136、416 導電遮蔽構造
136a、416a 第一領域
136b、416b 接続領域
136c、416c 遮蔽領域
136s 側壁
138 放射
204、402、702、806、806’ 第一エッチング停止層
206、404、704、808、808’ 第一パッシベーション層
208、406、902、1002、1804、2002 第二パッシベーション層
210、410、1106、1902、2006 第三パッシベーション層
212、408、1108、1806、2004 第二エッチング停止層
214 シングルダマシン導電接合構造
214a 第一シングルダマシン導電接合構造
214b 第二シングルダマシン導電接合構造
218、220 パッシベーション層
224、500、600、700、800、812、814、816、900、1000、1100、1200、1300、1500、1600、1700、1800、1802、1808、1810、1900、2000、2100、2200、2300 断面図
300、422 上面図
302、424、802 第一開口
304、426、804 第二開口
306、428 長さ
308、430 第一方向
310、432 幅
312、434 第二方向
412、2106、2204 第四パッシベーション層
414、2108、2202 第三エッチング停止層
418 デュアルダマシン導電接合構造
418a、420a ビアセグメント
418b、420b ワイヤセグメント
810、1202 エッチャント
904、1004、1904、2008、2208 第一ハードマスク層
1104、2104、2210 第二ハードマスク層
1400、2400 方法
1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1422、1424、1426、1428 工程
2110 第二導電接合構造
2402、2404、2406、2408、2410、2412、2414、2416、2418、2420、2422、2424、2426、2428、2430、2432 工程
d1 第一距離
d2 第二距離
h1 第一厚さ
h2、h2’ 第二厚さ

Claims (10)

  1. 一つ以上の半導体デバイスを有する第一集積チップ(ＩＣ)ダイと、
    イメージセンシング素子のアレイを有する第二ＩＣダイと、
    前記第一ＩＣダイと前記第二ＩＣダイとの間に設置されたハイブリッド接合インターフェース領域と、
    前記ハイブリッド接合インターフェース領域内に設置されるとともに、前記第一ＩＣダイを前記第二ＩＣダイに電気的に結合するように構成された導電接合構造と、
    前記ハイブリッド接合インターフェース領域内に設置されるとともに、前記一つ以上の半導体デバイスと前記イメージセンシング素子のアレイとの間に横方向に延伸した導電遮蔽構造とを備え、
    前記ハイブリッド接合インターフェース領域は、前記第一ＩＣダイ上に設置された第一パッシベーション層、および、前記第一パッシベーション層と前記第一ＩＣダイとの間に設置された第一エッチング停止層を備え、
    前記導電遮蔽構造は、前記第一パッシベーション層上、および、前記第一パッシベーション層および前記第一エッチング停止層における開口内に、コンフォーマルに設置されるとともに、前記第一パッシベーション層を覆う水平セグメントと、前記第一パッシベーション層および前記第一エッチング停止層における前記開口を通って延伸し、前記第一ＩＣダイ内の複数の第一金属相互接続層の一つに電気的に結合された垂直セグメントと、を有した集積チップ構造。
  2. 前記第一パッシベーション層と前記導電遮蔽構造との上に設置された第二パッシベーション層をさらに備える、請求項１に記載の集積チップ構造。
  3. 前記導電遮蔽構造は、複数の前記第一金属相互接続層のうち、電気的に接地されたものに電気的に結合される、請求項２に記載の集積チップ構造。
  4. 前記第一パッシベーション層は、前記第一エッチング停止層と異なる材料を含んで構成されている、請求項１〜３のいずれか一項に記載の集積チップ構造。
  5. 前記第一ＩＣダイ内の前記導電遮蔽構造からオフセットされた位置で、複数の前記第一金属相互接続層に結合される接合パッドと、
    前記第二ＩＣダイと前記ハイブリッド接合インターフェース領域の一部を貫通して、前記接合パッドの上面に延伸する接合パッド開口と
    をさらに備える、請求項１〜４のいずれか一項に記載の集積チップ構造。
  6. 前記導電接合構造は、前記導電遮蔽構造中の前記開口を貫通して延伸する、請求項１〜５のいずれか一項に記載の集積チップ構造。
  7. 一つ以上の半導体デバイスを有する第一基板上の第一誘電体構造内に設置される複数の第一金属相互接続層と、
    前記第一誘電体構造とイメージセンシング素子のアレイを有する第二基板との間に設置される第二誘電体構造内に設置される複数の第二金属相互接続層と、
    前記第一誘電体構造と前記第二誘電体構造との間に設置されるとともに、複数の前記第一金属相互接続層を複数の前記第二金属相互接続層に電気的に結合するように構成される導電接合構造と、
    前記第一誘電体構造と前記第二誘電体構造との間に垂直に設置されるとともに、第一方向と前記第一方向に垂直な第二方向に、前記一つ以上の半導体デバイスまたは前記イメージセンシング素子のアレイを越えて横方向に延伸する導電遮蔽構造と、
    前記導電遮蔽構造と前記第一誘電体構造との間に垂直に設置された第一パッシベーション層と、
    前記第一パッシベーション層と前記第一誘電体構造との間に設置された第一エッチング停止層と、を備え、
    前記導電遮蔽構造は、前記第一パッシベーション層上、および、前記第一パッシベーション層および前記第一エッチング停止層における開口内に、コンフォーマルに設置されるとともに、前記第一パッシベーション層を覆う水平セグメントと、前記第一パッシベーション層および前記第一エッチング停止層における前記開口を通って延伸し、前記第一ＩＣダイ内の複数の前記第一金属相互接続層の一つに電気的に結合された垂直セグメントと、を有した集積チップ構造。
  8. 前記第一パッシベーション層と前記導電遮蔽構造の上に設置された第二パッシベーション層をさらに備える、請求項７に記載の集積チップ構造。
  9. 前記導電遮蔽構造からオフセットされた位置で、複数の前記第一金属相互接続層に結合される接合パッドと、
    前記第二基板を貫通して、前記接合パッドの上面に延伸する接合パッド開口と
    をさらに備える請求項７または８に記載の集積チップ構造。
  10. 一つ以上の半導体デバイスを有する第一集積チップ(ＩＣ)ダイを形成する工程と、
    前記第一ＩＣダイ上に第一エッチング停止層を形成する工程と、
    前記第一エッチング停止層上に第一パッシベーション層を形成する工程と、
    前記第一パッシベーション層および前記第一エッチング停止層を貫通する開口を形成する工程と、
    前記第一パッシベーション層上および前記開口内にコンフォーマルに設置されるとともに、第一方向と前記第一方向に垂直な第二方向に前記一つ以上の半導体デバイスを越えて延伸する導電遮蔽構造を、前記第一ＩＣダイと前記第一パッシベーション層との上に形成する工程と、
    前記導電遮蔽構造を備えるハイブリッドインターフェース接合領域に沿って、前記第一ＩＣダイを、イメージセンシング素子のアレイを有する第二ＩＣダイに接合する工程と、
    を備える集積チップダイを形成する方法。
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