KR20170090983A - 금속 블록 및 본드 패드 구조물 - Google Patents

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얀치이 루
펑치 훙
칭춘 왕
둔니안 야웅
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Abstract

몇몇 실시예들에서, 본 개시는 제 1 다이 내의 디바이스에 의해 생성되는 방사선이 제 2 다이 내의 이미지 감지 엘리먼트에 영향을 주는 것을 방지하도록 구성되는 도전성 차단 구조물을 갖는 집적 칩(IC) 구조물에 관한 것이다. IC 구조물은 하나 이상의 반도체 디바이스를 갖는 제 1 IC 다이 및 이미지 감지 엘리먼트들의 어레이를 갖는 제 2 IC 다이를 갖는다. 하이브리드 본딩 계면 영역이 제 1 및 제 2 IC 다이 사이에 배열된다. 도전성 본딩 구조물은 하이브리드 본딩 계면 영역 내에 배열되고, 제 2 IC 다이에 제 1 IC 다이를 전기적으로 커플링하도록 구성된다. 도전성 차단 구조물은 하이브리드 본딩 계면 영역 내에 배열되고, 하나 이상의 반도체 디바이스와 이미지 감지 엘리먼트들의 어레이 사이에서 횡측으로 연장된다.

Description

금속 블록 및 본드 패드 구조물{METAL BLOCK AND BOND PAD STRUCTURE}
본 발명은 금속 블록 및 본드 패드 구조물에 관한 것이다.
본 출원은 2016년 1월 29일에 출원된 미국 가출원 제 62/288,738 호의 우선권을 주장한다. 이 가출원의 내용은 그 전체가 참조로서 본원에 포함된다.
이미지 센서들을 갖는 집적 회로(integrated circuits; IC)는, 예를 들어 카메라들 및 셀 폰들과 같은 광범위한 오늘날의 전자 디바이스들 내에 사용된다. 집적 회로들 내에 사용되는 이미지 센서들은 전하 결합 디바이스(charge coupled devices; CCD)들 또는 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 디바이스들을 종종 포함한다. 두 유형들의 디바이스들은 입사 방사선(incident radiation)이 전기 신호로 변환되는 광전 효과(photoelectric effect)에 따라 작동한다. 낮은 전력 소비, 작은 사이즈, 빠른 데이터 프로세싱, 데이터의 직접 출력, 및 낮은 제조 비용으로 인해, 최근 CMOS 이미지 센서들이 대중화되어 가고 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은, 제 1 다이 내의 디바이스에 의해 생성되는 방사선이 제 2 다이 내의 이미지 감지(sensing) 엘리먼트에 영향을 주는 것을 방지하도록 구성되는 도전성 차단(blocking) 구조물을 갖는 적층된 집적 칩(integrated chip; IC) 구조물의 몇몇 실시예들의 단면도를 예시한다.
도 2a 및 도 2b는 단일 다마신(single-damascene) 도전성 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물들의 몇몇 실시예들의 단면도들을 예시한다.
도 3은 도 2a 또는 도 2b의 적층된 IC 구조물에 대응하는 몇몇 실시예들의 평면도를 예시한다.
도 4a 및 도 4b는 이중 다마신(dual-damascene) 도전성 본딩 구조물들에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물의 몇몇 실시예들을 예시한다.
도 5 내지 도 13은 단일 다마신 도전성 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물을 형성하는 방법을 도시하는 단면도들의 몇몇 실시예들을 예시한다.
도 14는 단일 다마신 도전성 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물을 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
도 15 내지 도 23은 이중 다마신 도전성 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물을 형성하는 방법을 도시하는 단면도들의 몇몇 실시예들을 예시한다.
도 24는 이중 다마신 도전성 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물을 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적으로 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 및 제 2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 및 제 2 피처들 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
현대의 이미지 센서들은 일반적으로 반도체 재료들을 사용하여 형성된다. 이는, 반도체 재료들이, 광자(photon)들이 전하 캐리어(charge carrier)들로 효과적으로 변환되도록 하는 에너지 밴드 갭들을 갖기 때문이다. 예를 들어, [1.1 전자 볼트(electron-volt; eV)의 밴드갭을 갖는] 실리콘으로 이루어진 이미지 센서에서, 실리콘에 충돌하고 실리콘에 의해 흡수되는, 1.1 eV보다 큰 에너지를 갖는 광자들은 실리콘 내에 전자 정공 쌍(electron-hole pair)을 생성할 것이다. 넓은 파장의 가시 광(visible light)이 이미지 센서 상에 입사할 때, 이미지 센서에 충돌하는 입사 광의 파장 및 강도의 함수로서 가변적인 개수의 전자들 및/또는 정공들이 생성된다. 전자들은 입사 광을 나타내는 이미지로 변환될 수 있다.
적층된 이미지 센서들(즉, 다른 반도체 다이 상에 적층되는 반도체 다이 내에 배치되는 이미지 센서들)의 경우, CMOS 기판 내의 디바이스들이 동작 동안 방사선(예를 들어, 열 또는 광)을 생성할 수 있다는 점이 인식되어 오고 있다. 예를 들어, 전자 정공 쌍 재결합으로 유도되는 열 전자(hot electron)는 트랜지스터 디바이스가 임의의 방향으로 전파될 수 있는 광을 방출하도록 할 것이다. CMOS 다이 내의 디바이스들에 의해 발생되는 방사선은 이미지 센서 내에 원치않는 전류를 유도하기에 충분한 에너지를 가질 수 있다. 이 원치않는 전류는 이미지 센서에 대해 추가적인(extra) 다크 전류원으로서 역할할 수 있으므로, 이미지 센서의 성능에 부정적으로 영향을 준다.
본 개시는 제 1 다이 내의 디바이스에 의해 생성되는 방사선이 제 2 다이 내의 이미지 감지 엘리먼트에 영향을 주는 것을 방지하도록 구성되는 도전성 차단 구조물을 갖는 적층된 집적 칩(IC) 구조물에 관한 것이다. 몇몇 실시예들에서, IC 구조물은 하나 이상의 반도체 디바이스를 갖는 제 1 IC 다이 및 이미지 감지 엘리먼트들의 어레이를 갖는 제 2 IC 다이를 포함한다. 하이브리드 본딩 계면 영역이 제 1 및 제 2 IC 다이 사이에 배열된다. 도전성 본딩 구조물은 하이브리드 본딩 계면 영역 내에 배열되고, 제 2 IC 다이에 제 1 IC 다이를 전기적으로 커플링하도록 구성된다. 도전성 차단 구조물은 하이브리드 본딩 계면 영역 내에 배열되고, 하나 이상의 반도체 디바이스와 이미지 감지 엘리먼트들의 어레이 사이에서 횡측으로(laterally) 연장된다. 도전성 차단 구조물은 하나 이상의 반도체 디바이스로부터의 방사선이 이미지 감지 엘리먼트들에 도달하는 것을 차단하도록 구성되므로, 방사선이 이미지 감지 엘리먼트들의 어레이 내에 원치않는 전류를 유도하는 것을 방지한다.
도 1은, 제 1 다이 내의 디바이스에 의해 생성되는 방사선이 제 2 다이 내의 이미지 감지 엘리먼트에 영향을 주는 것을 방지하도록 구성되는 도전성 차단 구조물을 갖는 적층된 집적 칩(IC) 구조물(100)의 몇몇 실시예들을 예시한다.
적층된 IC 구조물(100)은 제 1 집적 칩 다이(102) 및 제 2 집적 칩 다이(104)를 포함한다. 제 1 집적 칩 다이(102)는 하나 이상의 반도체 디바이스(108)(예를 들어, 트랜지스터 디바이스들, 캐패시터들, 인덕터들 등)를 갖는 제 1 반도체 기판(106)을 포함한다. 복수의 제 1 금속 상호연결 층들(110)은 제 1 반도체 기판(106) 위에 배열되는 하나 이상의 유전체 재료[예를 들어, 로우 k(low-k) 유전체 재료, 실리콘 이산화물 등]를 포함하는 제 1 유전체 구조물(112) 내에 배열된다. 제 2 집적 칩 다이(104)는 이미지 감지 엘리먼트들(116)(예를 들어, 포토다이오드들)의 어레이를 갖는 제 2 반도체 기판(114)을 포함한다. 복수의 제 2 금속 상호연결 층들(120)은 제 1 유전체 구조물(112)과 제 2 반도체 기판(114) 사이에 배열되는 하나 이상의 유전체 재료를 포함하는 제 2 유전체 구조물(118) 내에 배열된다.
제 1 집적 칩 다이(102)는 패시베이션 구조물(126)을 포함하는 하이브리드 본딩 계면 영역(122)을 따라 제 2 집적 칩 다이(104) 상에 수직으로 적층된다. 하이브리드 본딩 계면 영역(122)은 패시베이션 구조물(126) 내에 배열되는 도전성 본딩 구조물(124)을 포함한다. 도전성 본딩 구조물(124)은 복수의 제 2 금속 상호연결 층들(120)에 복수의 제 1 금속 상호연결 층들(110)을 전기적으로 커플링하도록 구성된다. 몇몇 실시예들에서, 제 1 집적 칩 다이(102)는 제 1 유전체 구조물(112)이 제 2 유전체 구조물(118)과 대면하도록 대면(face-to-face; F2F) 구성으로 제 2 집적 칩 다이(104) 상에 적층된다.
본드 패드(128)는 도전성 본딩 구조물(124)로부터 횡측으로 오프셋된 위치에, 패시베이션 구조물(126) 내에 배열될 수 있다. 본드 패드(128)는 제 2 집적 칩 다이(104) 및 패시베이션 구조물(126)을 관통하여 연장되는 본드 패드 개구부(130)에 의해 노출되는 상단 면을 갖는 도전성 재료(예를 들어, 알루미늄과 같은 금속)를 포함한다. 본드 패드(128)는 복수의 제 1 금속 상호연결 층들(110)과 전기적 접촉 상태에 있고, 적층된 IC 구조물(100)과 외부 디바이스 사이에 전기적 연결을 제공한다. 예를 들어, 본드 와이어(134)에 의해 집적 칩 패키지의 외부 I/O 핀에 본드 패드(128)를 연결하도록 본드 패드(128) 상에 도전성 범프(132)가 형성될 수 있다.
도전성 차단 구조물(136)은, 하나 이상의 반도체 디바이스(108)와 이미지 감지 엘리먼트들(116)의 어레이 사이에서 연장되고, 도전성 본딩 구조물(124) 및 본드 패드(128)로부터 횡측으로 오프셋된 위치에, 패시베이션 구조물(126) 내에 배열된다. 몇몇 실시예들에서, 도전성 차단 구조물(136)은 복수의 제 1 금속 상호연결 층들(110) 위에(즉, 최상단 금속 상호연결 층 위에) 배열될 수 있다. 도전성 차단 구조물(136)은, 제 1 집적 칩 다이(102) 내의 하나 이상의 반도체 디바이스(108)에 의해 생성되는 방사선(138)(예를 들어, 광, 열 등)이 제 2 집적 칩 다이(104) 내의 이미지 감지 엘리먼트들(116)의 어레이에 도달하는 것을 차단하도록 구성된다. 방사선(138)을 차단함으로써, 도전성 차단 구조물(136)은 원치않는 전류가 이미지 감지 엘리먼트들(116)의 어레이 내에 생성되는 것을 방지한다.
도 2a 및 도 2b는 단일 다마신 도전성 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물의 몇몇 실시예들의 단면도들을 예시한다.
적층된 IC 구조물(200)은 제 1 집적 칩 다이(102) 및 제 2 집적 칩 다이(104)를 포함한다. 제 1 집적 칩 다이(102)는 하나 이상의 반도체 디바이스(108)(예를 들어, 트랜지스터 디바이스들, 캐패시터들, 인덕터들 등)를 갖는 제 1 반도체 기판(106) 및 복수의 제 1 금속 상호연결 층들(110)을 갖는 제 1 유전체 구조물(112)을 포함한다. 제 2 집적 칩 다이(104)는 이미지 감지 엘리먼트들(116)(예를 들어, 포토다이오드들)의 어레이를 갖는 제 2 반도체 기판(114) 및 복수의 제 2 금속 상호연결 층들(120)을 갖는 제 2 유전체 구조물(118)을 포함한다. 몇몇 실시예들에서, 포토다이오드들은 트랜스퍼(transfer) 트랜지스터(도시 생략)에 의해 메모리 노드[즉, 제 2 반도체 기판(114) 내의 도핑된 영역]에 동작가능하게 커플링되는 pn 접합부(p-n junction)들을 포함할 수 있다.
다양한 실시예들에서, 복수의 제 1 및 제 2 금속 상호연결 층들(110 및 120)은 구리, 알루미늄, 텅스텐, 또는 이들의 조합과 같은 하나 이상의 도전성 재료를 포함할 수 있다. 몇몇 실시예들에서, 복수의 제 1 및 제 2 금속 상호연결 층들(110 및 120)은 복수의 접촉부들(110a) 및/또는 금속 비아들(110c) 사이에 배치되는 복수의 금속 와이어들(110b)을 포함할 수 있다. 몇몇 실시예들에서, 금속 와이어들(110b), 접촉부들(110a), 및 금속 비아들(110c)은 경사 측벽들을 가질 수 있으며, 이 경사 측벽들은 금속 와이어들(110b), 접촉부들(110a), 및 금속 비아들(110c)의 폭이 제 1 반도체 기판(106)으로부터의 거리가 증가함에 따라 증가하도록 경사져 있다. 다양한 실시예들에서, 제 1 및 제 2 유전체 구조물들(112 및 118)은, 산화물(예를 들어, 실리콘 이산화물), 울트라 로우 k(ultra-low k) 유전체 재료, 및/또는 로우 k 유전체 재료(예를 들어, SiCO)를 포함하는 하나 이상의 유전체 층을 가질 수 있다.
제 1 집적 칩 다이(102)는, 본드 패드(216), 단일 다마신 도전성 본딩 구조물(214), 및 도전성 차단 층(136)을 포함하는 하이브리드 본딩 계면 영역(202)을 따라 제 2 집적 칩 다이(104) 상에 수직으로 적층된다. 몇몇 실시예들에서, 하이브리드 본딩 계면 영역(202)은 제 1 유전체 구조물(112) 위에 배치되는 제 1 에칭 저지 층(etch stop layer; ESL)(204) 및 제 1 ESL(204) 위에 배치되는 제 1 패시베이션 층(206)을 포함한다. 몇몇 실시예들에서, 제 1 ESL(204)은 질화물 층(예를 들어, 실리콘 질화물)을 포함할 수 있다. 제 2 패시베이션 층(208)이 제 1 패시베이션 층(206) 위에 배열되고, 제 3 패시베이션 층(210)이 제 2 패시베이션 층(208) 위에 배열된다. 몇몇 실시예들에서, 제 1 패시베이션 층(206), 제 2 패시베이션 층(208), 및 제 3 패시베이션 층(210)은 유전체 층(예를 들어, 산화물, 폴리이미드 등)을 포함할 수 있다. 제 2 ESL(212)이 제 3 패시베이션 층(210)과 제 2 유전체 구조물(118) 사이에 배열된다.
본드 패드(216)는 제 1 위치에서 복수의 제 1 금속 상호연결 층들(110)에 커플링되도록 제 1 ESL(204) 및 제 1 패시베이션 층(206)을 관통하여 연장된다. 몇몇 실시예들에서, 도 2a의 단면도에 도시된 바와 같이, 본드 패드(216)는 최상단 금속 상호연결 와이어[즉, 제 1 반도체 기판(106)으로부터 가장 멀리 있는 제 1 유전체 구조물(112) 내의 금속 상호연결 와이어]에 전기적으로 커플링된다. 다른 실시예들에서, 도 2b의 단면도(224)에 도시된 바와 같이, 본드 패드(226)는 최상단 금속 상호연결 와이어 아래에 있는 중간 금속 상호연결 와이어에 전기적으로 커플링된다. 본드 패드 개구부(222)는 제 2 집적 칩 다이(104) 및 하이브리드 본딩 계면 영역(202)을 관통하여 본드 패드(216)의 상단 면까지 연장된다. 몇몇 실시예들에서, 개구부(222)는 하나 이상의 패시베이션 층(218 및 220)으로 라이닝(line)되는 상단부를 갖는다. 몇몇 실시예들에서, 하나 이상의 패시베이션 층(218 및 220)은, 예를 들어 산화물 및/또는 질화물을 포함할 수 있다.
몇몇 실시예들에서, 본드 패드(216)는, 예를 들어 알루미늄과 같은 도전성 금속을 포함할 수 있다. 다른 실시예들에서, 본드 패드(216)는 확산(diffusion) 층, 배리어(barrier) 층, 습윤(wetting) 층, 및/또는 산화 방지(anti-oxidation) 층으로서 역할하는 상이한 금속 층들의 적층물을 포함하는 언더 범프 금속부(under-bump metallurgy; UBM)층을 포함할 수 있다. 도전성 범프(132)가 본드 패드(216) 상에 배열된다. 몇몇 실시예들에서, 도전성 범프(132)는 솔더 범프, 구리 범프, 니켈(Ni) 또는 금(Au), 또는 이들의 조합들을 포함하는 금속 범프이다.
단일 다마신 도전성 본딩 구조물(214)은, 복수의 제 2 금속 상호연결 층들(120)에 복수의 제 1 금속 상호연결 층들(110)을 전기적으로 커플링하도록, 하이브리드 본딩 계면 영역(202)을 관통하여 연장된다. 단일 다마신 도전성 본딩 구조물(214)은, 제 1 위치로부터 횡측으로 오프셋된 제 2 위치에서 제 1 ESL(204), 제 1 패시베이션 층(206), 및 제 2 패시베이션 층(208)을 관통하여 연장되는 실질적으로 일정한 각도를 갖는 측벽들을 포함하는 제 1 단일 다마신 본딩 구조물(214a)을 갖는다. 단일 다마신 도전성 본딩 구조물(214)은, 제 2 ESL(212) 및 제 3 패시베이션 층(210)을 관통하여 연장되는 실질적으로 일정한 각도를 갖는 측벽들을 갖는 제 2 단일 다마신 도전성 본딩 구조물(214b)을 더 포함한다. 몇몇 실시예들에서, 단일 다마신 도전성 본딩 구조물(214)은 최상단 금속 상호연결 와이어들에 전기적으로 커플링된다. 다양한 실시예들에서, 단일 다마신 도전성 본딩 구조물(214)은, 예를 들어 구리와 같은 도전성 금속을 포함할 수 있다.
도전성 차단 구조물(136)은 하나 이상의 반도체 디바이스(108)와 이미지 감지 엘리먼트들(116)의 어레이 사이의 하이브리드 본딩 계면 영역(202) 내에 배열된다. 도전성 차단 구조물(136)은 제 1 반도체 기판(106)과 본드 패드(216)의 바닥 면 사이의 제 2 거리(d2) 이상인 제 1 거리(d1)만큼 제 1 반도체 기판(106)으로부터 분리된다. 몇몇 실시예들에서, 도전성 차단 구조물(136)은 제 1 패시베이션 층(206)과 제 2 패시베이션 층(208) 사이에 배열될 수 있다. 몇몇 실시예들에서, 도전성 차단 구조물(136)은 경사 측벽들(136s)을 가질 수 있으며, 이 경사 측벽들은 도전성 차단 구조물(136)의 폭이 제 1 유전체 구조물(112)로부터의 거리가 증가함에 따라 감소하도록 경사져 있다. 이는, 도전성 본딩 구조물(136)에게, 복수의 제 1 금속 상호연결 층들(110) 내의 최상단 금속 상호연결 와이어 및 제 1 단일 다마신 도전성 본딩 구조물(214a)의 측벽들과 반대로 경사진 측벽들을 제공한다.
몇몇 실시예들에서, 도전성 차단 구조물(136)은, 제 1 및 제 2 위치들로부터 횡측으로 오프셋된 제 3 위치에서 복수의 제 1 금속 상호연결 층들(110)에 전기적으로 커플링되도록 제 1 ESL(204) 및 제 1 패시베이션 층(206) 내의 개구부를 관통하여 연장된다. 그러한 실시예들에서, 하나 이상의 반도체 디바이스(108)로부터의 방사선에 의해 발생되는 열은 이미지 감지 엘리먼트들(116)의 어레이에 대한 방사선의 열 충격(thermal impact)을 감소시키도록 이미지 감지 엘리먼트들(116)의 어레이로부터 멀어지도록 전달될 수 있다. 몇몇 실시예들에서, 도전성 차단 구조물(136)은 복수의 제 1 금속 상호연결 층들(110) 내의 접지된 금속 와이어에 전기적으로 커플링될 수 있다.
다양한 실시예들에서, 도전성 차단 구조물(136)은, 예를 들어 알루미늄, 구리, 및/또는 텅스텐과 같은 금속을 포함할 수 있다. 몇몇 실시예들에서, 도전성 차단 구조물(136)은 제 1 높이(h1)를 갖는다. 제 1 높이(h1)는, 하나 이상의 반도체 디바이스(108)로부터의 방사선이 이미지 감지 엘리먼트들(116)의 어레이에 도달하는 것을 차단하기에 충분한 두께를 갖는다. 예를 들어, 몇몇 실시예들에서, 도전성 차단 구조물(136)은 알루미늄을 포함하고, 제 1 높이(h1)는 대략 100 nm 내지 대략 200 nm 사이의 범위 내에 있을 수 있다. 다른 실시예들에서, 도전성 차단 구조물(136)은 상이한 재료를 포함하고, 제 1 높이(h1)는 대략 200 nm 이상일 수 있다. 몇몇 실시예들에서, 도 2a의 단면도에 도시된 바와 같이, 도전성 차단 구조물(136)의 제 1 높이(h1)는 본드 패드(216)의 제 2 높이(h2) 이하일 수 있다. 다른 실시예들에서, 도 2b의 단면도(224)에 도시된 바와 같이, 본드 패드(226)는 도전성 차단 구조물(136)의 제 1 높이(h1)보다 큰 제 2 높이(h2')를 갖는다.
도 3은 도 2a[도 2a는 도 3의 라인(A-A')을 따라 절단하여 바라본 것임] 또는 도 2b의 적층된 IC 구조물에 대응하는 평면도(300)의 몇몇 실시예들을 예시한다.
평면도(300)에 도시된 바와 같이, 본드 패드(216)는 제 1 패시베이션 층[예를 들어, 도 2a의 208] 및 제 1 ESL[예를 들어, 도 2a의 206] 내의 제 1 개구부(302) 내에 배열된다. 본드 패드(216)는 복수의 제 1 금속 상호연결 층들(110) 중 기저 금속 상호연결 층까지 연장된다. 도전성 범프(132)가 본드 패드(216) 상에 배열된다. 하나 이상의 단일 다마신 도전성 본딩 구조물(214)은 본드 패드(216)로부터 오프셋된 위치에서 제 1 패시베이션 층 및 제 1 ESL을 관통하여 연장된다.
도전성 차단 구조물(136)은 제 1 패시베이션 층 및 제 1 ESL 내의 제 2 개구부(304)로부터, 제 2 개구부(304)로부터 횡측으로 오프셋된 차단 영역(136c)까지 연장된다. 몇몇 실시예들에서, 도전성 차단 구조물(136)은, 제 2 개구부(304)의 폭보다 작은 폭을 갖는 연결 영역(136b)에 의해 차단 영역(136c)에 커플링되는 제 2 개구부(304) 내의 제 1 영역(136a)을 포함한다.
차단 영역(136c)은 제 1 방향(308)으로 연장되는 길이(306) 및 제 2 방향(312)으로 연장되는 폭(310)을 갖는다. 차단 영역(136c)의 길이(306) 및 폭(310)은 제 1 개구부(302) 및/또는 제 2 개구부(304)의 길이 및 폭보다 크다. 몇몇 실시예들에서, 차단 영역(136c)의 폭은 복수의 제 1 금속 상호연결 층들 내의 기저 금속 상호연결 와이어들의 폭보다 크다. 차단 영역(136c)의 폭이 기저 금속 상호연결 와이어들의 폭보다 크기 때문에, 차단 영역(136c)은 금속 상호연결 와이어들이 차단할 수 없는 방사선을 차단할 수 있다. 몇몇 실시예들에서, 차단 영역(136c)은, 제 1 방향(308)으로 그리고 제 2 방향(312)으로, 하나 이상의 반도체 디바이스(108) 및/또는 이미지 감지 엘리먼트들의 어레이(도시 생략)를 지나서 연장된다. 이는, 차단 영역(136c)이 하나 이상의 반도체 디바이스(108)를 커버하도록 하므로, 하나 이상의 반도체 디바이스(108)의 동작에 의해 생성되는 방사선의 전파가 이미지 감지 엘리먼트들의 어레이에 도달하는 것을 차단한다.
도 4a 및 도 4b는 이중 다마신 도전성 본딩 구조물들에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물의 몇몇 실시예들을 예시한다.
적층된 IC 구조물(400)은, 하이브리드 본딩 계면 영역(401)을 따라 제 2 집적 칩 다이(104) 상에 적층되는 제 1 집적 칩 다이(102)를 포함한다. 제 1 집적 칩 다이(102)는 하나 이상의 반도체 디바이스(108)를 갖는 제 1 반도체 기판(106) 및 복수의 제 1 금속 상호연결 층들(110)을 갖는 제 1 유전체 구조물(112)을 포함한다. 제 2 집적 칩 다이(104)는 이미지 감지 엘리먼트들(116)의 어레이를 갖는 제 2 반도체 기판(114) 및 복수의 제 2 금속 상호연결 층들(120)을 갖는 제 2 유전체 구조물(118)을 포함한다.
몇몇 실시예들에서, 하이브리드 본딩 계면 영역(401)은 제 1 유전체 구조물(112) 위에 배치되는 제 1 에칭 저지 층(ESL)(402) 및 제 1 ESL(402) 위에 배치되는 제 1 패시베이션 층(404)을 포함한다. 제 2 패시베이션 층(406)이 제 1 패시베이션 층(404) 위에 배열되고, 제 2 ESL(408)이 제 2 패시베이션 층(406) 위에 배열된다. 제 3 패시베이션 층(410)이 제 2 ESL(408) 위에 배열된다. 제 4 패시베이션 층(412)이 제 3 패시베이션 층(410) 위에 배열되고, 제 3 ESL(414)이 제 4 패시베이션 층(412)과 제 2 유전체 구조물(118) 사이에 배열된다. 몇몇 실시예들에서, 제 1 패시베이션 층(404), 제 2 패시베이션 층(406), 제 3 패시베이션 층(410), 및 제 4 패시베이션 층(412)이 산화물 및/또는 폴리이미드를 포함할 수 있는 반면, 제 1 ESL(402), 제 2 ESL(408), 및 제 3 ESL(414)이 질화물을 포함할 수 있다.
본드 패드(228)가 하이브리드 본딩 계면 영역(401) 내에 배열된다. 본드 패드(228)는 제 1 위치에서 복수의 제 1 금속 상호연결 층들(110)에 커플링된다. 본드 패드 개구부(222)는 제 2 집적 칩 다이(104) 및 하이브리드 본딩 계면 영역(401)을 관통하여 본드 패드(228)까지 연장된다.
도전성 차단 구조물(416)은 하나 이상의 반도체 디바이스(108)와 이미지 감지 엘리먼트들(116)의 어레이 사이의 위치에서, 하이브리드 본딩 계면 영역(401) 내에 배열된다. 몇몇 실시예들에서, 도전성 차단 구조물(136)은 제 1 패시베이션 층(404)과 제 2 패시베이션 층(406) 사이에 배열될 수 있다. 몇몇 실시예들에서, 도전성 차단 구조물(416)은 복수의 제 1 금속 상호연결 층들(110)에 전기적으로 커플링되도록 제 1 ESL(402) 및 제 1 패시베이션 층(404) 내의 개구부들을 관통하여 연장된다.
이중 다마신 도전성 본딩 구조물은 복수의 제 2 금속 상호연결 층들(120)에 복수의 제 1 금속 상호연결 층들(110)을 전기적으로 커플링하도록 하이브리드 본딩 계면 영역(401)을 관통하여 연장된다. 몇몇 실시예들에서, 이중 다마신 도전성 본딩 구조물들은 도전성 차단 층(416) 내의 개구부들을 관통하여 연장될 수 있다. 이중 다마신 도전성 본딩 구조물들은 계단형(stepped) 측벽들을 갖는 제 1 및 제 2 도전성 본딩 구조물들을 갖는다. 제 1 이중 다마신 도전성 본딩 구조물은 비아 세그먼트(418a), 및 비아 세그먼트(418a)의 측벽들로부터 바깥쪽으로 돌출된 와이어 세그먼트(418b)를 포함한다. 제 2 이중 다마신 도전성 본딩 구조물은 비아 세그먼트(420a), 및 비아 세그먼트(420a)의 측벽들로부터 바깥쪽으로 돌출된 와이어 세그먼트(420b)를 포함한다. 몇몇 실시예들에서, 비아 세그먼트들(418a 및 418b)은 대략 200 nm 내지 대략 500 nm 사이의 범위 내의 폭들을 가질 수 있고, 와이어 세그먼트들(420a 및 420b)은 대략 1000 nm 내지 대략 2500 nm 사이의 범위 내의 폭들을 가질 수 있다. 몇몇 실시예들에서, 와이어 세그먼트들(420a 및 420b)은 제 3 패시베이션 층(410)에 의해 제 2 ESL(408)로부터 수직으로 그리고 횡측으로 분리될 수 있다(도시 생략).
도 4b는 도 4a[도 4a는 도 4b의 라인(A-A')을 따라 절단하여 바라본 것임]의 적층된 IC 구조물들에 대응하는 평면도(422)의 몇몇 실시예들을 예시한다.
평면도(422)에 도시된 바와 같이, 본드 패드(228)는 제 1 패시베이션 층[예를 들어, 도 4a의 208] 및 제 1 ESL[예를 들어, 도 4a의 402] 내의 제 1 개구부(424) 내에 배열된다. 본드 패드(228)는 복수의 제 1 금속 상호연결 층들(110) 중 기저 금속 상호연결 층까지 연장된다. 도전성 범프(132)가 본드 패드(216) 상에 배열된다.
도전성 차단 구조물(416)은 제 1 패시베이션 층 및 제 1 ESL 내의 제 2 개구부(426)로부터, 제 2 개구부(426)로부터 횡측으로 오프셋된 차단 영역(416c)까지 연장된다. 몇몇 실시예들에서, 도전성 차단 구조물(416)은, 제 2 개구부(426)의 폭보다 작은 폭을 갖는 연결 영역(416b)에 의해 차단 영역(416c)에 커플링되는 제 2 개구부(426) 내의 제 1 영역(416a)을 포함한다. 차단 영역(416c)은 [제 1 방향(430)으로 연장되는] 길이(428) 및 [제 2 방향(434)으로 연장되는] 폭(432)을 갖는데, 이는 차단 영역(416c)이 제 1 방향(430)으로 그리고 제 2 방향(434)으로 하나 이상의 반도체 디바이스(108) 및/또는 이미지 감지 엘리먼트들의 어레이(도시 생략)를 지나서 연장되도록 한다.
하나 이상의 이중 다마신 도전성 본딩 구조물(418)은 본드 패드(228)로부터 오프셋된 위치에서 제 1 패시베이션 층 및 제 1 ESL을 관통하여 연장된다. 몇몇 실시예들에서, 복수의 제 1 이중 다마신 도전성 본딩 구조물들(418)이 차단 영역(416c)으로부터 오프셋된 위치에서 제 1 패시베이션 층 및 제 1 ESL을 관통하여 연장되는 반면, 복수의 제 2 이중 다마신 도전성 본딩 구조물들(418)이 제 1 패시베이션 층, 제 1 ESL, 및 차단 영역(416c)을 관통하여 연장된다.
도 5 내지 도 13은 단일 다마신 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물을 형성하는 방법을 도시하는 단면도들(500 내지 1300)의 몇몇 실시예들을 예시한다.
단면도(500)에 도시된 바와 같이, 복수의 반도체 디바이스들(108)이 제 1 반도체 기판(106) 내에 형성된다. 본원에서 설명되는 바와 같이, 반도체 기판은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예를 들어, 실리콘, SiGe, SOI)뿐만 아니라, 그와 연관된 임의의 다른 유형의 금속 층, 디바이스, 반도체 및/또는 에피택셜 층들 등일 수 있다. 반도체 기판은 제 1 도핑 유형[예를 들어, n형(n-type) 도핑 또는 p형(p-type) 도핑]을 갖는 진성 도핑된 반도체 기판을 포함할 수 있다.
몇몇 실시예들에서, 복수의 반도체 디바이스들(108)은 제 1 반도체 기판(106) 상에 게이트 유전체 층을 형성하고, 이어서 게이트 유전체 층 위에 게이트 전극 층을 형성함으로써 형성된다. 게이트 유전체 층 및 게이트 전극 층은, 이어서 게이트 구조물을 형성하기 위해 포토리소그래피 프로세스에 따라 패터닝된다. 에피택셜 프로세스에 의해, 또는 제 1 반도체 기판(106)에 예를 들어 붕소(B) 또는 인(P)과 같은 도펀트 종들을 선택적으로 주입하는 주입 프로세스에 의해 소스 및 드레인 영역들이 형성될 수 있다. 도펀트 종들은 이어서 고온 열 어닐링에 의해 제 1 반도체 기판(106) 내로 퍼질 수 있다.
단면도(600)에 도시된 바와 같이, 복수의 제 1 금속 상호연결 층들(110)은 제 1 반도체 기판(106) 위에 형성되는 제 1 유전체 구조물(112) 내에 형성된다. 몇몇 실시예들에서, 복수의 제 1 금속 상호연결 층들(110)은 금속 접촉부들 및/또는 비아들 사이에 배열되는 금속 상호연결 와이어들을 포함할 수 있다. 몇몇 실시예들에서, 제 1 유전체 구조물(112)은 복수의 적층된 유전체 층들(112a 내지 112d)을 포함한다.
몇몇 실시예들에서, 복수의 적층된 유전체 층(112a 내지 112d)은 개별적인 퇴적 프로세스들을 사용하여 형성된다. 이 퇴적 이후, 복수의 적층된 유전체 층들(112a 내지 112d) 중 하나의 층 내에 비아 홀들 및/또는 금속 트렌치들이 에칭된다. 비아 홀들 및/또는 금속 트렌치들 내에 도전성 재료(예를 들어, 구리, 텅스텐, 및/또는 알루미늄)가 퇴적되어 복수의 제 1 금속 상호연결 층들(110)을 형성한다. 몇몇 실시예들에서, 퇴적 프로세스는 비아 홀들 내에 시드 층을 형성하는데 사용될 수 있고, 이어서 비아 홀들 및/또는 금속 트렌치들을 채우는 두께로 금속 재료를 형성하는 후속 도금 프로세스[예를 들어, 전기도금(electroplating) 프로세스, 무전해(electro-less) 도금 프로세스]가 이어진다. 몇몇 실시예들에서, 복수의 적층된 유전체 층들(112a 내지 112d)의 최상면으로부터 과잉 금속 재료를 제거하기 위해 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스가 사용될 수 있다. 다양한 실시예들에서, 복수의 금속 상호연결 층들은 이중 다마신 프로세스(도시됨) 또는 단일 다마신 프로세스(도시 생략)에 의해 형성될 수 있다.
단면도(700)에 도시된 바와 같이, 제 1 에칭 저지 층(702) 및 제 1 패시베이션 층(704)이 제 1 유전체 구조물(112) 위에 형성된다. 몇몇 실시예들에서, 제 1 에칭 저지 층(702)은 퇴적 프로세스(예를 들어, CVD, PE-CVD, ALD, PVD 등)에 의해 형성되는 질화물 층을 포함할 수 있다. 몇몇 실시예들에서, 제 1 패시베이션 층(704)은 퇴적 프로세스에 의해 형성되는 산화물 층을 포함할 수 있다.
도 8a 및 도 8b는 본드 패드 및 도전성 차단 구조물을 형성하는 다양한 실시예들의 단면도들을 도시한다.
단면도(800)에 도시된 바와 같이, 제 1 개구부(802) 및 제 2 개구부(804)는 제 1 에칭 저지 층(806) 및 제 1 패시베이션 층(808)을 관통하여 복수의 제 1 금속 상호연결 층들(110) 중 하나의 층에 접촉하는 위치들까지 형성된다. 몇몇 실시예들에서, 제 1 개구부(802) 및 제 2 개구부(804)는 마스킹 층(도시 생략)을 따라 에천트(810)에 기판을 선택적으로 노출시킴으로써 형성될 수 있다. 다양한 실시예들에서, 마스킹 층은, 포토리소그래피 프로세스를 사용하여 패터닝되는 포토레지스트 또는 질화물(예를 들어, Si3N4, SiN)을 포함할 수 있다. 다양한 실시예들에서, 에천트(810)는, 불소 종들(예를 들어, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학물을 갖는 건식 에천트 또는 습식 에천트[예를 들어, HF(hydroflouric acid) 또는 TMAH(Tetramethylammonium hydroxide)]를 포함할 수 있다.
단면도(812)에 도시된 바와 같이, 본드 패드(216)가 제 1 개구부(802) 내에 형성되고, 도전성 차단 구조물(136)이 제 2 개구부(804) 내에 형성된다. 본드 패드(216) 및 도전성 차단 구조물(136)은 개구부들(802 및 804) 내로부터 제 1 패시베이션 층(808) 위까지 연장된다. 몇몇 실시예들에서, 본드 패드(216) 및 도전성 차단 구조물(136)은 알루미늄을 포함할 수 있다. 다른 실시예들에서, 본드 패드(216) 및 도전성 차단 구조물(136)은 구리, 텅스텐, 또는 이와 유사한 재료를 포함할 수 있다. 몇몇 실시예들에서, 본드 패드(216) 및 도전성 차단 구조물(136)은 단일 퇴적 프로세스 및/또는 단일 도금 프로세스에 의해 형성될 수 있다.
단면도(814)에 도시된 바와 같이, 본드 패드(228)는 제 1 에칭 저지 층(806') 및 제 1 패시베이션 층(808')을 관통하여 복수의 제 1 금속 상호연결 층들(110) 중 하나의 층에 접촉하는 위치까지 연장되는 제 1 개구부 내에 형성된다. 몇몇 실시예들에서, 본드 패드(228)는 제 1 에칭 프로세스, 이어서 제 1 퇴적 프로세스 및/또는 제 1 도금 프로세스에 의해 형성될 수 있다.
단면도(816)에 도시된 바와 같이, 도전성 차단 구조물(136)은 제 1 에칭 저지 층(806) 및 제 1 패시베이션 층(808)을 관통하여 복수의 제 1 금속 상호연결 층들(110) 중 하나의 층에 접촉하는 위치까지 연장되는 제 2 개구부 내에 형성된다. 몇몇 실시예들에서, 도전성 차단 구조물(136)은 제 2 에칭 프로세스, 이어서 제 2 퇴적 프로세스 및/또는 제 2 도금 프로세스에 의해 형성될 수 있다.
단면도(900)에 도시된 바와 같이, 제 2 패시베이션 층(902)이 본드 패드(216) 및 도전성 차단 구조물(136) 위에 형성된다. 몇몇 실시예들에서, 제 2 패시베이션 층(902)은 퇴적 프로세스에 의해 형성되는 유전체 재료(예를 들어, 산화물)를 포함할 수 있다. 제 1 하드 마스크 층(904)이 제 2 패시베이션 층(902) 위에 형성될 수 있다. 몇몇 실시예들에서, 제 1 하드 마스크 층(904)은 퇴적 프로세스에 의해 형성되는 실리콘 산화질화물 층을 포함할 수 있다.
단면도(1000)에 도시된 바와 같이, 제 1 단일 다마신 본딩 구조물(214a)이 형성된다. 제 1 단일 다마신 본딩 구조물(214a)은 에천트에 기판을 노출시켜서 제 1 에칭 저지 층(204), 제 1 패시베이션 층(206), 제 2 패시베이션 층(1002), 및 제 1 하드 마스크 층(1004)을 관통하여 연장되는 개구부를 형성함으로써 형성될 수 있다. 몇몇 실시예들에서, 개구부는 경사진 측벽을 가질 수 있는데, 이 경사진 측벽은 개구부의 폭이 제 1 반도체 기판(106)으로부터의 거리가 감소함에 따라 감소하도록 한다. 이어서 도전성 재료가 개구부 내에 퇴적된다. 몇몇 실시예들에서, 도전성 재료를 퇴적한 후 제 1 하드 마스크 층(1004) 위로부터 과잉 도전성 재료를 제거하고 제 1 단일 다마신 본딩 구조물(214a)을 형성하기 위해 평탄화(planarization) 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 도전성 재료는 구리를 포함할 수 있다.
단면도(1100)에 도시된 바와 같이, 제 2 집적 칩 다이(104)는 하이브리드 본딩 계면 영역(1102)을 따라 제 1 집적 칩 다이(102)에 본딩된다. 제 2 집적 칩 다이(104)는 이미지 감지 엘리먼트들(116)(예를 들어, 포토다이오드들)의 어레이를 갖는 제 2 반도체 기판(114)을 포함한다. 복수의 제 2 금속 상호연결 층들(120)은 제 2 반도체 기판(114) 위에 배열되는 하나 이상의 적층된 유전체 층을 포함하는 제 2 유전체 구조물(118) 내에 배열된다. 제 2 에칭 저지 층(1108), 제 3 패시베이션 층(1106), 및 제 2 하드 마스크 층(1104)이 제 2 반도체 기판(114)과 제 1 하드 마스크 층(1004) 사이에 배열될 수 있다.
몇몇 실시예들에서, 제 2 집적 칩 다이(104)는 하이브리드 본딩 프로세스를 통해 제 1 집적 칩 다이(102)에 본딩될 수 있다. 몇몇 실시예들에서, 하이브리드 본딩 프로세스는 제 1 하드 마스크 층(904)과 제 2 하드 마스크 층(1104) 사이의 퓨전 본딩 프로세스, 및 제 1 단일 다마신 본딩 구조물(214a)과 제 2 단일 다마신 도전성 본딩 구조물(214b) 사이의 본딩 프로세스를 포함한다. 몇몇 실시예들에서, 제 2 단일 다마신 도전성 본딩 구조물(214b)은 제 1 단일 다마신 도전성 본딩 구조물(214a)의 반대되는 각도로 경사진 측벽을 가질 수 있다.
단면도(1200)에 도시된 바와 같이, 본드 패드 개구부(130)가 제 2 집적 칩 다이(104)를 관통하도록 형성되어 본드 패드(228)를 노출시킨다. 몇몇 실시예들에서, 본드 패드 개구부(130)는 마스킹 층(도시 생략)을 따라 에천트(1202)(예를 들어, HF, KOH, TMAH 등)에 제 2 반도체 기판(114)의 후측면(114b)을 선택적으로 노출시킴으로써 형성될 수 있다.
몇몇 실시예들에서, 제 2 반도체 기판(114)의 두께는 본드 패드 개구부(130)를 형성하기 전에 감소된다. 제 2 반도체 기판(114)은 에칭 프로세스에 의해 그리고/또는 제 2 반도체 기판(114)의 후측면(114b)을 기계적으로 그라인딩함으로써 시닝(thin)될 수 있다. 몇몇 실시예들에서, 기판 두께는 대략 700 μm의 제 1 두께로부터 대략 1 μm 내지 10 μm 사이의 범위 내의 제 2 두께까지 감소된다.
단면도(1300)에 도시된 바와 같이, 도전성 범프(132)가 본드 패드(228) 상에 형성된다. 다양한 실시예들에서, 도전성 범프(132)는 솔더 범프, 구리 범프, 니켈(Ni) 또는 금(Au)을 포함하는 금속 범프, 또는 이들의 조합들을 포함할 수 있다. 몇몇 실시예들에서, 솔더 범프는 납이 첨가되지 않은(lead-free) 프리 솔더(pre-solder) 층, SnAg, 또는 주석, 납, 은, 구리, 니켈, 비스무트(bismuth) 또는 이들의 조합들의 합금들을 포함하는 솔더 재료를 포함한다. 몇몇 실시예들에서, 도전성 범프(132)는 본드 패드(228) 상에 솔더 볼을 위치시키고 이어서 솔더 볼을 리플로우(re-flowing)함으로써 형성되는 솔더 범프이다.
도 14는 단일 다마신 도전성 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물을 형성하는 방법(1400)의 몇몇 실시예들의 흐름도를 예시한다. 도 5 내지 도 13과 관련하여 방법(1400)이 설명되지만, 이 방법(1400)이 그러한 구조물들에 제한되지 않으며, 대신 이 구조물들과는 독립적인 방법으로서 자립할 수 있다는 점이 이해될 것이다.
또한, 개시되는 방법들[예를 들어, 방법들(1400 및 2400)]이 일련의 동작들 또는 이벤트들로서 본원에서 예시되고 설명되지만, 그러한 동작들 또는 이벤트들의 예시되는 순서가 제한적인 의미로 해석되어서는 안된다는 점이 이해될 것이다. 예를 들어, 몇몇 동작들은 본원에서 예시되고/되거나 설명되는 것으로부터 벗어나 상이한 순서들로 그리고/또는 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 본 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해, 예시되는 동작들 모두가 필요한 것은 아닐 수 있다. 또한, 본원에 도시된 동작들 중 하나 이상은 하나 이상의 개별적인 동작 및/또는 단계로 수행될 수 있다.
동작(1402)에서, 하나 이상의 반도체 디바이스(예를 들어, 트랜지스터 디바이스들)를 갖는 제 1 집적 칩 다이가 형성된다. 몇몇 실시예들에서, 동작(1402)은 동작(1404 내지 1408)에 따라 수행될 수 있다.
동작(1404)에서, 하나 이상의 반도체 디바이스가 기판 내에 형성된다. 도 5는 동작(1404)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1406)에서, 복수의 금속 상호연결 층들이 기판 위의 유전체 구조물 내에 형성된다. 도 6은 동작(1406)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1408)에서, 평탄화 프로세스가 최상단 금속 상호연결 층에 대해 수행된다. 도 6은 동작(1408)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1410)에서, 본드 패드, 도전성 차단 구조물, 및 제 1 단일 다마신 도전성 본딩 구조물이 제 1 집적 칩 다이 위에 형성된다. 몇몇 실시예들에서, 동작(1410)은 동작(1412 내지 1422)에 따라 수행될 수 있다.
동작(1412)에서, 제 1 에칭 저지 층이 최상단 금속 상호연결 층 위에 형성된다. 도 7은 동작(1412)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1414)에서, 제 1 패시베이션 층이 제 1 에칭 저지 층 위에 형성된다. 도 7은 동작(1414)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1416)에서, 도전성 차단 구조물이 제 1 패시베이션 층 위에 그리고 하나 이상의 반도체 디바이스 위에 형성된다. 도전성 차단 구조물은 제 1 방향으로 그리고 제 1 방향에 수직인 제 2 방향으로 하나 이상의 반도체 디바이스를 지나서 연장된다. 도 8a 및 도 8b는 동작(1416)의 몇몇 실시예들에 대응하는 단면도들을 예시한다.
동작(1418)에서, 본드 패드가 복수의 제 1 금속 상호연결 층들 위에 형성된다. 도 8a 및 도 8b는 동작(1418)의 몇몇 실시예들에 대응하는 단면도들을 예시한다.
동작(1420)에서, 제 2 패시베이션 층 및 제 1 하드 마스크 층이 도전성 차단 구조물 및 본드 패드 위에 형성된다. 도 9는 동작(1420)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1422)에서, 제 1 단일 다마신 도전성 본딩 구조물이 형성된다. 제 1 단일 다마신 도전성 본딩 구조물은 제 1 패시베이션 층, 제 2 패시베이션 층, 및 제 1 에칭 저지 층을 관통하여 연장된다. 도 10은 동작(1422)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1424)에서, 제 1 집적 칩 다이는 하이브리드 본딩 계면 영역을 따라 이미지 감지 엘리먼트들의 어레이를 포함하는 제 2 집적 칩 다이에 본딩된다. 도 11은 동작(1424)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1426)에서, 제 2 집적 칩 다이 및 하이브리드 본딩 계면 영역의 일부를 관통하여 본드 패드까지 연장되도록 본드 패드 개구부가 형성된다. 도 12는 동작(1426)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(1428)에서, 도전성 범프가 본드 패드 상에 형성된다. 도 13은 동작(1428)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
도 15 내지 도 22는 이중 다마신 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물을 형성하는 방법을 도시하는 단면도들의 몇몇 실시예들을 예시한다.
단면도(1500)에 도시된 바와 같이, 복수의 반도체 디바이스들(108)이 제 1 반도체 기판(106) 내에 형성된다. 몇몇 실시예들에서, 복수의 반도체 디바이스들(108)은 단면도(500)와 관련하여 위에서 설명된 바와 같이 형성된다.
단면도(1600)에 도시된 바와 같이, 복수의 제 1 금속 상호연결 층들(110)은 제 1 반도체 기판(106) 위에 형성되는 제 1 유전체 구조물(112) 내에 형성된다. 몇몇 실시예들에서, 복수의 제 1 금속 상호연결 층들(110) 및 제 1 유전체 구조물(112)은 단면도(600)와 관련하여 위에서 설명된 바와 같이 형성된다.
단면도(1700)에 도시된 바와 같이, 제 1 에칭 저지 층(702) 및 제 1 패시베이션 층(704)이 제 1 유전체 구조물(112) 위에 형성된다. 몇몇 실시예들에서, 제 1 에칭 저지 층(702) 및 제 1 패시베이션 층(704)은 단면도(700)와 관련하여 위에서 설명된 바와 같이 형성된다.
도 18a 및 도 18b는 본드 패드 및 도전성 차단 구조물을 형성하는 다양한 실시예들의 단면도들을 도시한다.
단면도(1800)에 도시된 바와 같이, 제 1 개구부(802) 및 제 2 개구부(804)는 제 1 에칭 저지 층(806) 및 제 1 패시베이션 층(808)을 관통하여 복수의 제 1 금속 상호연결 층들(110) 중 하나의 층에 접촉하는 위치들까지 형성된다.
단면도(1802)에 도시된 바와 같이, 본드 패드(216)가 제 1 개구부(802) 내에 형성되고, 도전성 차단 구조물(136)이 제 2 개구부(804) 내에 형성된다. 몇몇 실시예들에서, 본드 패드(216) 및 도전성 차단 구조물(136)은 단일 퇴적 프로세스 및/또는 단일 도금 프로세스에 의해 형성될 수 있다. 본드 패드(216) 및 도전성 차단 구조물(136)은 개구부들(802 및 804) 내로부터 제 1 패시베이션 층(808) 위까지 연장된다. 제 2 패시베이션 층(1804)이 제 1 패시베이션 층(808) 위에 형성되고, 제 2 에칭 저지 층(1806)이 제 2 패시베이션 층(1804) 위에 형성된다.
단면도(1808)에 도시된 바와 같이, 본드 패드(228)는 제 1 에칭 저지 층(806') 및 제 1 패시베이션 층(808')을 관통하여 복수의 제 1 금속 상호연결 층들(110) 중 하나의 층에 접촉하는 위치까지 연장되는 제 1 개구부 내에 형성된다.
단면도(1810)에 도시된 바와 같이, 도전성 차단 구조물(136)은 제 1 에칭 저지 층(806) 및 제 1 패시베이션 층(808)을 관통하여 복수의 제 1 금속 상호연결 층들(110) 중 하나의 층에 접촉하는 위치까지 연장되는 제 2 개구부 내에 형성된다. 제 2 패시베이션 층(1804)이 제 1 패시베이션 층(808) 위에 형성되고, 제 2 에칭 저지 층(1806)이 제 2 패시베이션 층(1804) 위에 형성된다.
단면도(1900)에 도시된 바와 같이, 제 3 패시베이션 층(1902)(예를 들어, 유전체 층)이 본드 패드(228) 및 도전성 차단 구조물(136) 위에 형성된다. 제 1 하드 마스크 층(904)이 제 3 패시베이션 층(1902) 위에 형성될 수 있다. 몇몇 실시예들에서, 제 3 패시베이션 층(1902) 및 제 1 하드 마스크 층(904)은 퇴적 프로세스들에 의해 형성될 수 있다.
단면도(2000)에 도시된 바와 같이, 비아 세그먼트(418a) 및 와이어 세그먼트(418b)를 포함하는 제 1 이중 다마신 도전성 본딩 구조물이 형성된다. 제 1 이중 다마신 도전성 본딩 구조물은 (제 1 마스킹 층을 따라) 제 1 에천트에 기판을 노출시켜서 제 1 에칭 저지 층(402), 제 1 패시베이션 층(404), 제 2 패시베이션 층(2002)을 관통하여 연장되는 비아 홀을 형성하고, 이어서 (제 2 마스킹 층을 따라) 제 2 에천트에 기판을 노출시켜서 제 2 에칭 저지 층(2004), 제 3 패시베이션 층(2006) 및 제 1 하드 마스크 층(2008)을 관통하여 연장되는 트렌치를 형성함으로써 형성될 수 있다. 이어서 도전성 재료가 비아 홀 및 트렌치 내에 퇴적된다. 몇몇 실시예들에서, 도전성 재료를 퇴적한 후 제 1 하드 마스크 층(2008) 위로부터 과잉 도전성 재료를 제거하고 제 1 이중 다마신 도전성 본딩 구조물을 형성하기 위해 평탄화 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 도전성 재료는 구리를 포함할 수 있다.
단면도(2100)에 도시된 바와 같이, 제 2 집적 칩 다이(104)는 하이브리드 본딩 계면 영역(2102)을 따라 제 1 집적 칩 다이(102)에 본딩된다. 제 2 집적 칩 다이(104)는 이미지 감지 엘리먼트들(116)(예를 들어, 포토다이오드들)의 어레이를 갖는 제 2 반도체 기판(114)을 포함한다. 복수의 제 2 금속 상호연결 층들(120)은 제 2 반도체 기판(114) 위에 배열되는 하나 이상의 유전체 재료를 포함하는 제 2 유전체 구조물(118) 내에 배열된다. 제 2 도전성 본딩 구조물(2110)은 제 2 반도체 기판(114)과 제 1 하드 마스크 층(2008) 사이에 배열되는 제 3 에칭 저지 층(2108), 제 3 패시베이션 층(2106), 및 제 2 하드 마스크 층(2104)을 관통하여 연장된다.
몇몇 실시예들에서, 제 2 집적 칩 다이(104)는 하이브리드 본딩 프로세스를 통해 제 1 집적 칩 다이(102)에 본딩될 수 있다. 몇몇 실시예들에서, 하이브리드 본딩 프로세스는 제 1 하드 마스크 층(2008)과 제 2 하드 마스크 층(2104) 사이의 퓨전 본딩 프로세스, 및 제 1 이중 단일 다마신 도전성 본딩 구조물(418)과 제 2 도전성 본딩 구조물(2110) 사이의 본딩 프로세스를 포함한다.
단면도(2200)에 도시된 바와 같이, 본드 패드 개구부(222)가 제 2 집적 칩 다이(104)를 관통하도록 형성되어 본드 패드(228)를 노출시킨다. 몇몇 실시예들에서, 본드 패드 개구부(222)는 마스킹 층(도시 생략)을 따라 에천트(2202)에 제 2 반도체 기판(114)의 후측면(114b)을 선택적으로 노출시킴으로써 형성될 수 있다. 몇몇 실시예들에서, 제 2 반도체 기판(114)의 두께는 본드 패드 개구부(222)를 형성하기 전에 감소된다. 몇몇 실시예들에서, 본드 패드 개구부(222)는 단면도(1200)와 관련하여 위에서 설명된 바와 같이 형성될 수 있다.
단면도(2300)에 도시된 바와 같이, 도전성 범프(132)가 본드 패드(228) 상에 형성된다. 몇몇 실시예들에서, 도전성 범프(132)는 단면도(1300)와 관련하여 위에서 설명된 바와 같이 형성될 수 있다.
도 24는 이중 다마신 본딩 구조물에 의해 전기적으로 커플링되는 다이 사이에 배열되는 도전성 차단 구조물을 포함하는 적층된 IC 구조물을 형성하는 방법의 몇몇 실시예들의 흐름도를 예시한다. 도 15 내지 도 23과 관련하여 방법(2400)이 설명되지만, 이 방법(2400)이 그러한 구조물들에 제한되지 않으며, 대신 이 구조물들과는 독립적인 방법으로서 자립할 수 있다는 점이 이해될 것이다.
동작(2402)에서, 하나 이상의 반도체 다이를 갖는 제 1 집적 칩 다이가 형성된다. 몇몇 실시예들에서, 동작(2402)은 동작(2404 내지 2408)에 따라 수행될 수 있다.
동작(2404)에서, 하나 이상의 반도체 디바이스가 기판 내에 형성된다. 도 15는 동작(2404)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(2406)에서, 복수의 금속 상호연결 층들이 기판 위의 제 1 유전체 구조물 내에 형성된다. 도 16은 동작(2406)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(2408)에서, 최상단 금속 상호연결 층에 대해 평탄화 프로세스가 수행된다. 도 16은 동작(2408)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(2410)에서, 도전성 본드 패드, 도전성 차단 구조물, 및 제 1 이중 다마신 도전성 본딩 구조물이 제 1 IC 다이 위에 형성된다. 몇몇 실시예들에서, 동작(2410)은 동작(2412 내지 2422)에 따라 수행될 수 있다.
동작(2412)에서, 제 1 에칭 저지 층이 최상단 금속 상호연결 층 위에 형성된다. 도 17은 동작(2412)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(2414)에서, 제 1 패시베이션 층이 제 1 에칭 저지 층 위에 형성된다. 도 17은 동작(2414)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(2416)에서, 도전성 차단 구조물이 제 1 패시베이션 층 위에 형성된다. 도전성 차단 구조물은 제 1 방향으로 그리고 제 1 방향에 수직인 제 2 방향으로 하나 이상의 반도체 디바이스를 지나서 연장된다. 도 18a 및 도 18b는 동작(2416)의 몇몇 실시예들에 대응하는 단면도들을 예시한다.
동작(2418)에서, 본드 패드가 제 1 패시베이션 층 위에 형성된다. 도 18a 및 도 18b는 동작(2418)의 몇몇 실시예들에 대응하는 단면도들을 예시한다.
동작(2420)에서, 제 2 패시베이션 층이 도전성 차단 구조물 및 본드 패드 위에 형성된다. 도 18a 및 도 18b는 동작(2420)의 몇몇 실시예들에 대응하는 단면도들을 예시한다.
동작(2420)에서, 제 2 에칭 저지 층이 제 2 패시베이션 층 위에 형성된다. 도 18a 및 도 18b는 동작(2420)의 몇몇 실시예들에 대응하는 단면도들을 예시한다.
동작(2422)에서, 제 3 패시베이션 층 및 제 1 하드 마스크 층이 제 2 에칭 저지 층 위에 형성된다. 도 18a 및 도 18b는 동작(2422)의 몇몇 실시예들에 대응하는 단면도들을 예시한다.
동작(2424)에서, 제 1 이중 다마신 도전성 본딩 구조물이 형성된다. 제 1 이중 다마신 도전성 본딩 구조물은 비아 세그먼트 및 와이어 세그먼트를 포함한다. 비아 세그먼트는 제 1 패시베이션 층, 제 2 패시베이션 층, 및 제 1 에칭 저지 층을 관통하여 연장된다. 와이어 세그먼트는 제 3 패시베이션 층 및 제 2 에칭 저지 층을 관통하여 연장된다. 도 19는 동작(2424)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(2426)에서, 제 1 집적 칩 다이는 하이브리드 본딩 계면 영역을 따라 이미지 감지 엘리먼트들의 어레이를 포함하는 제 2 집적 칩 다이에 본딩된다. 도 21은 동작(2426)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(2428)에서, 제 2 집적 칩 다이 및 하이브리드 본딩 계면 영역의 일부를 관통하여 본드 패드까지 연장되도록 본드 패드 개구부가 형성된다. 도 22는 동작(2428)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
동작(2430)에서, 도전성 범프가 본드 패드 상에 형성된다. 도 23은 동작(2430)의 몇몇 실시예들에 대응하는 단면도를 예시한다.
따라서, 본 개시는 제 1 다이 내의 디바이스에 의해 생성되는 방사선이 제 2 다이 내의 이미지 감지 엘리먼트에 영향을 주는 것을 방지하도록 구성되는 도전성 차단 구조물을 갖는 적층된 집적 칩(IC) 구조물에 관한 것이다.
몇몇 실시예들에서, 본 개시는 집적 칩 구조물에 관한 것이다. 집적 칩 구조물은 하나 이상의 반도체 디바이스를 갖는 제 1 집적 칩(IC) 다이 및 이미지 감지 엘리먼트들의 어레이를 갖는 제 2 IC 다이를 포함한다. 하이브리드 본딩 계면 영역이 제 1 IC 다이와 제 2 IC 다이 사이에 배열된다. 도전성 본딩 구조물은 하이브리드 본딩 계면 영역 내에 배열되고, 제 2 IC 다이에 제 1 IC 다이를 전기적으로 커플링하도록 구성된다. 도전성 차단 구조물은 또한 하이브리드 본딩 계면 영역 내에 배열되고, 하나 이상의 반도체 디바이스와 이미지 감지 엘리먼트들의 어레이 사이에서 횡측으로 연장된다.
다른 실시예들에서, 본 개시는 집적 칩 구조물에 관한 것이다. 집적 칩 구조물은 하나 이상의 반도체 디바이스를 갖는 제 1 기판 위의 제 1 유전체 구조물 내에 배열되는 복수의 제 1 금속 상호연결 층들, 및 제 1 유전체 구조물과 이미지 감지 엘리먼트들의 어레이를 갖는 제 2 기판 사이에 배열되는 제 2 유전체 구조물 내에 배열되는 복수의 제 2 금속 상호연결 층들을 포함한다. 집적 칩 구조물은, 제 1 유전체 구조물과 제 2 유전체 구조물 사이에 배열되고 복수의 제 2 금속 상호연결 층들에 복수의 제 1 금속 상호연결 층들을 전기적으로 커플링하도록 구성되는 도전성 본딩 구조물을 더 포함한다. 집적 칩 구조물은, 제 1 유전체 구조물과 제 2 유전체 구조물 사이에 수직으로 배열되고 제 1 방향으로 그리고 제 1 방향에 수직인 제 2 방향으로 하나 이상의 반도체 디바이스 또는 이미지 감지 엘리먼트들의 어레이를 지나서 횡측으로 연장되는 도전성 차단 구조물을 더 포함한다.
또 다른 실시예들에서, 본 개시는 집적 칩 구조물을 형성하는 방법에 관한 것이다. 방법은, 하나 이상의 반도체 디바이스를 갖는 제 1 집적 칩(IC) 다이를 형성하는 단계를 포함한다. 방법은 제 1 IC 다이 위에 도전성 차단 구조물을 형성하는 단계를 더 포함하고, 도전성 차단 구조물은 제 1 방향으로 그리고 제 1 방향에 수직인 제 2 방향으로 하나 이상의 반도체 디바이스를 지나서 연장된다. 방법은, 도전성 차단 구조물을 포함하는 하이브리드 계면 본딩 영역을 따라, 이미지 감지 엘리먼트들의 어레이를 갖는 제 2 IC 다이에 제 1 IC를 본딩하는 단계를 더 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예들과 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.

Claims (10)

  1. 집적 칩(integrated chip; IC) 구조물로서,
    하나 이상의 반도체 디바이스를 갖는 제 1 집적 칩(IC) 다이;
    이미지 감지(sensing) 엘리먼트들의 어레이를 갖는 제 2 IC 다이;
    상기 제 1 IC 다이와 상기 제 2 IC 다이 사이에 배열되는 하이브리드 본딩 계면 영역;
    상기 하이브리드 본딩 계면 영역 내에 배열되고, 상기 제 2 IC 다이에 상기 제 1 IC 다이를 전기적으로 커플링하도록 구성되는 도전성 본딩 구조물; 및
    상기 하이브리드 본딩 계면 영역 내에 배열되고, 상기 하나 이상의 반도체 디바이스와 상기 이미지 감지 엘리먼트들의 어레이 사이에서 횡측으로(laterally) 연장되는 도전성 차단(blocking) 구조물을 포함하는 집적 칩 구조물.
  2. 제 1 항에 있어서, 상기 도전성 차단 구조물은, 상기 하나 이상의 반도체 디바이스에 의해 생성되는 방사선(radiation)이 상기 이미지 감지 엘리먼트들의 어레이에 도달하는 것을 차단하도록 구성되는 것인 집적 칩 구조물.
  3. 제 1 항에 있어서,
    상기 제 1 IC 다이와 상기 제 2 IC 다이 사이에 배열되는 하나 이상의 패시베이션 층을 포함하는 패시베이션 구조물을 더 포함하는 집적 칩 구조물.
  4. 제 1 항에 있어서,
    상기 제 1 IC 다이 위에 배열되는 제 1 패시베이션 층 - 상기 도전성 차단 구조물은 상기 제 1 패시베이션 층 위에 있는 횡측 세그먼트, 및 상기 제 1 IC 다이 내의 복수의 제 1 금속 상호연결 층들 중 하나의 제 1 금속 상호연결 층에 전기적으로 커플링되도록 상기 제 1 패시베이션 층 내의 개구부를 관통하여 연장되는 수직 세그먼트를 가짐 - ; 및
    상기 제 1 패시베이션 층 및 상기 도전성 차단 구조물 위에 배열되는 제 2 패시베이션 층을 더 포함하는 집적 칩 구조물.
  5. 제 4 항에 있어서, 상기 도전성 차단 구조물은, 상기 복수의 제 1 금속 상호연결 층들 중 전기적으로 접지된 제 1 금속 상호연결 층에 전기적으로 커플링되는 것인 집적 칩 구조물.
  6. 제 4 항에 있어서,
    상기 제 1 패시베이션 층과 상기 제 1 IC 다이 사이에 배열되는 제 1 에칭 저지 층(etch stop layer)을 더 포함하고, 상기 도전성 차단 구조물은 상기 제 1 에칭 저지 층 내의 개구부를 관통하여 연장되는 것인 집적 칩 구조물.
  7. 제 1 항에 있어서,
    상기 도전성 차단 구조물로부터 오프셋된 위치에서 상기 제 1 IC 다이 내의 복수의 제 1 금속 상호연결 층들에 커플링되는 본드 패드; 및
    상기 제 2 IC 다이 및 상기 하이브리드 본딩 계면 영역의 일부를 관통하여 상기 본드 패드의 상단 면까지 연장되는 본드 패드 개구부를 더 포함하는 집적 칩 구조물.
  8. 제 1 항에 있어서, 상기 도전성 차단 구조물은 경사 측벽들을 갖고, 상기 경사 측벽들은 상기 도전성 차단 구조물의 폭이 상기 제 1 IC 다이로부터의 거리가 증가함에 따라 감소하도록 경사져 있는 것인 집적 칩 구조물.
  9. 집적 칩 구조물로서,
    하나 이상의 반도체 디바이스를 갖는 제 1 기판 위의 제 1 유전체 구조물 내에 배열되는 복수의 제 1 금속 상호연결 층들;
    상기 제 1 유전체 구조물과 이미지 감지 엘리먼트들의 어레이를 갖는 제 2 기판 사이에 배열되는 제 2 유전체 구조물 내에 배열되는 복수의 제 2 금속 상호연결 층들;
    상기 제 1 유전체 구조물과 상기 제 2 유전체 구조물 사이에 배열되고, 상기 복수의 제 2 금속 상호연결 층들에 상기 복수의 제 1 금속 상호연결 층들을 전기적으로 커플링하도록 구성되는 도전성 본딩 구조물; 및
    상기 제 1 유전체 구조물과 상기 제 2 유전체 구조물 사이에 수직으로 배열되고, 제 1 방향으로 그리고 상기 제 1 방향에 수직인 제 2 방향으로 상기 하나 이상의 반도체 디바이스 또는 상기 이미지 감지 엘리먼트들의 어레이를 지나서 횡측으로 연장되는 도전성 차단 구조물을 포함하는 집적 칩 구조물.
  10. 집적 칩 다이를 형성하는 방법으로서,
    하나 이상의 반도체 디바이스를 갖는 제 1 집적 칩(IC) 다이를 형성하는 단계;
    상기 제 1 IC 다이 위에 도전성 차단 구조물 - 상기 도전성 차단 구조물은 제 1 방향으로 그리고 상기 제 1 방향에 수직인 제 2 방향으로 상기 하나 이상의 반도체 디바이스를 지나서 연장됨 - 을 형성하는 단계;
    상기 도전성 차단 구조물을 포함하는 하이브리드 계면 본딩 영역을 따라, 이미지 감지 엘리먼트들의 어레이를 갖는 제 2 IC 다이에 상기 제 1 IC를 본딩하는 단계를 포함하는 집적 칩 다이를 형성하는 방법.
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