KR20200012816A - 이미지 센서에서 암전류를 줄이기 위한 캡핑 구조 - Google Patents

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Abstract

일 실시 예에 있어서, 반도체 장치가 제공된다. 반도체 장치는 반도체 기판 내에 배치되는 제1 4족 원소를 포함하는 에피택셜 구조를 포함하며, 에피택셜 구조는 반도체 기판의 제1 면으로부터 반도체 기판 내로 연장한다. 광 검출기는 에피택셜 구조 내에 적어도 부분적으로 배치된다. 제1 4족 원소와 상이한 제1 캡핑 구조 원소를 갖는 제1 캡핑 구조는 반도체 기판의 제1 면 상의 에피택셜 구조를 커버한다. 제2 캡핑 구조는 제1 캡핑 구조와 에피택셜 구조 사이에 배치되고, 제2 캡핑 구조는 제1 4족 원소 및 제1 캡핑 구조 원소를 포함한다.

Description

이미지 센서에서 암전류를 줄이기 위한 캡핑 구조{A CAPPING STRUCTURE TO REDUCE DARK CURRENT IN IMAGE SENSORS}
본 개시는 캡핑 구조를 갖는 반도체 장치 및 반도체 장치 형성 방법에 관한 것이다.
많은 현대의 전자 장치(예를 들어, 디지털 카메라, 광학 이미징 장치 등)는 이미지 센서를 포함한다. 이미지 센서의 일부 유형은 전하 결합 장치(charge-coupled device, CCD) 이미지 센서 및 상보형 금속-산화-반도체(complementary metal-oxide-semiconductor, CMOS) 이미지 센서를 포함한다. CCD 이미지 센서에 비해, CMOS 이미지 센서는 낮은 전력 소모, 작은 크기, 빠른 데이터 처리, 직접적인 데이터 출력 및 낮은 제조 비용으로 인해 선호된다. CMOS 이미지 센서의 일부 유형은 에는 표면 조사(front-side illuminated, FSI) 이미지 센서와 후면 조사(back-side illuminated, BSI) 이미지 센서를 포함한다.
본 개시 내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피쳐들을 실척으로 도시하지는 않는다는 것을 유의해야 한다. 사실상, 다양한 피쳐들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 제1 캡핑 구조와 에피택셜 구조 사이에 배치되는 제2 캡핑 구조를 갖는 상보형 금속-산화-반도체(complementary metal-oxide-semiconductor, CMOS) 이미지 센서의 일 실시 예에 따른 단면도(cross-sectional view)를 도시한다.
도 2는 도 1의 CMOS 이미지 센서의 일부 상세한 실시 예의 단면도를 도시한다.
도 3은 도 2의 CMOS 이미지 센서의 몇몇 대안적인 실시 예의 단면도를 도시한다.
도 4는 논리 장치에 연결되는 도 1의 CMOS 이미지 센서의 보다 상세한 실시 예를 포함하는 적층형(stacked) CMOS 이미지 센서의 일 실시 예의 단면도를 도시한다.
도 5 내지 도 19는 논리 장치에 연결되는 도 1의 CMOS 이미지 센서의 보다 상세한 실시 예를 포함하는 적층형 CMOS 이미지 센서를 형성하는 방법의 일 실시 예의 일련의 단면도를 도시한다.
도 20은 도 5 내지 도 19의 방법의 일 실시 예의 흐름도를 도시한다.
본 개시는 도면들을 참조하여 설명될 것이며, 도면 전체에 걸쳐 동일한 참조 번호는 동일한 요소를 지칭하는데 사용되며, 도시된 구조는 반드시 일정한 비율로 도시되지는 않는다. 본 상세한 설명 및 대응하는 도면들은 임의의 방식으로 본 개시의 범위를 제한하지 않으며, 상세한 설명 및 도면들은 단지 발명적 개념이 나타날 수 있는 몇 가지 방법들을 설명하기 위한 몇 가지 예를 제공할 뿐이라는 것을 이해할 것이다.
다음의 개시는 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시 예 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해 성분(component) 및 배열의 특정 실시 예에 대해 아래에서 설명한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접적인 접촉으로 형성되는 실시 예를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시 예도 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명되는 다양한 실시 예들 및/또는 구성들 사이의 관계를 규정하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등과 같은, 공간 관련 용어는 도면에 도시된 바와 같이 어느 한 장치 또는 피쳐와 다른 장치(들) 또는 피쳐(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 관련 용어는 도면에 도시된 방위뿐 아니라, 사용 또는 동작 시의 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 다른 식으로 지향(90° 또는 다른 방향으로 회전)될 수 있으며, 여기서 사용된 공간 관련 기술어(descriptor)는 마찬가지로 그에 따라 해석될 수 있다.
일부 상보형 금속-산화-반도체(complementary metal-oxide-semiconductor, CMOS) 이미지 센서는 반도체 기판 내에 배치되는 복수의 게르마늄 에피택셜 구조를 갖는 반도체 기판을 포함한다. 실리콘 캡핑 구조는 게르마늄 에피택셜 구조 상에 각각 배치된다. 각각의 도핑 영역을 갖는 광 검출기(photodetector)가 게르마늄 에피택셜 구조 내에 각각 배치된다. 광 검출기는 입사 방사선을 흡수하고 입사 방사선에 대응하는 각각의 전기 신호를 생성하도록 구성된다. 도핑 영역은 실리콘 캡핑 구조를 통해 그리고 게르마늄 에피택셜 구조 내로 각각 연장된다. 실리콘 캡핑 구조는 게르마늄 에피택셜 구조를 패시베이트(passivate)하고 도핑 영역 상에 실리사이드 구조를 형성하기 위해 실리콘 원자를 제공한다.
CMOS 이미지 센서에 대한 하나의 문제점은 암전류(dark current)이다. 암전류는 광자가 광 검출기에 들어 가지 않아도 광 검출기를 통과하는 전류입니다. 광 검출기의 주된 암전류 소스는, 전하 캐리어들(예를 들어, 홀)이 계면에 축적되도록 하는 밴드 불연속(예를 들어, 실리콘 및 게르마늄의 최소 전도대(conduction band) 에너지 및/또는 최대 가전자대(valance band) 에너지 사이의 차이)으로 인해 게르마늄 에피택셜 구조와 실리콘 캡핑 구조 사이의 계면에서 발생한다. 암전류는 광 검출기에 각각 흡수되는 입사 방사선의 실제 양(amount)에 대응하지 않을 수 있는 전기 신호를 광 검출기가 생성하게 함으로써 CMOS 이미지 센서의 성능을 저하시킨다.
예를 들어, 광 검출기들 중 하나는 광 검출기에 의해 흡수되는 입사 방사선의 실제 양에 대응하는 제1 출력 신호를 생성하는 광 검출기와 일반적으로 연관될 수 있는 제1 입사 방사선 양을 흡수할 수 있다. 그러나, 광 검출기를 통과하는 암전류로 인해, 광 검출기는, 광 검출기에 의해 흡수되는 입사 방사선의 양에 광 검출기를 통과하는 암전류의 양을 더한 제2 출력 신호를 생성할 수 있다. 몇몇 CMOS 이미지 센서들(예를 들어, 비행 시간 센서들)에서, 광 검출기에 의해 흡수되는 입사 방사선(약 750 나노 미터(nm) 내지 약 2.5 마이크로 미터(㎛) 사이의 파장을 갖는 근적외선(near infrared, NIR) 방사선)의 실제 양에 대응하지 않는 전기 신호들을 생성하는 광 검출기들은 객체가 CMOS 이미지 센서로부터 이격되는 거리를 결정할 때, CMOS 이미지 센서의 정밀도에 부정적인 영향을 미칠 수 있다.
다양한 실시 예에서, 본 출원은 제1 캡핑 구조와 에피택셜 구조 사이에 배치되는 제2 캡핑 구조를 갖는 CMOS 이미지 센서에 관한 것이다. CMOS 이미지 센서는 반도체 기판 내에 배치되는 4족 원소(group IV chemical element)를 갖는 에피택셜 구조를 포함한다. 에피택셜 구조는 반도체 기판의 제1 면으로부터 반도체 기판 내로 연장된다. 광 검출기는 에피택셜 구조 내에 적어도 부분적으로 배치된다. 제1 캡핑 구조는 반도체 기판의 제1 면 상의 에피택셜 구조를 커버한다.　또한, 제1 캡핑 구조는 4족 원소와 상이한(예를 들어, 더 크거나 더 작은) 에너지 밴드 갭(band gap)을 갖는 제2 원소를 포함한다. 4족 원소 및 제2 원소를 포함하는 제2 캡핑 구조는 제1 캡핑 구조와 에피택셜 구조 사이에 배치된다.
제2 캡핑 구조는 4족 원소 및 제2 원소를 포함하기 때문에, 제2 캡핑 구조와 에피택셜 구조 사이의 전도대 불연속(예를 들어, 최소 전도대 에너지의 차이) 및/또는 가전자대 불연속(예를 들어, 최대 가전자대 에너지의 차이)은 제1 캡핑 구조와 에피택셜 구조 사이의 전도 대 불연속 및/또는 가전자대 불연속보다 작을 수 있다. 제2 캡핑 구조와 에피택셜 구조 사이의 전도대 불연속 및/또는 가전자대 불연속은 제1 캡핑 구조와 에피택셜 구조 사이의 전도대 불연속 및/또는 가전자대 불연속보다 작을 수 있기 때문에, 광 검출기에서 암전류의 양이 감소될 수 있다. 따라서, CMOS 이미지 센서의 성능이 향상될 수 있다.
도 1은 제1 캡핑 구조와 에피택셜 구조 사이에 배치되는 제2 캡핑 구조를 갖는 상보형 금속-산화-반도체(CMOS) 이미지 센서(100)의 일 실시 예의 단면도를 도시한다.
도 1에 도시된 바와 같이, CMOS 이미지 센서(100)는 반도체 기판(102)을 포함한다. 반도체 기판(102)은 반도체 기판(102)의 전면(front-side)(102f)과, 반도체 기판(102)의 전면(102f)에 대향하는 반도체 기판(102)의 후면(back-side)(102b)을 포함한다. 일부 실시 예에서, 반도체 기판(102)은 임의의 유형의 반도체 바디(예를 들어, 단결정 실리콘/CMOS 벌크, 실리콘-게르마늄(SiGe), 실리콘 온 인슐레이터(silicon on insulator, SOI) 등)를 포함할 수 있다. 다른 실시 예에서, 제1 패터닝된 유전체 층(104)은 반도체 기판(102)의 전면(102f) 상에 배치된다. 또 다른 실시 예에서, 제1 패터닝된 유전체 층(104)은, 예를 들어, 산화물, 질화물, 산화-질화물(oxy-nitride) 등을 포함할 수 있다.
에피택셜 구조(106)는 반도체 기판(102) 내에 배치된다. 에피택셜 구조(106)는 반도체 기판(102)의 전면(102f)으로부터 반도체 기판(102) 내로 연장된다. 에피택셜 구조(106)는 4족 원소(예를 들어, 게르마늄, 실리콘 등)를 포함한다. 일부 실시 예에서, 에피택셜 구조(106)는 반도체 기판(102)과 상이한 4족 원소를 포함한다. 또 다른 실시 예에서, 에피택셜 구조(106)는 진성의(intrinsic)(예컨대, 도핑되지 않은) 게르마늄을 포함한다.
광 검출기(107)는 에피택셜 구조(106) 내에 적어도 부분적으로 배치된다. 광 검출기(107)는 입사 방사선(108)(예를 들어, 광자)을 흡수하고 입사 방사선에 대응하는 각각의 전기 신호를 생성하도록 구성된다. 일부 실시 예에서, 광 검출기(107)는 근적외선(NIR) 파장(예를 들어, 약 750 나노미터(nm) 내지 약 2.5 마이크로미터(㎛))을 갖는 입사 방사선(108)을 흡수하도록 구성된다. 일부 실시 예에서, 광 검출기(107)는, 예를 들어, 광 다이오드, 전하-결합 장치(charge-couple device, CCD), 포토트랜지스터(phototransistor), 포토레지스터(photoresistor) 등일 수 있다. 다른 실시 예에서, 마이크로 렌즈(110)는 반도체 기판(102)의 후면(102b) 상에 배치된다. 마이크로 렌즈는 입사 방사선(108)(예를 들어, 광)을 광 검출기(107)쪽으로 포커싱하도록 구성된다.
제1 캡핑 구조(112)는 반도체 기판(102)의 전면(102f) 상의 에피택셜 구조(106)를 커버한다. 제1 캡핑 구조(112)는 원소, 예를 들어, 4족 원소(예를 들어, 실리콘, 게르마늄 등)를 포함한다. 일부 실시 예에서, 제1 캡핑 구조(112)는 결정질 실리콘(crystalline silicon)을 포함한다. 일부 실시 예에서, 제1 캡핑 구조(112)는 비정질 실리콘(amorphous silicon)을 포함한다. 다른 실시 예에서, 제1 캡핑 구조(112)는 에피택셜 구조(106)와 동일한 4족 원소를 포함하지 않는다. 다른 실시 예에서, 제1 캡핑 구조(112)는 에피택셜 구조(106)와 상이한(예를 들어, 더 크거나 더 작은) 밴드 갭을 갖고, 이는 제1 캡핑 구조체(112)와 에피택셜 구조(106) 사이의 밴드 불연속(예를 들어, 제1 캡핑 구조(112)와 에피택셜 구조(106)의 최소 전도대 에너지 및/또는 최대 가전자대 에너지 간의 차이)을 야기한다.
제2 캡핑 구조(114)는 제1 캡핑 구조(112)와 에피택셜 구조(106) 사이에 배치된다. 제2 캡핑 구조(114)는 에피택셜 구조(106)의 4족 원소와 제1 캡핑 구조(112)의 원소를 포함한다. 일부 실시 예에서, 제2 캡핑 구조(114)는 결정질 실리콘-게르마늄 합금(예를 들어, SixGex-1)을 포함한다.
일부 실시 예들에서, 제2 캡핑 구조(114)의 밴드 갭은 제1 캡핑 구조(112) 및/또는 에피택셜 구조(106)의 최소 전도대 에너지 및/또는 최대 가전자대 에너지와 중첩될 수 있다. 다른 실시 예에서, 제2 캡핑 구조(114)와 에피택셜 구조(106) 사이의 전도대 불연속성(예를 들어, 최소 전도대 에너지의 차이)은 제1 캡핑 구조(112)와 에피택셜 구조(106) 사이의 전도대 불연속성보다 작을 수 있다. 또 다른 실시 예에서, 제2 캡핑 구조(114)와 에피택셜 구조(106) 사이의 가전자대 불연속(예를 들어, 최대 가전자대 에너지의 차이)은 제1 캡핑 구조(112)와 에피택셜 구조(106) 사이의 가전자대 불연속보다 작을 수 있다. 제2 캡핑 구조(114)와 에피택셜 구조(106) 사이의 전도대 불연속 및/또는 가전자대 불연속은 제1 캡핑 구조(112)와 에피택셜 구조(106) 사이의 전도 대 불연속 및/또는 가전자대 불연속보다 작을 수 있기 때문에, 광 검출기(107) 내의 암전류의 양이 감소될 수 있다.　　따라서, CMOS 이미지 센서(100)의 성능이 향상될 수 있다.
일부 실시 예들에서, 제2 캡핑 구조(114)는 광 검출기(107)의 암전류를 약 0.5 나노암페어(nA) 이하 또는 약 1.0 nA 이하로 감소시킬 수 있다. 제2 캡핑 구조체(114)가 없다면, 광 검출기(107)의 암전류는, 예를 들어, 이 양을 초과할 수 있다. 광 검출기(107)의 암전류를 약 0.5 nA 이하 또는 약 1.0 nA 이하로 감소시킴으로써, CMOS 이미지 센서(100)는, 예를 들어, 비행 시간 센서 애플리케이션(예를 들어, 알려진 광속에 기초하여 이미지 센서로부터 객체가 이격되는 거리를 결정하도록 구성되는 이미지 센서)에 사용될 수 있다. 광 검출기(107) 내에서 암전류가 약 1.0 nA보다 큰 경우, 광 검출기(107)는 암전류의 크기로 인해 비행 시간을 신뢰성 있게 측정하지 못할 수 있다.
도 2는 도 1의 CMOS 이미지 센서(100)의 보다 상세한 실시 예들의 단면도를 도시한다.
도 2에 도시된 바와 같이, 에피택셜 구조(106)의 대향하는 측벽들은 반도체 기판(102) 및 제1 패터닝된 유전체 층(104)과 각각 접촉한다. 일부 실시 예에서, 에피택셜 구조(106)는 반도체 기판(102)의 전면(102f)과 제1 패터닝된 유전체 층(104)의 하부 표면 사이에 배치되는 하부 표면을 갖는다.　다른 실시 예에서, 에피택셜 구조(106)는 제2 캡핑 구조(114)와 접촉한다.
일부 실시 예에서, 제2 캡핑 구조(114)의 대향하는 측벽들은 제1 패터닝된 유전체 층(104) 및 제1 캡핑 구조(112)와 각각 접촉한다. 일부 실시 예에서, 제2 캡핑 구조(114)의 대향하는 측벽들은 에피택셜 구조(106)의 측벽들과 실질적으로 정렬(align)될 수 있다. 제2 캡핑 구조(114)는 제1 패터닝된 유전체 층(104)의 상부 표면과 제1 패터닝된 유전체 층(104)의 하부 표면 사이에 배치되는 상부 표면을 가질 수 있다. 일부 실시 예에서, 제1 패터닝된 유전체 층(104)의 하부 표면은 반도체 기판(102)의 전면(102f)과 제2 캡핑 구조(114)의 하부 표면 사이에 배치된다. 다른 실시 예에서, 제2 캡핑 구조체(114)는 에피택셜 구조(106), 제1 패터닝된 유전체 층(104) 및 제1 캡핑 구조(112)와 접촉한다.　또 다른 실시 예에서, 제2 캡핑 구조는 약 5 nm와 약 25 nm 사이의 두께 또는 약 5 nm와 약 15 nm 사이의 두께를 가질 수 있다.
일부 실시 예들에서, 제2 캡핑 구조(114)는 제1 4족 원소(예를 들어, 게르마늄 또는 일부 다른 원소)에 대해 약 20 퍼센트 내지 70 퍼센트의 농도(예를 들어, 질량, 부피, 원자 또는 일부 다른 메트릭)를 가질 수 있다. 이러한 실시 예에서, 제2 캡핑 구조(114)는 제2 화학 원소(예를 들어, 실리콘 또는 일부 다른 원소)에 대해 약 30 퍼센트 내지 80 퍼센트의 농도를 가질 수 있다. 일부 실시 예에서, 제2 캡핑 구조(114)는 SixGe1-x이거나 SixGe1-x를 포함할 수 있으며, x는 약 0.2 내지 약 0.7이다. 제2 캡핑 구조(114) 내의 4족 원소 및/또는 제2 원소의 농도는 제2 캡핑 구조(114)의 하부 표면에서부터 제2 캡핑 구조(114)의 상부 표면까지 실질적으로 동일할 수 있다.
다른 실시 예에서, 제2 캡핑 구조(114) 내의 4족 원소의 농도는 제2 캡핑 구조(114)의 하부 표면 근처의 제1 농도로부터 제2 캡핑 구조(114)의 상부 표면 근처의 제2 농도까지 경사도(gradient)를 따라(예를 들어, 연속적으로 또는 이산적으로) 증가할 수 있다. 제2 캡핑 구조(114) 내의 제2 원소의 농도는 제2 캡핑 구조(114)의 상부 표면 근처의 제3 농도로부터 제2 캡핑 구조(114)의 하부 표면 근처의 제4 농도까지 경사도를 따라(예를 들어, 연속적으로 또는 이산적으로) 증가할 수 있다.　이러한 실시 예에서, 4족 원소의 제1 농도는 제2 캡핑 구조(114)의 하부 표면 근처에서 약 1 퍼센트일 수 있고, 4족 원소의 제2 농도는 제2 캡핑 구조(114)의 상부 표면 근처에서 약 99 퍼센트일 수 있다. 또 다른 실시 예에서, 제2 원소의 제3 농도는 제2 캡핑 구조(114)의 하부 표면 근처에서 약 99 퍼센트일 수 있고, 제2 원소의 제4 농도는 제2 캡핑 구조(114)의 상부 표면 근처에서 약 1 퍼센트일 수 있다.　　일부 실시 예들에서, 제2 캡핑 구조(114)는 SixGe1-x이거나 SixGe1-x를 포함할 수 있고, x는 제2 캡핑 구조체(114)의 하부 표면에서 또는 그 근처에서 약 1.0으로부터 제2 캡핑 구조(114)의 상부 표면에서 또는 근처에서 약 0.0까지(예를 들어, 연속적으로 또는 이산적으로) 증가할 수 있다.
일부 실시 예에서, 제1 캡핑 구조(112)는 제2 캡핑 구조(114) 및 제1 패터닝된 유전체 층(104)과 접촉한다. 제1 캡핑 구조(112)는 에피택셜 구조(106)의 대향하는 측벽들 상의 제1 패터닝된 유전체 층(104)과 접촉할 수 있다. 일부 실시 예에서, 제1 캡핑 구조(112)는 제2 캡핑 구조(114)의 측벽들을 넘어(beyond) 각각 배치되는 측벽들을 가질 수 있다. 다른 실시 예에서, 제1 캡핑 구조(112)는 제1 캡핑 구조(112)의 제2 하부 표면과 제2 캡핑 구조(114) 사이에 배치되는 제1 하부 표면을 갖는다. 이러한 실시 예에서, 제1 하부 표면은 제2 캡핑 구조(114)의 측벽들을 넘어서 배치될 수 있다. 또 다른 실시 예에서, 제1 캡핑 구조체(112)는 약 20 nm와 내지 100 nm 사이의 두께를 가질 수 있다.
또한, 도 2에 도시된 바와 같이, 제1 도핑 영역(202) 및 제2 도핑 영역(204)은 에피택셜 구조(106) 내에 적어도 부분적으로 배치되고 측 방향으로(laterally) 이격된다. 제1 도핑 영역(202) 및 제2 도핑 영역(204)은 각각 하나 이상의 도핑된(예를 들어, n형 도핑 또는 p형 도핑) 반도체 물질의 인접한 영역들이다. 일부 실시 예에서, 제1 도핑 영역(202)은 제1 도핑 유형(예컨대, n형 도핑)을 포함하고, 제2 도핑 영역(204)은 제1 도핑 유형과 반대인 제2 도핑 유형(예컨대, p형 도핑)을 포함한다. 일부 실시 예들에서, 제1 도핑 영역(202) 및/또는 제2 도핑 영역(204)은 에피택셜 구조(106)의 하부 표면 아래로 연장한다. 이러한 실시 예에서, 제1 도핑 영역(202) 및/또는 제2 도핑 영역(204)은 제2 캡핑 구조(114) 및/또는 제1 캡핑 구조(112) 내에 적어도 부분적으로 배치될 수 있다.
일부 실시 예에서, 광 검출기(107)는 제1 도핑 영역(202), 제2 도핑 영역(204), 및 제1 도핑 영역(202)과 제2 도핑 영역(204) 사이의 에피택셜 구조(106)의 부분을 포함할 수 있다.　그러한 실시 예에서, 광 검출기는 PIN 포토 다이오드(예를 들어, p형 반도체 물질과 n형 반도체 물질 사이에 배치되는 진성 반도체 물질)일 수 있다. 광 검출기(107)는 에피택셜 구조(106) 내에 공핍 영역(depletion region)을 형성하도록 역바이어스될 수 있어(예를 들어, 제2 도핑 영역에 음의 전압을 인가하고 제1 도핑 영역에 양의 전압을 인가함), 공핍 영역은 입사 방사선(예를 들어, 광자)을 흡수한다. 광 검출기(107)는 흡수된 입사 방사선에 대응하는 전기 신호를 출력한다. 다른 실시 예에서, 약 양의 1.5 볼트(V)에서 약 양의 3 볼트까지 제1 도핑 영역(202)에 인가될 수 있으며, 약 0V(예를 들어, 접지)에서 약 음의 3V까지 제2 도핑 영역(204)에 인가될 수 있다.
실리사이드 구조(206)는 제1 도핑 영역(202) 및 제2 도핑 영역(204) 상에 각각 배치될 수 있다.　일부 실시 예에서, 실리사이드 구조(206)의 상부 표면은 제1 캡핑 구조(112)의 하부 표면과 제1 캡핑 구조(112)의 상부 표면 사이에 배치된다. 다른 실시 예에서, 실리사이드 구조(206)의 상부 표면은 제2 캡핑 구조(114)의 상부 표면과 동일 평면 상에(coplanar) 있거나 제2 캡핑 구조(114)의 상부 표면과 제2 캡핑 구조(114)의 하부 표면 사이에 배치될 수 있다. 다른 실시 예에서, 실리사이드 구조(206)의 하부 표면은 제1 캡핑 구조물(112)의 하부 표면과 동일 평면 상에 있거나 제1 캡핑 구조물(112)의 하부 표면 아래에 배치될 수 있다.
제2 패터닝된 유전체 층(208)은 제1 캡핑 구조체(112) 및 제1 패터닝된 유전체 층(104) 상에 배치된다.　일부 실시 예들에서, 제1 캡핑 구조체(112)는 제2 패터닝된 유전체 층(208)을 제2 캡핑 구조체(114)로부터 분리한다.　일부 실시 예에서, 제2 패터닝된 유전체 층(208)은 제2 하부 표면과 제3 하부 표면 사이에 배치되는 제1 하부 표면을 가질 수 있다. 이러한 실시 예에서, 제2 하부 표면은 제2 캡핑 구조체(114) 아래에 부분적으로 배치될 수 있고, 제1 하부 표면은 제1 캡핑 구조체(112) 아래에 부분적으로 배치될 수 있고 제2 캡핑 구조체(114)로부터 측 방향으로 이격될 수 있으며, 제3 하부 표면은 제1 패터닝된 유전체 층(104) 위에 배치될 수 있고 제2 캡핑 구조체(114) 및 제1 캡핑 구조체(112)로부터 측 방향으로 이격될 수 있다. 다른 실시 예에서, 제2 패터닝된 유전체 층(208)은, 예를 들어, 산화물, 질화물, 옥시-나이트라이드 등을 포함할 수 있다.
콘택 에칭 정지층(contact etch stop layer, CESL)(210)은 제2 패터닝된 유전체 층(208) 상에 배치된다.　일부 실시 예에서, CESL(210)은 제2 하부 표면과 제3 하부 표면 사이에 배치되는 제1 하부 표면을 가질 수 있다. 이러한 실시 예에서, 제2 하부면은 제2 캡핑 구조(114) 아래에 부분적으로 배치될 수 있고,　제1 하부 표면은 제1 캡핑 구조(112) 아래에 부분적으로 배치될 수 있고 제2 캡핑 구조(114)로부터 측 방향으로 이격될 수 있으며, 제3 하부 표면은 제1 패터닝된 유전체 층(104) 위에 배치될 수 있고 제2 캡핑 구조(114) 및 제1 캡핑 구조(112)로부터 측 방향으로 이격될 수 있다.
또 다른 실시 예에서, CESL(210)은 각각의 실리사이드 구조(206) 상에 적어도 부분적으로 배치된다. 이러한 실시 예에서, CESL(210)은, 실리사이드 구조(206) 위 및 CESL(210)의 제2 하부 표면과 CESL(210)의 제3 하부 표면 사이에 각각 배치되는 제4 하부 표면 및 제5 하부 표면을 가질 수 있다.　다른 실시 예에서, 제4 및 제5 하부 표면은 CESL(210)의 제2 하부 표면과 동일 평면 상에 있거나 CESL(210)의 제2 하부 표면 아래에 배치될 수 있다. 또 다른 실시 예에서, CESL(210)은, 예를 들어, 질화물, 산화물, 탄화물 등을 포함할 수 있다.
층간 절연(interlayer dielectric, ILD) 층(212)은 CESL(210) 상에 배치된다. 일부 실시 예에서, ILD 층(212)의 상부 표면은 CESL(210)의 하부 표면과 일치하게(conformally) 일직선으로 정렬(line)할 수 있다. 다른 실시 예에서, ILD 층(212)은 실질적으로 평면인 하부 표면을 가질 수 있다. 또 다른 실시 예에서, ILD 층(212)은 저유전체 층(low-k dielectric layer)(예를 들어, 유전 상수가 약 3.9 미만인 유전체), 초저유전체 층(ultra-low-k dielectric layer) 또는 산화물(예를 들어, SiO2) 중 하나 이상을 포함할 수 있다.
복수의 도전성 콘택(214)은 ILD층(212)에 배치된다. 일부 실시 예에서, 도전성 콘택(214)이 실리사이드 구조(206)와 각각 접촉하도록 ILD 층(212) 및 CESL(210)을 통해 연장한다. 일부 실시 예에서, 복수의 도전성 피쳐들(216)(예를 들어, 도전성 라인들 및 도전성 비아들)은 ILD 층(212)의 하부 표면 상에 배치된다. 일부 실시 예에서, ILD 층(212)은, 제1 도핑 영역(202) 상에 배치되는 실리사이드 구조(206)에 결합되는 제1 도전성 콘택(214)과 제2 도핑 영역(202) 상에 배치되는 실리사이드 구조(206)에 결합되는 제2 도전성 콘택(214) 사이에 배치되는 한 쌍의 측벽을 가질 수 있다. ILD 층(212)의 한 쌍의 측벽은 ILD 층(212) 내에서 개구부의 측면을 한정할 수 있다. 개구부는 ILD 층(212)이 흡수하는 입사 방사선의 양을 감소시키기 위해 ILD 층(212)에 배치될 수 있고, 이는 광 검출기(107)에 의해 출력되는 전기 신호의 잡음의 양을 감소시킬 수 있다.
일부 실시 예에서, 제3 유전체 층(218)은 ILD 층(212) 및 도전성 피쳐들(216) 상에 배치된다. 제3 유전체 층(218)은 ILD 층(212) 및 도전성 피처들(216)과 일치하게(conformally) 일직선으로 정렬(line)할 수 있다. 일부 실시 예에서, 제3 유전체 층(218)은 ILD 층(212)의 한 쌍의 측벽을 따라 연장할 수 있다. 일부 실시 예에서, 제3 유전체 층(218)은 CESL(210)을 통해 ILD 층(212)의 한 쌍의 측벽을 따라 제2 패터닝된 유전체 층(208)으로 연장할 수 있어, 제3 유전체 층(218)이 제2 패터닝된 유전체 층(208), CESL(210) 및 ILD 층(212)과 접촉한다. 다른 실시 예에서, 제3 유전체 층(218)은, 예를 들어, 산화물, 질화물, 옥시-나이트라이드 등을 포함할 수 있다.
일부 실시 예에서, 패시베이션층(passivation layer)(220)은 제3 유전체 층(218) 상에 배치된다. 일부 실시 예에서, 패시베이션층(220)은 제3 유전체 층(218)과 일치하게(conformally) 일직선으로 정렬(line)할 수 있다.　다른 실시 예에서, 패시베이션층(220)은 질화물, 산화물, 옥시-나이트라이드, 중합체 등을 포함할 수 있다.　또 다른 실시 예에서, 제2 패터닝된 유전체 층(208), CESL(210), ILD 층(212), 제3 유전체 층(218) 및 패시베이션층(220)은 상호연결 구조(interconnect structure)(222)의 일부일 수 있다.　상호연결 구조(222)는 반도체 기판(102) 상에 배치되는 다양한 장치들 및/또는 패시베이션층(220) 상에 배치되는 입력/출력 구조(도시되지 않음)(예를 들어, 콘택 패드, 땜납 범프 등) 사이에 전기 접속을 제공하도록 구성된다.
도 3은 도 2의 CMOS 이미지 센서(100)의 몇몇 대안적인 실시 예의 단면도를 도시한다.
도 3에 도시된 바와 같이, 제3 도핑 영역(302)은 에피택셜 구조(106) 내에 적어도 부분적으로 배치된다. 일부 실시 예에서, 제3 도핑 영역(302)은 제2 도핑 영역(204)의 대향하는 측면들을 따라 그리고 제2 도핑 영역(204) 및 반도체 기판(102)의 후면(102b) 사이에 배치된다. 일부 실시 예들에서, 제3 도핑 영역(302)은 제1 도핑 유형(예컨대, n형 도핑)을 포함한다. 다른 실시 예에서, 제3 도핑 영역(302)은 에피택셜 구조(106)의 하부 표면 아래로 연장할 수 있다. 이러한 실시 예에서, 제3 도핑 영역(302)은 제2 캡핑 구조체(114) 및/또는 제1 캡핑 구조(112)에 적어도 부분적으로 배치될 수 있다. 또 다른 실시 예에서, 실리사이드 구조들(206) 중 하나는 제2 도핑 영역(204) 및 제3 도핑 영역(302) 상에 배치될 수 있다.
또한, 도 3에 도시된 바와 같이, 에피택셜 구조(106)의 하부 표면은 제1 패터닝된 유전체 층(104)의 하부 표면과 동일 평면 상에 있다.　일부 실시 예에서, 제1 캡핑 구조(112)는 제2 캡핑 구조체(114)의 측벽들과 실질적으로 정렬되는 측벽들을 갖는다.　　다른 실시 예에서, 제2 패터닝된 유전체 층(208)은 제1 캡핑 구조체(112), 제2 캡핑 구조체(114) 및 제1 패터닝된 유전체 층(104)과 접촉할 수 있다. 또 다른 실시 예에서, 패시베이션층(220)은 ILD 층(212) 및 도전성 피쳐들(216)과 접촉할 수 있다.
도 4는 논리 장치(402)에 결합되는 도 1의 CMOS 이미지 센서(100)의 보다 상세한 실시 예를 포함하는 적층된(stacked) CMOS 이미지 센서(400)의 일부 실시 예의 단면도를 도시한다.
도 4에 도시된 바와 같이, 상호연결 구조(222)는 패시베이션층(220) 상에 배치되는 제1 접합 구조(bonding structure)(404)를 포함한다. 일부 실시 예에서, 제1 접합 구조(404)는 ILD 층(212) 상에 배치될 수 있다. 복수의 CMOS 이미지 센서 콘택 패드(406)는 제1 접합 구조(404)에 배치되고 복수의 도전성 피처들(216)에 전기적으로 결합된다. 다른 실시 예에서, CMOS 이미지 센서 콘택 패드(406)는, 예를 들어, 알루미늄, 금, 구리 등을 포함할 수 있다. 또 다른 실시 예에서, 제1 접합 구조(404)는, 예를 들어, 산화물, 질화물, 중합체 등일 수 있다.
일부 실시 예에서, CMOS 이미지 센서(100)는 알려진 광속에 기초하여 CMOS 이미지 센서로부터 객체가 이격된 거리를 결정하도록 구성된 비행 시간 센서일 수 있다.　예를 들어, CMOS 이미지 센서(100) 상에 또는 그 근처에 배치되는 광 펄스 발생기(도시되지 않음)는 객체 상에 광 펄스(예를 들어, 근적외선)를 투사할 수 있다. 광 펄스가 투사된 시간과 광 검출기(107)가 반사되는 광 펄스를 흡수하는 시간 사이의 시간차에 기초하여, 객체가 CMOS 이미지 센서(100)로부터 이격되는 거리가 결정될 수 있다.
논리 장치(402)는 반도체 장치(408)(예를 들어, 금속-산화물-반도체 전계-효과 트랜지스터(a metal-oxide-semiconductor field-effect transistor, MOSFET))를 포함한다. 일부 실시 예에서, 논리 장치(402)는 CMOS 이미지 센서(100)로부터 수신되는 전기 신호를 처리하도록 구성되는 주문형 집적 회로(application-specific integrated circuit, ASIC)이다. 반도체 장치(408)는 제2 반도체 기판(410)의 전면(410f) 상에 배치될 수 있다.　일부 실시 예에서, 반도체 장치(408)는 제2 반도체 기판(410) 내에 배치되는 한 쌍의 소스/드레인 영역(412)을 포함한다. 다른 실시 예에서, 반도체 장치(408)는 제2 반도체 기판(410)의 전면(410f) 상에 배치되는 게이트 유전체(414), 및 게이트 유전체(414) 상에 배치되는 게이트 전극(416)을 포함한다. 또 다른 실시 예에서, 측벽 스페이서(418)는 게이트 전극(416) 및 게이트 유전체(414)의 대향하는 측면들 상에 배치될 수 있다.
제2 상호연결 구조(420)는 제2 반도체 기판(410)의 전면(410f) 상에 배치된다. 제2 상호연결 구조(420)는 제2 반도체 기판(410)의 전면(410f) 상에 배치되는 제2 ILD 층(422)을 포함한다. 일부 실시 예에서, 제2 ILD 층(422)은 저유전체, 초저유전체, 산화물 등의 하나 이상의 층을 포함할 수 있다.　일부 실시 예에서, 논리 장치 도전성 콘택(424)은 제2 ILD 층(422) 내에 배치된다.　다른 실시 예에서, 논리 장치 도전성 콘택(424)은 게이트 전극(416) 및 한 쌍의 소스/드레인 영역(412)으로부터 제2 ILD 층(422) 내에 배치되는 복수의 논리 장치 도전성 피쳐들(426)(예를 들어, 도전성 라인들 및 도전성 비아들)까지 연장한다.
일부 실시 예에서, 제2 상호 연결 구조(420)는 제2 ILD 층(422) 상에 배치되는 제2 접합 구조(428)를 포함한다. 복수의 논리 장치 콘택 패드(430)가 제2 접합 구조(428) 내에 배치되고 복수의 논리 장치 도전성 피쳐들(426)에 전기적으로 결합된다. 다른 실시 예에서, 제2 접합 구조(428) 및/또는 논리 장치 콘택 패드(430)는 제1 접합 구조(404) 및/또는 CMOS 이미지 센서 콘택 패드(406)에 각각 접합되어(예를 들어, 공융 접합(eutectic bonding), 하이브리드 접합 등), 반도체 장치(408)는 상호연결 구조(222) 및 제2 상호연결 구조(420)를 통해 CMOS 이미지 센서(100)의 광 검출기(107)에 전기적으로 결합된다. 또 다른 실시 예에서, 광 검출기(107)의 제1 도핑 영역(202)은 상호연결 구조(222) 및 제2 상호연결 구조(420)를 통해 반도체 장치(408)의 게이트 전극(416)에 전기적으로 결합될 수 있다.
또한, 도 5 내지 도 19는 논리 장치(402)에 결합되는 도 1의 CMOS 이미지 센서(100)의 보다 상세한 실시 예를 포함하는 적층형 CMOS 이미지 센서(400)를 형성하는 방법의 일부 실시 예의 일련의 단면도를 도시한다.
도 5에 도시된 바와 같이, 트렌치(502)가 반도체 기판(102)에 형성된다. 일부 실시 예에서, 트렌치(502)는 반도체 기판(102)의 전면(102f)으로부터 반도체 기판(102) 내로 연장한다. 또 다른 실시 예에서, 트렌치(502)는 반도체 기판(102)의 전면(102f) 상에 배치되는 제1 패터닝된 유전체 층(104)을 통해 연장한다.
일부 실시 예에서, 트렌치(502)를 형성하는 단계의 공정은 반도체 기판(102) 내로 에칭(예를 들어, 건식 에칭 및/또는 습식 에칭)을 수행하는 단계를 포함한다. 일부 실시 예에서, 에칭은 반도체 기판(102)의 전면(102f) 상에 형성되는 패터닝된 마스킹층(도시되지 않음)을 사용하여 수행될 수 있다. 이어서, 반도체 기판(102)의 전면(102f)은 트렌치(502)를 형성하기 위해 마스킹층에 의해 커버되지 않은 반도체 기판(102)의 부분을 제거하는 에칭제에 노출된다.　다른 실시 예에서, 에칭은 반도체 기판(102)의 전면(102f) 상에 배치되는 제1 유전체 층(도시되지 않음)으로 수행될 수 있다. 이러한 실시 예에서, 트렌치(502)를 형성하기 위한 에칭은 제1 패터닝된 유전체 층(104)을 형성하기 위해 마스킹층(도시되지 않음)에 의해 커버되지 않은 제1 유전체 층의 부분을 제거할 수 있다.　또 다른 실시 예에서, 제1 유전체 층은, 예를 들어, 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 원자층 증착(atomic layer deposition, ALD), 열 산화법(thermal oxidation), 스퍼터링(sputtering) 등에 의해 반도체 기판(102)의 전면(102f) 상에 증착 및/또는 성장될 수 있다.
도 6에 도시된 바와 같이, 에피택셜 구조(106)가 트렌치(502) 내에 형성된다. 에피택셜 구조(106)는 4족 원소(예를 들어, 게르마늄)를 포함한다.　일부 실시 예에서, 에피택셜 구조(106)는 반도체 기판(102)의 전면(102f)과 제1 패터닝된 유전체 층(104)의 전면 표면(front-side surface) 사이에 배치되는 전면 표면으로 형성될 수 있다. 다른 실시 예에서, 에피택셜 구조(106)는, 예를 들어, 기상 성장법(vapor-phase epitaxy, VPE), 분자선 성장법(molecular-beam epitaxy, MBE), 액상 성장법(LPE), 고상 성장법(SPE), 감압 화학 기상 증착(reduced pressure chemical vapor deposition,RP-CVD) 성장법, 유기 금속 기상법(metalorganic vapor phase epitaxy, MOVPE) 등에 의해 형성될 수 있다.
도 7에 도시된 바와 같이, 제2 캡핑 구조(114)가 에피택셜 구조(106) 상에 형성된다. 제2 캡핑 구조(114)는 에피택셜 구조(106)와 동일한 4족 원소 및 제2 원소를 포함한다. 일부 실시 예에서, 제2 원소는, 예를 들어, 에피택셜 구조(106)의 4족 원소와 상이한 4족 원소(예를 들어, 실리콘)일 수 있다. 또 다른 실시 예에서, 제2 캡핑 구조체(114)는 제1 패터닝된 유전체 층(104)의 전면 표면 위에 배치되는 전면 표면으로 형성될 수 있다.
일부 실시 예에서, 제2 캡핑 구조(114)는 CVD, PVD, ALD, VPE, MBE, LPE, SPE, RP-CVD, MOVPE 등에 의해 형성될 수 있다. 다른 실시 예에서, 제2 캡핑 구조(114)는 처리 챔버로 펌핑되는 게르마늄 전구체(precursor)(예를 들어, 게르만(germane, GeH4) 가스) 및/또는 실리콘 전구체(예를 들어, 실란(silane, SiH4) 가스, 디클로로실란(dichlorosilane, DCS) 가스 등)를 갖는 처리 챔버 내에 형성될 수 있다.　다른 실시 예에서, 실리콘 전구체에 대한 게르마늄 전구체의 유량 비(flow ratio)는 약 1.6 내지 약 3.5일 수 있다. 또 다른 실시 예에서, 제2 캡핑 구조(114)는 에피택셜 구조(106) 상에 선택적으로 형성되어, 제2 캡핑 구조(114)는 에피택셜 구조(106)의 측벽들과 실질적으로 정렬되는 측벽들로 형성된다.
도 8에 도시된 바와 같이, 제1 캡핑 층(802)은 제1 패터닝된 유전체 층(104) 및 제2 캡핑 구조(114) 상에 형성된다. 제1 캡핑 층(802)은 제2 캡핑 구조(114)와 동일한 제2 원소를 포함한다. 일부 실시 예에서, 제1 캡핑 층(802)은 에피택셜 구조(106)와 동일한 4족 원소를 포함하지 않는다.　다른 실시 예에서, 제1 캡핑 층(802)은 제1 패터닝된 유전체 층(104)및 제2 캡핑 구조(114)와 일치하게(conformally) 일직선으로 정렬(line)한다. 다른 실시 예에서, 제1 캡핑 층(802)은 에피택셜 구조(106)와는 다른 밴드 갭을 가지며, 이는 제1 캡핑 구조(112)와 에피택셜 구조(106) 사이에 밴드 불연속(예를 들어, 제1 캡핑 구조(112)와 에피택셜 구조(106)의 최소 전도대 에너지 및/또는 최대 가전자대 에너지 사이의 차이)을 야기한다.　또 다른 실시 예에서, 제1 캡핑 층(802)은 CVD, PVD, ALD, VPE, MBE, LPE, SPE, RP-CVD, MOVPE 등에 의해 형성될 수 있다.
도시되지는 않았지만, 다른 실시 예에서, 제2 캡핑 구조(114)는 제1 캡핑 층(802) 후에 형성될 수 있다. 이러한 실시 예에서, 제2 캡핑 구조(114)는 도 7에서(예를 들어, 에피택시에 의해) 형성되지 않을 수 있다.　대신에, 제1 캡핑 층(802)은 에피택셜 구조(106) 상에 형성될 수 있다. 그 후, 제1 캡핑 층(802)의 원자 및 에피택셜 구조(106)의 원자가 제1 캡핑 층(802)이 에피택셜 구조(106)와 접촉하는 계면에서 상호 확산하도록(inter diffuse) 촉진하기 위해 어닐링이 수행되어, 그렇게 함으로써 제1 캡핑 층(802)과 에피택셜 구조(106) 사이의 상호 확산된 원자들로부터 제2 캡핑 구조(114)를 형성한다.　어닐링은, 예를 들어, 약 700-850 ℃ 사이의 온도에서 수행될 수 있다.
또한, 도 8에 도시된 바와 같이, 제2 유전체 층(804)이 제1 캡핑 층(802) 상에 형성된다.　일부 실시 예에서, 제2 유전체 층(804)은 제1 캡핑 층(802)과 일치하게(conformally) 일직선으로 정렬(line)할 수 있다.　다른 실시 예에서, 제2 유전층(804)은, 예를 들어, 산화물, 질화물, 산화-질화물 등을 포함한다.　또 다른 실시 예에서, 제2 유전층(804)은, 예를 들어, CVD, PVD, ALD, 열 산화, 스퍼터링 등에 의해 형성될 수 있다.
도 9에 도시된 바와 같이, 제1 도핑 영역(202) 및 제2 도핑 영역(204)은 에피택셜 구조(106)에서 서로 측 방향으로 이격되어 형성된다.　일부 실시 예에서, 제1 도핑 영역(202) 및 제2 도핑 영역(204)은 반도체 기판(102) 위에 적층되는 제1 캡핑 층(802) 및 제2 유전체 층(804)과 함께 형성된다.　이러한 실시 예에서, 제1 도핑 영역(202) 및 제2 도핑 영역(204)은 제2 캡핑 구조(114) 및 제1 캡핑 층(802) 내로 각각 연장된다.　추가 실시 예에서, 제1 도핑 영역(202)은 제1 도핑 유형(예를 들어, n형 도핑)을 갖는 에피택셜 구조(106), 제2 캡핑 구조(114) 및 제1 캡핑 층(802)의 인접한 영역들을 포함하고, 제2 도핑 영역(204)은 제1 도핑 유형과 상이한 제2 도핑 유형(예를 들어, p형 도핑)을 갖는 에피택셜 구조(106), 제2 캡핑 구조(114) 및 제1 캡핑 층(802)의 인접한 영역들을 포함한다. 다른 실시 예에서, 제1 도핑 영역(202) 및 제2 도핑 영역(204)은 이온 주입 프로세스에 의해 형성될 수 있으며, 에피택셜 구조(106), 제2 캡핑 구조(114) 및 제1 캡핑 층(802)으로 이온을 선택적으로 주입하기 위해 하나 이상의 마스킹 층들(미도시)을 이용할 수 있다.　또 다른 실시 예에서, 광 검출기(107)는 제1 도핑 된 영역(202), 제2 도핑 된 영역(204), 및 제1 도핑 영역(202)과 제2 도핑 영역(204) 사이의 에피택셜 구조(106)의 부분을 포함할 수 있다.
도 10에 도시된 바와 같이, 제1 캡핑 층(802)은 제1 캡핑 구조(112)로 패터닝되고 제2 유전제 층(804)은 제거된다. 일부 실시 예에서, 제2 유전체 층(804)을 제거하는 단계의 공정은 제1 캡핑 층(802)을 노출시키기 위해 제2 유전체 층(804)을 에칭하는 단계 및/또는 제2 유전체 층(804)에 평탄화 공정(예를 들어, 화학-기계적 평탄화(CMP))을 수행하는 단계를 포함할 수 있다.　다른 실시 예에서, 제1 캡핑 층(802)을 제1 캡핑 구조(112)로 패터닝하는 단계의 공정은 제1 캡핑 층(802) 상에 마스킹 층(도시하지 않음)을 형성하는 단계를 포함한다.　일부 실시 예에서, 마스킹 층은 스핀 온 공정에 의해 형성되고 포토리소그래피를 사용하여 패터닝될 수 있다. 다른 실시 예에서, 공정은 패터닝된 마스킹 층을 제 자리에 두고(in place) 제1 캡핑 층(802)내로 에칭을 수행하는 단계, 및 이어서(subsequently) 패터닝된 마스킹 층을 박리하는(stripping) 단계를 포함한다.　또 다른 실시 예에서, 제1 캡핑 층(802)은 제2 유전체 층(804)이 제거되기 전 또는 후에 제1 캡핑 구조(112)로 패터닝될 수 있다.
일부 실시 예들에서, 제2 캡핑 구조(114)의 밴드 갭은 제1 캡핑 구조체(112) 및/또는 에피택셜 구조체(106)의 최소 전도대 에너지 및/또는 최대 가전자대 에너지와 중첩될 수 있다.　다른 실시 예에서, 제2 캡핑 구조(114)와 에피택셜 구조(106) 사이의 전도대 불연속(예를 들어, 최소 전도대 에너지의 차이)은 제1 캡핑 구조체(112)와 에피택셜 구조체(106) 사이의 전도대 불연속보다 작을 수 있다. 또 다른 실시 예에서, 제2 캡핑 구조(114)와 에피택셜 구조(106) 사이의 가전자대 불연속(예를 들어, 최대 가전자대 에너지의 차이)은 제1 캡핑 구조(112)와 에피택셜 구조(106) 사이의 밸런스 밴드 불연속보다 작을 수 있다.　제2 캡핑 구조(114)와 에피택셜 구조(106) 사이의 전도대 불연속 및/또는 가전자대 불연속은 제1 캡핑 구조(112)와 에피택셜 구조(106) 사이의 전도대 불연속 및/또는 가전자대 불연속보다 작을 수 있기 때문에, 광 검출기(107) 내의 암전류의 양이 감소될 수 있다. 따라서, CMOS 이미지 센서(100)의 성능이 향상될 수 있다.
도 11에 도시된 바와 같이, 제3 유전체 층(1142)은 제1 패터닝 된 유전체 층(104), 제1 캡핑 구조(112), 제1 도핑 영역(202) 및 제2 도핑 영역(204) 상에 형성된다. 일부 실시 예에서, 제3 유전체 층(1142)은, 예를 들어, 산화물, 질화물, 옥시-나이트라이드 등을 포함한다. 다른 실시 예에서, 제3 유전체 층(1142)은 제1 패터닝 유전체 층(104), 제1 캡핑 구조체(112), 제1 도핑 영역(202) 및 제2 도핑 영역(204)을 일치하게(conformally) 일직선으로 정렬(line)할 수 있다.　또 다른 실시 예에서, 제3 유전층(1142)은, 예를 들어, CVD, PVD, ALD, 열 산화, 스퍼터링 등에 의해 형성될 수 있다. 또한, 어닐링(1144)(예를 들어, 급속 열 어닐링(rapid thermal anneal, RTA), 마이크로파 어닐링, 퍼니스 어닐링 등)은 반도체 기판(102) 상에 수행된다. 어닐링(1144)은 제1 도핑 영역(202) 및 제2 도핑 영역(202)의 도펀트들을 활성화시키도록 구성된다.
도 12에 도시된 바와 같이, 제3 유전체 층(1142)은 제2 패터닝 된 유전체 층(208)으로 패터닝된다.　제2 패터닝된 유전체 층(208)은 제1 도핑 영역(202) 및 제2 도핑 영역(204)을 각각 노출시키는 복수의 개구들을 포함한다.　　일부 실시 예에서, 제3 유전층(1142)을 제2 패터닝된 유전체 층(208)으로 패터닝하는 단계의 공정은 제3 유전층(1142) 상 stripping 에 마스킹 층(도시되지 않음)을 형성하는 단계를 포함한다.　일부 실시 예에서, 마스킹 층은 스핀 온 공정에 의해 형성되고 포토리소그래피를 사용하여 패터닝될 수 있다. 다른 실시 예에서, 공정은 패터닝된 마스킹 층 제 자리에 두고 제3 유전체 층(1142)으로 에칭하는 단계, 및 이어서 패터닝된 마스킹 층을 박리하는 단계를 포함한다.
도 13에 도시된 바와 같이, 실리사이드 구조(206)는 제1 도핑 영역(202) 및 제2 도핑 영역(204) 상에 각각 형성된다. 일부 실시 예에서, 실리사이드 구조(206)를 형성하는 단계의 공정은 제2 패터닝된 유전체 층(208), 제1 도핑 영역(202) 및 제2 도핑 영역(204) 위에 금속층(도시되지 않음)을 증착하는 단계를 포함한다. 일부 실시 예에서, 금속층은, 예를 들어, 니켈, 티타늄, 코발트, 텅스텐, 또는 일부 다른 전기양성 원소를 포함할 수 있다. 어닐링 공정(예를 들어, RTA)이 금속층을 제 자리에 두고 수행되어, 금속층이 실리사이드 구조(206)를 형성하기 위해 제1 캡핑 구조(112)와 반응한다. 이어서, 금속층의 미 반응 부분이 박리된다.
도 14에 도시된 바와 같이, 콘택 에칭 정지층(CESL)(210)이 제2 패터닝된 유전체 층(208) 및 실리사이드 구조(206) 상에 형성된다.　일부 실시 예들에서, CESL(210)은 제2 패터닝된 유전체 층(208) 및 실리사이드 구조들(206)과 일치하게(conformally) 일직선으로 정렬(line)할 수 있다.　　다른 실시 예에서, CESL(210)은, 예를 들어, CVD, PVD, ALD, 스퍼터링 등에 의해 형성될 수 있다.
도 15에 도시된 바와 같이, CESL(210) 상에 층간 유전체(ILD) 층(212)이 형성된다. 일부 실시 예에서, ILD 층(212)은 저 유전체 층, 초저 유전 유전체 층, 산화물 등의 하나 이상의 층을 포함할 수 있다.　다른 실시 예에서, ILD 층(212)은, 예를 들어, CVD, PVD, ALD, 스퍼터링 등에 의해 증착될 수 있다. 또 다른 실시 예에서, 평탄화 공정(예를 들어, CMP)이 실질적으로 평면인 전면 표면을 형성하기 위해 ILD 층(212)상에서 수행될 수 있다.
도 16에 도시된 바와 같이, 도전성 콘택(214)이 ILD 층(212)에 형성된다. 일부 실시 예에서, 도전성 콘택(214)을 형성하는 단계의 공정은 도전성 콘택(214)에 대응하는 콘택 개구를 형성하기 위해 ILD 층(212) 내로 제1 에칭을 수행하는 단계를 포함한다. 일부 실시 예에서, 에칭은 ILD 층(212) 위에 형성된 패터닝된 마스킹 층으로 수행될 수 있다.　　다른 실시 예에서, 공정은 콘택 개구부를 도전성 물질(예컨대, 텅스텐)로 충전하는 단계를 포함한다.　또 다른 실시 예에서, 콘택 개구는 콘택 개구부를 채우는 ILD 층(212)을 커버하는 도전성 층을 증착 또는 성장(예를 들어, CVD, PVD, ALD, 스퍼터링, 전기화학 도금, 무전해 도금 등)시키는 단계, 및 이어서 ILD 층(212) 상에 평탄화 공정(예를 들어, CMP)을 수행하는 단계에 의해 충전될 수 있다.　다양한 실시 예에서, 공정은 단일 다마신(damascene) 공정 또는 이중 다마신 공정과 같은 공정의 일부일 수 있다.
또한, 도 16에 도시된 바와 같이, 복수의 도전성 피쳐들(216)(예를 들어, 도전성 라인들 및 도전성 비아들)이 ILD 층(212)에 형성된다.　일부 실시 예에서, 도전성 피쳐들(216)은 ILD 층(212) 상에 적층된 하나 이상의 금속 간 유전체(inter-metal dielectric, IMD) 층(도시되지 않음)에 형성될 수 있다.　일부 실시 예에서, 도전성 피쳐들을 형성하는 단계의 공정은 도전성 피쳐 개구를 형성하기 위해 ILD 층(212)(또는 IMD 층)으로 에칭을 수행하는 단계를 포함한다.　일부 실시 예에서, 에칭은 ILD 층(212)(또는 IMD 층) 위에 형성되는 패터닝된 마스킹 층으로 수행될 수 있다. 다른 실시 예에서, 공정은 도전성 물질(예를 들어, 구리, 알루미늄 등)로 도전성 피쳐 개구를 충전하는 단계를 포함한다. 또 다른 실시 예에서, 개구는 도전성 피쳐 개구를 채우는 ILD 층(212)(또는 IMD 층)을 커버하는 도전성 층을 증착 또는 성장(예를 들어, CVD, PVD, ALD, 스퍼터링, 전기화학 도금, 무전해 도금 등에 의해)시키는 단계, 및 이어서 ILD 층(212)(또는 IMD 층) 상에 평탄화(예를 들어, CMP)를 수행하는 단계에 의해 충전될 수 있다.
도 17에 도시된 바와 같이, 패시베이션 층(220)은 ILD 층(212) 및 도전성 피쳐들(216)의 일부 상에 형성된다.　일부 실시 예에서, 패시베이션 층(220)은, 예를 들어, 산화물, 질화물, 산화 질화물, 중합체 등을 포함할 수 있다.　또 다른 실시 예에서, 패시베이션 층(220)은 CVD, PVD, ALD, 스퍼터링, 스핀 온 공정 등에 의해 형성될 수 있다.
또한, 도 17에 도시된 바와 같이, 제1 접합 구조(404) 및 복수의 CMOS 이미지 센서 콘택 패드(406)가 패시베이션 층(220) 상에 형성된다. 일부 실시 예에서, 제1 접합 구조(404) 및 CMOS 이미지 센서 콘택 패드(406)를 형성하는 단계의 공정은 패시베이션 층(220) 상에 제1 접합 구조(404)를 성장 또는 증착(예를 들어, CVD, PVD, ALD, 스퍼터링, 스핀 온 공정 등)하는 단계를 포함한다. 이어서, 제1 접합 구조(404)는 CMOS 이미지 센서 콘택 패드(406)에 대응하는 제1 접합 구조(404)에 개구를 형성하기 위해 에칭될 수 있다. 개구는 그 다음 CMOS 이미지 센서 콘택 패드(406)를 형성하기 위해 도전성 물질(예를 들어, 알루미늄, 금, 구리 등)로 충전된다. 다른 실시 예에서, 제2 패터닝 된 유전체 층(208), CESL(210), ILD 층(212), 패시베이션 층(220), 제1 접합 구조(404) 및 CMOS 이미지 센서 콘택 패드(406)는 상호연결 구조(222)의 일부일 수 있다.
도 18에 도시된 바와 같이, CMOS 이미지 센서(100)는 논리 장치(402)에 접합된다. 일부 실시 예에서, CMOS 이미지 센서(100)는, 예를 들어, 공융 접합(eutectic bonding), 하이브리드 접합(hybrid bonding) 등에 의해 논리 장치에(402)에 접합될 수 있다.　논리 장치(402)는 제2 반도체 기판(410)의 전면(410f) 상에 배치되는 반도체 장치(408)(예를 들어, MOSFET)를 포함한다.　일부 실시 예에서, 반도체 장치(408)를 형성하는 단계의 공정은 제2 반도체 기판(410)의 전면(410f) 상에 적층되는 게이트 유전체(414) 및 게이트 전극(416)을 형성(예를 들어, CVD 및 후속 에칭)하는 단계를 포함한다. 한 쌍의 소스/드레인 영역(412)은 게이트 유전체(414) 및 게이트 전극(416)의 대향하는 측면들 상의 반도체 기판(102)에(예를 들어, 선택적 이온 주입에 의해) 형성된다.　이어서, 측벽 스페이서(418)가 게이트 전극(416) 및 게이트 유전체(414)의 대향하는 측면들 상의 제2 반도체 기판(410)의 전면(410f) 상에(예를 들어, CVD 및 후속 에칭에 의해) 형성된다.
제2 상호연결 구조(420)는 제2 반도체 기판(410)의 전면(410f) 상에 배치된다.　일부 실시 예에서, 제2 상호연결 구조(420)는 제2 ILD 층(422)에 배치되는 논리 장치 도전성 콘택들(424) 및 논리 장치 도전성 피쳐들(426)을 포함한다.　일부 실시 예에서, 제2 상호연결 구조(420)는 제2 접합 구조(428)에 배치되는 복수의 논리 장치 콘택 패드들(430)을 포함할 수 있다.　다른 실시 예에서, 제2 상호 연결 구조(420)를 형성하는 단계의 공정은 상호연결 구조(222)를 형성하기 위해 수행되는 실질적으로 유사한 공정을 포함할 수 있다.　또 다른 실시 예에서, 제1 접합 구조(404) 및/또는 CMOS 이미지 센서 콘택 패드(406)는 제2 접합 구조(428) 및/또는 논리 장치 콘택 패드(430)에 각각 접합될 수 있다.
도 19에 도시된 바와 같이, 마이크로 렌즈(110)는 반도체 기판(102)의 후면(102b) 상에 형성된다. 일부 실시 예에서, 마이크로 렌즈(110)는 반도체 기판(102)의 후면(102b) 상에 마이크로 렌즈 물질을(예를 들어, 스핀-온 방법 또는 증착 공정에 의해) 증착시키는 단계에 의해 형성될 수 있다.　또 다른 실시 예에서, 접합된 CMOS 이미지 센서(100) 및 논리 장치(402)는 반도체 기판(102)의 후면(102b) 상에 마이크로 렌즈 물질을 형성하도록 플립(flip)(예를 들어, 180도 회전)될 수 있다. 만곡된(curved) 상부 표면을 갖는 마이크로 렌즈 템플릿(미도시)은 마이크로 렌즈 물질 상에 패터닝된다.　일부 실시 예에서, 마이크로 렌즈 템플릿은, 라운딩 모양을 형성하기 위해 현상되고 베이킹되고, 분배 노광 광량(distributing light dose)(예를 들어, 네거티브 포토 레지스트에 대해 더 많은 광이 곡률의 바닥에서 노출되고 더 적은 광이 곡률의 상부에서 노출됨)을 사용하여 노출되는 포토레지스트 물질을 포함할 수 있다. 마이크로 렌즈(110)는 그 다음에 마이크로 렌즈 템플릿에 따라 마이크로 렌즈 물질을 선택적으로 에칭하는 단계에 의해 형성된다.
도 20에 도시된 바와 같이, 논리 장치에 결합된 도 1의 CMOS 이미지 센서의 일부 실시 예들을 포함하는 적층된 CMOS 이미지 센서를 형성하는 방법의 일부 실시 예의 흐름도(2000)가 제공된다. 도 20의 흐름도(2000)가 본 명세서에서 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작 또는 이벤트의 도시된 순서는 제한적인 의미로 해석되어서는 안됨이 이해될 것이다.　예를 들어, 일부 동작은 본 명세서에 예시 및/또는 설명된 것과는 다른 순서 또는 다른 행위 및/또는 다른 동작과 동시에 발생할 수 있다. 또한, 도시된 모든 동작이 본 명세서의 설명의 하나 이상의 양상 또는 실시 예를 구현하는 것이 요구될 수 있는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
단계 2002에서, 4족 원소를 포함하는 에피택셜 구조가 반도체 기판에 형성되고, 에피택셜 구조는 반도체 기판의 제1 면으로부터 반도체 내로 연장한다. 도 5 내지 도 6은 단계2002에 대응하는 일부 실시 예의 일련의 단면도를 도시한다.
단계 2004에서, 4족 원소 및 제2 원소를 포함하는 제2 캡핑 구조가 에피택셜 구조 상에 형성된다.　도 7은 단계 2004에 대응하는 일부 실시 예의 단면도를 도시한다.
단계 2006에서, 제2 원소를 포함하는 제1 캡핑 층이 제2 캡핑 구조 상에 형성된다.　도 8은 단계 2006에 대응하는 일부 실시 예의 단면도를 도시한다.
단계 2008에서, 광 검출기가 에피택셜 구조 내에 형성된다. 도 9는 단계 2008에 대응하는 일부 실시 예의 단면도를 도시한다.
단계 2010에서, 제1 캡핑 층은 제2 캡핑 구조 상에 제2 원소를 포함하는 제1 캡핑 구조를 형성하도록 에칭된다.　도 10은 단계 2010에 대응하는 일부 실시 예의 단면도를 도시한다.
단계 2012에서, 상호연결 구조는 반도체 기판의 제1면 상에 형성된다. 도 11 내지 도 17은 단계 2012에 대응하는 일부 실시 예의 일련의 단면도를 도시한다.
단계 2014에서, 상호연결 구조는 논리 장치에 접합된다.　도 18은 단계 2014에 대응하는 일부 실시 예의 단면도를 도시한다.
단계 2016에서, 마이크로 렌즈가 반도체 기판의 제1면에 대향하는 반도체 기판의 제2면 위에 형성된다. 도 19는 단계 2016에 대응하는 일부 실시 예의 단면도를 도시한다.
일부 실시 예에서, 본 출원은 반도체 장치를 제공한다. 반도체 장치는 반도체 기판 내에 배치되는 제1의 4족 원소를 포함하는 에피택셜 구조를 포함하며, 에피택셜 구조는 반도체 기판의 제1면으로부터 반도체 기판 내로 연장한다. 광 검출기는 에피택셜 구조 내에 적어도 부분적으로 배치된다. 제1 캡핑 구조 원소를 갖는 제1 캡핑 층은 반도체 기판의 제1 면 상의 에피택셜 구조를 커버한다. 제2 캡핑 구조는 제1 캡핑 구조와 에피택셜 구조 사이에 배치되고, 제2 캡핑 구조는 제1 4족 원소 및 제1 캡핑 구조 원소를 포함한다.
다른 실시 예에서, 본 출원은 반도체 장치를 제공한다. 반도체 장치는 반도체 기판 내에 배치되는 4족 원소를 포함하는 에피택셜 구조를 포함하며, 에피택셜 구조는 반도체 기판의 전면으로부터 반도체 기판 내로 연장한다. 광 검출기는 에피택셜 구조 내에 적어도 부분적으로 배치된다.　광 검출기는 에피택셜 구조 내에 적어도 부분적으로 배치되고 서로 측 방향으로 이격되는 제1 도핑 영역 및 제2 도핑 영역을 포함하며, 제1 도핑 영역은 제1 도핑 유형을 포함하고 제2 도핑 영역은 제1 도핑 유형과 상이한 제2 도핑 유형을 포함한다. 제1 캡핑 구조 원소를 포함하는 제1 캡핑 구조는 반도체 기판의 전면 상의 에피택셜 구조를 커버한다.　제2 캡핑 구조는 제1 캡핑 구조와 에피택셜 구조 사이에 배치되고, 제2 캡핑 구조는 제1 4족 원소 및 제1 캡핑 구조 원소를 포함한다.
또 다른 실시 예에서, 본원은 반도체 장치를 형성하는 방법을 제공한다. 방법은 반도체 기판에 트렌치를 형성하는 단계를 포함하고, 트렌치는 반도체 기판의 전면으로부터 반도체 기판 내로 연장한다. 에피택셜 구조가 트렌치 내에 형성되고, 에피택셜 구조는 4족 원소를 포함한다. 제1 캡핑 구조는 에피택셜 구조 상에 형성되고, 제1 캡핑 구조는 4족 원소 및 제1 캡핑 구조 원소를 포함한다. 제1 캡핑 구조 원소를 포함하는 캡핑 층은 제1 캡핑 구조 상에 형성되고, 캡핑 층의 측벽들은 제1 캡핑 구조의 측벽들로부터 각각 오프셋된다. 제1 도핑 영역 및 제2 도핑 영역은 에피택셜 구조 내에 적어도 부분적으로 형성되고 서로 이격되어 있으며, 제1 도핑 영역은 제1 도핑 유형을 포함하고, 제2 도핑 영역은 제1 도핑 영역과 상이한 제2 도핑 유형을 포함한다. 상기 캡핑 층은 제2 캡핑 구조로 패터닝되고, 제2 캡핑 구조는 제1 캡핑 구조에 의해 에피택셜 구조로부터 분리된다.
전술한 내용은 당해 기술분야의 통상의 기술자가 본 개시의 양태들을 보다 잘 이해할 수 있도록 여러 실시 예들의 특징들을 개략적으로 설명한다. 당해 기술분야의 통상의 기술자는 본원에서 소개된 실시 예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계 또는 변경하기 위한 기초로서 본 개시를 자신들이 용이하게 사용할 수 있다는 것을 이해할 것이다. 당해 기술분야의 통상의 기술자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 통상의 기술자가 다양한 변화들, 대체들, 및 변경들을 본 개시에서 행할 수 있다는 것을 인식해야 한다.
<예시적인 실시 예들>
실시 예 1. 반도체 장치에 있어서,
반도체 기판 내에 배치되는 제1 4족 원소(group IV chemical element)를 포함하는 에피택셜(epitaxial) 구조로서, 상기 에피택셜 구조는 상기 반도체 기판의 제1 면으로부터 상기 반도체 기판 내로 연장하는 것인, 에피택셜 구조;
상기 에피택셜 구조 내에 적어도 부분적으로 배치되는 광 검출기;
상기 반도체 기판의 상기 제1 면 상의 상기 에피택셜 구조를 커버하는 상기 제1 4족 원소와 상이한 제1 캡핑(capping) 구조 원소를 포함하는 제1 캡핑 구조; 및
상기 제1 캡핑 구조와 상기 에피택셜 구조 사이에 배치되는 제2 캡핑 구조로서, 상기 제2 캡핑 구조는 상기 제1 4족 원소 및 제1 캡핑 구조 원소를 포함하는 것인, 제2 캡핑 구조
를 포함하는 반도체 장치.
실시 예 2. 실시 예 1에 있어서, 상기 제1 캡핑 구조 원소는 상기 제1 4족 원소와 상이한 제2 4족 원소를 포함하는 것인, 반도체 장치.
실시 예 3. 실시 예 2에 있어서, 상기 제1 4족 원소는 게르마늄이고 상기 제2 4족 원소는 실리콘인 것인, 반도체 장치.
실시 예 4. 실시 예 1에 있어서, 상기 제2 캡핑 구조는 5 나노미터(nm) 내지 25 nm 사이의 두께를 갖는 것인, 반도체 장치.
실시 예 5. 실시 예 1에 있어서, 상기 제2 캡핑 구조에서 상기 제1 4족 원소의 농도는 20 퍼센트 내지 70 퍼센트 사이인 것인, 반도체 장치.
실시 예 6. 실시 예 5에 있어서, 상기 제2 캡핑 구조에서 상기 제1 4족 원소의 농도는 상기 제1 캡핑 구조의 하부 표면(lower surface)에서부터 상기 제1 캡핑 구조의 상부 표면(upper surface)까지 동일한 것인, 반도체 장치.
실시 예 7. 실시 예 1에 있어서, 제2 캡핑 구조에서 상기 제1 4족 원소의 농도는 상기 제2 캡핑 구조의 하부 표면으로부터 상기 제2 캡핑 구조의 상부 표면까지 증가하는 것인, 반도체 장치.
실시 예 8. 실시 예 7에 있어서, 상기 제2 캡핑 구조의 상기 하부 표면 근처에서 상기 제1 4족 원소의 제1 농도는 1 퍼센트이고, 상기 제2 캡핑 구조의 상기 상부 표면 근처에서 상기 제1 4족 원소의 제2 농도는 99 퍼센트인 것인, 반도체 장치.
실시 예 9. 실시 예 8에 있어서, 상기 제2 캡핑 구조의 상기 상부 표면은 상기 에피택셜 구조와 접속하고, 상기 제2 캡핑 구조의 상기 하부 표면은 상기 제1 캡핑 구조와 접촉하는 것인, 반도체 장치.
실시 예 10. 반도체 장치에 있어서,
반도체 기판 내에 배치되는 4족 원소를 포함하는 에피택셜 구조로서, 상기 에피택셜 구조는 상기 반도체 기판의 전면(front-side)으로부터 상기 반도체 기판내로 연장하는 것인, 에피택셜 구조;
상기 에피택셜 구조 내에 적어도 부분적으로 배치되는 광 검출기로서, 상기 광 검출기는 상기 에피택셜 구조 내에 적어도 부분적으로 배치되고 측 방향으로 이격되는 제1 도핑 영역 및 제2 도핑 영역을 포함하고, 상기 제1 도핑 영역은 제1 도핑 타입을 포함하고, 상기 제2 도핑 영역은 상기 제1 도핑 타입과 상이한 제2 도핑 타입을 포함하는 것인, 광 검출기;
상기 반도체 기판의 전면 상에 상기 에피택셜 구조를 커버하는 상기 4족 원소와 상이한 제1 캡핑 구조 원소를 포함하는 제1 캡핑 구조; 및
상기 제1 캡핑 구조와 상기 에피택셜 구조 사이에 배치되는 제2 캡핑 구조로서, 상기 제2 캡핑 구조는 상기 4족 원소 및 상기 제1 캡핑 구조 원소를 포함하는 것인, 제2 캡핑 구조
를 포함하는 반도체 장치.
실시 예 11. 실시 예 10에 있어서, 상기 반도체 기판 상에 배치되는 제1 패터닝된 유전체 층으로서, 상기 제1 패터닝된 유전체 층은 상기 에피택셜 구조의 대향하는 측벽들과 접촉하고, 상기 제1 패터닝된 유전체 층의 하부 표면은 상기 제2 캡핑 구조의 하부 표면과 상기 반도체 기판의 전면 사이에 배치되는 것인, 제1 패터닝된 유전체 층을 더 포함하는 반도체 장치.
실시 예 12. 실시 예 10에 있어서, 상기 제1 도핑 영역 및 제2 도핑 영역은 상기 제2 캡핑 구조 및 상기 제1 캡핑 구조 내로 각각 상기 에피택셜 구조 아래에서 각각 연장하는 것인, 반도체 장치.
실시 예 13. 실시 예 10에 있어서,
상기 제1 캡핑 구조 상에 배치되는 제2 패터닝된 유전체 층으로서, 상기 제1 캡핑 구조는 상기 제2 캡핑 구조로부터 상기 제2 패터닝된 유전체 층을 분리하는 것인, 제2 패턴닝된 유전체 층; 및
상기 제2 패터닝된 유전체 층 상에 배치되는 콘택 에칭 정지 층(contact etch stop layer, CESL)으로서, 상기 제2 패터닝된 유전체 층은 상기 CESL의 제1 상부 표면으로부터 상기 제1 캡핑 구조를 분리하고, 상기 CESL의 제2 상부 표면은 상기 제1 도핑 영역의 측면들 사이에 배치되고 상기 CESL의 상기 제1 상부 표면 및 상기 에피택셜 구조 사이에 배치되는 것인, CESL
을 더 포함하는 반도체 장치.
실시 예 14. 실시 예 10에 있어서,
상기 제1 도핑 영역 상에 배치되는 제1 실리사이드 구조 및 상기 제2 도핑 영역 상에 배치되는 제2 실리사이드 구조;
상기 제1 캡핑 구조 상에 그리고 상기 제1 실리사이드 구조 및 상기 제2 실리사이드 구조 사이에 배치되는 제2 패터닝된 유전체 층으로서, 상기 제1 실리사이드 구조 및 상기 제2 실리사이드 구조의 상부 표면은 상기 제2 패터닝된 유전체 층 및 상기 에피택셜 구조 사이에 각각 배치되는 것인, 제2 패터닝된 유전체 층; 및
상기 제1 실리사이드 구조, 상기 제2 실리사이드 구조 및 상기 제2 패터닝된 유전체 층 상에 배치되는 콘택 에칭 정지 층(CESL)으로서, 상기 CESL은 제1 실리사이드 구조, 상기 제2 실리사이드 구조 및 상기 제2 패터닝된 유전체 층의 하부 표면에 접촉하는 것인, CESL
을 더 포함하는 반도체 장치.
실시 예 15. 실시 예 10에 있어서, 상기 제1 캡핑 구조의 측벽들은 상기 제2 캡핑 구조의 측벽들과 일직선으로 정렬되는(aligned) 것인, 반도체 장치.
실시 예 16. 실시 예 10에있어서, 상기 제2 캡핑 구조의 측벽들은 상기 에피택셜 구조의 측벽들과 일직선으로 정렬되는 반도체 장치.
실시 예 17. 실시 예 16에 있어서, 상기 제1 캡핑 구조의 측벽들은 상기 제2 캡핑 구조의 측벽들을 넘어서(beyond) 각각 배치되는 것인, 반도체 장치.
실시 예 18. 반도체 장치를 형성하는 방법에 있어서,
반도체 기판 내에 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 반도체 기판의 전면으로부터 상기 반도체 기판 내로 연장하는 것인, 트렌치를 형성하는 단계;
트렌치 내에 에피택셜 구조를 형성하는 단계로서, 상기 에피택셜 구조는 4족 원소를 포함하는 것인, 에피택셜 구조를 형성하는 단계;
상기 에피택셜 구조 상에 제1 캡핑 구조를 형성하는 단계로서, 상기 제1 캡핑 구조는 상기 4족 원소 및 상기 4족 원소와 상이한 제1 캡핑 구조 원소를 포함하는 것인, 제1 캡핑 구조를 형성하는 단계;
상기 제1 캡핑 구조 상에 상기 제1 캡핑 구조 원소를 포함하는 캡핑 층을 형성하는 단계로서, 상기 캡핑 층의 측벽들은 상기 제1 캡핑 구조의 측벽들로부터 각각 오프셋되는 것인, 캡핑 층을 형성하는 단계;
상기 에피택셜 구조 내에 적어도 부분적으로, 그리고 이격되는 제1 도핑 영역 및 제2 도핑 영역을 형성하는 단계로서, 상기 제1 도핑 영역은 제1 도핑 유형을 포함하고, 상기 제2 도핑 영역은 상기 제1 도핑 영역과 상이한 제2 도핑 유형을 포함하는 것인, 제1 도핑 영역 및 제2 도핑 영역을 형성하는 단계; 및
상기 캡핑 층을 제2 캡핑 구조로 패터닝하는 단계로서, 상기 제2 캡핑 구조는 상기 제1 캡핑 구조에 의해 상기 에피택셜 구조로부터 분리되는 것인, 상기 캡핑 층을 패터닝하는 단계
를 포함하는 반도체 장치를 형성하는 방법.
실시 예 19. 실시 예 18에 있어서,
상기 트렌치가 형성되기 전에, 상기 반도체 기판의 전면 상에 제1 패터닝된 유전체 층을 형성하는 단계로서, 상기 캡핑 층의 제1 표면은 상기 제1 캡핑 구조와 접촉하고 상기 캡핑 층의 제2 표면은 상기 제1 패터닝된 유전체 층과 접촉하며, 상기 캡핑 층의 상기 제2 표면은 상기 캡핑 층의 상기 제1 표면과 상기 반도체 기판의 상기 전면 사이에 배치되는 것인, 제1 패터닝된 유전체 층을 형성하는 단계를 더 포함하는 반도체 장치를 형성하는 방법.
실시 예 20. 실시 예 19에 있어서,
상기 제2 캡핑 구조 상에 제2 유전체 층을 형성하는 단계;
상기 제2 유전체 층을 제2 패터닝된 유전체 층으로 패터닝하는 단계로서, 상기 제2 패터닝된 유전체 층은 상기 제1 도핑 영역 및 상기 제2 도핑 영역을 노출시키는 제2 패터닝된 유전체 층 개구를 포함하는 것인, 상기 제2 유전체 층을 제2 패터닝된 유전체 층으로 패터닝하는 단계;
상기 제1 도핑 영역 및 상기 제2 도핑 영역 상에 실리사이드 구조를 각각 형성하는 단계;
상기 제2 패터닝된 유전체 층 및 상기 실리사이드 구조 상에 콘택 에칭 정지 층(CESL)을 형성하는 단계로서, 상기 CESL은 상기 제2 패터닝된 유전체 층 개구를 적어도 부분적으로 충전하는 것인, CESL을 형성하는 단계;
상기 CESL 상에 층간 절연(interlayer dielectric, ILD) 층을 형성하는 단계; 및
상기 제1 도핑 영역 및 상기 제2 도핑 영역으로 각각 연장되는 상기 ILD 층에 도전성 콘택을 형성하는 단계
를 더 포함하는 반도체 장치를 형성하는 방법.

Claims (10)

  1. 반도체 장치에 있어서,
    반도체 기판 내에 배치되는 제1 4족 원소(group IV chemical element)를 포함하는 에피택셜(epitaxial) 구조로서, 상기 에피택셜 구조는 상기 반도체 기판의 제1 면으로부터 상기 반도체 기판 내로 연장하는 것인, 에피택셜 구조;
    상기 에피택셜 구조 내에 적어도 부분적으로 배치되는 광 검출기;
    상기 반도체 기판의 상기 제1 면 상의 상기 에피택셜 구조를 커버하는 상기 제1 4족 원소와 상이한 제1 캡핑(capping) 구조 원소를 포함하는 제1 캡핑 구조; 및
    상기 제1 캡핑 구조와 상기 에피택셜 구조 사이에 배치되는 제2 캡핑 구조로서, 상기 제2 캡핑 구조는 상기 제1 4족 원소 및 제1 캡핑 구조 원소를 포함하는 것인, 제2 캡핑 구조
    를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 캡핑 구조 원소는 상기 제1 4족 원소와 상이한 제2 4족 원소를 포함하는 것인, 반도체 장치.
  3. 제1항에 있어서, 상기 제2 캡핑 구조는 5 나노미터(nm) 내지 25 nm 사이의 두께를 갖는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 제2 캡핑 구조에서 상기 제1 4족 원소의 농도는 20 퍼센트 내지 70 퍼센트 사이인 것인, 반도체 장치.
  5. 제4항에 있어서, 상기 제2 캡핑 구조에서 상기 제1 4족 원소의 농도는 상기 제1 캡핑 구조의 하부 표면(lower surface)에서부터 상기 제1 캡핑 구조의 상부 표면(upper surface)까지 동일한 것인, 반도체 장치.
  6. 제1항에 있어서, 제2 캡핑 구조에서 상기 제1 4족 원소의 농도는 상기 제2 캡핑 구조의 하부 표면으로부터 상기 제2 캡핑 구조의 상부 표면까지 증가하는 것인, 반도체 장치.
  7. 반도체 장치에 있어서,
    반도체 기판 내에 배치되는 4족 원소를 포함하는 에피택셜 구조로서, 상기 에피택셜 구조는 상기 반도체 기판의 전면(front-side)으로부터 상기 반도체 기판내로 연장하는 것인, 에피택셜 구조;
    상기 에피택셜 구조 내에 적어도 부분적으로 배치되는 광 검출기로서, 상기 광 검출기는 상기 에피택셜 구조 내에 적어도 부분적으로 배치되고 측 방향으로 이격되는 제1 도핑 영역 및 제2 도핑 영역을 포함하고, 상기 제1 도핑 영역은 제1 도핑 타입을 포함하고, 상기 제2 도핑 영역은 상기 제1 도핑 타입과 상이한 제2 도핑 타입을 포함하는 것인, 광 검출기;
    상기 반도체 기판의 전면 상에 상기 에피택셜 구조를 커버하는 상기 4족 원소와 상이한 제1 캡핑 구조 원소를 포함하는 제1 캡핑 구조; 및
    상기 제1 캡핑 구조와 상기 에피택셜 구조 사이에 배치되는 제2 캡핑 구조로서, 상기 제2 캡핑 구조는 상기 4족 원소 및 상기 제1 캡핑 구조 원소를 포함하는 것인, 제2 캡핑 구조
    를 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 반도체 기판 상에 배치되는 제1 패터닝된 유전체 층으로서, 상기 제1 패터닝된 유전체 층은 상기 에피택셜 구조의 대향하는 측벽들과 접촉하고, 상기 제1 패터닝된 유전체 층의 하부 표면은 상기 제2 캡핑 구조의 하부 표면과 상기 반도체 기판의 전면 사이에 배치되는 것인, 제1 패터닝된 유전체 층을 더 포함하는 반도체 장치.
  9. 제7항에 있어서, 상기 제1 도핑 영역 및 제2 도핑 영역은 상기 제2 캡핑 구조 및 상기 제1 캡핑 구조 내로 각각 상기 에피택셜 구조 아래에서 각각 연장하는 것인, 반도체 장치.
  10. 반도체 장치를 형성하는 방법에 있어서,
    반도체 기판 내에 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 반도체 기판의 전면으로부터 상기 반도체 기판 내로 연장하는 것인, 트렌치를 형성하는 단계;
    트렌치 내에 에피택셜 구조를 형성하는 단계로서, 상기 에피택셜 구조는 4족 원소를 포함하는 것인, 에피택셜 구조를 형성하는 단계;
    상기 에피택셜 구조 상에 제1 캡핑 구조를 형성하는 단계로서, 상기 제1 캡핑 구조는 상기 4족 원소 및 상기 4족 원소와 상이한 제1 캡핑 구조 원소를 포함하는 것인, 제1 캡핑 구조를 형성하는 단계;
    상기 제1 캡핑 구조 상에 상기 제1 캡핑 구조 원소를 포함하는 캡핑 층을 형성하는 단계로서, 상기 캡핑 층의 측벽들은 상기 제1 캡핑 구조의 측벽들로부터 각각 오프셋되는 것인, 캡핑 층을 형성하는 단계;
    상기 에피택셜 구조 내에 적어도 부분적으로, 그리고 이격되는 제1 도핑 영역 및 제2 도핑 영역을 형성하는 단계로서, 상기 제1 도핑 영역은 제1 도핑 유형을 포함하고, 상기 제2 도핑 영역은 상기 제1 도핑 영역과 상이한 제2 도핑 유형을 포함하는 것인, 제1 도핑 영역 및 제2 도핑 영역을 형성하는 단계; 및
    상기 캡핑 층을 제2 캡핑 구조로 패터닝하는 단계로서, 상기 제2 캡핑 구조는 상기 제1 캡핑 구조에 의해 상기 에피택셜 구조로부터 분리되는 것인, 상기 캡핑 층을 패터닝하는 단계
    를 포함하는 반도체 장치를 형성하는 방법.
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