CN110767666B - 覆盖结构、半导体器件及其形成方法 - Google Patents

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Abstract

在一些实施例中，提供了一种半导体器件。该半导体器件包括设置在半导体衬底中的外延结构，其中，该外延结构具有IV族化学元素，其中，外延结构从半导体衬底的第一侧延伸到半导体衬底中。光电检测器至少部分地布置在外延结构中。具有与第一IV族化学元素不同的第一覆盖结构化学元素的第一覆盖结构覆盖位于半导体衬底的第一侧上的外延结构。第二覆盖结构布置在第一覆盖结构和外延结构之间，其中，第二覆盖结构包括IV族化学元素和第一覆盖结构化学元素。本发明的实施例还提供了半导体器件的形成方法。

Description

覆盖结构、半导体器件及其形成方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地涉及覆盖结构、半导体器件及其形成方法。
背景技术
许多现代电子器件(例如，数码相机、光学成像器件等)包括图像传感器。一些类型的图像传感器包括电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。与CCD图像传感器相比，CMOS图像传感器由于低功耗、小尺寸、快速数据处理、数据的直接输出以及低制造成本而受到欢迎。一些类型的CMOS图像传感器包括前照式(FSI)图像传感器和背照式(BSI)图像传感器。
发明内容
根据本发明的一方面，提供了一种半导体器件，包括：外延结构，设置在半导体衬底中，并包括第一IV族化学元素，其中，所述外延结构从所述半导体衬底的第一侧延伸到所述半导体衬底中；光电检测器，至少部分地设置在所述外延结构中；第一覆盖结构，包括与所述第一IV族化学元素不同的第一覆盖结构化学元素并覆盖位于所述半导体衬底的第一侧上的所述外延结构；以及第二覆盖结构，设置在所述第一覆盖结构和所述外延结构之间，其中，所述第二覆盖结构包括所述第一IV族化学元素和所述第一覆盖结构化学元素。
根据本发明的另一方面，提供了一种半导体器件，包括：外延结构，包括设置在半导体衬底中的IV族化学元素，其中，所述外延结构从所述半导体衬底的前侧延伸到所述半导体衬底中；光电检测器，至少部分地设置在所述外延结构中，其中，所述光电检测器包括至少部分地设置在所述外延结构中并且横向间隔开的第一掺杂区和第二掺杂区，其中，所述第一掺杂区包括第一掺杂类型，并且所述第二掺杂区包括与所述第一掺杂类型不同的第二掺杂类型；第一覆盖结构，包括与所述IV族化学元素不同的第一覆盖结构化学元素并覆盖位于所述半导体衬底的前侧上的所述外延结构；以及第二覆盖结构，设置在所述第一覆盖结构和所述外延结构之间，其中，所述第二覆盖结构包括所述IV族化学元素和所述第一覆盖结构化学元素。
根据本发明的又一方面，提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底中形成沟槽，其中，所述沟槽从所述半导体衬底的前侧延伸到所述半导体衬底中；在所述沟槽中形成外延结构，其中，所述外延结构包括IV族化学元素；在所述外延结构上形成第一覆盖结构，其中，所述第一覆盖结构包括IV族化学元素和与所述IV族化学元素不同的第一覆盖结构化学元素；在所述第一覆盖结构上形成包括所述第一覆盖结构化学元素的覆盖层，其中，所述覆盖层的侧壁分别偏离所述第一覆盖结构的侧壁；将第一掺杂区和第二掺杂区至少部分地形成在所述外延结构中并且形成为间隔开，其中，所述第一掺杂区包括第一掺杂类型，以及所述第二掺杂区包括与所述第一掺杂区不同的第二掺杂类型；以及将所述覆盖层图案化为第二覆盖结构，其中，所述第二覆盖结构通过所述第一覆盖结构与所述外延结构分离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出互补金属氧化物半导体(CMOS)图像传感器的一些实施例的截面图，其中，该图像传感器具有设置在第一覆盖结构和外延结构之间的第二覆盖结构。
图2示出图1的CMOS图像传感器的一些更详细的实施例的截面图。
图3示出图2的CMOS图像传感器的一些可选实施例的截面图。
图4示出堆叠的CMOS图像传感器的一些实施例的截面图，其中，该堆叠的CMOS图像传感器包括连接至逻辑器件的图1的CMOS图像传感器的一些更详细的实施例。
图5至图19示出用于形成堆叠的CMOS图像传感器的方法的一些实施例的一系列截面图，其中，该堆叠的CMOS图像传感器包括连接至逻辑器件的图1的CMOS图像传感器的一些更详细的实施例。
图20示出图5至图19的方法的一些实施例的流程图。
具体实施方式
现在将参考附图描述本发明，其中，相同的参考标号始终用于表示相同的元件，并且其中所示的各种结构不必按比例绘制。应当理解，该详细描述和相应的附图不以任何方式限制本发明的范围，并且详细描述和附图仅提供一些实例来说明本发明构思可以表现出来的一些方式。
本发明提供了许多不同的实施例或实例，用于实现本发明的不同特征。下面将描述组件和布置的具体实例，以简化本发明。当然，这些仅仅是实例并不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
一些互补金属氧化物半导体(CMOS)图像传感器包括半导体衬底，其中，该半导体衬底具有设置在半导体衬底中的多个锗外延结构。分别在锗外延结构上设置硅覆盖结构。均具有掺杂区的光电检测器分别设置在锗外延结构中。光电检测器配置为吸收入射辐射并产生与入射辐射相对应的相应电信号。掺杂区分别延伸穿过硅覆盖结构并延伸到锗外延结构中。硅覆盖结构钝化锗外延结构并提供硅原子以在掺杂区上形成硅化物结构。
CMOS图像传感器的一个挑战是暗电流。暗电流是即使没有光子进入光电检测器，也存在通过光电检测器的电流。由于带不连续(例如，硅和锗的最小导带能量和/或最大价带能量之间的差异)导致电荷载流子(例如，空穴)积聚在界面处，在锗外延结构和硅覆盖结构之间的界面处发生光电检测器中的主要暗电流源。暗电流通过使光电检测器产生可能与光电检测器分别吸收的实际入射辐射量不对应的电信号而降低CMOS图像传感器的性能。
例如，光电检测器中的一个可以吸收通常与产生第一输出信号的光电检测器相关的第一数量的入射辐射，其中，该第一输出信号对应于光电检测器所吸收的实际入射辐射量。然而，由于暗电流通过光电检测器，所以光电检测器可以产生第二输出信号，其中，该第二输出信号对应于光电检测器吸收的入射辐射量加上通过光电检测器的暗电流量。在一些CMOS图像传感器(例如，飞行时间传感器(time of flight sensors))中，光电检测器产生通过光电检测器吸收的与实际的入射辐射量(例如，波长介于约750纳米(nm)和约2.5微米(μm)之间的近红外(NIR)辐射)不对应的电信号可能在确定物体与CMOS图像传感器间隔开的距离时会对CMOS图像传感器的精度产生负面影响。
在各个实施例中，本申请涉及具有设置在第一覆盖结构和外延结构之间的第二覆盖结构的CMOS图像传感器。CMOS图像传感器包括设置在半导体衬底中的具有IV族化学元素的外延结构。外延结构从半导体衬底的第一侧延伸到半导体衬底中。在外延结构中至少部分地设置光电检测器。第一覆盖结构覆盖位于半导体衬底的第一侧上的外延结构。此外，第一覆盖结构包括具有与IV族化学元素不同的能带隙(例如，更大或更小)的第二化学元素。在第一覆盖结构和外延结构之间设置包括IV族化学元素和第二化学元素的第二覆盖结构。
因为第二覆盖结构包括IV族化学元素和第二化学元素，所以第二覆盖结构和外延结构之间的导带不连续性(例如，最小导带能量的差异)和/或价带不连续性(例如，最大价带能量的差异)可以小于第一覆盖结构和外延结构之间的导带不连续性和/或价带不连续性。因为第二覆盖结构和外延结构之间的导带不连续性和/或价带不连续性可能小于第一覆盖结构和外延结构之间的导带不连续性和/或价带不连续性，所以可以减少光电检测器中的暗电流量。因此，可以改善CMOS图像传感器的性能。
图1示出互补金属氧化物半导体(CMOS)图像传感器100的一些实施例的截面图，其中，该图像传感器具有设置在第一覆盖结构和外延结构之间的第二覆盖结构。
如图1所示，CMOS图像传感器100包括半导体衬底102。半导体衬底102包括半导体衬底102的前侧102f和半导体衬底102的与半导体衬底102的前侧102f相对的背侧102b。在一些实施例中，半导体衬底102可包括任何类型的半导体主体(例如，单晶硅/CMOS块、硅锗(SiGe)、绝缘体上硅(SOI)等)。在进一步的实施例中，在半导体衬底102的前侧102f上设置第一图案化的介电层104。在又一些实施例中，第一图案化介电层104可包括例如氧化物、氮化物、氮氧化物等。
在半导体衬底102中设置外延结构106。外延结构106从半导体衬底102的前侧102f延伸到半导体衬底102中。外延结构106包括IV族化学元素(例如，锗、硅等)。在一些实施例中，外延结构106包括与半导体衬底102不同的IV族化学元素。在进一步的实施例中，外延结构106包括本征(例如，未掺杂的)锗。
在外延结构106中至少部分地设置光电检测器107。光电检测器107配置为吸收入射辐射108(例如，光子)并产生与入射辐射相对应的相应电信号。在一些实施例中，光电检测器107配置为吸收具有近红外(NIR)波长(例如，介于约750纳米(nm)和约2.5微米(μm)之间)的入射辐射108。在一些实施例中，光电检测器107可以是例如光电二极管、电荷耦合器件(CCD)、光电晶体管、光敏电阻器等。在进一步的实施例中，在半导体衬底102的背侧102b上设置微透镜110。微透镜配置为将入射辐射108(例如，光)聚焦到光电检测器107。
第一覆盖结构112覆盖位于半导体衬底102的前侧102f上的外延结构106。第一覆盖结构112包括例如，IV族化学元素(例如，硅、锗等)的化学元素。在一些实施例中，第一覆盖结构112包括晶体硅。在一些实施例中，第一覆盖结构112包括非晶硅。在进一步的实施例中，第一覆盖结构112不包括与外延结构106相同的IV族元素。在进一步的实施例中，第一覆盖结构112具有与外延结构106不同(例如，更大或更小)的带隙，这导致第一覆盖结构112和外延结构106之间的带不连续性(例如，第一覆盖结构112和外延结构106的最小导带能量和/或最大价带能量之间的差异)。
在第一覆盖结构112和外延结构106之间设置第二覆盖结构114。第二覆盖结构114包括外延结构106的IV族化学元素和第一覆盖结构112的化学元素。在一些实施例中，第二覆盖结构114包括晶体硅-锗合金(例如，SixGex-1)。
在一些实施例中，第二覆盖结构114的带隙可以与第一覆盖结构112和/或外延结构106的最小导带能量和/或最大价带能量重叠。在进一步的实施例中，第二覆盖结构114和外延结构106之间的导带不连续性(例如，最小导带能量的差异)可以小于第一覆盖结构112和外延结构106之间的导带不连续性。在又一实施例中，第二覆盖结构114和外延结构106之间的价带不连续性(例如，最大价带能量的差异)可以小于第一覆盖结构112和外延结构106之间的价带不连续性。因为第二覆盖结构114和外延结构106之间的导带不连续性和/或价带不连续性可能小于第一覆盖结构112和外延结构106之间的导带不连续性和/或价带不连续性，可以减少光电检测器107中的暗电流量。因此，可以改善CMOS图像传感器100的性能。
在一些实施例中，第二覆盖结构114可以将光电检测器107中的暗电流减小到低于约0.5纳安(nA)或低于约1.0nA。在没有第二覆盖结构114的情况下，光电检测器107中的暗电流可以例如超过该量。通过将光电检测器107中的暗电流减小到低于约0.5nA或低于约1.0nA，CMOS图像传感器100可以例如用于飞行时间(time-of-flight)传感器应用(例如，配置为基于已知的光速确定物体与图像传感器间隔开的距离的图像传感器)。如果光电检测器107中的暗电流大于约1.0nA，则光电检测器107可能由于暗电流的大小而不能可靠地测量飞行时间。
图2示出图1的CMOS图像传感器100的一些更详细的实施例的截面图。
如图2所示，外延结构106的相对侧壁分别接触半导体衬底102和第一图案化介电层104。在一些实施例中，外延结构106具有下表面，其中，该下表面设置在半导体衬底102的前侧102f与第一图案化介电层104的下表面之间。在进一步的实施例中，外延结构106接触第二覆盖结构114。
在一些实施例中，第二覆盖结构114的相对侧壁分别接触第一图案化介电层104和第一覆盖结构112。在一些实施例中，第二覆盖结构114的相对侧壁可以与外延结构106的侧壁大致对准。第二覆盖结构114可以具有设置在第一图案化介电层104的上表面和第一图案化介电层104的下表面之间的上表面。在一些实施例中，在半导体衬底102的前侧102f与第二覆盖结构114的下表面之间设置第一图案化介电层104的下表面。在进一步的实施例中，第二覆盖结构114接触外延结构106、第一图案化介电层104和第一覆盖结构112。在又一实施例中，第二覆盖结构可具有介于约5nm和约25nm之间的厚度或介于约5nm和约15nm之间的厚度。
在一些实施例中，对于第一IV族化学元素(例如，锗或一些其他元素)，第二覆盖结构114可具有介于约20％和70％之间的浓度(例如，按质量、体积、原子或一些其他指标)。在这种实施例中，对于第二化学元素(例如，硅或一些其他元素)，第二覆盖结构114可具有介于约30％和80％之间的浓度。在一些实施例中，第二覆盖结构114可以是或包括SixGe1-x，其中，x介于约0.2和约0.7之间。第二覆盖结构114中的IV族化学元素和/或第二化学元素的浓度从第二覆盖结构114的下表面至第二覆盖结构114的上表面大致相同。
在其他实施例中，第二覆盖结构114中的IV族化学元素的浓度可以沿梯度(例如，连续地或离散地)从第二覆盖结构114的下表面附近的第一浓度增加至第二覆盖结构114的上表面附近的第二浓度。第二覆盖结构114中的第二化学元素的浓度可以沿梯度(例如，连续地或离散地)从第二覆盖结构114的上表面附近的第三浓度增加至第二覆盖结构114的下表面附近的第四浓度。在这种实施例中，IV族化学元素在第二覆盖结构114的下表面附近的第一浓度可以为约1％，并且IV族化学元素在二覆盖结构114的上表面附近的第二浓度可以为约99％。在进一步的这种实施例中，第二化学元素在第二覆盖结构114的下表面附近的第四浓度可以为约99％，并且第二化学元素在第二覆盖结构114的上表面附近的第三浓度可以为约1％。在一些实施例中，第二覆盖结构114可以是或包括SixGe1-x，并且x可以从第二覆盖结构114的下表面处或附近的约1.0增加(例如，连续地或离散地)至第二覆盖结构114的上表面处或附近的约0.0。
在一些实施例中，第一覆盖结构112接触第二覆盖结构114和第一图案化介电层104。第一覆盖结构112可以接触位于外延结构106的相对侧壁上的第一图案化介电层104。在一些实施例中，第一覆盖结构112可以具有分别设置在第二覆盖结构114的侧壁之外的侧壁。在进一步的实施例中，第一覆盖结构112具有设置在第一覆盖结构112的第二下表面和第二覆盖结构114之间的第一下表面。在这种实施例中，该第一下表面可以设置在第二覆盖结构114的侧壁之外。在又一实施例中，第一覆盖结构112可具有介于约20nm和约100nm之间的厚度。
还如图2所示，第一掺杂区202和第二掺杂区204至少部分地设置在外延结构106中并且横向间隔开。第一掺杂区202和第二掺杂区204分别是一个或多个掺杂的(例如，n型掺杂或p型掺杂)半导体材料的邻接区。在一些实施例中，第一掺杂区202包括第一掺杂类型(例如，n型掺杂)，第二掺杂区204包括与第一掺杂类型相对的第二掺杂类型(例如，p型掺杂)。在一些实施例中，第一掺杂区202和/或第二掺杂区204延伸到外延结构106的下表面的下方。在这种实施例中，可以在第二覆盖结构114和/或第一覆盖结构112中至少部分地设置第一掺杂区202和/或第二掺杂区204。
在一些实施例中，光电检测器107可以包括第一掺杂区202、第二掺杂区204、以及外延结构106的位于第一掺杂区202和第二掺杂区204之间的部分。在这种实施例中，光电检测器可以是PIN光电二极管(例如，设置在p型半导体材料和n型半导体材料之间的本征半导体材料)。光电检测器107可以是反向偏置的(例如，向第二掺杂区施加负电压并且向第一掺杂区施加正电压)以在外延结构106中形成耗尽区，从而使得耗尽区吸收入射辐射(例如，光子)。光电检测器107输出与吸收的入射辐射相对应的电信号。在进一步的实施例中，可以向第一掺杂区202施加约正1.5伏(V)至约正3伏的电压，并且可以向第二掺杂区204施加约0V(例如，接地)至约负3V的电压。
硅化物结构206可以分别设置在第一掺杂区202和第二掺杂区204上。在一些实施例中，在第一覆盖结构112的下表面和第一覆盖结构112的上表面之间设置硅化物结构206的上表面。在其他实施例中，硅化物结构206的上表面可以与第二覆盖结构114的上表面共面，或设置在第二覆盖结构114的上表面和第二覆盖结构114的下表面之间。在进一步的实施例中，硅化物结构206的下表面可以与第一覆盖结构112的下表面共面或设置在第一覆盖结构112的下表面下方。
在第一覆盖结构112和第一图案化介电层104上设置第二图案化介电层208。在一些实施例中，第一覆盖结构112将第二图案化介电层208与第二覆盖结构114分离。在一些实施例中，第二图案化介电层208可具有设置在第二下表面和第三下表面之间的第一下表面。在这种实施例中，第二下表面可以部分地设置在第二覆盖结构114下方，第一下表面可以部分地设置在第一覆盖结构112下方并且与第二覆盖结构114横向间隔开，并且第三下表面可以设置在第一图案化介电层104下方并且与第二覆盖结构114和第一覆盖结构112横向间隔开。在进一步的实施例中，第二图案化介电层208可包括例如氧化物、氮化物、氮氧化物等。
在第二图案化介电层208上设置接触蚀刻停止层(CESL)210。在一些实施例中，CESL 210可具有设置在第二下表面和第三下表面之间的第一下表面。在这种实施例中，第二下表面可以部分地设置在第二覆盖结构114下方，第一下表面可以部分地设置在第一覆盖结构112下方并且与第二覆盖结构114横向间隔开，并且第三下表面可以设置在第一图案化介电层104下方并与第二覆盖结构114和第一覆盖结构112横向间隔开。
在进一步的实施例中，在每个硅化物结构206上至少部分地设置CESL 210。在这种实施例中，CESL 210可以具有第四下表面和第五下表面，其中，第四下表面和第五下表面分别设置在硅化物结构206下方以及在CESL 210的第二下表面和CESL 210的第三下表面之间。在其他实施例中，第四下表面和第五下表面可以与CESL 210的第二下表面共面，或可以设置在CESL 210的第二下表面下方。在又一实施例中，CESL 210可包括例如氮化物、氧化物、碳化物等。
在CESL 210上设置层间介电(ILD)层212。在一些实施例中，ILD层212的上表面可以共形地加衬里于CESL 210的下表面。在进一步的实施例中，ILD层212可以具有大致平坦的下表面。在又一实施例中，ILD层212可以包括低k介电层(例如，介电常数小于约3.9的介电层)、超低k介电层或氧化物(例如，SiO2)中的一个或多个。
在ILD层212中设置多个导电接触件214。在一些实施例中，导电接触件214延伸穿过ILD层212和CESL 210以分别接触硅化物结构206。在一些实施例中，在ILD层212的下表面上设置多个导电部件216(例如，导线和导电通孔)。在一些实施例中，ILD层212可具有设置在第一导电接触件214和第二导电接触件214之间的一对侧壁，其中，第一导电接触件214连接至设置在第一掺杂区202上的硅化物结构206，并且第二导电接触件214连接至设置在第二掺杂区204上的硅化物结构206。ILD层212的一对侧壁可以限定ILD层212中的开口的侧面。可以在ILD层212中设置开口以减少ILD层212吸收的入射辐射量，这可以减少光电检测器107输出的电信号中的噪声量。
在一些实施例中，在ILD层212和导电部件216上设置第三介电层218。第三介电层218可以共形地加衬里于ILD层212和导电部件216。在一些实施例中，第三介电层218可以沿着ILD层212的一对侧壁延伸。在一些实施例中，第三介电层218可以沿着ILD层212的一对侧壁延伸穿过CESL 210并进入到第二图案化介电层208中，从而使得第三介电层218接触第二图案化介电层208、CESL 210和ILD层212。在进一步的实施例中，第三介电层218可包括例如氧化物、氮化物、氮氧化物等。
在一些实施例中，在第三介电层218上设置钝化层220。在一些实施例中，钝化层220可以共形地加衬里于第三介电层218。在进一步的实施例中，钝化层220可以包括氮化物、氧化物、氮氧化物、聚合物等。在又一实施例中，第二图案化介电层208、CESL 210、ILD层212、第三介电层218和钝化层220可以是互连结构222的部分。互连结构222配置为在设置在半导体衬底102上的各种器件和/或设置在钝化层220上的输入/输出结构(未示出)(例如，接触焊盘、焊料凸块等)之间提供电连接。
图3示出图2的CMOS图像传感器100的一些可选实施例的截面图。
如图3所示，在外延结构106中至少部分地设置第三掺杂区302。在一些实施例中，第三掺杂区302设置为沿第二掺杂区204的相对侧并且设置在第二掺杂区204与半导体衬底102的背侧102b之间。在一些实施例中，第三掺杂区302包括第一掺杂类型(例如，n型掺杂)。在进一步的实施例中，第三掺杂区302可以在外延结构106的下表面下方延伸。在这种实施例中，第三掺杂区302可以至少部分地设置在第二覆盖结构114和/或第一覆盖结构112中。在又一实施例中，硅化物结构206中的一个可以设置在第二掺杂区204和第三掺杂区302上。
还如图3所示，外延结构106的下表面与第一图案化介电层104的下表面共面。在一些实施例中，第一覆盖结构112具有与第二覆盖结构114的侧壁大致对准的侧壁。在进一步的实施例中，第二图案化介电层208可以接触第一覆盖结构112、第二覆盖结构114和第一图案化介电层104。在又一实施例中，钝化层220可以接触ILD层212和导电部件216。
图4示出堆叠的CMOS图像传感器400的一些实施例的截面图，其中，该堆叠的CMOS图像传感器包括连接至逻辑器件的图1的CMOS图像传感器100的一些更详细的实施例。
如图4所示，互连结构222包括设置在钝化层220上的第一接合结构404。在一些实施例中，可以在ILD层212上设置第一接合结构404。多个CMOS图像传感器接触焊盘406设置在第一接合结构404中并且电连接至多个导电部件216。在进一步的实施例中，CMOS图像传感器接触焊盘406可包括例如铝、金、铜等。在又一实施例中，第一接合结构404可以是例如氧化物、氮化物、聚合物等。
在一些实施例中，CMOS图像传感器100可以是飞行时间传感器，其中，该飞行时间传感器配置为基于已知的光速确定物体与CMOS图像传感器间隔开的距离。例如，设置在CMOS图像传感器100上或附近的光脉冲发生器(未示出)可以将光脉冲(例如，NIR辐射)投射到物体上。基于投射光脉冲的时间与光电检测器107吸收反射光脉冲的时间之间的时间差，可以确定物体与CMOS图像传感器100间隔开的距离。
逻辑器件402包括半导体器件408(例如，金属氧化物半导体场效应晶体管(MOSFET))。在一些实施例中，逻辑器件402是配置为处理从CMOS图像传感器100接收的电信号的专用集成电路(ASIC)。半导体器件408可以设置在第二半导体衬底410的前侧410f上。在一些实施例中，半导体器件408包括设置在第二半导体衬底410中的一对源极/漏极区412。在进一步的实施例中，半导体器件408包括设置在第二半导体衬底410的前侧410f上的栅极电介质414，以及设置在栅极电介质414上的栅电极416。在又一实施例中，侧壁间隔件418可以设置在栅电极416和栅极电介质414的相对侧上。
在第二半导体衬底410的前侧410f上设置第二互连结构420。第二互连结构420包括设置在第二半导体衬底410的前侧410f上的第二ILD层422。在一些实施例中，第二ILD层422可以包括一层或多层低k电介质、超低k电介质、氧化物等。在一些实施例中，在第二ILD层422中设置逻辑器件导电接触件424。在进一步的实施例中，逻辑器件导电接触件424从栅电极416和一对源极/漏极区412延伸到设置在第二ILD层422中的多个逻辑器件导电部件426(例如，导线和导电通孔)中。
在一些实施例中，第二互连结构420包括设置在第二ILD层422上的第二接合结构428。多个逻辑器件接触焊盘430设置在第二接合结构428中并且电连接至多个逻辑器件导电部件426。在进一步的实施例中，第二接合结构428和/或逻辑器件接触焊盘430分别接合(例如，共晶接合、混合接合等)至第一接合结构404和/或CMOS图像传感器接触焊盘406，从而使得半导体器件408经由互连结构222和第二互连结构420电连接至CMOS图像传感器100的光电检测器107。在又一实施例中，光电检测器107的第一掺杂区202可以经由互连结构222和第二互连结构420电连接至半导体器件408的栅电极416。
图5至图19示出用于形成堆叠的CMOS图像传感器400的方法的一些实施例的一系列截面图，其中，该堆叠的CMOS图像传感器包括连接至逻辑器件402的图1的CMOS图像传感器100的一些更详细的实施例。
如图5所示，在半导体衬底102中形成沟槽502。在一些实施例中，沟槽502从半导体衬底102的前侧102f延伸到半导体衬底102中。在进一步的实施例中，沟槽502延伸穿过第一图案化介电层104，其中，第一图案化介电层104设置在半导体衬底102的前侧102f上。
在一些实施例中，用于形成沟槽502的工艺包括对半导体衬底102实施蚀刻(例如，干蚀刻和/或湿蚀刻)。在一些实施例中，可以利用形成在半导体衬底102的前侧102f上的图案化掩模层(未示出)来实施蚀刻。后续地，将半导体衬底102的前侧102f暴露于蚀刻剂以去除半导体衬底102的未被掩模层覆盖的部分以形成沟槽502。在进一步的实施例中，可以利用设置在半导体衬底102的前侧102f上的第一介电层(未示出)来实施蚀刻。在这种实施例中，形成沟槽502的蚀刻可以去除第一介电层的未被掩模层(未示出)覆盖的部分，以形成第一图案化介电层104。在又一实施例中，可以通过例如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、溅射等在半导体衬底102的前侧102f上沉积和/或生长第一介电层。
如图6所示，在沟槽502中形成外延结构106。外延结构106包括IV族化学元素(例如，锗)。在一些实施例中，外延结构106可以形成为具有设置在半导体衬底102的前侧102f和第一图案化介电层104的前侧表面之间的前侧表面。在进一步的实施例中，可以通过例如汽相外延(VPE)、分子束外延(MBE)、液相外延(LPE)、固相外延(SPE)、减压化学汽相沉积(RP-CVD)外延、金属有机汽相外延(MOVPE)等来形成外延结构106。
如图7所示，在外延结构106上形成第二覆盖结构114。第二覆盖结构114包括与外延结构106相同的IV族化学元素和第二化学元素。在一些实施例中，第二化学元素可以是例如与外延结构106的IV族化学元素不同的IV族化学元素(例如，硅)。在进一步的实施例中，第二覆盖结构114可以形成为具有设置在第一图案化介电层104的前侧表面上方的前侧表面。
在一些实施例中，可以通过CVD、PVD、ALD、VPE、MBE、LPE、SPE、RP-CVD、MOVPE等形成第二覆盖结构114。在进一步的实施例中，可以在具有泵入处理室中的硅前体(例如，硅烷(SiH4)气体、二氯硅烷(DCS)气体等)和/或锗前体(例如，锗烷(GeH4)气体)的处理室中形成第二覆盖结构114。在进一步的实施例中，锗前体与硅前体的流量比可以介于约1.6和约3.5之间。在又一实施例中，第二覆盖结构114选择性地形成在外延结构106上，从而使得第二覆盖结构114形成为具有与外延结构106的侧壁大致对准的侧壁。
如图8所示，在第一图案化介电层104和第二覆盖结构114上形成第一覆盖层802。第一覆盖层802包括与第二覆盖结构114相同的第二化学元素。在一些实施例中，第一覆盖层802不包括与外延结构106相同的IV族元素。在进一步的实施例中，第一覆盖层802共形地加衬里于第一图案化介电层104和第二覆盖结构114。在进一步的实施例中，第一覆盖层802具有与外延结构106不同的带隙，这导致第一覆盖结构112和外延结构106之间的带不连续性(例如，第一覆盖结构112和外延结构106的最小导带能量和/或最大价带能量之间的差异)。在又一实施例中，可以通过CVD、PVD、ALD、VPE、MBE、LPE、SPE、RP-CVD、MOVPE等形成第一覆盖层802。
虽然未示出，但在其他实施例中，可以在第一覆盖层802之后形成第二覆盖结构114。在这种实施例中，在图7中可以不形成(例如，通过外延)第二覆盖结构114。相反，可以在外延结构106上形成第一覆盖层802。此后，实施退火以促进第一覆盖层802的原子和外延结构106的原子在第一覆盖层802接触外延结构106的界面处相互扩散，从而由在第一覆盖层802和外延结构106之间的相互扩散的原子形成第二覆盖结构114。可以例如介于约700-850摄氏度的温度下实施退火。
还如图8所示，在第一覆盖层802上形成第二介电层804。在一些实施例中，第二介电层804可以共形地加衬里于第一覆盖层802。在进一步的实施例中，第二介电层804包括例如氧化物、氮化物、氮氧化物等。在又一实施例中，可以通过例如CVD、PVD、ALD、热氧化、溅射等形成第二介电层804。
如图9所示，在外延结构106中形成彼此横向间隔开的第一掺杂区202和第二掺杂区204。在一些实施例中，第一掺杂区202和第二掺杂区204形成为具有堆叠在半导体衬底102上方的第一覆盖层802和第二介电层804。在这种实施例中，第一掺杂区202和第二掺杂区204分别延伸到第二覆盖结构114和第一覆盖层802中。在进一步的这种实施例中，第一掺杂区202包括具有第一掺杂类型(例如，n型掺杂)的外延结构106、第二覆盖结构114和第一覆盖层802的邻接区，并且第二掺杂区204包括具有与第一掺杂类型不同的第二掺杂类型(例如，p型掺杂)的外延结构106、第二覆盖结构114和第一覆盖层802的邻接区。在进一步的实施例中，第一掺杂区202和第二掺杂区204可以通过离子注入工艺形成，并且可以利用一个或多个掩蔽层(未示出)来选择性地将离子注入到外延结构106、第二覆盖结构114、和第一覆盖层802中。在又一实施例中，光电检测器107可以包括第一掺杂区202、第二掺杂区204、以及外延结构106的位于第一掺杂区202和第二掺杂区204之间的部分。
如图10所示，将第一覆盖层802图案化为第一覆盖结构112，并且去除第二介电层804。在一些实施例中，用于去除第二介电层804的工艺可包括蚀刻第二介电层804和/或对第二介电层804实施平坦化工艺(例如，化学机械平坦化(CMP))以暴露第一覆盖层802。在进一步的实施例中，用于将第一覆盖层802图案化为第一覆盖结构112的工艺包括在第一覆盖层802上形成掩蔽层(未示出)。在一些实施例中，掩蔽层可以通过旋涂工艺形成，并且使用光刻进行图案化。在进一步的实施例中，该工艺包括在图案化的掩蔽层位于适当位置的情况下对第一覆盖层802实施蚀刻，并且后续剥离图案化的掩蔽层。在又一实施例中，可以在去除第二介电层804之前或之后将第一覆盖层802图案化成第一覆盖结构112。
在一些实施例中，第二覆盖结构114的带隙可以与第一覆盖结构112和/或外延结构106的最小导带能量和/或最大价带能量重叠。在进一步的实施例中，第二覆盖结构114和外延结构106之间的导带不连续性(例如，最小导带能量的差异)可以小于第一覆盖结构112和外延结构106之间的导带不连续性。在又一实施例中，第二覆盖结构114和外延结构106之间的价带不连续性(例如，最大价带能量的差异)可以小于第一覆盖结构112和外延结构106之间的价带不连续性。因为第二覆盖结构114和外延结构106之间的导带不连续性和/或价带不连续性可能小于第一覆盖结构112和外延结构106之间的导带不连续性和/或价带不连续性，所以可以减少光电检测器107中的暗电流量。因此，可以改善CMOS图像传感器100的性能。
如图11所示，在第一图案化介电层104、第一覆盖结构112、第一掺杂区202和第二掺杂区204上形成第三介电层1142。在一些实施例中，第三介电层1142包括例如氧化物、氮化物、氮氧化物等。在进一步的实施例中，第三介电层1142可以共形地加衬里于第一图案化介电层104、第一覆盖结构112、第一掺杂区202和第二掺杂区204。在又一实施例中，可以通过例如CVD、PVD、ALD、热氧化、溅射等形成第三介电层1142。此外，对半导体衬底102实施退火1144(例如，快速热退火(RTA)、微波退火、炉退火等)。退火1144配置为激活第一掺杂区202和第二掺杂区204的掺杂剂。
如图12所示，将第三介电层1142图案化为第二图案化介电层208。第二图案化介电层208包括分别暴露第一掺杂区202和第二掺杂区204的多个开口。在一些实施例中，用于将第三介电层1142图案化为第二图案化介电层208的工艺包括在第三介电层1142上形成掩蔽层(未示出)。在一些实施例中，掩蔽层可以通过旋涂工艺形成，并且使用光刻进行图案化。在进一步的实施例中，该工艺包括在图案化的掩蔽层位于适当位置的情况下对第三介电层1142实施蚀刻，并且后续剥离图案化的掩蔽层。
如图13所示，分别在第一掺杂区202和第二掺杂区204上形成硅化物结构206。在一些实施例中，用于形成硅化物结构206的工艺包括在第二图案化介电层208、第一掺杂区202和第二掺杂区204上方沉积金属层(未示出)。在一些实施例中，金属层可包括例如镍、钛、钴、钨或一些其他带正电元素。在金属层位于适当位置的情况下实施退火工艺(例如，RTA)，从而使得金属层与第一覆盖结构112发生反应以形成硅化物结构206。后续地，剥离金属层的未反应部分。
如图14所示，在第二图案化介电层208和硅化物结构206上形成接触蚀刻停止层(CESL)210。在一些实施例中，CESL 210可以共形地加衬里于第二图案化介电层208和硅化物结构206。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射等形成CESL 210。
如图15所示，在CESL 210上形成层间介电(ILD)层212。在一些实施例中，ILD层212可以包括一层或多层低k介电层、超低k介电层、氧化物等。在进一步的实施例中，可以通过例如CVD、PVD、ALD、溅射等来沉积ILD层212。在又一实施例中，可以对ILD层212实施平坦化工艺(例如，CMP)以形成大致平坦的前侧表面。
如图16所示，在ILD层212中形成导电接触件214。在一些实施例中，用于形成导电接触件214的工艺包括对ILD层212实施第一蚀刻以形成与导电接触件214相对应的接触开口。在一些实施例中，可以利用形成在ILD层212上方的图案化掩蔽层来实施蚀刻。在进一步的实施例中，该工艺包括用导电材料(例如钨)填充接触开口。在又一实施例中，可以通过沉积或生长(例如，通过CVD、PVD、ALD、溅射、电化学镀、化学镀等)覆盖ILD层212并填充接触开口的导电层来填充接触开口，并且然后对ILD层212实施平坦化工艺(例如，CMP)。在各个实施例中，该工艺可以是单镶嵌类工艺或双镶嵌类工艺的部分。
还如图16所示，在ILD层212中形成多个导电部件216(例如，导线和导电通孔)。在一些实施例中，可以在堆叠在ILD层212上的一个或多个金属间介电(IMD)层(未示出)中形成导电部件216。在一些实施例中，用于形成导电部件的工艺包括对ILD层212(或IMD层)实施蚀刻以形成导电部件开口。在一些实施例中，可以利用形成在ILD层212(或IMD层)上方的图案化掩蔽层来实施蚀刻。在进一步的实施例中，该工艺包括用导电材料(例如，铜、铝等)填充导电部件开口。在又一实施例中，可以通过沉积或生长(例如，通过CVD、PVD、ALD、溅射、电化学镀、化学镀等)覆盖ILD层212(或IMD层)并填充导电部件开口的导电层来填充开口，并且后续对ILD层212(或IMD层)实施平坦化(例如，CMP)。
如图17所示，在ILD层212和一些导电部件216上形成钝化层220。在一些实施例中，钝化层220可包括例如氧化物、氮化物、氮氧化物、聚合物等。在进一步的实施例中，可以通过CVD、PVD、ALD、溅射、旋涂工艺等形成钝化层220。
还如图17所示，在钝化层220上形成第一接合结构404和多个CMOS图像传感器接触焊盘406。在一些实施例中，用于形成第一接合结构404和CMOS图像传感器接触焊盘406的工艺包括在钝化层220上生长或沉积(例如，通过CVD、PVD、ALD、溅射、旋涂工艺等)第一接合结构404。后续地，可蚀刻第一接合结构404以在第一接合结构404中形成与CMOS图像传感器接触焊盘406相对应的开口。然后用导电材料(例如，铝、金、铜等)填充开口以形成CMOS图像传感器接触焊盘406。在进一步的实施例中，第二图案化介电层208、CESL 210、ILD层212、钝化层220、第一接合结构404和CMOS图像传感器接触焊盘406可以是互连结构222的部分。
如图18所示，CMOS图像传感器100接合至逻辑器件402。在一些实施例中，CMOS图像传感器100可以通过例如共晶接合、混合接合等接合至逻辑器件402。逻辑器件402包括设置在第二半导体衬底410的前侧410f上的半导体器件408(例如，MOSFET)。在一些实施例中，用于形成半导体器件408的工艺包括形成(例如，通过CVD和后续的蚀刻)堆叠在第二半导体衬底410的前侧410f上的栅极电介质414和栅电极416。一对源极/漏极区412在位于栅极电介质414和栅电极416的相对侧上形成半导体衬底102中(例如，通过选择性离子注入)。后续地，侧壁间隔件418在栅电极416和栅极电介质414的相对侧上形成在第二半导体衬底410的前侧410f上(例如，通过CVD和后续的蚀刻)。
在第二半导体衬底410的前侧410f上设置第二互连结构420。在一些实施例中，第二互连结构420包括设置在第二ILD层422中的逻辑器件导电接触件424和逻辑器件导电部件426。在一些实施例中，第二互连结构420可以包括设置在第二接合结构428中的多个逻辑器件接触焊盘430。在进一步的实施例中，用于形成第二互连结构420的工艺可以包括实施与形成互连结构222大致类似的工艺。在又一实施例中，第一接合结构404和/或CMOS图像传感器接触焊盘406可以分别接合至第二接合结构428和/或逻辑器件接触焊盘430。
如图19所示，在半导体衬底102的背侧102b上形成微透镜110。在一些实施例中，可以通过在半导体衬底102的背侧102b上沉积(例如，通过旋涂方法或沉积工艺)微透镜材料来形成微透镜110。在进一步的实施例中，可以翻转(例如，旋转180度)接合的CMOS图像传感器100和逻辑器件402以在半导体衬底102的背侧102b上形成微透镜材料。在微透镜材料上图案化具有弯曲的上表面的微透镜模板(未示出)。在一些实施例中，微透镜模板可以包括使用分配曝光剂量(例如，对于负性光刻胶，在曲面的底部处暴露较多的光并在曲面的顶部处暴露较少的光)曝光的光刻胶材料、显影和烘焙，以形成圆形。然后，根据微透镜模板，通过选择性蚀刻微透镜材料来形成微透镜110。
如图20所示，提供了用于形成堆叠的CMOS图像传感器的方法的一些实施例的流程图2000，其中，堆叠的CMOS图像传感器包括连接至逻辑器件的图1的CMOS图像传感器的一些实施例。虽然图20的流程2000在本文中示出和描述的为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。此外，在本文中并不是所有示出的步骤是对实施本发明的一个或多个方面或实施例是必须的，以及本文示出的步骤中的一个或多个可以在一个或多个单独的步骤和/或阶段中进行。
在操作2002处，在半导体衬底中形成包括IV族化学元素的外延结构，其中，外延结构从半导体衬底的第一侧延伸到半导体中。图5-图6示出对应于操作2002的一些实施例的一系列截面图。
在操作2004处，在外延结构上形成包括IV族化学元素和第二化学元素的第二覆盖结构。图7示出对应于操作2004的一些实施例的截面图。
在操作2006处，在第二覆盖结构上形成包括第二化学元素的第一覆盖层。图8示出对应于操作2006的一些实施例的截面图。
在操作2008处，在外延结构中形成光电检测器。图9示出对应于操作2008的一些实施例的截面图。
在操作2010处，蚀刻第一覆盖层以形成位于第二覆盖结构上的第一覆盖结构，其中，该第一覆盖结构包括第二化学元素。图10示出对应于操作2010的一些实施例的截面图。
在操作2012处，在半导体衬底的第一侧上形成互连结构。图11-图17示出了对应于操作2012的一些实施例的一系列截面图。
在操作2014处，互连结构接合至逻辑器件。图18示出对应于操作2014的一些实施例的截面图。
在操作2016处，在半导体衬底的与半导体衬底的第一侧相对的第二侧上形成微透镜。图19示出对应于操作2016的一些实施例的截面图。
在一些实施例中，本申请提供了一种半导体器件。该半导体器件包括设置在半导体衬底中的外延结构，其中，该外延结构包括第一IV族化学元素，其中，外延结构从半导体衬底的第一侧延伸到半导体衬底中。光电检测器至少部分地设置在外延结构中。具有第一覆盖结构化学元素的第一覆盖层覆盖位于半导体衬底的第一侧上的外延结构。第二覆盖结构设置在第一覆盖结构和外延结构之间，其中，第二覆盖结构包括第一IV族化学元素和第一覆盖结构化学元素。
在实施例中，所述第一覆盖结构化学元素包括与所述第一IV族化学元素不同的第二IV族化学元素。
在实施例中，所述第一IV族化学元素是锗，并且所述第二IV族化学元素是硅。
在实施例中，所述第二覆盖结构具有介于5nm和25nm之间的厚度。
在实施例中，所述第二覆盖结构中的所述第一IV族化学元素的浓度介于20％和70％之间。
在实施例中，所述第二覆盖结构中的所述第一IV族化学元素的浓度从所述第一覆盖结构的下表面至所述第一覆盖结构的上表面相同。
在实施例中，所述第二覆盖结构中的所述第一IV族化学元素的浓度从所述第二覆盖结构的下表面至所述第二覆盖结构的上表面增加。
在实施例中，在所述第二覆盖结构的下表面附近，所述第一IV族化学元素的第一浓度为1％，并且在所述第二覆盖结构的上表面附近，所述第一IV族化学元素的第二浓度为99％。
在实施例中，所述第二覆盖结构的上表面接触所述外延结构，并且所述第二覆盖结构的下表面接触所述第一覆盖结构。
在其他实施例中，本申请提供了一种半导体器件。该半导体器件包括设置在半导体衬底中的外延结构，其中，该外延结构包括IV族化学元素，其中，该外延结构从半导体衬底的前侧延伸到半导体衬底中。光电检测器至少部分地设置在外延结构中。光电检测器包括至少部分地设置在外延结构中并且彼此横向间隔开的第一掺杂区和第二掺杂区，其中，第一掺杂区包括第一掺杂类型，并且第二掺杂区包括与第一掺杂类型不同的第二掺杂类型。包括第一覆盖结构化学元素的第一覆盖结构覆盖位于半导体衬底的前侧上的外延结构。第二覆盖结构设置在第一覆盖结构和外延结构之间，其中，第二覆盖结构包括第一IV族化学元素和第一覆盖结构化学元素。
在实施例中，半导体器件还包括：第一图案化介电层，设置在所述半导体衬底上，其中，所述第一图案化介电层接触所述外延结构的相对侧壁，并且所述第一图案化介电层的下表面设置在所述第二覆盖结构的下表面与所述半导体衬底的前侧之间。
在实施例中，所述第一掺杂区和所述第二掺杂区分别在所述外延结构下方延伸到所述第二覆盖结构和所述第一覆盖结构中。
在实施例中，半导体器件还包括：第二图案化介电层，设置在所述第一覆盖结构上，其中，所述第一覆盖结构将所述第二图案化介电层与所述第二覆盖结构分离；以及接触蚀刻停止层CESL，设置在所述第二图案化介电层上，其中，所述第二图案化介电层将所述第一覆盖结构与所述CESL的第一上表面分开，并且所述CESL的第二上表面设置在所述第一掺杂区的侧面之间并且设置在所述CESL的第一上表面和所述外延结构之间。
在实施例中，半导体器件还包括：第一硅化物结构和第二硅化物结构，所述设置在所述第一掺杂区上和第二硅化物结构设置在所述第二掺杂区上；第二图案化介电层，设置在所述第一覆盖结构上且设置在所述第一硅化物结构和所述第二硅化物结构之间，其中，所述第一硅化物结构及所述第二硅化物结构的上表面分别设置在所述第二图案化介电层的上表面和所述外延结构之间；以及接触蚀刻停止层CESL，设置在所述第一硅化物结构、所述第二硅化物结构和所述第二图案化介电层上，其中，所述CESL接触所述第一硅化物结构、所述第二硅化物结构和所述第二图案化介电层的下表面。
在实施例中，所述第一覆盖结构的侧壁与所述第二覆盖结构的侧壁对准。
在实施例中，所述第二覆盖结构的侧壁与所述外延结构的侧壁对准。
在实施例中，所述第一覆盖结构的侧壁分别设置在所述第二覆盖结构的侧壁之外。
在其他实施例中，本申请提供了一种用于形成半导体器件的方法。该方法包括在半导体衬底中形成沟槽，其中，沟槽从半导体衬底的前侧延伸到半导体衬底中。在沟槽中形成外延结构，其中，外延结构包括IV族化学元素。在外延结构上形成第一覆盖结构，其中，第一覆盖结构包括IV族化学元素和第一覆盖结构化学元素。在第一覆盖结构上形成包括第一覆盖结构化学元素的覆盖层，其中，覆盖层的侧壁分别从第一覆盖结构的侧壁偏移。第一掺杂区和第二掺杂区至少部分地形成在外延结构中并且彼此间隔开，其中，第一掺杂区包括第一掺杂类型，以及第二掺杂区包括与第一掺杂类型不同的第二掺杂类型。将覆盖层图案化为第二覆盖结构，其中，第二覆盖结构通过第一覆盖结构与外延结构分离。
在实施例中，在形成所述沟槽之前，在所述半导体衬底的前侧上形成第一图案化介电层，其中，所述覆盖层的第一表面与所述第一覆盖结构接触，并且所述覆盖层的第二表面与所述第一图案化介电层接触，并且所述覆盖层的第二表面设置在所述覆盖层的第一表面和所述半导体衬底的前侧之间。
在实施例中，在所述第二覆盖结构上形成第二介电层；将所述第二介电层图案化为第二图案化介电层，其中，所述第二图案化介电层包括暴露所述第一掺杂区和所述第二掺杂区的第二图案化介电层开口；分别在所述第一掺杂区和所述第二掺杂区上形成硅化物结构；在所述第二图案化介电层和所述硅化物结构上形成接触蚀刻停止层CESL，其中，所述CESL至少部分地填充所述第二图案化介电层开口；在所述CESL上形成层间介电ILD层；以及在所述ILD层中形成分别延伸到所述第一掺杂区和所述第二掺杂区的导电接触件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
外延结构，设置在半导体衬底中，并包括第一IV族化学元素，其中，所述外延结构从所述半导体衬底的第一侧延伸到所述半导体衬底中；
光电检测器，至少部分地设置在所述外延结构中；
第一覆盖结构，包括与所述第一IV族化学元素不同的第一覆盖结构化学元素并覆盖位于所述半导体衬底的第一侧上的所述外延结构；以及
第二覆盖结构，设置在所述第一覆盖结构和所述外延结构之间，其中，所述第二覆盖结构包括所述第一IV族化学元素和所述第一覆盖结构化学元素，
第一图案化介电层，设置在所述半导体衬底上，其中，所述第一图案化介电层接触所述外延结构的相对侧壁，并且所述第一图案化介电层的下表面设置在所述第二覆盖结构的下表面与所述半导体衬底的所述第一侧之间。
2.根据权利要求1所述的半导体器件，其中，所述第一覆盖结构化学元素包括与所述第一IV族化学元素不同的第二IV族化学元素。
3.根据权利要求2所述的半导体器件，其中，所述第一IV族化学元素是锗，并且所述第二IV族化学元素是硅。
4.根据权利要求1所述的半导体器件，其中，所述第二覆盖结构具有介于5nm和25nm之间的厚度。
5.根据权利要求1所述的半导体器件，其中，所述第二覆盖结构中的所述第一IV族化学元素的浓度介于20％和70％之间。
6.根据权利要求5所述的半导体器件，其中，所述第二覆盖结构中的所述第一IV族化学元素的浓度从所述第一覆盖结构的下表面至所述第一覆盖结构的上表面相同。
7.根据权利要求1所述的半导体器件，其中，所述第二覆盖结构中的所述第一IV族化学元素的浓度从所述第二覆盖结构的下表面至所述第二覆盖结构的上表面增加。
8.根据权利要求7所述的半导体器件，其中，在所述第二覆盖结构的下表面附近，所述第一IV族化学元素的第一浓度为1％，并且在所述第二覆盖结构的上表面附近，所述第一IV族化学元素的第二浓度为99％。
9.根据权利要求8所述的半导体器件，其中，所述第二覆盖结构的上表面接触所述外延结构，并且所述第二覆盖结构的下表面接触所述第一覆盖结构。
10.一种半导体器件，包括：
外延结构，包括设置在半导体衬底中的IV族化学元素，其中，所述外延结构从所述半导体衬底的前侧延伸到所述半导体衬底中；
光电检测器，至少部分地设置在所述外延结构中，其中，所述光电检测器包括至少部分地设置在所述外延结构中并且横向间隔开的第一掺杂区和第二掺杂区，其中，所述第一掺杂区包括第一掺杂类型，并且所述第二掺杂区包括与所述第一掺杂类型不同的第二掺杂类型；
第一覆盖结构，包括与所述IV族化学元素不同的第一覆盖结构化学元素并覆盖位于所述半导体衬底的前侧上的所述外延结构；以及
第二覆盖结构，设置在所述第一覆盖结构和所述外延结构之间，其中，所述第二覆盖结构包括所述IV族化学元素和所述第一覆盖结构化学元素。
11.根据权利要求10所述的半导体器件，还包括：
第一图案化介电层，设置在所述半导体衬底上，其中，所述第一图案化介电层接触所述外延结构的相对侧壁，并且所述第一图案化介电层的下表面设置在所述第二覆盖结构的下表面与所述半导体衬底的前侧之间。
12.根据权利要求10所述的半导体器件，其中，所述第一掺杂区和所述第二掺杂区分别在所述外延结构下方延伸到所述第二覆盖结构和所述第一覆盖结构中。
13.根据权利要求10所述的半导体器件，还包括：
第二图案化介电层，设置在所述第一覆盖结构上，其中，所述第一覆盖结构将所述第二图案化介电层与所述第二覆盖结构分离；以及
接触蚀刻停止层CESL，设置在所述第二图案化介电层上，其中，所述第二图案化介电层将所述第一覆盖结构与所述CESL的第一上表面分开，并且所述CESL的第二上表面设置在所述第一掺杂区的侧面之间并且设置在所述CESL的第一上表面和所述外延结构之间。
14.根据权利要求10所述的半导体器件，还包括：
第一硅化物结构和第二硅化物结构，所述设置在所述第一掺杂区上和第二硅化物结构设置在所述第二掺杂区上；
第二图案化介电层，设置在所述第一覆盖结构上且设置在所述第一硅化物结构和所述第二硅化物结构之间，其中，所述第一硅化物结构及所述第二硅化物结构的上表面分别设置在所述第二图案化介电层的上表面和所述外延结构之间；以及
接触蚀刻停止层CESL，设置在所述第一硅化物结构、所述第二硅化物结构和所述第二图案化介电层上，其中，所述CESL接触所述第一硅化物结构、所述第二硅化物结构和所述第二图案化介电层的下表面。
15.根据权利要求10所述的半导体器件，其中，所述第一覆盖结构的侧壁与所述第二覆盖结构的侧壁对准。
16.根据权利要求10所述的半导体器件，其中，所述第二覆盖结构的侧壁与所述外延结构的侧壁对准。
17.根据权利要求16所述的半导体器件，其中，所述第一覆盖结构的侧壁分别设置在所述第二覆盖结构的侧壁之外。
18.一种用于形成半导体器件的方法，所述方法包括：
在半导体衬底中形成沟槽，其中，所述沟槽从所述半导体衬底的前侧延伸到所述半导体衬底中；
在所述沟槽中形成外延结构，其中，所述外延结构包括IV族化学元素；
在所述外延结构上形成第一覆盖结构，其中，所述第一覆盖结构包括IV族化学元素和与所述IV族化学元素不同的第一覆盖结构化学元素；
在所述第一覆盖结构上形成包括所述第一覆盖结构化学元素的覆盖层，其中，所述覆盖层的侧壁分别偏离所述第一覆盖结构的侧壁；
将第一掺杂区和第二掺杂区至少部分地形成在所述外延结构中并且形成为间隔开，其中，所述第一掺杂区包括第一掺杂类型，以及所述第二掺杂区包括与所述第一掺杂区不同的第二掺杂类型；以及
将所述覆盖层图案化为第二覆盖结构，其中，所述第二覆盖结构通过所述第一覆盖结构与所述外延结构分离。
19.根据权利要求18所述的方法，
在形成所述沟槽之前，在所述半导体衬底的前侧上形成第一图案化介电层，其中，所述覆盖层的第一表面与所述第一覆盖结构接触，并且所述覆盖层的第二表面与所述第一图案化介电层接触，并且所述覆盖层的第二表面设置在所述覆盖层的第一表面和所述半导体衬底的前侧之间。
20.根据权利要求19所述的方法，
在所述第二覆盖结构上形成第二介电层；
将所述第二介电层图案化为第二图案化介电层，其中，所述第二图案化介电层包括暴露所述第一掺杂区和所述第二掺杂区的第二图案化介电层开口；
分别在所述第一掺杂区和所述第二掺杂区上形成硅化物结构；
在所述第二图案化介电层和所述硅化物结构上形成接触蚀刻停止层CESL，其中，所述CESL至少部分地填充所述第二图案化介电层开口；
在所述CESL上形成层间介电ILD层；以及
在所述ILD层中形成分别延伸到所述第一掺杂区和所述第二掺杂区的导电接触件。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861896B2 (en) * 2018-07-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Capping structure to reduce dark current in image sensors
US11688754B2 (en) * 2020-05-06 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Photonic device and method having increased quantum effect length
US11837613B2 (en) * 2020-05-29 2023-12-05 Taiwan Semiconductor Manufacturing Company Limited Germanium-containing photodetector and methods of forming the same
DE102021109737A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Germaniumhaltiger photodetektor und verfahren zu seiner herstellung
DE102020132087A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Steuerung der oberflächengleichmässigkeit in pixelstrukturen von bildsensoren
US11848345B2 (en) * 2020-09-29 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor with passivation layer for dark current reduction

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796118A (en) * 1996-01-25 1998-08-18 Nec Corporation Photodetection semiconductor device
CN1849708A (zh) * 2003-07-07 2006-10-18 微米技术有限公司 具有用于改善载流子迁移率和成像器中蓝光响应的应变硅层的像素
US20160013241A1 (en) * 2014-07-09 2016-01-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
WO2017126204A1 (ja) * 2016-01-20 2017-07-27 ソニー株式会社 受光素子、受光素子の製造方法、撮像素子および電子機器
CN107305901A (zh) * 2016-04-19 2017-10-31 豪威科技股份有限公司 图像传感器、成像系统及图像传感器制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012314B2 (en) * 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
US8039882B2 (en) * 2003-08-22 2011-10-18 Micron Technology, Inc. High gain, low noise photodiode for image sensors and method of formation
KR100670538B1 (ko) * 2004-12-30 2007-01-16 매그나칩 반도체 유한회사 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법
US8889461B2 (en) 2012-05-29 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. CIS image sensors with epitaxy layers and methods for forming the same
JP2015170650A (ja) * 2014-03-05 2015-09-28 株式会社東芝 固体撮像装置及びその製造方法
WO2017015580A1 (en) 2015-07-23 2017-01-26 Artilux Corporation High efficiency wide spectrum sensor
US10861896B2 (en) * 2018-07-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Capping structure to reduce dark current in image sensors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796118A (en) * 1996-01-25 1998-08-18 Nec Corporation Photodetection semiconductor device
CN1849708A (zh) * 2003-07-07 2006-10-18 微米技术有限公司 具有用于改善载流子迁移率和成像器中蓝光响应的应变硅层的像素
US20160013241A1 (en) * 2014-07-09 2016-01-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
WO2017126204A1 (ja) * 2016-01-20 2017-07-27 ソニー株式会社 受光素子、受光素子の製造方法、撮像素子および電子機器
CN107305901A (zh) * 2016-04-19 2017-10-31 豪威科技股份有限公司 图像传感器、成像系统及图像传感器制造方法

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