KR20220043828A - 암전류 감소를 위한 패시베이션 층을 갖는 이미지 센서 - Google Patents

암전류 감소를 위한 패시베이션 층을 갖는 이미지 센서 Download PDF

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KR20220043828A
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이-신 추
인-카이 리아오
신-이 지앙
쿠안-치에 후앙
지-지 제
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시의 다양한 실시예는 암전류 감소를 위한 패시베이션 층을 갖는 이미지 센서에 관한 것이다. 디바이스 층은 기판 위에 놓인다. 게다가, 캡 층은 디바이스 층 위에 놓인다. 캡 층 및 디바이스 층 및 기판은 반도체 재료이며, 디바이스 층은 캡 층 및 기판보다 작은 밴드 갭을 갖는다. 예를 들어, 캡 층 및 기판은 실리콘일 수 있는 반면, 디바이스 층은 게르마늄이거나 이를 포함할 수 있다. 광 검출기는 디바이스 층 및 캡 층에 있으며, 패시베이션 층는 캡 층 위에 놓인다. 패시베이션 층은 하이 k 유전체 재료를 포함하고 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도한다.

Description

암전류 감소를 위한 패시베이션 층을 갖는 이미지 센서{IMAGE SENSOR WITH PASSIVATION LAYER FOR DARK CURRENT REDUCTION}
관련 출원의 참조
본 출원은 2020년 9월 29일자로 출원된 미국 가출원 제63/084,697호의 이익을 주장하며, 이 미국 가출원의 내용은 참조에 의해 그 전체가 본 명세서에 포함된다.
이미지 센서를 갖는 집적 회로(IC)는, 예를 들어, 카메라 및 셀 폰과 같은, 다양한 현대 전자 디바이스에서 사용된다. 최근 몇 년 동안, CMOS(complementary metal-oxide-semiconductor) 이미지 센서가 널리 사용되기 시작하였으며, CCD(charge-coupled devices) 이미지 센서를 대부분 대체하고 있다. CCD 이미지 센서에 비해, CMOS 이미지 센서는 낮은 전력 소비, 작은 크기, 빠른 데이터 프로세싱, 데이터의 직접 출력, 및 낮은 제조 비용으로 인해 점점 더 선호되고 있다. 일부 유형의 CMOS 이미지 센서는 FSI(frontside illuminated) 이미지 센서와 BSI(backside illuminated) 이미지 센서를 포함한다.
본 개시의 양태는 첨부 도면을 보면서 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1a 및 도 1b는 패시베이션 층이 암전류를 감소시키도록 구성되는 이미지 센서의 일부 실시예의 다양한 단면도를 예시한다.
도 2는 도 1a 및 도 1b의 이미지 센서의 계면 층에서의 에너지 밴드 다이어그램의 일부 실시예를 예시한다.
도 3은 도 1a 및 도 1b의 이미지 센서의 동작 동안의 신호의 일부 실시예에 대한 타이밍 다이어그램을 예시한다.
도 4는 도 1a 및 도 1b의 이미지 센서의 일부 실시예의 등가 회로를 예시한다.
도 5a 및 도 5b는 쌍극자 모멘트의 극성이 반전된 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 다양한 단면도를 예시한다.
도 6은 도 5a 및 도 5b의 이미지 센서의 계면 층에서의 에너지 밴드 다이어그램의 일부 실시예를 예시한다.
도 7은 도 1a 및 도 1b의 이미지 센서의 일부 실시예의 상부 레이아웃을 예시한다.
도 8a 및 도 8b는 광 검출기를 다르게 한 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 다양한 단면도를 예시한다.
도 9는 계면 층이 산화물 패시베이션 층으로 대체된 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 단면도를 예시한다.
도 10a 및 도 10b는 디바이스 층이 기판 주입 영역 및 중간층(interlayer)에 의해 라이닝된 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 단면도를 예시한다.
도 11은 디바이스 층의 하부 표면이 기판의 상부 표면보다 위로 상승한 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 단면도를 예시한다.
도 12a 내지 도 12c는 도 11의 이미지 센서의 일부 대안적인 실시예의 단면도를 예시한다.
도 13은 이미지 센서가 BSI(backside illuminated)이고 3차원(3D) 집적 회로(IC)인 도 1a 및 도 1b의 이미지 센서의 일부 실시예의 확대 단면도를 예시한다.
도 14는 이미지 센서가 다수의 광 검출기를 갖는 도 13의 이미지 센서의 일부 대안적인 실시예의 단면도를 예시한다.
도 15는 이미지 센서가 FSI(frontside illuminated)인 도 1a 및 도 1b의 이미지 센서의 일부 실시예의 확대 단면도를 예시한다.
도 16은 이미지 센서가 다수의 광 검출기를 갖는 도 15의 이미지 센서의 일부 대안적인 실시예의 단면도를 예시한다.
도 17 내지 도 22, 도 23a 내지 도 23d, 도 24a 및 도 24b는 패시베이션 층이 암전류를 감소시키도록 구성된 이미지 센서를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 25는 도 17 내지 도 22, 도 23a 내지 도 23d, 도 24a 및 도 24b의 방법의 일부 실시예의 블록 다이어그램을 예시한다.
도 26 내지 도 32는 패시베이션 층이 암전류를 감소시키도록 구성되고 디바이스 층의 하부 표면이 기판의 상부 표면보다 위로 상승한 이미지 센서를 형성하기 위한 방법의 일부 제1 실시예의 일련의 단면도를 예시한다.
도 33은 도 26 내지 도 32의 방법의 일부 실시예의 블록 다이어그램을 예시한다.
도 34 내지 도 42는 패시베이션 층이 암전류를 감소시키도록 구성되고 디바이스 층의 하부 표면이 기판의 상부 표면보다 위로 상승한 이미지 센서를 형성하기 위한 방법의 일부 제2 실시예의 일련의 단면도를 예시한다.
도 43은 도 34 내지 도 42의 방법의 일부 실시예의 블록 다이어그램을 예시한다.
본 개시는 이 개시의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
근적외선(NIR) 및 적외선(IR) 방사선을 검출하기 위해 CMOS(complementary metal-oxide-semiconductor) 이미지 센서가 이용될 수 있다. ToF(time-of-flight) 이미징 및 다른 적합한 유형의 이미징에 이용되는 CMOS 이미지 센서에 대해 이러한 일이 발생할 수 있다. 그렇지만, CMOS 이미지 센서는 전형적으로 실리콘 기반이다. 실리콘은 큰 밴드 갭을 가지며 따라서 NIR 및 IR 방사선의 흡수가 좋지 않다. 따라서, 실리콘 기반 CMOS 이미지 센서는 NIR 및 IR 방사선에 대해 열악한 양자 효율(quantum efficiency, QE)을 가질 수 있다. 열악한 QE를 완화시키기 위해, 실리콘 기반 CMOS 이미지 센서는 실리콘보다 작은 밴드 갭을 갖는 대안적인 반도체 재료에 기초한 CMOS 이미지 센서로 대체될 수 있다. 그러한 대안적인 반도체 재료의 비제한적인 예는 게르마늄이다.
대안적인 반도체 재료에 기초하고 ToF 이미징에 이용되는 CMOS 이미지 센서는 디바이스 층과 캡 층을 포함할 수 있다. 디바이스 층은 반도체 기판의 상부 위에 놓이고 반도체 기판의 상부 내로 인셋(inset)되며, 캡 층은 디바이스 층 위에 놓인다. 게다가, 반도체 기판 및 캡 층은 실리콘인 반면, 디바이스 층은 대안적인 반도체 재료이거나 이를 포함한다. 2개의 PIN 다이오드가 캡 층와 디바이스 층에 있으며 제각기 디바이스 층의 양 측면에 있다. 실리콘 이산화물(예를 들면, SiO2)의 패시베이션 층은 캡 층 위에 놓이고 캡 층과 직접 접촉하며, 콘택트 비아는 패시베이션 층을 통해 PIN 다이오드의 콘택트 영역까지 연장된다.
대안적인 반도체 재료의 더 작은 밴드 갭은 향상된 QE를 가능하게 한다. 그렇지만, 더 작은 밴드 갭은 또한 더 높은 암전류를 초래하며, 이는 대안적인 반도체 재료를 사용하는 것으로부터 성능 이득에 부정적인 영향을 미친다. 예를 들어, ToF 이미징 동안, PIN 다이오드가 입사 방사선을 제각기 측정하기 위해 상이한 시간 간격에서 사용될 수 있다. 이어서 측정이 객체까지의 거리를 결정하는 데 사용될 수 있다. 암전류로부터의 이동 전자가 PIN 다이오드에 수집될 수 있고, 이에 의해 측정 및 따라서 거리 결정에서의 부정확성을 초래할 수 있다.
본 개시의 다양한 실시예는 암전류 감소를 위한 패시베이션 층을 갖는 이미지 센서는 물론 이미지 센서를 형성하기 위한 방법에 관한 것이다. 이미지 센서의 일부 실시예에서, 디바이스 층은 기판 위에 놓인다. 게다가, 캡 층은 디바이스 층 위에 놓인다. 캡 층 및 디바이스 층 및 기판은 반도체 재료이며, 디바이스 층은 캡 층 및 기판보다 작은 밴드 갭을 갖는다. 예를 들어, 캡 층 및 기판은 실리콘일 수 있는 반면, 디바이스 층은 게르마늄이거나 이를 포함할 수 있다. 그렇지만, 대안적인 실시예에서 다른 적합한 재료가 적절할 수 있음에 유의한다. 광 검출기는 디바이스 층 및 캡 층에 있으며, 패시베이션 층는 캡 층 위에 놓인다. 패시베이션 층은 하이 k 유전체 재료를 포함하고 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도한다.
캡 층의 상부 표면을 따라 있는 쌍극자 모멘트로 인해, 암전류의 이동 전하 캐리어(예를 들면, 이동 전자)가 캡 층의 상부 표면으로 끌려가 중화될 수 있다. 이는, 차례로, 암전류가 광 검출기의 성능에 부정적인 영향을 미치는 것을 방지할 수 있다. 예를 들어, 이미지 센서가 ToF 이미징에 이용될 때, 광 검출기는 한 쌍의 PIN 접합부를 포함할 수 있다. 상기와 같이, PIN 접합부는 제각기 디바이스 층의 양 측면에 있을 수 있고 객체까지의 거리를 결정하는 데 사용될 수 있다. 쌍극자 모멘트는 암전류의 이동 전자를 PIN 접합부로부터 멀어지는 쪽으로 끌어갈 수 있으며, 따라서 암전류가 PIN 접합부로부터의 측정에 영향을 주지 않는다. 그 결과, 측정 및 따라서 거리 결정이 더 정확할 수 있다.
도 1a 및 도 1b를 참조하면, 하이 k 패시베이션 층(102)이 암전류를 감소시키기 위해 광 검출기(106) 위에 쌍극자 모멘트(104)를 유도하도록 구성된 이미지 센서의 일부 실시예의 다양한 단면도(100A, 100B)가 제공된다. 도 1b는 도 1a에서 박스(A) 내의 이미지 센서의 일 부분의 확대 단면도(100B)에 대응한다. 광 검출기(106)는 디바이스 층(108) 및 캡 층(110)에서 하이 k 패시베이션 층(102) 아래에 있다. 게다가, 광 검출기(106)는 한 쌍의 PIN 다이오드(112)를 포함한다. PIN 다이오드(112)는 제각기 디바이스 층(108)의 양 측면에 있으며 개별 P형 콘택트 영역(114) 및 개별 N형 콘택트 영역(116)을 포함한다.
디바이스 층(108)은 기판(118)의 상부 내로 리세싱되고, 캡 층(110)은 디바이스 층(108)을 하이 k 패시베이션 층(102)으로부터 분리시킨다. 디바이스 층(108), 캡 층(110) 및 기판(118)은 반도체 재료이고, 디바이스 층(108)은 캡 층(110) 및 기판(118)과는 상이한 반도체 재료이다. 디바이스 층(108)은 게르마늄, 실리콘 게르마늄, 어떤 다른 적합한 반도체 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 기판(118) 및 캡 층(110)은, 예를 들어, 실리콘 및/또는 어떤 다른 적합한 반도체 재료(들)이거나 이를 포함할 수 있다. 일부 실시예에서, 디바이스 층(108)의 벌크가 도핑되지 않거나 저농도로 도핑되고/되거나 캡 층(110)이 도핑되지 않거나 저농도로 도핑된다. 일부 실시예에서, 기판(104)의 벌크는 P형 또는 N형 도핑을 갖는다. 본 명세서에서 사용되는 바와 같이, 저농도 도핑은 도핑 농도가 약 1x1015 원자/세제곱 센티미터(예를 들면, cm-3) 또는 어떤 다른 적합한 값 미만임을 의미한다.
하이 k 패시베이션 층(102)은 캡 층(110) 위에 놓이고, 계면 층(120)은 하이 k 패시베이션 층(102)과 캡 층(110) 사이에 있다. 하이 k 패시베이션 층(102)은 3.9, 10, 또는 어떤 다른 적합한 값을 초과하는 유전 상수를 갖는 하이 k 유전체 재료이다. 게다가, 하이 k 패시베이션 층(102)은 이미지 센서의 형성 동안 캡 층(110) 바로 위에 퇴적된다. 하이 k 패시베이션 층(102)은 캡 층(110)과 반응하여 하이 k 패시베이션 층(102)과 캡 층(110) 사이에 계면 층(120)을 형성한다. 예를 들어, 하이 k 패시베이션 층(102)의 산소가 캡 층(110)의 실리콘과 반응하여 계면 층(120)을 실리콘 산화물로서 형성하도록, 하이 k 패시베이션 층(102) 및 캡 층(110)은 제각기 금속 산화물 및 실리콘을 포함할 수 있다.
계면 층(120)은 하이 k 패시베이션 층(102)과는 상이한 밴드 갭 및 하이 k 패시베이션 층(102)보다 작은 산소 면적 밀도를 갖는 유전체이다. 상이한 밴드 갭으로 인해, 계면 층(120)과 하이 k 패시베이션 층(102) 사이의 계면(122)에서 밴드 벤딩(band bending)이 발생한다. 밴드 벤딩은, 차례로, 계면(122)에서의 쌍극자 모멘트(104)의 형성을 유도한다. 게다가, 계면 층(120)이 하이 k 패시베이션 층(102)보다 작은 산소 면적 밀도를 갖기 때문에, 음전하(도식적으로 마이너스 부호로 예시됨)는 계면(122)을 따라 하이 k 패시베이션 층(102)에 축적되는 반면, 양전하(도식적으로 플러스 부호로 예시됨)는 계면(122)을 따라 계면 층(120)에 축적된다.
이후에 더 상세히 설명되는 바와 같이, 이미지 센서는 ToF 이미징에 사용된다. 방사선이 객체를 향해 방출된다. 반사된 방사선은 이어서 광 검출기(106)에 충돌하여 전자-정공 쌍을 생성한다. 상이한 시간에, PIN 다이오드(112)는 N형 콘택트 영역(116)에 제각기 전자-정공 쌍의 이동 전자를 수집한다. 상이한 시간 간격에서 수집된 전자가 이어서 측정되고 객체까지의 거리를 결정하는 데 사용한다. 쌍극자 모멘트(104)의 양전하는 디바이스 층(108) 내의 암전류의 이동 전자(124)를 PIN 다이오드(112)로부터 멀어지는 쪽으로 끌어가 이동 전자(124)를 중화시킨다. 이동 전자(124)를 중화시키는 것에 의해, 암전류가 감소되고 PIN 다이오드(112)의 N형 콘택트 영역(116)에 수집되지 않는다. 그 결과, PIN 다이오드(112)를 사용한 측정이 더 정확하고 따라서 거리 결정이 더 정확하다.
복수의 콘택트 비아(126c) 및 복수의 제1 레벨 와이어(128f)가 캡 층(110) 위에 적층된다. 제1 레벨 와이어(128f)는 하이 k 패시베이션 층(102) 위에 놓인다. 콘택트 비아(126c)는, 제각기 P형 및 N형 콘택트 영역(114, 116)으로부터 제1 레벨 와이어(128f)까지, 제각기 하이 k 패시베이션 층(102) 및 계면 층(120)을 관통하여 연장된다. 게다가, 콘택트 비아(126c)는 하이 k 패시베이션 층(102)의 상부 표면과 동일 레벨에 있는 상부 표면을 갖는다. 대안적인 실시예에서, 콘택트 비아(126c)의 상부 표면은 하이 k 패시베이션 층(102)의 상부 표면보다 위에 또는 아래에 있다. 제1 레벨 와이어(128f) 및 콘택트 비아(126c)는, 예를 들어, 금속(들) 및/또는 어떤 다른 적합한 전도성 재료(들)이거나 이를 포함할 수 있다.
일부 실시예에서, 하이 k 패시베이션 층(102)은 알루미늄 산화물(예를 들면, Al2O3), 티타늄 산화물(예를 들면, TiO2), 탄탈 산화물(예를 들면, Ta2O5), 하프늄 산화물(HfO2), 지르코늄 산화물(예를 들면, ZrO2), 마그네슘 산화물(예를 들면, MgO), 어떤 다른 적합한 하이 k 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 하이 k 패시베이션 층(102)은 계면 층(120)보다 큰 유전 상수를 갖고/갖거나 계면 층(120)보다 작은 밴드 갭을 갖는다. 일부 실시예에서, 하이 k 패시베이션 층(102)은 약 1 내지 10 나노미터, 약 1 내지 5 나노미터, 약 5 내지 10 나노미터, 또는 어떤 다른 적합한 값의 두께(Thkp)를 갖는다. 두께(Thkp)가 너무 크면(예를 들면, 약 10 나노미터 또는 어떤 다른 적합한 값 초과이면), 하이 k 패시베이션 층(102)에서의 내재적 결함은 쌍극자 모멘트(104)로부터의 성능 이득을 무효화하는 높은 누설 전류를 초래할 수 있다. 다른 한편으로, 두께(Thkp)가 너무 작으면(예를 들면, 약 1 나노미터 또는 어떤 다른 적합한 값 미만이면), 쌍극자 모멘트(104)가 형성되지 않을 수 있고, 따라서 쌍극자 모멘트(104)로부터의 성능 이득이 얻어지지 않을 수 있다.
일부 실시예에서, 계면 층(120)은 기판(118)으로부터의 반도체 원소 및 하이 k 패시베이션 층(102)으로부터의 산소 및/또는 어떤 다른 적합한 원소(들)이거나 이를 포함한다. 예를 들어, 계면 층(120)은 기판(118)으로부터의 실리콘 및 하이 k 패시베이션 층(102)으로부터의 산소를 포함할 수 있다. 일부 실시예에서, 계면 층(120)은 실리콘 이산화물(예를 들면, SiO2) 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함한다. 일부 실시예에서, 계면 층(120)은 약 0.5 내지 2.5 나노미터, 약 0.5 내지 1.5 나노미터, 또는 약 1.5 내지 2.5 나노미터, 또는 어떤 다른 적합한 값의 두께(Ti)를 갖는다.
일부 실시예에서, 디바이스 층(108)은 실리콘, 기판(118), 캡 층(110), 또는 이들의 임의의 조합에 비해 작은 밴드 갭을 갖는다. 예를 들어, 디바이스 층(108)은 게르마늄이거나 이를 포함할 수 있는 반면, 캡 층(110) 및 기판(118)은 실리콘일 수 있다. 일부 실시예에서, 작은 밴드 갭은 실리콘, 기판(118), 캡 층(110) 또는 이들의 임의의 조합에 비해 NIR 및/또는 IR 방사선에 대해 높은 흡수 계수를 갖는 디바이스 층(108)을 결과한다. NIR 방사선은, 예를 들어, 약 850 내지 940 나노미터, 약 850 내지 1350 나노미터, 약 850 내지 1180 나노미터, 약 1180 내지 1350 나노미터의 파장, 어떤 다른 적합한 파장, 또는 이들의 임의의 조합을 포함할 수 있다. IR 방사선은, 예를 들어, 약 1.5 내지 30 마이크로미터의 파장 및/또는 다른 적합한 파장을 포함할 수 있다. 일부 실시예에서, 작은 밴드 갭은 약 850 내지 940 나노미터의 파장 및 다른 적합한 파장에 대해 약 80% 또는 어떤 다른 적합한 값 초과의 높은 QE를 갖는 디바이스 층(108)을 결과한다.
일부 실시예에서, 디바이스 층(108)은 약 2 내지 50 마이크로미터, 약 2 내지 26 마이크로미터, 약 25 내지 50 마이크로미터, 또는 어떤 다른 적합한 값의 높이(Hd)를 갖는다. 높이(Hd)가 너무 작으면(예를 들면, 약 2 마이크로미터 또는 어떤 다른 적합한 값 미만이면), 디바이스 층(108)은 입사 방사선에 대해 열악한 흡수를 가질 수 있고 광 검출기(106)는 열악한 성능을 가질 수 있다. 높이(Hd)가 너무 크면(예를 들면, 약 50 마이크로미터 또는 어떤 다른 적합한 값 초과이면), 기판(118) 내로 리세싱되는 디바이스 층(108)의 형성은 오랜 시간이 걸릴 수 있고 제조 처리량에 상당한 영향을 미칠 수 있다.
도 2를 참조하면, 하이 k 패시베이션 층(102)과 계면 층(120) 사이의 계면(122)에서 밴드 벤딩(202)이 발생하는 도 1a 및 도 1b의 라인(B)을 따른 에너지 밴드 다이어그램(200)의 일부 실시예가 제공된다. 그 결과, 전도 밴드(Ec)는 계면(122)으로부터 계면 층(120)을 향해 위쪽으로 호를 그리며, 이에 의해 양의 에너지 오프셋(O1)을 결과한다. 원자가 밴드(Ev)에서도 마찬가지이다. 에너지 오프셋(O1)이 양이기 때문에, 쌍극자 모멘트(104)의 양전하는 계면 층(120)에 있고 쌍극자 모멘트(104)의 음전하는 하이 k 패시베이션 층(102)에 있다. 에너지 오프셋(O1)이 음이면, 쌍극자 모멘트(104)의 양전하는 하이 k 패시베이션 층(102)에 있을 것이고 쌍극자 모멘트(104)의 음전하는 계면 층(120)에 있을 것이다.
일부 실시예에서, 캡 층(110)은 실리콘이고, 하이 k 패시베이션 층(102)은 알루미늄 산화물(예를 들면, Al2O3)이며, 계면 층(120)은 실리콘 산화물(예를 들면, SiO2)이다. 그러한 실시예들 중 적어도 일부에서, 에너지 오프셋(O1)은 0.57 전자 볼트(eV)이다. 다른 실시예에서, 캡 층(110)은 실리콘이고, 하이 k 패시베이션 층(102)은 하프늄 산화물(예를 들면, HfO2)이며, 계면 층(120)은 실리콘 산화물(예를 들면, SiO2)이다. 그러한 실시예들 중 적어도 일부에서, 에너지 오프셋(O1)은 0.31 eV이다. 다른 실시예에서, 상이한 재료가 적절할 수 있다.
도 3을 참조하면, 도 1a 및 도 1b의 이미지 센서의 동작 동안 신호의 일부 실시예에 대한 타이밍 다이어그램(300)이 제공된다. 수평 축은 시간에 대응하고 수직 축은 신호 상태에 대응한다.
소스 방사선 신호(302)에 의해 표기된 바와 같이, 소스 방사선은 처음에 지속기간(t0) 동안 객체를 향해 방출된다. 소스 방사선은, 예를 들어, 이미지 센서로부터 또는 이미지 센서에 근접한 곳으로부터 방출될 수 있고/있거나, 예를 들어, 레이저 다이오드 또는 어떤 다른 적합한 방사선 소스에 의해 방출될 수 있다. 소스 방사선은, 예를 들어, NIR 방사선, IR 방사선, 또는 어떤 다른 적합한 유형의 방사선일 수 있다.
반사된 방사선 신호(304)에 의해 표기된 바와 같이, 소스 방사선은 객체에서 반사되고 시간(Δt) 후에 광 검출기(106)에 충돌한다. 그 결과, 반사된 방사선은 지속기간(t0) 동안 광 검출기(106)에 충돌한다.
도 1a 및 도 1b의 PIN 다이오드(112)에 대해 제각기 PIN1 상태 신호(306) 및 PIN2 상태 신호(308)에 의해 표기된 바와 같이, PIN 다이오드(112)는 상이한 비중첩(non-overlapping) 시간 간격에서 제각기 ON 상태에 있다. 제1 PIN 다이오드는 소스 방사선이 방출되는 동안 지속기간(t0) 동안 ON 상태에 있고 그렇지 않으면 OFF 상태에 있다. 추가적으로, 제2 PIN 다이오드는 소스 방사선의 방출 직후 지속기간(t0) 동안 ON 상태에 있고 그렇지 않으면 OFF 상태에 있다.
PIN 다이오드(112) 각각은 역방향 바이어싱될 때 ON 상태에 있고 순방향 바이어싱되거나 달리 바이어싱되지 않을 때 OFF 상태에 있다. 실제로, PIN 다이오드(112)의 ON/OFF 상태는 도 1a 및 도 1b의 P형 콘택트 영역(114)에서의 바이어스 전압에 의해 제어된다. PIN 다이오드(112) 중 임의의 것이 ON 상태에 있는 동안, 반사된 방사선에 응답하여 생성된 이동 전자는 도 1a 및 도 1b의 N형 콘택트 영역(116) 중 대응하는 것에 수집된다. 게다가, N형 콘택트 영역에 개별적이고 N형 콘택트 영역에 전기적으로 결합된 커패시터는 N형 콘택트 영역에 수집된 전자를 저장한다. N형 콘택트 영역(116)에 개별적인 커패시터가 도 1a 및 도 1b에 도시되어 있지 않다는 점에 유의한다.
PIN 다이오드(112)에 대해 제각기 PIN1 수집 신호(310) 및 PIN2 수집 신호(312)에 의해 표기된 바와 같이, PIN 다이오드(112)는 상이한 비중첩 시간 간격에서 반사된 방사선에 응답하여 생성된 이동 전자를 수집한다. 제1 PIN 다이오드가 ON 상태에 있는 동안 제1 PIN 다이오드는 제1 양(Q1)의 전자를 수집하는 반면, 제2 PIN 다이오드가 ON 상태에 있는 동안 제2 PIN 다이오드는 제2 양(Q2)의 전자를 수집한다. 위에서 언급된 바와 같이, PIN1 및 PIN2 수집 신호(310, 312)가 N형 콘택트 영역(116)에서의 신호에 대응하도록, 이동 전자가 도 1a 및 도 1b의 N형 콘택트 영역(116)에 수집된다.
시간(Δt)을 아는 것에 의해, 객체까지의 거리(D)는 다음과 같이 결정될 수 있으며:
Figure pat00001
여기서 c는 광속이다. 그렇지만, Δt는 쉽게 알 수가 없다. 그럼에도 불구하고, Δt는 쉽게 알 수 있는 지속기간(t0)은 물론 PIN 다이오드(112)에 의해 수집된 제1 및 제2 전자 양(Q1, Q2)으로부터 결정될 수 있다. 상세하게는, Δt는 다음과 같이 결정될 수 있다:
Figure pat00002
따라서, 거리(D)는 다음과 같이 결정될 수 있다:
Figure pat00003
결정된 거리(D)가 제1 및 제2 양(Q1, Q2)에 의존하기 때문에, 결정된 거리(D)의 정확도는 제1 및 제2 양(Q1, Q2)의 정확도에 의존한다. 게다가, 암전류의 이동 전자가 도 1a 및 도 1b의 PIN 다이오드(112)로 이동(migrate)하여 PIN 다이오드(112)에 의해 수집되면, 암전류는 제1 및 제2 양(Q1, Q2)의 정확도에 부정적인 영향을 미칠 수 있고. 따라서 결정된 거리(D)의 정확도에 부정적인 영향을 미칠 수 있다. 도 1a 및 도 1b에서의 쌍극자 모멘트(104)로 인해, 암전류 전자는 PIN 다이오드(112)로부터 멀어지는 쪽으로 끌려간다. 이것은 암전류 전자가 PIN 다이오드(112)에 의해 수집되는 것을 방지하거나 또는 PIN 다이오드(112)에 의해 수집된 암전류 전자의 양을 달리 감소시킨다. 따라서, 쌍극자 모멘트(104)는 제1 및 제2 양(Q1, Q2)의 정확도 및 결정된 거리(D)의 정확도에 대한 암전류의 영향을 감소시킨다.
도 4를 참조하면, 도 1a 및 도 1b의 이미지 센서의 일부 실시예의 등가 회로(400)가 제공된다. 이미지 센서는 광 검출기(106) 및 한 쌍의 커패시터(402)를 포함한다. 광 검출기(106)는 공통 노드(408)에 전기적으로 결합된 한 쌍의 스위치(404) 및 포토다이오드(406)와 동등하다. 포토다이오드(406)의 캐소드는 공통 노드(408)에 전기적으로 결합되는 반면, 포토다이오드(406)의 애노드는 접지(410)에 전기적으로 결합된다. 스위치(404)는 공통 노드(408)로부터 제각기 커패시터(402)에 전기적으로 결합되고, 커패시터(402)는 제각기 스위치(404)로부터 접지(410)에 전기적으로 결합된다.
스위치(404)는 도 1a 및 도 1b에서의 PIN 다이오드(112)에 대응한다. 스위치가 ON 상태에 있을 때, 각자의 PIN 다이오드는 역방향 바이어싱된 상태에 있고 전체적으로 또는 부분적으로 포토다이오드(406)로서 기능한다. 스위치가 OFF 상태에 있을 때, 각자의 PIN 다이오드는 순방향 바이어싱된 상태 또는 바이어싱되지 않은 상태에 있으며 포토다이오드(406)와 독립적이다. 도 3을 참조하면, PIN1 및 PIN2 상태 신호(306, 308)는 스위치(404)의 ON/OFF 상태에 대응한다. 게다가, PIN1 및 PIN2 수집 신호(310, 312)는 수집되어 커패시터(402)로 전달되는 이동 전자에 대응한다.
도 5a 및 도 5b를 참조하면, 쌍극자 모멘트(104)의 극성이 반전된 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 다양한 단면도(500A, 500B)가 제공된다. 도 5b는 도 5a에서 박스(C) 내의 이미지 센서의 일 부분의 확대 단면도(500B)에 대응한다. 쌍극자 모멘트(104)의 극성이 반전되기 때문에, 쌍극자 모멘트(104)의 음전하(도식적으로 마이너스 부호로 예시됨)는 계면(122)을 따라 계면 층(120)에 축적되는 반면, 쌍극자 모멘트(104)의 양전하(도식적으로 플러스 부호로 예시됨)는 계면(122)을 따라 하이 k 패시베이션 층(102)에 축적된다.
계면 층(120)이 하이 k 패시베이션 층(102)보다 큰 산소 면적 밀도를 갖기 때문에 쌍극자 모멘트(104)의 극성이 반전된다. 일부 실시예에서, 계면 층(120)은 실리콘 산화물 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함한다. 일부 실시예에서, 하이 k 패시베이션 층(102)은 바륨 산화물(예를 들면, BaO), 스트론튬 산화물(예를 들면, SrO), 란탄 산화물(예를 들면, La2O3), 이트륨 산화물(예를 들면, Y2O3), 어떤 다른 적합한 하이 k 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함한다.
쌍극자 모멘트(104)의 극성이 반전되는 것에 추가하여, N형 콘택트 영역(116)이 P형 콘택트 영역(114) 사이에 있다. 게다가, N형 콘택트 영역(116)은 P형 콘택트 영역(114)보다 큰 깊이까지 디바이스 층(108) 내로 연장된다. 대안적인 실시예에서, P형 콘택트 영역(114)은 도 1a 및 도 1b에서와 같이 N형 콘택트 영역(116) 사이에 있고/있거나 N형 콘택트 영역(116)은 도 1a 및 도 1b에서와 같이 P형 콘택트 영역(114)보다 작은 깊이까지 디바이스 층(108) 내로 연장된다.
도 1a 및 도 1b와 유사하게, 이미지 센서는 ToF 이미징에 이용된다. 방사선이 객체를 향해 방출된다. 반사된 방사선은 이어서 광 검출기(106)에 충돌하여 전자-정공 쌍을 생성한다. 상이한 시간에, PIN 다이오드(112)는 P형 콘택트 영역(114)에 제각기 전자-정공 쌍의 이동 정공을 수집한다. 상이한 시간 간격에서 수집된 정공이 이어서 측정되고 객체까지의 거리를 결정하는 데 사용한다. 쌍극자 모멘트(104)의 음전하는 디바이스 층(108) 내의 암전류의 이동 정공(502)을 PIN 다이오드(112)로부터 멀어지는 쪽으로 끌어가 이동 정공(502)을 중화시킨다. 이동 정공(502)을 중화시키는 것에 의해, 암전류가 감소되고 PIN 다이오드(112)의 P형 콘택트 영역(114)에 수집되지 않는다. 그 결과, PIN 다이오드(112)를 사용한 측정이 더 정확하고 따라서 거리 결정이 더 정확하다.
도 6을 참조하면, 하이 k 패시베이션 층(102)과 계면 층(120) 사이의 계면(122)에서 밴드 벤딩(602)이 발생하는 도 5a 및 도 5b의 라인(D)을 따른 에너지 밴드 다이어그램(600)의 일부 실시예가 제공된다. 그 결과, 전도 밴드(Ec)는 계면(122)으로부터 계면 층(120)을 향해 아래쪽으로 호를 그리며, 이에 의해 음의 에너지 오프셋(O2)을 결과한다. 원자가 밴드(Ev)에서도 마찬가지이다. 에너지 오프셋(O2)이 음이기 때문에, 쌍극자 모멘트(104)의 음전하는 계면 층(120)에 있고 쌍극자 모멘트(104)의 양전하는 하이 k 패시베이션 층(102)에 있다. 에너지 오프셋(O2)이 양이면, 쌍극자 모멘트(104)의 음전하는 하이 k 패시베이션 층(102)에 있을 것이고 쌍극자 모멘트(104)의 양전하는 계면 층(120)에 있을 것이다.
일부 실시예에서, 캡 층(110)은 실리콘이고, 하이 k 패시베이션 층(102)은 이트륨 산화물(예를 들면, Y2O3)이며, 계면 층(120)은 실리콘 산화물(예를 들면, SiO2)이다. 그러한 실시예들 중 적어도 일부에서, 에너지 오프셋(O2)은 -0.23 eV이다. 다른 실시예에서, 상이한 재료가 적절할 수 있다.
도 7을 참조하면, 도 1a 및 도 1b의 이미지 센서의 일부 실시예의 상부 레이아웃(700)이 캡 층(110)(점선으로 도시됨)과 디바이스 층(108) 사이의 계면을 따라 제공된다. PIN 다이오드(112)는 제각기 디바이스 층(108)의 양 측면에 있다. P형 및 N형 콘택트 영역(114, 116)은 평행하게 세장형인 직사각형 레이아웃을 갖고, P형 콘택트 영역(114)은 N형 콘택트 영역(116) 사이에 있다. 대안적인 실시예에서, P형 및 N형 콘택트 영역(114, 116)은 어떤 다른 적합한 레이아웃을 갖고/있거나 N형 콘택트 영역(116)은 P형 콘택트 영역(114) 사이에 있다.
도 8a 및 도 8b를 참조하면, 광 검출기(106)를 다르게 한 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 다양한 단면도(800A, 800B)가 제공된다.
도 8a의 단면도(800A)에 의해 예시된 바와 같이, 광 검출기(106)의 상부가 기판(118)의 상부 표면보다 위로 상승하도록, 캡 층(110)의 하부 표면은 기판(118)의 상부 표면보다 위로 상승한다. 대안적인 실시예에서, 캡 층(110)의 하부 표면은 기판(118)의 상부 표면에 대해 상대적으로 리세싱되고 캡 층(110)의 상부 표면은 기판(118)의 상부 표면보다 위로 상승한다.
도 8b의 단면도(800B)에 의해 예시된 바와 같이, 광 검출기(106)는 한 쌍의 PIN 다이오드(112) 대신에 단일 PIN 다이오드(112s)를 포함한다. 단일 PIN 다이오드(112s)는 도 1a 및 도 1b의 PIN 다이오드(112)가 설명된 바와 같으며, 따라서 P형 콘택트 영역(114) 및 N형 콘택트 영역(116)을 포함한다. P형 및 N형 콘택트 영역(114, 116)은 제각기 디바이스 층(108)의 양 측면에 있다.
도 9를 참조하면, 계면 층(120)이 산화물 패시베이션 층(902)으로 대체된 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 단면도(900)가 제공된다. 산화물 패시베이션 층(902)은 계면 층(120)과 유사하다. 그렇지만, 계면 층(120)과 대조적으로, 산화물 패시베이션 층(902)은 이미지 센서의 형성 동안 퇴적된다. 이에 따라, 산화물 패시베이션 층(902)이 하이 k 패시베이션 층(102)과 캡 층(110) 사이의 반응으로 인해 형성되지 않는다. 산화물 패시베이션 층(902)이 퇴적에 의해 형성되기 때문에, 산화물 패시베이션 층(902)은 계면 층(120)보다 높은 결정 품질을 가지며, 이는 광 검출기(106)의 감소된 누설 전류 및 향상된 성능을 가져온다.
산화물 패시베이션 층(902)은 하이 k 패시베이션 층(102)과는 상이한 밴드 갭 및 하이 k 패시베이션 층(102)보다 작은 산소 면적 밀도를 갖는 유전체이다. 상이한 밴드 갭으로 인해, 산화물 패시베이션 층(902)과 하이 k 패시베이션 층(102) 사이의 계면(904)에서 밴드 벤딩이 발생한다. 밴드 벤딩은, 차례로, 계면(904)에서의 쌍극자 모멘트(104)의 형성을 유도한다. 산화물 패시베이션 층(902)이 하이 k 패시베이션 층(102)보다 작은 산소 면적 밀도를 갖기 때문에, 음전하(도식적으로 마이너스 부호로 예시됨)는 계면(904)을 따라 하이 k 패시베이션 층(102)에 축적되는 반면, 양전하(도식적으로 플러스 부호로 예시됨)는 계면(904)을 따라 산화물 패시베이션 층(902)에 축적된다. 대안적인 실시예에서, 산화물 패시베이션 층(902)은 쌍극자 모멘트(104)의 극성을 반전시키기 위해 하이 k 패시베이션 층(102)보다 높은 산소 면적 밀도를 갖는다.
산화물 패시베이션 층(902)은 하이 k 패시베이션 층(102)보다 낮은 유전 상수를 갖고, 일부 실시예에서, 하이 k 패시베이션 층(102)보다 큰 밴드 갭을 갖는다. 일부 실시예에서, 산화물 패시베이션 층(902)은 기판(118)으로부터의 반도체 원소를 포함하고 하이 k 패시베이션 층(102)으로부터의 산소 및/또는 어떤 다른 적합한 원소(들)를 더 포함한다. 일부 실시예에서, 산화물 패시베이션 층(902)은 실리콘 이산화물(예를 들면, SiO2) 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함한다.
일부 실시예에서, 산화물 패시베이션 층(902)은 약 1 내지 10 나노미터, 약 1 내지 5 나노미터, 약 5 내지 10 나노미터, 또는 어떤 다른 적합한 값의 두께(Top)를 갖는다. 산화물 패시베이션 층(902)이 너무 얇으면(예를 들면, 약 1 나노미터 또는 어떤 다른 적합한 값 미만이면), 산화물 패시베이션 층(902)은 도 1a 및 도 1b에 비해 누설 전류를 의미있게 감소시키기에는 너무 얇을 수 있다. 두께(Top)가 너무 크면(예를 들면, 약 10 나노미터 또는 어떤 다른 적합한 값 초과이면), 쌍극자 모멘트(104)는 이동 전자(124)를 의미있게 끌어당겨 중화시키기에는 암전류의 이동 전자(124)로부터 너무 멀리 떨어져 있을 수 있다. 그 결과, 쌍극자 모멘트(104)는 PIN 다이오드(112)에 의한 측정의 정확도를 의미있게 개선시키지 못할 수 있고 따라서 거리 결정을 의미있게 개선시키지 못할 수 있다.
도 10a 및 도 10b를 참조하면, 디바이스 층(108)이 기판 주입 영역(1002) 및 중간층(1004)에 의해 라이닝된 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 단면도(1000A, 1000B)가 제공된다. 도 10a에서, 캡 층(110)의 상부 표면은 기판(118)의 상부 표면과 거의 동일 레벨에 있다(기판 주입 영역(1002)이 기판(118)의 도핑된 영역임에 유의함). 도 10b에서, 캡 층(110)의 하부 표면은 기판(118)의 상부 표면보다 위로 상승한다. 대안적인 실시예에서, 캡 층(110)의 하부 표면은 기판(118)의 상부 표면에 대해 상대적으로 리세싱되고 캡 층(110)의 상부 표면은 기판(118)의 상부 표면보다 위로 상승한다.
위에서 언급된 바와 같이, 기판 주입 영역(1002)은 기판(118)의 도핑된 영역이다. 게다가, 기판 주입 영역(1002)은 기판(118)의 벌크와 동일한 도핑 유형을 갖지만 기판(104)의 벌크보다 높은 도핑 농도를 갖는다. 예를 들어, 기판 주입 영역(1002) 및 기판(118)의 벌크 둘 모두는 P형 또는 N형일 수 있다. 일부 실시예에서, 기판 주입 영역(1002)의 도핑 농도는 약 1x1017 내지 5x1018 cm-3이거나, 약 5x1018 cm-3 초과이거나, 또는 어떤 다른 적합한 값이다.
중간층(1004)은 디바이스 층(108)을 기판 주입 영역(1002)으로부터 분리시킨다. 중간층(1004)은 디바이스 층(108)과는 상이한 도핑되지 않은 반도체 재료이다. 대안적인 실시예에서, 중간층(1004)은 디바이스 층(108)과는 상이하고/하거나 기판 주입 영역(1002)보다 작은 도핑 농도를 갖는 저농도로 도핑된 반도체 재료이다. 저농도 도핑은, 예를 들어, 약 1x1015 cm-3 또는 어떤 다른 적합한 값 미만의 도핑 농도일 수 있다. 중간층(1004)은, 예를 들어, 실리콘 및/또는 어떤 다른 적합한 반도체 재료이거나 이를 포함할 수 있다. 일부 실시예에서, 중간층(1004)은 기판(118) 및/또는 캡 층(110)과 동일한 반도체 재료이거나 이를 포함한다. 예를 들어, 중간층(1004), 기판(118) 및 캡 층(110)은 실리콘일 수 있는 반면, 디바이스 층(108)은 게르마늄 또는 실리콘 게르마늄일 수 있다. 그렇지만, 다른 적합한 재료가 적절할 수 있다.
기판 주입 영역(1002)은 중간층(1004)과 기판(118) 사이의 계면 및/또는 중간층(1004)과 디바이스 층(108) 사이의 계면에서의 결정 결함에 의해 유도된 캐리어를 감소시킨다. 그 결과, 제1 및/또는 제2 계면(들)에서의 누설 전류가 감소될 수 있고 광 검출기(106)의 성능이 향상될 수 있다.
중간층(1004)이 도핑되지 않기 때문에, 중간층(1004)은 높은 저항을 갖는다. 이러한 높은 저항은 디바이스 층(108)으로부터 기판(118)으로의 누설 전류를 감소시킨다. 디바이스 층(108)으로부터 기판(118)으로의 누설 전류를 감소시키는 것에 의해, 광 검출기 간(inter-photodetector) 누설 전류가 감소되고 광 검출기(106)의 성능이 더욱 향상된다. 높은 저항은, 예를 들어, 약 100 킬로옴 또는 어떤 다른 적합한 값 초과일 수 있다. 중간층(1004)은 추가로 기판 주입 영역(1002)으로부터의 도펀트가 디바이스 층(108)으로 확산되는 것을 차단한다. 예를 들어, 기판 주입 영역(1002)은 P형 도핑을 가질 수 있고 중간층(1004)은 붕소 또는 다른 적합한 P형 도펀트가 디바이스 층(108)으로 확산되는 것을 차단할 수 있다. 디바이스 층(108)으로 확산되는 도펀트는 기판(118)과 디바이스 층(108) 사이에 저 저항 영역을 생성할 수 있고 따라서 광 검출기 간 누설 전류를 증가시킬 수 있다. 중간층(1004)이 확산을 차단하기 때문에, 기판(118)과 디바이스 층(108) 사이의 저항은 높게 유지될 수 있고 누설 전류는 낮게 유지될 수 있다.
도 11을 참조하면, 디바이스 층(108)의 하부 표면이 기판(118)의 상부 표면보다 위로 상승한 도 1a 및 도 1b의 이미지 센서의 일부 대안적인 실시예의 단면도(1100)가 제공된다. 게다가, 캡 층(110)은 디바이스 층(108)의 측벽 상에 있고, 계면 층(120)은 캡 층(110)의 측벽 상에 있으며, 하이 k 패시베이션 층(102)은 계면 층(120)의 측벽 상에 있다. 디바이스 층(108)의 하부 표면이 기판(118)의 상부 표면보다 위로 상승하기 때문에, 디바이스 층(108) 및 캡 층(110)은 기판(118) 위에 메사 구조체(mesa structure)를 정의하는 것으로 간주될 수 있다. 게다가, 광 검출기(106)가 하이 k 패시베이션 층(102)에 의해 광 검출기로부터 측방으로 분리되기 때문에 광 검출기 간 격리가 향상된다.
도 12a 내지 도 12c를 참조하면, 도 11의 이미지 센서의 일부 대안적인 실시예의 다양한 단면도(1200A 내지 1200C)가 제공된다.
도 12a의 단면도(1200A)에 의해 예시된 바와 같이, 계면 층(120)은 도 9의 산화물 패시베이션 층(902)으로 대체된다. 도 9와 관련하여 설명된 바와 같이, 산화물 패시베이션 층(902)은 계면 층(120)과 유사하다. 그렇지만, 산화물 패시베이션 층(902)이 하이 k 패시베이션 층(102)과 캡 층(110) 사이의 반응에 의해 형성되지 않고 이미지 센서의 형성 동안 퇴적된다. 산화물 패시베이션 층(902)이 퇴적에 의해 형성되기 때문에, 산화물 패시베이션 층(902)은 계면 층(120)보다 높은 결정 품질을 가지며, 이는 감소된 누설 전류를 가져온다.
도 12b 및 도 12c의 단면도(1200B, 1200C)에 의해 예시된 바와 같이, 광 검출기 간 유전체 층(1202)은 광 검출기(106)를 이웃하는 광 검출기로부터 분리시킨다. 도 12b에서, 캡 층(110), 계면 층(120) 및 하이 k 패시베이션 층(102)은 수직으로 적층되고 광 검출기 간 유전체 층(1202) 및 디바이스 층(108) 위에 놓인다. 도 12c에서, 캡 층(110)은 디바이스 층(108)으로 국소화된다. 이에 따라, 계면 층(120)은 캡 층(110)의 측벽 상에 있으며, 하이 k 패시베이션 층(102)은 계면 층(120)의 측벽 상에 있다. 광 검출기 간 유전체 층(1202)은, 예를 들어, 실리콘 산화물 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함할 수 있다.
도 13을 참조하면, 이미지 센서가 BSI(backside illuminated)이고 3차원(3D) 집적 회로(IC)인 도 1a 및 도 1b의 이미지 센서의 일부 실시예의 확대 단면도(1300)가 제공된다. 3D IC는 본드 계면(bond interface)(1306)에서 함께 하이브리드 본딩된 제1 IC 구조체(1302) 및 제2 IC 구조체(1304)를 포함한다. 제1 IC 구조체(1302)는 제2 IC 구조체(1304) 위에 놓이고 광 검출기(106)를 수용하는 반면, 제2 IC 구조체(1304)는 제1 IC 구조체(1302)의 아래에 놓이고 복수의 로직 디바이스(1308)를 수용한다.
제1 및 제2 IC 구조체(1302, 1304)는 제각기 제1 기판(118) 및 제2 기판(1310)을 포함한다. 게다가, 제1 및 제2 IC 구조체(1302, 1304)는 제각기 제1 인터커넥트 구조체(1312) 및 제2 인터커넥트 구조체(1314)를 포함한다. 제1 및 제2 인터커넥트 구조체(1312, 1314)는 제1 기판(118)과 제2 기판(1310) 사이에 있고 제각기 제1 기판(118) 및 제2 기판(1310)과 접한다. 광 검출기(106)는 제1 기판(118)과 제1 인터커넥트 구조체(1312) 사이에서 제1 기판(118)의 전면 상에 있다. 로직 디바이스(1308)는 제2 기판(1310)과 제2 인터커넥트 구조체(1314) 사이에서 제2 기판(1310)의 전면 상에 있다. 제1 및 제2 기판(118, 1310)은, 예를 들어, 단결정 실리콘의 벌크 기판 또는 어떤 다른 적합한 유형의 기판일 수 있다.
제1 및 제2 인터커넥트 구조체(1312, 1314)는 레벨로 그룹화되고 제1 기판(118)과 제2 기판(1310) 사이에 교대로 적층된, 복수의 와이어(128), 복수의 비아(126), 및 복수의 패드(1316)를 포함한다. 레벨은 제2 기판(1310)보다 위에 있는 상이한 고도에 대응한다. 패드(1316)는 본드 계면(1306)에서 직접 접촉하는 2개의 패드 레벨로 그룹화된다. 와이어(128) 및 비아(126)는 패드(1316)로부터 제각기 광 검출기(106) 및 로직 디바이스(1308)까지 교대로 적층되는 다수의 와이어 레벨 및 비아 레벨로 제각기 그룹화된다. 와이어(128), 비아(126) 및 패드(1316)는 전도성이고 구리, 텅스텐, 알루미늄, 어떤 다른 적합한 전도성 재료(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
유전체 스택은 제1 기판(118)과 제2 기판(1310) 사이의 와이어(128), 비아(126) 및 패드(1316)를 둘러싼다. 한 쌍의 본드 유전체 층(1318)은 본드 계면(1306)에서 직접 접촉하고 패드(1316) 및 패드(1316)에서의 비아(126)를 둘러싼다. 에칭 정지 층(1322)은 제각기 본드 유전체 층(1318)과 접하고 추가로 패드(1316)에서의 비아(126)를 둘러싼다. 하이 k 패시베이션 층(102) 및 계면 층(120)은 광 검출기(106)에서의 비아(126)를 둘러싼다. 한 쌍의 인터커넥트 유전체 층(1320)은 와이어(128) 및 나머지 비아(126)를 둘러싼다. 에칭 정지 층(1322)은 인터커넥트 유전체 층(1320) 및 본드 유전체 층(1318)과는 상이한 재료이거나 이를 포함한다.
트렌치 격리 구조체(1324)는 로직 디바이스(1308)를 분리시킨다. 트렌치 격리 구조체(1324)는 실리콘 산화물 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함한다. 트렌치 격리 구조체(1324)는, 예를 들어, 얕은 트렌치 격리(STI) 구조체 또는 어떤 다른 적합한 유형의 트렌치 격리 구조체일 수 있다.
로직 디바이스(1308)는 IGFET(insulated-gate field-effect transistor)이지만 어떤 다른 적합한 유형의 트랜지스터일 수 있다. 예를 들어, 로직 디바이스(1308)는 finFET(fin field-effect transistor), GAAFET(gate-all-around field-effect transistor), 또는 어떤 다른 적합한 유형의 트랜지스터일 수 있다. 로직 디바이스(1308)는 개별 웰(1326), 개별 게이트 전극(1328), 개별 게이트 유전체 층(1330), 및 개별 소스/드레인 영역 쌍(1332)을 포함한다. 게이트 전극(1328)은 제각기 제2 기판(1310) 상의 게이트 유전체 층(1330)과 적층되고, 스택은 각자의 소스/드레인 영역 쌍(1332)의 소스/드레인 영역 사이에 있다. 웰(1326)은 제각기 제2 기판(1310)에서의 소스/드레인 영역 쌍(1332) 아래에 놓이고 이를 둘러싼다. 웰(1326)은 각자의 소스/드레인 영역 쌍(1332)과 반대의 도핑 유형을 갖는다. 일부 실시예에서, 웰(1326) 중 하나, 일부 또는 전부는 제2 기판(1310)의 벌크와 반대의 도핑 유형을 갖는다. 일부 실시예에서, 웰(1326) 중 하나, 일부 또는 전부는 제2 기판(1310)의 벌크와 동일한 도핑 유형을 갖지만 상이한 도핑 농도를 갖는다. 대안적인 실시예에서, 웰(1326) 중 하나, 일부 또는 전부가 생략된다.
마이크로 렌즈(1334) 및 금속 격자(1336)는 제1 기판(118)의 후면에서 제1 기판(118) 위에 적층된다. 금속 격자(1336)는 광 검출기(106) 위에 놓이는 금속 격자 개구부(1338)를 가지며 광 검출기(106)와 이웃하는 광 검출기 사이의 크로스토크를 방지하도록 구성된다. 게다가, 금속 격자(1336)는 반사 방지 층(1340) 및 금속 격자 유전체 층(1342)에 의해 둘러싸인다. 반사 방지 층(1340)은 금속 격자(1336)를 제1 기판(118)으로부터 분리시키기 위해 금속 격자(1336)와 제1 기판(118) 사이에 있고, 금속 격자 유전체 층(1342)은 금속 격자 개구부(1338)를 충전하고 금속 격자(1336)를 마이크로 렌즈(1334)로부터 분리시킨다. 마이크로 렌즈(1334)는 금속 격자(1336) 위에 놓이고 입사 방사선을 금속 격자 개구부(1338)를 통해 광 검출기(106)에 집속시키도록 구성된다.
도 14를 참조하면, 이미지 센서가 다수의 광 검출기(106)를 갖는 도 13의 이미지 센서의 일부 대안적인 실시예의 단면도(1400)가 제공된다. 광 검출기(106) 각각은 도 13에서의 그의 대응물과 같다. 대안적인 실시예에서, 광 검출기(106) 각각은 위에서 설명된 도면(예를 들면, 도 10 또는 어떤 다른 적합한 도면) 중 임의의 것에서의 그의 대응물과 같다. 도 14에서의 광 검출기(106)의 작은 크기로 인해, 광 검출기(106)의 구성요소(예를 들면, 콘택트 영역)가 도시되어 있지 않다는 점에 유의한다.
복수의 마이크로 렌즈(1334)가 광 검출기(106) 위에 놓이고, 금속 격자(1336)는 복수의 금속 격자 개구부(1338)를 규정한다. 마이크로 렌즈(1334)는 광 검출기(106)에 개별적이고 제각기 광 검출기(106) 위에 놓인다. 유사하게, 금속 격자 개구부(1338)는 광 검출기(106)에 개별적이고 제각기 광 검출기(106) 위에 놓인다. 마이크로 렌즈(1334) 및 금속 격자 개구부(1338)는 제각기 도 13에서의 그의 대응물이 설명된 바와 같다.
한 쌍의 본드 패드(1402)는 금속 격자 유전체 층(1342) 위에 오버행하고 제1 기판(118)을 관통하여 제각기 와이어(128)의 일부까지 연장된다. 게다가, 광 검출기(106)가 본드 패드(1402) 사이에 있도록, 본드 패드(1402)는 제각기 광 검출기(106)의 양 측면에 있다. 본드 패드(1402)는, 예를 들어, 구리, 알루미늄, 어떤 다른 적합한 금속(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
추가적인 트렌치 격리 구조체(1404)는 제1 기판(118)과 제1 인터커넥트 구조체(1312) 사이에서 제1 기판(118)의 전면 내로 연장된다. 본드 패드(1402)가 추가적인 트렌치 격리 구조체(1404)를 관통하여 연장되도록, 추가적인 트렌치 격리 구조체(1404)는 본드 패드(1402)에 개별적인 다수의 세그먼트를 본드 패드(1402)에 제각기 갖는다. 추가적인 트렌치 격리 구조체(1404)는 실리콘 산화물 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함한다. 추가적인 트렌치 격리 구조체(1404)는, 예를 들어, STI 구조체 또는 어떤 다른 적합한 유형의 트렌치 격리 구조체일 수 있다.
도 15를 참조하면, 이미지 센서가 FSI(frontside illuminated)인 도 1a 및 도 1b의 이미지 센서의 일부 실시예의 확대 단면도(1500)가 제공된다. 인터커넥트 구조체(1312)는 기판(118)의 전면 상에서 기판(118) 및 광 검출기(106) 위에 놓인다. 게다가, 인터커넥트 구조체(1312)는 기판(118)의 전면 상에서 로직 디바이스(도시되지 않음) 위에 놓인다. 로직 디바이스는, 예를 들어, 도 13의 로직 디바이스(1308)가 예시되고 설명된 바와 같을 수 있다. 인터커넥트 구조체(1312)는 복수의 와이어(128) 및 복수의 비아(126)를 포함한다. 와이어(128) 및 비아(126)는 유전체 스택에서 교대로 적층된다. 하이 k 패시베이션 층(102) 및 계면 층(120)은 광 검출기(106)에서의 비아(126)를 둘러싼다. 인터커넥트 유전체 층(1320)은 와이어(128) 및 나머지 비아(126)를 둘러싼다.
마이크로 렌즈(1334) 및 금속 격자(1336)는 기판(118)의 전면 상에서 인터커넥트 구조체(1312) 위에 적층된다. 게다가, 반사 방지 층(1340)은 금속 격자(1336)와 인터커넥트 구조체(1312) 사이에 있는 반면, 금속 격자 유전체 층(1342)은 금속 격자 개구부(1338)를 충전하고 금속 격자(1336)를 마이크로 렌즈(1334)로부터 분리시킨다. 마이크로 렌즈(1334) 및 금속 격자는 도 13과 관련하여 설명된 바와 같다.
도 16을 참조하면, 이미지 센서가 다수의 광 검출기(106)를 갖는 도 15의 이미지 센서의 일부 대안적인 실시예의 단면도(1600)가 제공된다. 광 검출기(106) 각각은 도 15에서의 그의 대응물과 같다. 대안적인 실시예에서, 광 검출기(106) 각각은 위에서 설명된 도면(예를 들면, 도 10 또는 어떤 다른 적합한 도면) 중 임의의 것에서의 그의 대응물과 같다. 도 15에서의 광 검출기(106)의 작은 크기로 인해, 광 검출기(106)의 구성요소(예를 들면, 콘택트 영역)가 도시되어 있지 않다는 점에 유의한다.
복수의 마이크로 렌즈(1334)가 광 검출기(106) 위에 놓이고, 금속 격자(1336)는 복수의 금속 격자 개구부(1338)를 규정한다. 마이크로 렌즈(1334)는 광 검출기(106)에 개별적이고 제각기 광 검출기(106) 위에 놓인다. 유사하게, 금속 격자 개구부(1338)는 광 검출기(106)에 개별적이고 제각기 광 검출기(106) 위에 놓인다. 추가적으로, 한 쌍의 본드 패드(1402)는 기판(118)의 전면 상에서 금속 격자 유전체 층(1342) 위에 오버행하고 반사 방지 층(1340) 및 금속 격자 유전체 층(1342)을 관통하여 제각기 와이어(128)의 일부까지 연장된다. 게다가, 광 검출기(106)가 본드 패드(1402) 사이에 있도록, 본드 패드(1402)는 제각기 광 검출기(106)의 양 측면에 있다.
도 17 내지 도 22, 도 23a 내지 도 23d, 도 24a 및 도 24b를 참조하면, 패시베이션 층이 암전류를 감소시키기 위해 광 검출기 위에 쌍극자 모멘트를 유도하도록 구성된 이미지 센서를 형성하기 위한 방법의 일부 실시예의 일련의 단면도(1700 내지 2200, 2300A 내지 2300D, 2400A, 2400B)가 제공된다. 도 23a 내지 도 23d, 도 24a 및 도 24b는 이미지 센서가 BSI 및 FSI이고 각각이 도 17 내지 도 22로부터 개별적으로 진행되는 서로의 대안이다. 도 23a 내지 도 23d는 도 13에서와 같은 이미지 센서의 형성을 예시하는 반면, 도 24a 및 도 24b는 도 15에서와 같은 이미지 센서의 형성을 예시한다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 제1 기판(118)은 캐비티(1702)를 형성하도록 패터닝된다. 제1 기판(118)은, 예를 들어, 단결정 실리콘의 벌크 기판 또는 어떤 다른 적합한 유형의 기판일 수 있다. 일부 실시예에서, 제1 기판(118)은 도핑되지 않는다. 다른 실시예에서, 제1 기판(118)은 P형 또는 N형 도펀트로 도핑된다. 캐비티(1702)를 형성하도록 패터닝하는 단계는: 1) 제1 기판(118) 위에 하드 마스크 층(1704)을 퇴적시키는 단계; 2) 포토리소그래피/에칭 프로세스에 의해 제1 기판(118)을 패터닝하는 단계; 및 3) 하드 마스크 층(1704)을 제자리에 두고 제1 기판(118) 내로 에칭을 수행하는 단계를 포함한다. 하드 마스크 층(1704)은, 예를 들어, 도핑되지 않은 실리케이트 유리(USG) 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함할 수 있다. 대안적인 실시예에서, 캐비티(1702)를 형성하도록 패터닝하는 단계는 어떤 다른 적합한 패터닝 프로세스에 의해 수행된다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 디바이스 층(108)은 캐비티(1702)(예를 들면, 도 17 참조)를 충전하게 에피택셜적으로 성장한다. 디바이스 층(108)이 에피택셜적으로 성장하기 때문에, 디바이스 층(108)은 캐비티(1702)에서 제1 기판(118)의 노출된 표면으로부터 바깥쪽으로 성장한다. 게다가, 하드 마스크 층(1704)이 캐비티(1702) 밖의 제1 기판(118)을 덮기 때문에, 디바이스 층(108)은 전체적으로 또는 대체로 캐비티(1702)로 국소화된다. 디바이스 층(108)은 제1 기판(118)과는 상이한 반도체 재료이다. 예를 들어, 디바이스 층(108)은 게르마늄 또는 실리콘 게르마늄일 수 있는 반면, 제1 기판(118)은 실리콘일 수 있다. 그렇지만, 대안적인 실시예에서 다른 적합한 재료가 적절할 수 있다. 일부 실시예에서, 디바이스 층(108)은 제1 기판(118)보다 NIR 및/또는 IR 방사선에 대한 더 높은 흡수 계수를 갖는다. 게다가, 일부 실시예에서, 디바이스 층(108)은 제1 기판(118)보다 작은 밴드 갭을 갖는다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, 디바이스 층(108)의 상부 표면은 평탄화되고 리세싱된다. 평탄화는 디바이스 층(108)의 상부 표면을 평평하게 하고, 리세싱은 제1 기판(118)의 상부 표면에 대해 상대적으로 디바이스 층(108)의 상부 표면을 리세싱한다. 대안적인 실시예에서, 상부 표면은 리세싱되지 않는다.
일부 실시예에서, 평탄화 및 리세싱은 개별적으로 수행된다. 예를 들어, 화학적 기계적 폴리싱(CMP) 또는 어떤 다른 적합한 평탄화 프로세스가 수행되고 이어서 에치백 또는 어떤 다른 적합한 리세싱 프로세스가 수행된다. 대안적인 실시예에서, 평탄화와 리세싱이 함께 수행된다. 예를 들어, 평평한 상부 표면을 갖는 희생 층이 디바이스 층(108) 위에 형성될 수 있다. 이어서 희생 층 및 디바이스 층(108)에 대한 동일한 에칭 속도 또는 유사한 에칭 속도를 갖는 에천트를 사용하여 희생 층 및 디바이스 층(108) 내로 에치백이 수행될 수 있다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 캡 층(110)은 디바이스 층(108)을 덮도록 디바이스 층(108) 상에 에피택셜적으로 성장한다. 게다가, 캡 층(110)이 에피택셜적으로 성장하므로 캡 층(110)은 하드 마스크 층(1704)이 아닌 디바이스 층(108) 상에 성장한다. 이에 따라, 캡 층(110)이 자기 정렬 프로세스에 의해 디바이스 층(108)으로 국소화된다.
캡 층(110)은 디바이스 층(108)과는 상이한 반도체 재료이고, 예를 들어, 실리콘 또는 어떤 다른 적합한 반도체 재료이거나 이를 포함할 수 있다. 일부 실시예에서, 캡 층(110)은 제1 기판(118)과 동일한 반도체 재료이고/이거나 도핑되지 않는다. 캡 층(110)은 후속 프로세싱 동안 디바이스 층(108)을 손상으로부터 보호한다. 예를 들어, 후속 습식 세정 프로세스는 디바이스 층(108)에 대해서는 높은 에칭 속도를 갖지만 캡 층(110)에 대해서는 낮은 에칭 속도를 갖는 산을 사용할 수 있다. 이에 따라, 캡 층(110)을 제외하고 디바이스 층(108)은 상당한 결정 손상 및/또는 침식을 겪을 것이다. 침식 및/또는 결정 손상을 방지하는 것에 의해, 누설 전류가 감소된다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 광 검출기(106)가 디바이스 층(108) 및 캡 층(110)에 형성된다. 광 검출기(106)는 디바이스 층(108)의 양 측면에 제각기 한 쌍의 PIN 다이오드(112)를 포함한다. PIN 다이오드(112)는 개별 P형 콘택트 영역(114) 및 개별 N형 콘택트 영역(116)을 포함한다. P형 콘택트 영역(114)은 N형 콘택트 영역(116) 사이에 있다. 대안적인 실시예에서, N형 콘택트 영역(116)은 P형 콘택트 영역(114) 사이에 있다. 대안적인 실시예에서, PIN 다이오드(112) 중 하나가 생략된다.
일부 실시예에서, 형성하는 단계는: 1) P형 콘택트 영역(114)을 형성하기 위해 제1 기판(118) 내로의 이온 주입을 선택적으로 수행하는 단계; 및 2) N형 콘택트 영역(116)을 형성하기 위해 제1 기판(118) 내로의 이온 주입을 선택적으로 수행하는 단계를 포함한다. 다른 실시예에서, 광 검출기(106)는 어떤 다른 적합한 프로세스에 의해 형성된다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 하드 마스크 층(1704)이 제거된다. 하드 마스크 층(1704)의 제거는, 예를 들어, 에칭, CMP 또는 어떤 다른 적합한 제거 프로세스에 의해 수행될 수 있다. 대안적인 실시예에서, 하드 마스크 층(1704)이 제거되지 않고 따라서 이후에 지속된다.
또한 도 22의 단면도(2200)에 의해 예시된 바와 같이, 하이 k 패시베이션 층(102)이 캡 층(110) 및 제1 기판(118) 바로 위에 퇴적된다. 하이 k 패시베이션 층(102)은 3.9, 10, 또는 어떤 다른 적합한 값을 초과하는 유전 상수를 갖는 하이 k 유전체 재료이다. 퇴적은, 예를 들어, 원자 층 퇴적(ALD), 기상 퇴적, 또는 어떤 다른 적합한 퇴적 프로세스에 의해 수행될 수 있다.
하이 k 패시베이션 층(102)은 캡 층(110)과 반응하고, 이에 의해 하이 k 패시베이션 층(102)과 캡 층(110) 사이에서의 계면 층(120)의 형성을 유도한다. 예를 들어, 하이 k 패시베이션 층(102)의 산소가 캡 층(110)의 실리콘과 반응하여 계면 층(120)을 실리콘 산화물로서 형성하도록, 하이 k 패시베이션 층(102) 및 캡 층(110)은 제각기 금속 산화물 및 실리콘을 포함할 수 있다. 게다가, 계면 층(120)이 제1 기판(118)의 상부 표면을 따라 연장되도록, 하이 k 패시베이션 층(102)은 제1 기판(118)과 반응한다. 계면 층(120)은 하이 k 패시베이션 층(102)과는 상이한 밴드 갭 및 하이 k 패시베이션 층(102)보다 작은 산소 면적 밀도를 갖는 유전체이다. 상이한 밴드 갭으로 인해, 계면 층(120)과 하이 k 패시베이션 층(102) 사이의 계면(122)에서 밴드 벤딩이 발생한다. 밴드 벤딩은, 차례로, 계면(122)에서의 쌍극자 모멘트(104)의 형성을 유도한다. 계면 층(120)이 하이 k 패시베이션 층(102)보다 작은 산소 면적 밀도를 갖기 때문에, 음전하(도식적으로 마이너스 부호로 예시됨)는 계면(122)을 따라 하이 k 패시베이션 층(102)에 축적되는 반면, 양전하(도식적으로 플러스 부호로 예시됨)는 계면(122)을 따라 계면 층(120)에 축적된다.
일부 실시예에서, 캡 층(110) 및 제1 기판(118)은 실리콘이고, 하이 k 패시베이션 층(102)은 금속 산화물이며, 계면 층(120)은 실리콘 산화물이다. 그렇지만, 다른 적합한 재료가 적절할 수 있다. 일부 실시예에서, 하이 k 패시베이션 층(102)은 알루미늄 산화물(예를 들면, Al2O3), 티타늄 산화물(예를 들면, TiO2), 탄탈 산화물(예를 들면, Ta2O5), 하프늄 산화물(HfO2), 지르코늄 산화물(예를 들면, ZrO2), 마그네슘 산화물(예를 들면, MgO), 어떤 다른 적합한 하이 k 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함한다. 일부 실시예에서, 하이 k 패시베이션 층(102)은 계면 층(120)보다 큰 유전 상수를 갖고/갖거나 계면 층(120)보다 작은 밴드 갭을 갖는다.
일부 실시예에서, 하이 k 패시베이션 층(102)은 약 1 내지 10 나노미터, 약 1 내지 5 나노미터, 약 5 내지 10 나노미터, 또는 어떤 다른 적합한 값의 두께(Thkp)를 갖는다. 두께(Thkp)가 너무 크면(예를 들면, 약 10 나노미터 또는 어떤 다른 적합한 값 초과이면), 하이 k 패시베이션 층(102)에서의 내재적 결함은 쌍극자 모멘트(104)로부터의 성능 이득을 무효화하는 높은 누설 전류를 초래할 수 있다. 두께(Thkp)가 너무 작으면(예를 들면, 약 1 나노미터 또는 어떤 다른 적합한 값 미만이면), 쌍극자 모멘트(104)가 형성되지 않을 수 있고, 따라서 쌍극자 모멘트(104)로부터의 성능 이득이 얻어지지 않을 수 있다.
일부 실시예에서, 계면 층(120)은 제1 기판(118)으로부터의 반도체 원소이거나 이를 포함하고 하이 k 패시베이션 층(102)으로부터의 산소 및/또는 어떤 다른 적합한 원소(들)를 더 포함한다. 예를 들어, 계면 층(120)은 제1 기판(118)으로부터의 실리콘 및 하이 k 패시베이션 층(102)으로부터의 산소를 포함할 수 있다. 일부 실시예에서, 계면 층(120)은 실리콘 이산화물(예를 들면, SiO2) 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함한다. 일부 실시예에서, 계면 층(120)은 약 0.5 내지 2.5 나노미터, 약 0.5 내지 1.5 나노미터, 또는 약 1.5 내지 2.5 나노미터, 또는 어떤 다른 적합한 값의 두께(Ti)를 갖는다.
광 검출기(106)의 사용 동안, 방사선이 관심 객체를 향해 방출된다. 객체에서 반사되는 방사선은 이어서 광 검출기(106)에 충돌하여 전자-정공 쌍을 생성한다. 상이한 시간 간격에서, PIN 다이오드(112)는 N형 콘택트 영역(116)에 제각기 전자-정공 쌍의 이동 전자를 수집한다. 상이한 시간 간격에서 수집된 전자가 이어서 측정되고 객체까지의 거리를 결정하는 데 사용한다. 쌍극자 모멘트(104)의 양전하는 디바이스 층(108) 내의 암전류의 이동 전자(124)를 PIN 다이오드(112)로부터 멀어지는 쪽으로 끌어가 이동 전자(124)를 중화시킨다. 이동 전자(124)를 중화시키는 것에 의해, 암전류가 감소되고 PIN 다이오드(112)의 N형 콘택트 영역(116)에 수집되지 않는다. 그 결과, PIN 다이오드(112)를 사용한 측정이 더 정확하고 따라서 거리 결정이 더 정확하다.
도 22의 전술한 논의에서, 광 검출기(106)에 의한 이미지 감지는 전자를 수집하는 것에 의해 수행된다. 그렇지만, 광 검출기(106)는 대안적으로 정공을 수집하는 것에 의해 이미지 감지를 수행할 수 있다. 그러한 실시예에서, 정공은 P형 콘택트 영역(114)에 수집된다. 게다가, 쌍극자 모멘트(104)의 극성이 반전된다. 예를 들어, 도 5a 및 도 5b를 참조한다. 쌍극자 모멘트(104)의 극성은, 예를 들어, 계면 층(120)보다 작은 산소 면적 밀도를 갖는 재료의 하이 k 패시베이션 층(102)을 형성하는 것에 의해 반전될 수 있다. 예를 들어, 하이 k 패시베이션 층(102)은 바륨 산화물(예를 들면, BaO), 스트론튬 산화물(예를 들면, SrO), 란탄 산화물(예를 들면, La2O3), 이트륨 산화물(예를 들면, Y2O3), 어떤 다른 적합한 하이 k 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 22의 전술한 논의에서, 하이 k 패시베이션 층(102)은 캡 층(110) 바로 위에 퇴적되고 계면 층(120)은 하이 k 패시베이션 층(102)과 캡 층(110) 사이의 반응에 의해 형성된다. 대안적인 실시예에서, 산화물 패시베이션 층(예를 들면, 도 9에서의 902 참조)이 캡 층(110) 바로 위에 퇴적되고, 이어서 하이 k 패시베이션 층(102)이 산화물 패시베이션 층 바로 위에 퇴적된다. 산화물 패시베이션 층은, 예를 들어, 열 산화, 기상 퇴적, 어떤 다른 적합한 퇴적 프로세스, 또는 이들의 임의의 조합에 의해 퇴적될 수 있다.
산화물 패시베이션 층은 도 9에서 기술된 바와 같고, 산화물 패시베이션 층이 퇴적에 의해 형성되기 때문에, 산화물 패시베이션 층은 계면 층(120)보다 높은 결정 품질을 갖는다. 더 높은 결정 품질은 광 검출기(106)의 감소된 누설 전류 및 향상된 성능을 가져온다.
도 23a의 단면도(2300A)에 의해 예시된 바와 같이, 제1 인터커넥트 구조체(1312)가 광 검출기(106) 위에 광 검출기(106)에 전기적으로 결합되게 형성되며, 이에 의해 제1 IC 구조체(1302)를 규정한다. 제1 인터커넥트 구조체(1312)는 레벨로 그룹화되고 교대로 적층된 복수의 와이어(128), 복수의 비아(126), 및 복수의 패드(1316)를 포함한다. 패드(1316)는 제1 인터커넥트 구조체(1312)의 상부에 있고, 와이어(128) 및 비아(126)는 패드(1316)로부터 광 검출기(106)까지 교대로 적층된다.
본드 유전체 층(1318)은 제1 인터커넥트 구조체(1312)의 상부에 있고 패드(1316) 및 패드(1316)에서의 비아(126)를 둘러싼다. 에칭 정지 층(1322)은 추가로 패드(1316)에서의 비아(126)를 둘러싼다. 하이 k 패시베이션 층(102) 및 계면 층(120)은 광 검출기(106)에서의 비아(126)를 둘러싼다. 인터커넥트 유전체 층(1320)은 와이어(128) 및 나머지 비아(126)를 둘러싼다.
도 23b의 단면도(2300B)에 의해 예시된 바와 같이, 도 13과 관련하여 설명된 바와 같은 제2 IC 구조체(1304)가 형성된다. 복수의 로직 디바이스(1308)가 제2 기판(1310) 위에 놓이게 형성되고, 트렌치 격리 구조체(1324)가 로직 디바이스(1308)를 분리시키게 형성된다. 게다가, 제2 인터커넥트 구조체(1314)는 로직 디바이스(1308) 위에 놓이고 로직 디바이스(1308)에 전기적으로 결합되게 형성된다.
제2 인터커넥트 구조체(1314)는 제1 인터커넥트 구조체(1312)와 유사하고 따라서 레벨로 그룹화되고 교대로 적층된 복수의 와이어(128), 복수의 비아(126), 및 복수의 패드(1316)를 포함한다. 패드(1316)는 제2 인터커넥트 구조체(1314)의 상부에 있고, 와이어(128) 및 비아(126)는 패드(1316)로부터 로직 디바이스(1308)까지 교대로 적층된다. 본드 유전체 층(1318)은 제2 인터커넥트 구조체(1314)의 상부에 있고 패드(1316) 및 패드(1316)에서의 비아(126)를 둘러싼다. 에칭 정지 층(1322)은 추가로 패드(1316)에서의 비아(126)를 둘러싼다. 인터커넥트 유전체 층(1320)은 와이어(128) 및 나머지 비아(126)를 둘러싼다.
도 23c의 단면도(2300C)에 의해 예시된 바와 같이, 제1 IC 구조체(1302)는 수직으로 뒤집혀서 제2 IC 구조체(1304)에 본딩된다. 본드는 제1 및 제2 인터커넥트 구조체(1312, 1314)의 패드(1316)가 직접 접촉하고 제1 및 제2 인터커넥트 구조체(1312, 1314)의 본드 유전체 층(1318)이 직접 접촉하는 하이브리드 본드이다.
도 23d의 단면도(2300D)에 의해 예시된 바와 같이, 마이크로 렌즈(1334) 및 금속 격자(1336)는 제1 기판(118)의 후면 상에서 제1 기판(118) 위에 적층되게 형성된다. 게다가, 반사 방지 층(1340)은 금속 격자(1336)와 제1 기판(118) 사이에 있는 반면, 금속 격자 유전체 층(1342)은 금속 격자 개구부(1338)를 충전하고 금속 격자(1336)를 마이크로 렌즈(1334)로부터 분리시킨다.
위에서 설명된 바와 같이, 도 23a 내지 도 23d는 BSI로서 이미지 센서를 형성하는 것을 예시한다. 그렇지만, 이미지 센서는 대안적으로 FSI일 수 있다. 그러한 대안적인 실시예에서, 도 24a 및 도 24b와 관련하여 이후에 설명되는 동작은 도 23a 내지 도 23d와 관련하여 설명된 동작 대신에 수행된다. 따라서, 이 방법은 대안적인 실시예에서 도 17 내지 도 22로부터 (도 23a 내지 도 23d를 건너뛰면서) 도 24a 및 도 24b로 진행될 수 있다.
도 24a의 단면도(2400A)에 의해 예시된 바와 같이, 제1 인터커넥트 구조체(1312)는 광 검출기(106) 위에 광 검출기(106)에 전기적으로 결합되게 형성된다. 제1 인터커넥트 구조체(1312)는, 패드(1316), 본드 유전체 층(1318) 및 에칭 정지 층(1322)이 생략된 것을 제외하고는, 도 23a와 관련하여 설명된 바와 같이 형성된다. 게다가, 제1 인터커넥트 구조체(1312)의 인터커넥트 유전체 층(1320)은 와이어(128)의 최상위 레벨을 덮는다.
도 24b의 단면도(2400B)에 의해 예시된 바와 같이, 마이크로 렌즈(1334) 및 금속 격자(1336)는 제1 기판(118)의 전면 상에서 인터커넥트 구조체(1312) 위에 적층되게 형성된다. 게다가, 반사 방지 층(1340)은 금속 격자(1336)와 인터커넥트 구조체(1312) 사이에 있는 반면, 금속 격자 유전체 층(1342)은 금속 격자 개구부(1338)를 충전하고 금속 격자(1336)를 마이크로 렌즈(1334)로부터 분리시킨다.
도 17 내지 도 22, 도 23a 내지 도 23d, 도 24a 및 도 24b가 방법의 다양한 실시예를 참조하여 설명되지만, 도 17 내지 도 22, 도 23a 내지 도 23d, 도 24a 및 도 24b에 도시된 구조체가 이 방법으로 제한되지 않고 오히려 이 방법과는 별개로 독립적일 수 있다는 점이 이해될 것이다. 도 17 내지 도 22, 도 23a 내지 도 23d, 도 24a 및 도 24b가 일련의 동작으로서 설명되지만, 동작의 순서가 다른 실시예에서 변경될 수 있다는 점이 이해될 것이다. 도 17 내지 도 22, 도 23a 내지 도 23d, 도 24a 및 도 24b가 특정 동작 세트로서 예시되고 설명되지만, 예시되고/되거나 설명되는 일부 동작이 다른 실시예에서 생략될 수 있다. 게다가, 예시되지 않고/않거나 설명되지 않은 동작이 다른 실시예에서 포함될 수 있다.
도 25를 참조하면, 도 17 내지 도 22, 도 23a 내지 도 23d, 도 24a 및 도 24b의 방법의 일부 실시예의 블록 다이어그램(2500)이 제공된다.
2502에서, 기판이 캐비티를 형성하도록 패터닝된다. 예를 들어, 도 17을 참조한다.
2504에서, 디바이스 층이 캐비티를 충전하게 에피택셜적으로 성장한다. 예를 들어, 도 18을 참조한다.
2506에서, 디바이스 층의 상부 표면을 평평하게 하도록 디바이스 층이 평탄화된다. 예를 들어, 도 19를 참조한다.
2508에서, 캡 층이 디바이스 층 위에 놓이게 에피택셜적으로 성장한다. 예를 들어, 도 20을 참조한다.
2510에서, 광 검출기가 캡 층 및 디바이스 층에 형성된다. 예를 들어, 도 21을 참조한다.
2512에서, 하이 k 패시베이션 층이 캡 층 위에 놓이게 퇴적되고, 여기서 하이 k 패시베이션 층은 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도한다. 예를 들어, 도 22를 참조한다. 일부 실시예에서, 하이 k 패시베이션 층은 캡 층 바로 위에 퇴적된다. 다른 실시예에서, 산화물 패시베이션 층은 캡 층 바로 위에 퇴적되고 하이 k 패시베이션 층은 산화물 패시베이션 층 바로 위에 퇴적된다.
2514에서, 인터커넥트 구조체가 하이 k 패시베이션 층 위에 놓이게 그리고 하이 k 패시베이션 층에서의 콘택트 비아에 의해 광 검출기에 전기적으로 결합되게 형성된다. 예를 들어, 도 23a 또는 도 24a를 참조한다.
2516에서, 마이크로 렌즈가 기판의 전면 또는 기판의 후면 상에서 광 검출기와 수직으로 정렬되게 형성된다. 예를 들어, 도 23d 또는 도 24b를 참조한다.
도 25의 블록 다이어그램(2500)이 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되어 있지만, 그러한 동작 또는 이벤트의 예시된 순서가 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작은 상이한 순서로 및/또는 본 명세서에서 예시되고/되거나 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 게다가, 예시된 동작들 전부가 본 명세서에서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 요구되는 것은 아닐 수 있고, 본 명세서에서 묘사된 동작들 중 하나 이상이 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
도 26 내지 도 32를 참조하여, 디바이스 층의 하부 표면이 기판의 상부 표면보다 위로 상승하고 패시베이션 층이 암전류를 감소시키기 위해 디바이스 층에서의 광 검출기 위에 쌍극자 모멘트를 유도하도록 구성된 이미지 센서를 형성하기 위한 방법의 일부 제1 실시예의 일련의 단면도(2600 내지 3200)가 제공된다. 도 31과 도 32는 이미지 센서가 BSI 및 FSI이고 각각이 개별적으로 도 26 내지 도 30으로부터 진행되는 서로의 대안이다.
도 26의 단면도(2600)에 의해 예시된 바와 같이, 반도체 층(2602)은 제1 기판(118)을 덮도록 에피택셜적으로 성장한다. 반도체 층(2602)은 제1 기판(118)과는 상이한 반도체 재료이다. 예를 들어, 반도체 층(2602)은 게르마늄 또는 실리콘 게르마늄일 수 있는 반면, 제1 기판(118)은 실리콘일 수 있다. 그렇지만, 대안적인 실시예에서 다른 적합한 재료가 적절할 수 있다. 일부 실시예에서, 반도체 층(2602)은 제1 기판(118)보다 NIR 및/또는 IR 방사선에 대한 더 높은 흡수 계수를 갖는다. 일부 실시예에서, 반도체 층(2602)은 제1 기판(118)보다 작은 밴드 갭을 갖는다.
도 27의 단면도(2700)에 의해 예시된 바와 같이, 반도체 층(2602)(예를 들면, 도 26 참조)은 디바이스 층(108)을 형성하도록 패터닝된다. 패터닝하는 단계는, 예를 들어, 1) 반도체 층(2602) 위에 마스크를 형성하는 단계; 2) 마스크를 제자리에 두고 반도체 층(2602) 내로 에칭을 수행하는 단계; 및 3) 마스크를 제거하는 단계를 포함한다. 마스크는, 예를 들어, 포토레지스트 마스크 및/또는 어떤 다른 적합한 유형의 마스크일 수 있다. 다른 실시예에서, 패터닝하는 단계는 어떤 다른 적합한 프로세스에 의해 수행된다.
도 28 내지 도 30의 단면도(2800 내지 3000)에 의해 예시된 바와 같이, 도 20 내지 도 22와 관련하여 설명된 동작이 제각기 수행된다. 도 28에서, 캡 층(110)은 도 20과 관련하여 설명된 바와 같이 디바이스 층(108)을 덮도록 디바이스 층(108) 상에 에피택셜적으로 성장한다. 디바이스 층(108)의 측벽이 노출되기 때문에, 캡 층(110)이 또한 디바이스 층(108)의 측벽 상에 성장한다. 게다가, 캡 층(110)이 기판(118)이 아닌 디바이스 층(108) 상에 성장하도록 에피택셜 성장이 수행된다. 대안적인 실시예에서, 캡 층(110)이 또한 기판(118) 상에 성장한다. 도 29에서, 광 검출기(106)는 도 21과 관련하여 설명된 바와 같이 디바이스 층(108) 및 캡 층(110)에 형성된다. 도 30에서, 하이 k 패시베이션 층(102)은 도 22와 관련하여 설명된 바와 같이 캡 층(110) 및 제1 기판(118) 바로 위에 퇴적되며, 이에 의해 계면 층(120)을 형성한다. 대안적인 실시예에서, 산화물 패시베이션 층(예를 들면, 도 12a의 902 참조)이 캡 층(110) 바로 위에 퇴적되고, 하이 k 패시베이션 층(102)이 산화물 패시베이션 층 바로 위에 퇴적된다. 대안적인 실시예에서, 하이 k 패시베이션 층(102)의 극성이 반전된다(예를 들면, 도 5a, 도 5b 및 도 6 참조).
도 31의 단면도(3100)에 의해 예시된 바와 같이, 이미지 센서가 BSI이도록, 도 23a 내지 도 23d와 관련하여 설명된 동작이 수행된다. 상세하게는, 제1 인터커넥트 구조체(1312)는 도 23a와 관련하여 설명된 바와 같이 광 검출기(106) 위에 광 검출기(106)에 전기적으로 결합되게 형성되고, 이에 의해 제1 IC 구조체(1302)를 규정한다. 제2 IC 구조체(1304)는 도 23b와 관련하여 설명된 바와 같이 형성된다. 제1 IC 구조체(1302)는 도 23c와 관련하여 설명된 바와 같이 수직으로 뒤집혀서 제2 IC 구조체(1304)에 본딩된다. 마이크로 렌즈(1334) 및 금속 격자(1336)는 도 23d와 관련하여 설명된 바와 같이 제1 기판(118)의 후면에서 제1 기판(118) 위에 적층되게 형성된다.
도 31은 BSI로서 이미지 센서를 형성하는 방법을 예시한다. 그렇지만, 이 방법은 대안적으로 FSI로서 이미지 센서를 형성할 수 있다. 그러한 대안적인 실시예에서, 이 방법은 도 26 내지 도 30으로부터 도 31을 건너뛰면서 도 32로 진행된다. 게다가, 도 24a 및 도 24b와 관련하여 설명된 동작은 도 32에서 수행된다. 상세하게는, 제1 인터커넥트 구조체(1312)는 도 24a와 관련하여 설명된 바와 같이 광 검출기(106) 위에 광 검출기(106)에 전기적으로 결합되게 형성된다. 게다가, 마이크로 렌즈(1334) 및 금속 격자(1336)는 도 24b와 관련하여 설명된 바와 같이 제1 기판(118)의 전면에서 제1 인터커넥트 구조체(1312) 위에 적층되게 형성된다.
도 26 내지 도 32가 방법의 다양한 실시예를 참조하여 설명되지만, 도 26 내지 도 32에 도시된 구조체가 이 방법으로 제한되지 않고 오히려 이 방법과 별개로 독립적일 수 있음이 이해될 것이다. 도 26 내지 도 32가 일련의 동작으로서 설명되지만, 다른 실시예에서 동작의 순서가 변경될 수 있다는 것이 이해될 것이다. 도 26 내지 도 32가 특정 동작 세트로서 예시되고 설명되지만, 예시되고/되거나 설명되는 일부 동작이 다른 실시예에서 생략될 수 있다. 게다가, 예시되지 않고/않거나 설명되지 않은 동작이 다른 실시예에서 포함될 수 있다.
도 33을 참조하면, 도 26 내지 도 32의 방법의 일부 실시예의 블록 다이어그램(3300)이 제공된다.
3302에서, 반도체 층이 기판 위에 에피택셜적으로 성장한다. 예를 들어, 도 26을 참조한다.
3304에서, 반도체 층이 디바이스 층을 형성하도록 패터닝된다. 예를 들어, 도 27을 참조한다.
3306에서, 캡 층이 디바이스 층의 상부 표면 및 디바이스 층의 측벽 상에 에피택셜적으로 성장한다. 예를 들어, 도 28을 참조한다.
3308에서, 광 검출기가 캡 층 및 디바이스 층에 형성된다. 예를 들어, 도 29를 참조한다.
3310에서, 하이 k 패시베이션 층이 캡 층 위에 놓이게 퇴적되고, 여기서 하이 k 패시베이션 층은 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도한다. 예를 들어, 도 30을 참조한다. 일부 실시예에서, 하이 k 패시베이션 층은 캡 층 바로 위에 퇴적된다. 다른 실시예에서, 산화물 패시베이션 층은 캡 층 바로 위에 퇴적되고 하이 k 패시베이션 층은 산화물 패시베이션 층 바로 위에 퇴적된다.
3312에서, 인터커넥트 구조체가 하이 k 패시베이션 층 위에 놓이게 그리고 하이 k 패시베이션 층에서의 콘택트 비아에 의해 광 검출기에 전기적으로 결합되게 형성된다. 예를 들어, 도 31 또는 도 32를 참조한다.
3314에서, 마이크로 렌즈가 기판의 전면 또는 기판의 후면 상에서 광 검출기와 수직으로 정렬되게 형성된다. 예를 들어, 도 31 또는 도 32를 참조한다.
도 33의 블록 다이어그램(3300)이 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되어 있지만, 그러한 동작 또는 이벤트의 예시된 순서가 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작은 상이한 순서로 및/또는 본 명세서에서 예시되고/되거나 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 게다가, 예시된 동작들 전부가 본 명세서에서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 요구되는 것은 아닐 수 있고, 본 명세서에서 묘사된 동작들 중 하나 이상이 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
도 34 내지 도 42를 참조하여, 디바이스 층의 하부 표면이 기판의 상부 표면보다 위로 상승하고 패시베이션 층이 암전류를 감소시키기 위해 디바이스 층에서의 광 검출기 위에 쌍극자 모멘트를 유도하도록 구성된 이미지 센서를 형성하기 위한 방법의 일부 제1 실시예의 일련의 단면도(3400 내지 4200)가 제공된다. 도 41과 도 42는 이미지 센서가 BSI 및 FSI이고 각각이 개별적으로 도 34 내지 도 40으로부터 진행되는 서로의 대안이다.
도 34의 단면도(3400)에 의해 예시된 바와 같이, 광 검출기 간 유전체 층(1202)이 제1 기판(118)을 덮게 퇴적된다. 광 검출기 간 유전체 층(1202)은, 예를 들어, 실리콘 산화물 및/또는 어떤 다른 적합한 유전체(들)이거나 이를 포함할 수 있다. 광 검출기 간 유전체 층(1202)은, 예를 들어, 열 산화, 기상 퇴적, 또는 어떤 다른 적합한 퇴적 프로세스에 의해 퇴적될 수 있다.
도 35의 단면도(3500)에 의해 예시된 바와 같이, 광 검출기 간 유전체 층(1202)은 캐비티(3502)를 형성하도록 패터닝된다. 패터닝은, 예를 들어, 포토리소그래피/에칭 프로세스 또는 어떤 다른 적합한 패터닝 프로세스에 의해 수행될 수 있다.
도 36 내지 도 40의 단면도(3600 내지 4000)에 의해 예시된 바와 같이, 도 18 내지 도 22와 관련하여 설명된 동작이 제각기 수행된다. 도 36에서, 디바이스 층(108)은 도 18과 관련하여 설명된 바와 같이 캐비티(3502)(예를 들면, 도 35 참조)를 충전하게 에피택셜적으로 성장한다. 도 37에서, 디바이스 층(108)의 상부 표면은 도 19와 관련하여 설명된 바와 같이 평탄화된다. 그렇지만, 디바이스 층(108)의 상부 표면은 광 검출기 간 유전체 층(1202)의 상부 표면에 대해 상대적으로 리세싱되지 않는다. 대안적인 실시예에서, 디바이스 층(108)의 상부 표면은 도 19의 리세싱에 따라 광 검출기 간 유전체 층(1202)의 상부 표면에 대해 상대적으로 리세싱된다. 도 38에서, 캡 층(110)은 도 20과 관련하여 설명된 바와 같이 디바이스 층(108) 상에 국소화되고 디바이스 층(108)을 덮도록 에피택셜적으로 성장한다. 대안적인 실시예에서, 캡 층(110)은 또한 광 검출기 간 유전체 층(1202)을 덮도록 에피택셜적으로 성장한다. 도 39에서, 광 검출기(106)는 도 21과 관련하여 설명된 바와 같이 디바이스 층(108) 및 캡 층(110)에 형성된다. 도 40에서, 하이 k 패시베이션 층(102)은 도 22와 관련하여 설명된 바와 같이 캡 층(110) 및 제1 기판(118) 바로 위에 퇴적된다. 대안적인 실시예에서, 산화물 패시베이션 층(예를 들면, 도 9의 902 참조)이 캡 층(110) 바로 위에 퇴적되고, 하이 k 패시베이션 층(102)이 산화물 패시베이션 층 바로 위에 퇴적된다.
도 41의 단면도(4100)에 의해 예시된 바와 같이, 이미지 센서가 BSI이도록, 도 23a 내지 도 23d와 관련하여 설명된 동작이 수행된다. 상세하게는, 제1 인터커넥트 구조체(1312)는 도 23a와 관련하여 설명된 바와 같이 광 검출기(106) 위에 광 검출기(106)에 전기적으로 결합되게 형성되고, 이에 의해 제1 IC 구조체(1302)를 규정한다. 제2 IC 구조체(1304)는 도 23b와 관련하여 설명된 바와 같이 형성된다. 제1 IC 구조체(1302)는 도 23c와 관련하여 설명된 바와 같이 수직으로 뒤집혀서 제2 IC 구조체(1304)에 본딩된다. 마이크로 렌즈(1334) 및 금속 격자(1336)는 도 23d와 관련하여 설명된 바와 같이 제1 기판(118)의 후면에서 제1 기판(118) 위에 적층되게 형성된다.
도 41은 BSI로서 이미지 센서를 형성하는 방법을 예시한다. 그렇지만, 이 방법은 대안적으로 FSI로서 이미지 센서를 형성할 수 있다. 그러한 대안적인 실시예에서, 이 방법은 도 34 내지 도 40으로부터 도 41을 건너뛰면서 도 42로 진행된다. 게다가, 도 24a 및 도 24b와 관련하여 설명된 동작은 도 42에서 수행된다. 상세하게는, 제1 인터커넥트 구조체(1312)는 도 24a와 관련하여 설명된 바와 같이 광 검출기(106) 위에 광 검출기(106)에 전기적으로 결합되게 형성된다. 게다가, 마이크로 렌즈(1334) 및 금속 격자(1336)는 도 24b와 관련하여 설명된 바와 같이 기판(118)의 전면에서 제1 인터커넥트 구조체(1312) 위에 적층되게 형성된다.
도 34 내지 도 42가 방법의 다양한 실시예를 참조하여 설명되지만, 도 34 내지 도 42에 도시된 구조체가 이 방법으로 제한되지 않고 오히려 이 방법과 별개로 독립적일 수 있음이 이해될 것이다. 도 34 내지 도 42가 일련의 동작으로서 설명되지만, 다른 실시예에서 동작의 순서가 변경될 수 있다는 것이 이해될 것이다. 도 34 내지 도 42가 특정 동작 세트로서 예시되고 설명되지만, 예시되고/되거나 설명되는 일부 동작이 다른 실시예에서 생략될 수 있다. 게다가, 예시되지 않고/않거나 설명되지 않은 동작이 다른 실시예에서 포함될 수 있다.
도 43을 참조하면, 도 34 내지 도 42의 방법의 일부 실시예의 블록 다이어그램(4300)이 제공된다.
4302에서, 기판 위에 광 검출기 간 유전체 층이 퇴적된다. 예를 들어, 도 34를 참조한다.
4304에서, 광 검출기 간 유전체 층이 캐비티를 형성하도록 패터닝된다. 예를 들어, 도 35를 참조한다.
4306에서, 디바이스 층이 캐비티를 충전하게 에피택셜적으로 성장한다. 예를 들어, 도 36을 참조한다.
4308에서, 디바이스 층의 상부 표면을 평평하게 하도록 디바이스 층이 평탄화된다. 예를 들어, 도 37을 참조한다.
4310에서, 캡 층이 디바이스 층 위에 놓이게 에피택셜적으로 성장한다. 예를 들어, 도 38을 참조한다.
4312에서, 캡 층 및 디바이스 층에 광 검출기가 형성된다. 예를 들어, 도 39를 참조한다.
4314에서, 하이 k 패시베이션 층이 캡 층 위에 놓이게 퇴적되고, 여기서 하이 k 패시베이션 층은 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도한다. 예를 들어, 도 40을 참조한다. 일부 실시예에서, 하이 k 패시베이션 층은 캡 층 바로 위에 퇴적된다. 다른 실시예에서, 산화물 패시베이션 층은 캡 층 바로 위에 퇴적되고 하이 k 패시베이션 층은 산화물 패시베이션 층 바로 위에 퇴적된다.
4316에서, 인터커넥트 구조체가 하이 k 패시베이션 층 위에 놓이게 그리고 하이 k 패시베이션 층에서의 콘택트 비아에 의해 광 검출기에 전기적으로 결합되게 형성된다. 예를 들어, 도 41 또는 도 42를 참조한다.
4318에서, 마이크로 렌즈가 기판의 전면 또는 기판의 후면 상에서 광 검출기와 수직으로 정렬되게 형성된다. 예를 들어, 도 41 또는 도 42를 참조한다.
도 43의 블록 다이어그램(4300)이 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되어 있지만, 그러한 동작 또는 이벤트의 예시된 순서가 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작은 상이한 순서로 및/또는 본 명세서에서 예시되고/되거나 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 게다가, 예시된 동작들 전부가 본 명세서에서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 요구되는 것은 아닐 수 있고, 본 명세서에서 묘사된 동작들 중 하나 이상이 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
일부 실시예에서, 본 개시는 이미지 센서를 제공하고, 이 이미지 센서는: 기판; 기판 위에 놓인 디바이스 층; 디바이스 층 위에 놓인 캡 층 - 캡 층 및 디바이스 층은 반도체 재료이고, 캡 층은 디바이스 층보다 큰 밴드 갭을 가짐 -; 디바이스 층 및 캡 층에 있는 광 검출기; 및 캡 층 위에 놓인 패시베이션 층 - 패시베이션 층은 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도함 - 을 포함한다. 일부 실시예에서, 이미지 센서는 패시베이션 층과 캡 층 사이에 있고 패시베이션 층 및 캡 층과 직접 접촉하는 계면 층 - 패시베이션 층은 하이 k 유전체 재료임 - 을 더 포함한다. 일부 실시예에서, 패시베이션 층은 패시베이션 층과 캡 층 사이에 있고 패시베이션 층 및 캡 층과 직접 접촉하는 계면 층의 형성을 유도하고, 여기서 쌍극자 모멘트는 패시베이션 층과 계면 층이 직접 접촉하는 계면에 걸쳐 있다. 일부 실시예에서, 패시베이션 층은: 캡 층 위에 놓이고 캡 층과 직접 접촉하는 실리콘 산화물 층; 및 실리콘 산화물 층 위에 놓이고 실리콘 산화물 층과 직접 접촉하는 하이 k 유전체 층 - 쌍극자 모멘트는 하이 k 유전체 층과 실리콘 산화물 층이 직접 접촉하는 계면에 걸쳐 있음 - 을 포함한다. 일부 실시예에서, 기판이 디바이스 층의 측벽 상에 있도록, 디바이스 층이 기판 내로 인셋된다. 일부 실시예에서, 디바이스 층의 하부 표면은 기판의 상부 표면보다 위로 상승한다. 일부 실시예에서, 캡 층은 디바이스 층의 상부 표면으로부터 디바이스 층의 측벽까지 디바이스 층의 상부 코너 주위를 감싸고, 디바이스 층의 측벽을 따라 연장된다. 일부 실시예에서, 광 검출기는 캡 층 및 디바이스 층에 한 쌍의 PIN 다이오드를 포함하고, 여기서 PIN 다이오드는 제각기 디바이스 층의 양 측면에 있다. 일부 실시예에서, 이미지 센서는 광 검출기로부터 패시베이션 층을 관통하여 연장되는 콘택트 비아 - 패시베이션 층 및 콘택트 비아는 평탄한 개별 상부 표면을 가짐 - 를 더 포함한다.
일부 실시예에서, 본 개시는 다른 이미지 센서를 제공하고, 이 이미지 센서는: 기판; 기판 위에 놓인 디바이스 층; 디바이스 층 위에 놓인 캡 층 - 캡 층 및 디바이스 층 및 기판은 반도체 재료이고, 디바이스 층은 기판 및 캡 층과는 상이한 반도체 재료임 -; 디바이스 층 및 캡 층에 있는 광 검출기; 캡 층 위에 놓이고 캡 층과 직접 접촉하는 제1 유전체 층; 및 제1 유전체 층 위에 놓이고 제1 유전체 층과 직접 접촉하는 제2 유전체 층 - 제1 및 제2 유전체 층은 산화물을 포함하고, 제2 유전체 층은 제1 유전체 층보다 높은 유전 상수를 가짐 - 을 포함한다. 일부 실시예에서, 제1 유전체 층은 캡 층으로부터의 반도체 원소를 포함하고 제2 유전체 층으로부터의 산화물을 더 포함한다. 일부 실시예에서, 기판 및 캡 층은 실리콘이고, 여기서 디바이스 층은 게르마늄을 포함한다. 일부 실시예에서, 제1 유전체 층은 제1 및 제2 유전체 층이 직접 접촉하는 계면에서 음전하를 가지며, 여기서 제2 유전체 층은 계면에서 양전하를 갖는다. 일부 실시예에서, 제1 유전체 층은 제1 및 제2 유전체 층이 직접 접촉하는 계면에서 양전하를 가지며, 여기서 제2 유전체 층은 계면에서 음전하를 갖는다. 일부 실시예에서, 디바이스 층은 기판의 상부 내로 리세싱되며, 여기서 기판은 디바이스 층을 라이닝하는 P형 주입 영역을 갖는다. 일부 실시예에서, 디바이스 층은 기판의 상부 표면보다 위로 상승한 하부 표면을 가지며, 여기서 캡 층 및 제1 및 제2 유전체 층은 상부로부터 하부로 디바이스 층의 측벽을 따라 연장된다.
일부 실시예에서, 본 개시는 이미지 센서를 형성하기 위한 방법을 제공하며, 이 방법은: 기판 위에 놓이게 디바이스 층을 에피택셜적으로 성장시키는 단계; 디바이스 층 위에 놓이게 캡 층을 에피택셜적으로 성장시키는 단계 - 캡 층은 디바이스 층보다 큰 밴드 갭을 가짐 -; 디바이스 층 및 캡 층에 광 검출기를 형성하는 단계; 및 캡 층 위에 놓이게 패시베이션 층을 퇴적시키는 단계 - 패시베이션 층은 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도함 - 를 포함한다. 일부 실시예에서, 패시베이션 층은 하이 k 유전체 층을 포함하고, 여기서 패시베이션 층을 퇴적시키는 단계는 캡 층 바로 위에 하이 k 유전체 층을 퇴적시키고, 이에 의해 캡 층과 하이 k 유전체 층 사이에 실리콘 산화물 계면 층의 형성을 유도하는 단계를 포함한다. 일부 실시예에서, 패시베이션 층은 실리콘 산화물 층 및 하이 k 유전체 층을 포함하고, 여기서 패시베이션 층을 퇴적시키는 단계는: 캡 층 바로 위에 실리콘 산화물 층을 퇴적시키는 단계; 및 실리콘 산화물 층 바로 위에 하이 k 유전체 층을 퇴적시키는 단계를 포함한다. 일부 실시예에서, 이 방법은 캐비티를 형성하도록 기판을 패터닝하는 단계를 더 포함하고, 여기서 디바이스 층은 캐비티에 에피택셜적으로 성장한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
[부기]
1. 이미지 센서로서,
기판;
상기 기판 위에 놓인 디바이스 층;
상기 디바이스 층 위에 놓인 캡 층 - 상기 캡 층 및 상기 디바이스 층은 반도체 재료이고, 상기 캡 층은 상기 디바이스 층보다 큰 밴드 갭을 가짐 -;
상기 디바이스 층 및 상기 캡 층에 있는 광 검출기; 및
상기 캡 층 위에 놓인 패시베이션 층 - 상기 패시베이션 층은 상기 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도함 -
을 포함하는, 이미지 센서.
2. 제1항에 있어서,
상기 패시베이션 층과 상기 캡 층 사이에 있고 상기 패시베이션 층 및 상기 캡 층과 직접 접촉하는 계면 층 - 상기 패시베이션 층은 하이 k 유전체 재료임 -
을 더 포함하는, 이미지 센서.
3. 제1항에 있어서, 상기 패시베이션 층은, 상기 패시베이션 층과 상기 캡 층 사이에 있고 상기 패시베이션 층 및 상기 캡 층과 직접 접촉하는 계면 층의 형성을 유도하고, 상기 쌍극자 모멘트는 상기 패시베이션 층과 상기 계면 층이 직접 접촉하는 계면에 걸쳐 있는, 이미지 센서.
4. 제1항에 있어서, 상기 패시베이션 층은:
상기 캡 층 위에 놓이고 상기 캡 층과 직접 접촉하는 실리콘 산화물 층; 및
상기 실리콘 산화물 층 위에 놓이고 상기 실리콘 산화물 층과 직접 접촉하는 하이 k 유전체 층 - 상기 쌍극자 모멘트는 상기 하이 k 유전체 층과 상기 실리콘 산화물 층이 직접 접촉하는 계면에 걸쳐 있음 - 을 포함하는, 이미지 센서.
5. 제1항에 있어서, 상기 기판이 상기 디바이스 층의 측벽 상에 있도록, 상기 디바이스 층이 상기 기판 내로 인셋(inset)되는, 이미지 센서.
6. 제1항에 있어서, 상기 디바이스 층의 하부 표면은 상기 기판의 상부 표면보다 위로 상승하는, 이미지 센서.
7. 제6항에 있어서, 상기 캡 층은 상기 디바이스 층의 상부 표면으로부터 상기 디바이스 층의 측벽까지 상기 디바이스 층의 상부 코너 주위를 감싸고, 상기 디바이스 층의 상기 측벽을 따라 연장되는, 이미지 센서.
8. 제1항에 있어서, 상기 광 검출기는 상기 캡 층 및 상기 디바이스 층에 한 쌍의 PIN 다이오드를 포함하고, 상기 PIN 다이오드는 제각기 상기 디바이스 층의 양 측면에 있는, 이미지 센서.
9. 제1항에 있어서,
상기 광 검출기로부터 상기 패시베이션 층을 관통하여 연장되는 콘택트 비아 - 상기 패시베이션 층 및 상기 콘택트 비아는 평탄한 개별 상부 표면을 가짐 -
를 더 포함하는, 이미지 센서.
10. 이미지 센서로서,
기판;
상기 기판 위에 놓인 디바이스 층;
상기 디바이스 층 위에 놓인 캡 층 - 상기 캡 층 및 상기 디바이스 층 및 상기 기판은 반도체 재료이고, 상기 디바이스 층은 상기 기판 및 상기 캡 층과는 상이한 반도체 재료임 -;
상기 디바이스 층 및 상기 캡 층에 있는 광 검출기;
상기 캡 층 위에 놓이고 상기 캡 층과 직접 접촉하는 제1 유전체 층; 및
상기 제1 유전체 층 위에 놓이고 상기 제1 유전체 층과 직접 접촉하는 제2 유전체 층 - 상기 제1 및 제2 유전체 층은 산화물을 포함하고, 상기 제2 유전체 층은 상기 제1 유전체 층보다 높은 유전 상수를 가짐 -
을 포함하는, 이미지 센서.
11. 제10항에 있어서, 상기 제1 유전체 층 및 상기 기판은 실리콘을 포함하는, 이미지 센서.
12. 제10항에 있어서, 상기 기판 및 상기 캡 층은 실리콘이고, 상기 디바이스 층은 게르마늄을 포함하는, 이미지 센서.
13. 제10항에 있어서, 상기 제1 유전체 층은 상기 제1 및 제2 유전체 층이 직접 접촉하는 계면에서 음전하를 가지며, 상기 제2 유전체 층은 상기 계면에서 양전하를 가지는, 이미지 센서.
14. 제10항에 있어서, 상기 제1 유전체 층은 상기 제1 및 제2 유전체 층이 직접 접촉하는 계면에서 양전하를 가지며, 상기 제2 유전체 층은 상기 계면에서 음전하를 가지는, 이미지 센서.
15. 제10항에 있어서, 상기 디바이스 층은 상기 기판의 상부 내로 리세싱되며, 상기 기판은 상기 디바이스 층을 라이닝하는 P형 주입 영역을 가지는, 이미지 센서.
16. 제10항에 있어서, 상기 디바이스 층은 상기 기판의 상부 표면보다 위로 상승한 하부 표면을 가지며, 상기 캡 층 및 상기 제1 및 제2 유전체 층은 상부로부터 하부로 상기 디바이스 층의 측벽을 따라 연장되는, 이미지 센서.
17. 이미지 센서를 형성하기 위한 방법으로서,
기판 위에 놓이게 디바이스 층을 에피택셜적으로 성장시키는 단계;
상기 디바이스 층 위에 놓이게 캡 층을 에피택셜적으로 성장시키는 단계 - 상기 캡 층은 상기 디바이스 층보다 큰 밴드 갭을 가짐 -;
상기 디바이스 층 및 상기 캡 층에 광 검출기를 형성하는 단계; 및
상기 캡 층 위에 놓이게 패시베이션 층을 퇴적시키는 단계
를 포함하고, 상기 패시베이션 층은 상기 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도하는, 방법.
18. 제17항에 있어서, 상기 패시베이션 층은 하이 k 유전체 층을 포함하고, 상기 패시베이션 층을 퇴적시키는 단계는 상기 캡 층 바로 위에 상기 하이 k 유전체 층을 퇴적시키고, 이에 의해 상기 캡 층과 상기 하이 k 유전체 층 사이에 실리콘 산화물 계면 층의 형성을 유도하는 단계를 포함하는, 방법.
19. 제17항에 있어서, 상기 패시베이션 층은 실리콘 산화물 층 및 하이 k 유전체 층을 포함하고, 상기 패시베이션 층을 퇴적시키는 단계는:
상기 캡 층 바로 위에 상기 실리콘 산화물 층을 퇴적시키는 단계; 및
상기 실리콘 산화물 층 바로 위에 상기 하이 k 유전체 층을 퇴적시키는 단계를 포함하는, 방법.
20. 제17항에 있어서,
캐비티를 형성하도록 상기 기판을 패터닝하는 단계를 더 포함하고,
상기 디바이스 층은 상기 캐비티에 에피택셜적으로 성장하는, 방법.

Claims (10)

  1. 이미지 센서로서,
    기판;
    상기 기판 위에 놓인 디바이스 층;
    상기 디바이스 층 위에 놓인 캡 층 - 상기 캡 층 및 상기 디바이스 층은 반도체 재료이고, 상기 캡 층은 상기 디바이스 층보다 큰 밴드 갭을 가짐 -;
    상기 디바이스 층 및 상기 캡 층에 있는 광 검출기; 및
    상기 캡 층 위에 놓인 패시베이션 층 - 상기 패시베이션 층은 상기 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도함 -
    을 포함하는, 이미지 센서.
  2. 제1항에 있어서,
    상기 패시베이션 층과 상기 캡 층 사이에 있고 상기 패시베이션 층 및 상기 캡 층과 직접 접촉하는 계면 층 - 상기 패시베이션 층은 하이 k 유전체 재료임 -
    을 더 포함하는, 이미지 센서.
  3. 제1항에 있어서, 상기 패시베이션 층은, 상기 패시베이션 층과 상기 캡 층 사이에 있고 상기 패시베이션 층 및 상기 캡 층과 직접 접촉하는 계면 층의 형성을 유도하고, 상기 쌍극자 모멘트는 상기 패시베이션 층과 상기 계면 층이 직접 접촉하는 계면에 걸쳐 있는, 이미지 센서.
  4. 제1항에 있어서, 상기 패시베이션 층은:
    상기 캡 층 위에 놓이고 상기 캡 층과 직접 접촉하는 실리콘 산화물 층; 및
    상기 실리콘 산화물 층 위에 놓이고 상기 실리콘 산화물 층과 직접 접촉하는 하이 k 유전체 층 - 상기 쌍극자 모멘트는 상기 하이 k 유전체 층과 상기 실리콘 산화물 층이 직접 접촉하는 계면에 걸쳐 있음 - 을 포함하는, 이미지 센서.
  5. 제1항에 있어서, 상기 기판이 상기 디바이스 층의 측벽 상에 있도록, 상기 디바이스 층이 상기 기판 내로 인셋(inset)되는, 이미지 센서.
  6. 제1항에 있어서, 상기 디바이스 층의 하부 표면은 상기 기판의 상부 표면보다 위로 상승하는, 이미지 센서.
  7. 제1항에 있어서, 상기 광 검출기는 상기 캡 층 및 상기 디바이스 층에 한 쌍의 PIN 다이오드를 포함하고, 상기 PIN 다이오드는 제각기 상기 디바이스 층의 양 측면에 있는, 이미지 센서.
  8. 제1항에 있어서,
    상기 광 검출기로부터 상기 패시베이션 층을 관통하여 연장되는 콘택트 비아 - 상기 패시베이션 층 및 상기 콘택트 비아는 평탄한 개별 상부 표면을 가짐 -
    를 더 포함하는, 이미지 센서.
  9. 이미지 센서로서,
    기판;
    상기 기판 위에 놓인 디바이스 층;
    상기 디바이스 층 위에 놓인 캡 층 - 상기 캡 층 및 상기 디바이스 층 및 상기 기판은 반도체 재료이고, 상기 디바이스 층은 상기 기판 및 상기 캡 층과는 상이한 반도체 재료임 -;
    상기 디바이스 층 및 상기 캡 층에 있는 광 검출기;
    상기 캡 층 위에 놓이고 상기 캡 층과 직접 접촉하는 제1 유전체 층; 및
    상기 제1 유전체 층 위에 놓이고 상기 제1 유전체 층과 직접 접촉하는 제2 유전체 층 - 상기 제1 및 제2 유전체 층은 산화물을 포함하고, 상기 제2 유전체 층은 상기 제1 유전체 층보다 높은 유전 상수를 가짐 -
    을 포함하는, 이미지 센서.
  10. 이미지 센서를 형성하기 위한 방법으로서,
    기판 위에 놓이게 디바이스 층을 에피택셜적으로 성장시키는 단계;
    상기 디바이스 층 위에 놓이게 캡 층을 에피택셜적으로 성장시키는 단계 - 상기 캡 층은 상기 디바이스 층보다 큰 밴드 갭을 가짐 -;
    상기 디바이스 층 및 상기 캡 층에 광 검출기를 형성하는 단계; 및
    상기 캡 층 위에 놓이게 패시베이션 층을 퇴적시키는 단계
    를 포함하고, 상기 패시베이션 층은 상기 캡 층의 상부 표면을 따라 쌍극자 모멘트의 형성을 유도하는, 방법.
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