KR20130133657A - 에피택시 층들을 갖는 ｃｉｓ 영상 센서들 및 이를 형성하기 위한 방법 - Google Patents
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Abstract
방법은 제 1 도전성 타입의 제 1 에피택시 층을 성장시키도록 제 1 에피택시를 수행하는 단계, 제 1 에피택시 층 위에 제 1 도전성 타입과 반대의 제 2 도전성 타입의 제 2 에피택시 층을 성장시키도록 제 2 에피택시를 수행하는 단계를 포함한다. 제 1 및 제 2 에피택시 층들을 다이오드를 형성한다. 이 방법은 추가로 제 1 에피택시 층 위에 게이트 유전체를 형성하는 단계; 게이트 유전체 위에 게이트 전극을 형성하는 단계; 및 게이트 유전체에 인접하여 소스/드레인 영역을 형성하도록 제 1 에피택시 층 및 제 2 에피택시 층의 최상부 부분을 주입하는 단계를 추가로 포함한다.
Description
본 출원은 2012년 5월 29일 출원되고, 발명의 명칭이 "CMOS Image Sensor"인 미국 가출원 번호 제61/652,547호를 우선권으로 청구하며, 그에 의해 이 가출원은 인용에 의해 본원에 포함된다.
본 출원은 에피택시 층들을 갖는 CIS 영상 센서들 및 이를 형성하기 위한 방법에 관한 것이다.
전면측 영상 센서 칩들 및 배면측 조명(Backside Illumination; BSI) 영상 센서 칩들을 포함하는 영상 센서 칩들은 카메라들과 같은 애플리케이션들에서 널리 이용된다. 영상 센서 칩들의 형성에서, 영상 센서들(포토 다이오드들과 같은) 및 로직 회로들은 웨이퍼의 실리콘 기판 상에 형성되고, 이어서 웨이퍼의 전면측 상에 상호연결 구조의 형성이 이어진다. 전면측 영상 센서 칩들에서, 컬러 필터들 및 마이크로-렌즈가 상호연결기 구조 위에 형성된다. BSI 영상 센서 칩들의 형성에서, 상호연결 구조의 형성 이후에, 웨이퍼는 박화(thinned)되고, 컬러-필터들 및 마이크로-렌즈과 같은 배면측 구조들이 실리콘 기판의 배면측 상에 형성된다. 영상 센서 칩들이 이용될 때, 광은 광이 전기 신호들로 변환되는 영상 센서들 상에 프로젝팅된다.
영상 센서 칩들의 영상 센서들은 광자들의 자극에 응답하여 전기 신호들을 생성한다. 영상 센서들의 풀 웰 용량(full well capacity) 및 신호 대 잡음 비는 높은 것이 바람직하다. 포토 다오오드들과 같은 영상 센서들의 풀 웰 용량 및 신호 대 잡음 비를 증가시키기 위해, 포토 다이오드들의 p-타입 및/또는 n-타입 영역들의 불순물 농도들이 증가될 필요가 있고, 포토 다이오드들의 p-타입 및/또는 n-타입 영역들의 깊이들이 또한 증가될 필요가 있다. 그러나 이러한 증가는 더 높은 주입 에너지 및 더 높은 주입량(dosage)의 요건을 발생시킨다. 반도체 기판으로의 주입된 불순물들의 충격(bombardment)으로 인해, 포토 다이오드들의 누설 전류들이 증가될 수 있고, 영상 센서들의 암전류(dark current) 및 백색 화소 성능이 저하된다.
실시예들에 따라, 방법은 제 1 도전성 타입의 제 1 에피택시 층을 성장시키기 위해 제 1 에피택시를 수행하는 단계, 및 상기 제 1 에피택시 층 위에 상기 제 1 도전성 타입과 반대의 제 2 도전성 타입의 제 2 에피택시 층을 성장시키기 위해 제 2 에피택시를 수행하는 단계를 포함한다. 제 1 및 제 2 에피택시 층들을 다이오드를 형성한다. 이 방법은 추가로 제 1 에피택시 층 위에 게이트 유전체를 형성하는 단계, 게이트 유전체 위에 게이트 전극을 형성하는 단계, 및 게이트 유전체에 인접하여 소스/드레인 영역을 형성하기 위해 제 1 에피택시 층 및 제 2 에피택시 층의 최상부 부분을 주입하는 단계를 추가로 포함한다.
다른 실시예들에 따라, 방법은 반도체 기판 위에 제 1 에피택시 층을 에피택시적으로(epitaxially) 성장시키는 단계, 상기 제 1 에피택시 층 위에 제 2 에피택시 층을 에피택시적으로 성장시키는 단계, 상기 제 2 에피택시 층 위에 제 3 에피택시 층을 에피택시적으로 성장시키는 단계, 및 상기 제 3 에피택시 층 위에 제 4 에피택시 층을 에피택시적으로 성장시키는 단계를 포함한다. 상기 제 2 및 상기 제 3 에피택시 층들은 상기 제 1 도전성 타입의 불순물들로 인-시추(in-situ) 도핑된다. 상기 제 1 및 상기 제 4 에피택시 층들은 상기 제 1 도전성 타입과 반대의 제 2 도전성 타입의 불순물들로 인-시추 도핑된다. 이 방법은 추가로 상기 제 2 도전성 타입의 반도체 절연 영역을 형성하기 위해 상기 제 3 에피택시 층 및 상기 제 4 에피택시 층을 주입하는 단계를 포함하고, 상기 제 3 에피택시 층의 부분 및 상기 제 4 에피택시 층의 부분은 포토 다이오드를 형성하기 위해 상기 반도체 절연 영역에 의해 둘러싸인다. 게이트 유전체 및 게이트 전극이 제 4 에피택시 층 위에 형성된다. 상기 제 1 도전성 타입의 소스/드레인 영역을 형성하기 위해 제 4 에피택시 층이 주입되고, 상기 소스/드레인 영역, 상기 게이트 유전체, 및 상기 게이트 전극은 트랜지스터의 부분들을 형성한다.
또 다른 실시예들에 따라, 디바이스는 제 1 도전성 타입의 제 1 반도체 층; 및 상기 제 1 반도체 층 위에 있고, 상기 제 1 도전성 타입과 반대의 제 2 도전성 타입의 제 2 반도체 층을 포함하는 포토 다이오드를 포함한다. 상기 제 1 및 제 2 반도체 층들 중 적어도 하나는 균일한 불순물 분포를 갖는다. 게이트 유전체가 상기 제 2 반도체 층 위에 있다. 게이트 전극이 상기 게이트 유전체 위에 있다. 상기 제 1 도전성 타입의 소스/드레인 영역은 게이트 전극에 인접하여 있다. 상기 소스/드레인 영역, 상기 게이트 유전체, 및 상기 게이트 전극은 트랜지스터의 부분들을 형성한다. 상기 트랜지스터는 상기 포토 다이오드와 상기 소스/드레인 영역 간의 전기 접속을 턴 온(turn on) 및 턴 오프(turn off)하기 위해 구성된다.
본 실시예들 및 그의 이점의 보다 완전한 이해를 위해, 첨부 도면들과 함께 이루어지는 다음의 설명에 대한 참조가 이루어진다.
도 1 내지 도 8은 다양한 실시예들에 따른 영상 센서 웨이퍼의 제조에 있어서의 중간 스테이지들의 단면도들.
본 개시의 실시예들의 제조 및 이용이 아래에서 상세히 논의된다. 그러나 실시예들은 매우 다양한 특유의 맥락들에서 실현될 수 있는 다수의 응용 가능한 독창적인 개념들을 제공한다는 것이 인지되어야 한다. 논의되는 특유의 실시예들은 예시적이며, 본 개시의 범위를 제한하지 않는다.
영상 센서 웨이퍼들/칩들을 형성하기 위한 방법들이 다양한 실시예들에 따라 제공된다. 영상 센서 웨이퍼들/칩들의 형성에 있어서의 중간 스테이지들이 예시된다. 실시예들의 변동들이 논의된다. 다양한 도면들 및 예시적인 실시예들 전체에 걸쳐서, 유사한 참조 번호들은 유사한 엘리먼트들을 지정하는데 이용된다.
도 1은 반도체 기판(22)을 포함하는 영상 센서 웨이퍼(20)를 예시한다. 몇몇 실시예들에서, 반도체 기판(22)은 결정질 실리콘 기판이다. 대안적으로, 반도체 기판(22)은 실리콘 게르마늄, 실리콘 탄소 등과 같은 다른 반도체 물질로 형성된다.
도 2를 참조하면, 복수의 에피택시 단계들이 복수의 에피택시 층을 형성하기 위해 수행된다. 몇몇 예시적인 실시예들에서, 에피택시 층들은 p-타입 층(24), p-타입 층(24) 상의 n-타입 층(26), n-타입 층(26) 상의 n-타입 층(28) 및 n-타입 층(28) 상의 p-타입 층(30)을 포함한다. 다른 대안적인 실시예들에서, 더 많은 에피택시 층들이 형성된다. 예를 들어, n-타입 층들(24 및 26)로 적층된 더 많은 n-타입 층들이 존재할 수 있다. 다른 대안적인 실시예들에서, p-타입 층(24)은 생략되고, n-타입 층(층(26)과 같은)이 기판(22) 위에, 그리고 기판(22)과 접촉하여 형성된다.
몇몇 실시예들에서, p-타입 층(24)은 실리콘 층이다. 대안적인 실시예들에서, p-타입 층(24)은 실리콘 게르마늄 층이다. p-타입 층(24)의 게르마늄의 원자 백분율은 예를 들어, 약 20 퍼센트 내지 약 40 퍼센트일 수 있다. p-타입 층(24)의 에피택시의 진행에 있어서, 붕소, 인듐, 또는 이들의 조합들과 같은 p-타입 불순물이 인-시추(in-situ) 도핑된다. 도핑된 불순물 농도는 예를 들어, 약 1x 1016/cm3 내지 약 1x1019/cm3일 수 있다. 그러나 설명 전체에 걸쳐서 인용되는 값들은 단순히 예들이며 상이한 값들로 변경될 수 있다는 것이 인지된다. 몇몇 실시예들에서, p-타입 층(24)은 최하부로부터 최상부까지 실질적으로 균일한 도핑 농도를 갖는다. p-타입 층(24)의 두께(T1)는 예를 들어, 약 10nm 내지 약 2㎛일 수 있다.
n-타입 층(26)은 실질적으로 게르마늄으로부터 자유로울 수 있는 실리콘 층일 수 있지만, 게르마늄이 또한 함유될 수 있다. n-타입 층(26)은 인, 비소, 안티몬 또는 이들의 조합들과 같은 n-타입 불순물로 도핑된다. n-타입 불순물은 각각의 에피택시 단계의 진행에 있어서 인-시추 도핑된다. n-타입 층(26)의 n-타입 불순물 농도는 예를 들어, 약 1x 1014/cm3 내지 약 1x1016/cm3일 수 있다. 몇몇 실시예들에서, n-타입 층(26)은 최하부로부터 최상부까지 실질적으로 균일한 도핑 농도를 갖는다. 대안적인 실시예들에서, 최하부로부터 최상부까지, 도핑 농도는 점진적으로 증가될 수 있다. n-타입 층(26)의 두께(T2)는 예를 들어, 약 1㎛ 내지 약 2㎛일 수 있지만, 더 큰 또는 더 작은 두께가 이용될 수 있다.
n-타입 층(28)은 n-타입 불순물로 도핑되는 실리콘 층일 수 있으며, 여기서 n-타입 불순물은 각각의 에피택시 단계의 진행에 있어서 인-시추 도핑된다. n-타입 층(28)의 n-타입 불순물 농도는 n-타입 층(26)의 불순물 농도보다 높을 수 있다. 몇몇 예시적인 실시예들에서, n-타입 층(28)의 n-타입 불순물 농도는 예를 들어, 1x 1015/cm3 내지 약 1x1017/cm3이다. 몇몇 실시예들에서, n-타입 층(28)은 최하부로부터 최상부까지 실질적으로 균일한 도핑 농도를 갖는다. 대안적인 실시예들에서, 최하부로부터 최상부까지, n-타입 도핑 농도는 점진적으로 증가될 수 있다. n-타입 층(28)의 두께(T2)는 예를 들어, 약 1.5㎛ 내지 약 2.5㎛일 수 있지만, 더 큰 또는 더 작은 두께가 이용될 수 있다.
2개의 n-타입 층들(26 및 28)이 예시되었지만, 더 많은 n-타입 층들이 n-타입 층(24) 아래에, n-타입 층들(24 및 26) 사이에서, 및/또는 n-타입 층(28) 위에 적층될 수 있다. 또한, n-타입 층들(24 및 26 및 가능하게는, 더 많이)에 대해, 불순물 농도들은 n-타입들 층들의 하위 층들로부터 n-타입 층들의 상위 층들까지 점진적으로 증가될 수 있다.
몇몇 실시예들에서, p-타입 층(30)은 실리콘 층이다. 대안적인 실시예들에서, p-타입 층(30)은 실리콘 게르마늄 층이다. p-타입 층(30)의 게르마늄의 원자 백분율은 예를 들어, 약 20퍼센트 내지 약 40퍼센트 일 수 있다. p-타입 층(30)의 에피택시의 진행에 있어서, p-타입 불순물은 예를 들어, 약 1x 1018/cm3 내지 약 1x1020/cm3의 불순물 농도로 인-시추 도핑된다. 몇몇 실시예들에서, p-타입 층(30)은 최상부로부터 최하부까지 실질적으로 균일한 도핑 농도를 갖는다. p-타입 층(24)의 두께(T4)는 예를 들어, 약 0.1㎛ 내지 약 0.5㎛일 수 있다.
도 3을 참조하면, 트랜치들(32)이 에칭에 의해 형성된다. 트랜치들(32)은 기판(22)의 최상부 표면으로부터 기판(22) 내로 연장한다. 몇몇 실시예들에 따라, 트랜치들(32)은 n-타입 층(28) 내로 연장하고, n-타입 층(26) 또는 p-타입 층(24) 내로 아래로 추가로 또한 연장될 수 있다. 다음으로, 도 4에서 도시된 바와 같이, 포토 레지스트(34)가 형성되어 패터닝되고, 트랜치들(32)은 포토 레지스트(34)의 개구들을 통해 노출될 수 있다. 주입(화살표(35)로 기호화됨) 또는 복수의 주입들(35)은 이어서 주입 마스크로서 포토 레지스트(34)를 이용하여 수행된다. 주입 동안, p-타입 불순물이 기판(22) 내로 주입되어서, p-타입 영역들(38)이 형성된다. p-타입 영역들(38)이 도 4에서 서로 분리된 이산 영역들로 나타나지만, 이산 영역들(38)은 도 4의 구조의 최상부로부터 관찰될 때 링의 부분들일 수 있다. p-타입 영역들(38)은 또한 필드(지역) 광 도핑(FLD) 영역으로서 지칭된다. p-타입 영역들(38)은 예를 들어, 약 1014/cm3 내지 약 1018/cm3의 p-타입 불순물 농도를 가질 수 있다. p-타입 영역들(38)의 형성 이후에, 포토 레지스트(34)가 제거된다.
도 4는 또한 주입을 통해 또한 형성되는 p-타입 층(37)의 형성을 예시한다. 주입 마스크로서 이용되는 포토 레지스트가 여기서 도시되지 않는다. p-타입 층(37)은 p-타입 영역들(38)로 형성된 링에 의해 둘러싸이는 영역이다. p-타입 층(37)의 p-타입 불순물 농도는 예를 들어, 약 1014/cm3 내지 약 1018/cm3일 수 있다.
도 5는 격리 영역(36) 및 딥 웰 영역들(deep well regions)(40)의 형성을 예시한다. 격리 영역들(36)은 또한 이후에 얕은 트랜치 격리(Shallow Trench Isolation; STI) 영역(36)으로서 지칭된다. STI 영역들(36)의 형성은 유전체 물질을 트랜치(32) 내에 충전하고(도 4), 이어서 기판(22) 위의 있는 유전체 물질의 초과의 부분들을 제거하기 위해 화학 기계적 연마(Chemical Mechanical Polish; CMP)를 수행하는 것을 포함할 수 있다. 유전체 물질의 잔여 부분들은 STI 영역들(36)을 형성한다.
이어서, 포토 레지스트(41)가 형성되고 패터닝된다. STI 영역들(36)은 포토 레지스트(41)의 개구들을 통해 노출될 수 있다. 주입 또는 복수의 주입들(39)은 이어서 p-타입 불순물을 기판(22) 내로 주입하도록 수행되어서, 딥 웰 영역들(40)이 형성된다. 이어서 주입 또는 복수의 주입들(39)은 딥 웰 영역들(40)이 형성되도록 p-타입 불순물을 기판(22) 내로 주입하도록 수행된다. 딥 웰 영역들(40)은 예를 들어, 약 1014/cm3 내지 약 1018/cm3의 p-타입 불순물 농도를 가질 수 있다. 딥 웰 영역들(40)은 p-타입 영역들(38) 아래 놓이며, p-타입 영역들(38)에 의해 중첩될 수 있다. p-타입 영역들(38) 및 딥 웰 영역들(40)은 또한 설명 전체에 걸쳐서 반도체 격리 영역들로서 지칭된다. 딥 웰 영역들(40)의 형성 이후에, 포토 레지스트(41)는 이어서 제거된다.
도 6을 참조하면, 게이트 유전체(48) 및 게이트 전극(50)이 형성된다. 게이트 유전체(48)는 산화물, 질화물, 산질화물, 탄화물, 이들의 조합들 및/또는 이들의 다중-층들을 포함할 수 있다. 게이트 전극(50)은 도전성 또는 반-도전성이다. 몇몇 실시예들에서, 게이트 전극(50)은 폴리실리콘으로 형성된다. 대안적인 실시예들에서, 게이트 전극(50)은 금속들, 금속 규화물들, 금속 질화물들 및 이들의 조합들과 같은 다른 도전성 물질들로 형성된다. 게이트 유전체(48) 및 게이트 전극(50)의 형성은 블랭킷 게이트 유전체 층(blanket gate dielectric layer) 및 블랭킷 게이트 전극층을 형성하고, 이어서 게이트 유전체층 및 게이트 전극층을 패터닝하는 것을 포함한다. 게이트 전극(50)은 p-타입 영역(37)의 일부와 중첩한다.
게이트 유전체(48) 및 게이트 전극(50)의 형성 이후에, 경하게 도핑되는 드레인/소스(Lightly Doped Drain/source; LDD) 영역(52)은 예를 들어, n-타입 불순물의 주입을 통해 형성된다. 게이트 전극(50)은 주입 마스크로서 이용될 수 있어서, LDD 영역(52)의 예시된 좌측 에지는 실질적으로 게이트 전극(50)의 예시된 우측 에지와 정렬된다.
도 7은 게이트 스택으로서 게이트 유전체(48)와 게이트 전극(50)을 포함하는 트랜지스터(560)의 잔여 부분들의 형성을 예시한다. 트랜지스터(60)의 잔여 부분들은 중하게 도핑된 n-타입 영역(62), 규화물 영역(64) 및 게이트 스페이서들(70)을 추가로 포함한다. 중하게 도핑된 n-타입 영역(62)은 트랜지스터(60)의 소스 또는 드레인 영역(이하 소스/드레인 영역으로서 지칭됨)이다. 또한, 접촉 플러그들(66), 층간 유전체(Inter-Layer Dielectric; ILD)(68), 레지스트 보호성 산화물(Resist Protective oxide; RPO) 및 접촉 에칭 정지층(Contact Etch Stop Layer; CESL)(72) 등이 또한 형성된다.
도 7에서와 같은 결과적인 구조에서, 포토 다이오드(58)가 형성된다. 포토 다이오드(58)는 포토 다이오드(58)의 p-측으로서 p-타입 층(30) 및 포토 다이오드(58)의 n-측으로서 n-타입 층들(26 및 28)을 포함한다. 포토 다이오드(58)의 n-측은 p-측과 p-n 접합을 형성한다. 설명 전체에 걸쳐서, 반도체 격리 영역들(38 및 40)에 의해 둘러싸이는 p-타입 층(30) 및 n-타입 층들(26 및 28)의 부분은 대안적으로 p-타입 영역(30), n-타입 영역(26), 및 n-타입 영역(28)으로서 각각 지칭된다.
도 7의 결과적인 구조에서, p-타입 영역(37)의 부분(37a)은 트랜지스터(60)의 채널 영역을 형성한다. 포토 다이오드(58) 및 트랜지스터(60)는 동일한 영상 센서 유닛의 이송 게이트 트랜지스터(transfer gate transistor) 및 포토 다이오드로서 작용한다. 트랜지스터(60)가 턴 온되면, 채널(37a)은 포토 다이오드(58)와 소스/드레인 영역(62) 간의 전기적 접속으로서 작용한다. 포토 다이오드(58)에 의해 생성된 전하들은 이에 따라 전하들이 수집되고 각각의 영상 센서 유닛의 전기 신호들로 프로세싱될 수 있는 소스/드레인 영역(62)으로 채널(37a)을 통해 유동할 수 있다. 트랜지스터(60)가 턴 오프되면, 포토 다이오드(58)와 소스/드레인 영역(62) 간의 전기 접속이 단절된다.
몇몇 실시예들에 따라, 몇몇 배면측 프로세스들은 그 내부에 복수의 영상 센서 칩들을 포함하는 배면측 조명(Backside Illumination; BSI) 영상 센서 웨이퍼로서 웨이퍼(20)를 형성하도록 수행될 수 있다. 배면측 프로세스에서, 박화 프로세스(thinning process)(그라인딩(grinding)과 같은)가 먼저 도 8에서 도시된 바와 같이 기판(22)을 제거하도록 수행된다. p-타입 층(24)이 바람직한 두께보다 큰 두께를 갖도록 형성되는 실시예에서, p-타입 층(24)은 예를 들어, 약 0.1㎛보다 작은 두께로 박화될 수 있다. p-타입 층(24)이 이미 충분히 얇은 실시예들에서, p-타입 층(24)에 관한 박화는 생략될 수 있다. 그러나 에피택시 층들(도 1)이 p-타입 층(24)을 포함하지 않는 경우에, 주입 또는 에피택시 단계는 n-타입 층(26)의 배면측 상에서 수행될 수 있고, 이에 따라 본질적으로 p-타입 층(24)과 동일한 p-타입 층이 형성된다.
후속 프로세스 단계들에서, 산화물 층, 하이-k 유전체 층들(하프늄 산화물, 지르코늄 산화물 등과 같은), 반사-방지 층들, 금속 그리드들 등을 포함할 수 있는 BSI 막 스택들(76)이 형성된다. 컬러 필터들(78) 및 마이크로-렌즈(80)과 같은 부가적인 컴포넌트들이 이어서 형성된다. 대안적인 실시예들에서(도시되지 않음), 프로세스 단계들은 전면측 조명 영상 센서 웨이퍼(20)로서 웨이퍼를 형성하도록 지속되고(도 7의 구조에서부터 시작함), 여기서 금속층들(도시되지 않음), 컬러 필터들(78), 및 마이크로-렌즈(80)은 도 7의 예시된 구조 위에 형성된다.
도핑된 반도체 영역들(영역들(24, 26, 28, 30, 38, 40, 52, 및 62 등)과 같은)의 불순물 타입이 예시된 실시예들에서 특정되지만, 실시예들의 교시는 이들 도핑된 반도체 영역들의 도전성 타입들이 반전된 디바이스의 형성에 대해 쉽게 이용 가능하다.
실시예들에서, 포토 다이오드(58)의 p-타입 및 n-타입 영역들은 주입 보다는 오히려 에피택시에 의해 형성된다. 이에 따라, 층들(24, 26, 28, 및 30) 각각에 걸친 도펀트 농도들은 에피택시 층들에서의 불순물들의 작은 확산 거리로 인해 후속 열적 단계들 이후에야 실질적으로 균일하게 될 수 있다.
에피택시를 이용한 포토 다이오드(58)의 형성으로 인해, 주입들에서 발생하는 손상을 초래함 없이, p-타입 영역(30) 및 n-타입 영역들(26 및 28)의 두께는 바람직한 수치들로 증가될 수 있고, 불순물 농도들 또한 바람직한 수치들로 증가될 수 있다. 결과적인 다이오드들의 누설 전류들은 따라서 적다. 결과적인 영상 센서들의 암전류 및 백색 화소 성능은 이에 따라 개선된다. 또한, 에피택시는 실리콘 게르마늄의 p-타입 층(24)의 형성을 가능하게 한다. n-타입 층(26)은 실질적으로 게르마늄 없는 실리콘 층일 수 있다. 스트레스는 p-타입 층(24)을 함유하는 실리콘 게르마늄에서 생성될 수 있고, 결과적으로 포토 다이오드(58)의 누설 전류를 추가로 감소시킨다. 이는 또한 결과적인 영상 센서들의 암전류 및 백색 화소 성능을 개선시킨다.
본 실시예들 및 본 실시예들의 이점들이 상세히 기술되었지만, 다양한 변경들, 대체들 및 변형들이 첨부된 청구항들에 의해 정의되는 바와 같은 실시예들의 사상 및 범위로부터 벗어남 없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 본 명세서에서 기술된 프로세스, 머신, 제조 및 성분(matter)의 합성, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되는 것으로 의도되지 않는다. 당업자는 본 개시로부터 쉽게 인지할 바와 같이, 여기서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스, 머신, 제조, 성분의 합성, 수단, 방법들, 또는 단계들이 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스, 머신, 제조, 성분의 합성, 수단, 방법들, 또는 단계들을 그의 범위 내에 포함하도록 의도된다. 또한, 각각의 청구항은 별개의 실시예들을 구성하고, 다양한 청구항들 및 실시예들의 조합은 본 개시의 범위 내에 있다.
Claims (10)
- 제 1 도전성 타입의 제 1 에피택시 층을 성장시키기 위해 제 1 에피택시를 수행하는 단계;
상기 제 1 에피택시 층 위에 제 2 에피택시 층을 성장시키기 위해 제 2 에피택시를 수행하는 단계 - 상기 제 2 에피택시 층은 상기 제 1 도전성 타입과 반대의 제 2 도전성 타입이고, 상기 제 1 및 상기 제 2 에피택시 층들을 다이오드를 형성함 - ;
상기 제 1 에피택시 층 위에 게이트 유전체를 형성하는 단계;
상기 게이트 유전체 위에 게이트 전극을 형성하는 단계; 및
상기 게이트 유전체에 인접하여 소스/드레인 영역을 형성하기 위해 상기 제 1 에피택시 층 및 상기 제 2 에피택시 층의 최상부 부분을 주입하는 단계
를 포함하는 방법. - 제 1 항에 있어서,
상기 제 1 및 상기 제 2 에피택시 층들은 반도체 기판 위에서 성장되고,
상기 방법은,
상기 반도체 기판을 제거하기 위해 박화 단계(thinning step)를 수행하는 단계; 및
상기 다이오드에 정렬된 컬러 필터 및 마이크로-렌즈를 형성하는 단계
를 더 포함하고,
상기 컬러 필터 및 상기 마이크로-렌즈는 상기 게이트 전극보다 상기 제 1 및 상기 제 2 에피택시 층들의 반대 측 상에 있는 것인 방법. - 제 1 항에 있어서,
상기 제 1 에피택시 층 및 상기 제 2 에피택시 층을 성장시키는 단계 이후에, 상기 제 2 도전성 타입으로 이루어진 반도체 격리 영역(semiconductor isolation region)을 형성하기 위해 주입(implantation)을 수행하는 단계
를 더 포함하고,
상기 반도체 격리 영역은 상기 다이오드를 둘러싸는 것인 방법. - 제 1 항에 있어서,
상기 제 1 및 상기 제 2 에피택시 층들이 성장되기 이전에, 상기 제 2 도전성 타입의 제 3 에피택시 층을 성장시키기 위해 제 3 에피택시 단계를 수행하는 단계
를 더 포함하고,
상기 제 1 에피택시 층은 상기 제 3 에피택시 층 위에 성장되는 것인 방법. - 제 1 항에 있어서,
상기 제 1 및 상기 제 2 에피택시 층들이 성장되기 이전에, 상기 제 1 도전성 타입의 제 3 에피택시 층을 성장시키기 위해 제 3 에피택시 단계를 수행하는 단계
를 더 포함하고,
상기 제 3 에피택시 층은 상기 제 1 에피택시 층의 불순물 농도보다 낮은 불순물 농도를 갖는 것인 방법. - 반도체 기판 위에 제 1 에피택시 층을 에피택시적으로(epitaxially) 성장시키는 단계;
상기 제 1 에피택시 층 위에 제 2 에피택시 층을 에피택시적으로 성장시키는 단계;
상기 제 2 에피택시 층 위에 제 3 에피택시 층을 에피택시적으로 성장시키는 단계;
상기 제 3 에피택시 층 위에 제 4 에피택시 층을 에피택시적으로 성장시키는 단계 - 상기 제 2 및 상기 제 3 에피택시 층들은 상기 제 1 도전성 타입의 불순물들로 인-시추(in-situ) 도핑되고, 상기 제 1 및 상기 제 4 에피택시 층들은 상기 제 1 도전성 타입과 반대의 제 2 도전성 타입의 불순물들로 인-시추 도핑됨 - ;
상기 제 2 도전성 타입의 반도체 절연 영역을 형성하기 위해 상기 제 3 에피택시 층 및 상기 제 4 에피택시 층을 주입하는 단계 - 상기 제 3 에피택시 층의 부분 및 상기 제 4 에피택시 층의 부분은 포토 다이오드를 형성하기 위해 상기 반도체 절연 영역에 의해 둘러싸임 - ;
상기 제 4 에피택시 층 위에 게이트 유전체를 형성하는 단계;
상기 게이트 유전체 위에 게이트 전극을 형성하는 단계; 및
상기 제 1 도전성 타입의 소스/드레인 영역을 형성하기 위해 상기 제 4 에피택시 층을 주입하는 단계
를 포함하고,
상기 소스/드레인 영역, 상기 게이트 유전체, 및 상기 게이트 전극은 트랜지스터의 부분들을 형성하는 것인 방법. - 제 6 항에 있어서,
상기 제 1 에피택시 층이 노출될 때까지, 상기 반도체 기판을 제거하기 위한 박화 단계를 수행하는 단계
를 더 포함하고,
상기 방법은,
상기 포토 다이오드에 정렬된 컬러 필터 및 마이크로-렌즈를 형성하는 단계
를 더 포함하고,
상기 컬러 필터 및 상기 마이크로-렌즈는 상기 게이트 전극보다 상기 제 1 에피택시 층의 반대 측 상에 있는 것인 방법. - 제 6 항에 있어서,
상기 제 2 도전성 타입의 도핑된 층을 형성하기 위해 제 3 에피택시 층을 주입하는 단계
를 더 포함하고,
상기 게이트 유전체 및 상기 게이트 전극은 트랜지스터를 형성하기 위해 상기 도핑된 층의 부분과 중첩하고,
상기 포토 다이오드 및 상기 소스/드레인 영역은 상기 트랜지스터의 채널의 반대 측들 상에 있는 것인 방법. - 제 6 항에 있어서,
상기 제 3 에피택시 층은 상기 제 2 에피택시 층의 불순물 농보보다 높은 불순물 농도로 인-시추 도핑되는 것인 방법. - 포토 다이오드로서,
제 1 도전성 타입의 제 1 반도체 층, 및
상기 제 1 반도체 층 위에 있고 상기 제 1 도전성 타입과 반대인 제 2 도전성 타입의 제 2 반도체 층
을 포함하고, 상기 제 1 및 제 2 반도체 층들 중 적어도 하나는 균일한 불순물 분포를 갖는 것인, 상기 포토 다이오드;
상기 제 2 반도체 층 위의 게이트 유전체;
상기 게이트 유전체 위의 게이트 전극; 및
상기 제 1 도전성 타입의 소스/드레인 영역
을 포함하고,
상기 소스/드레인 영역, 상기 게이트 유전체, 및 상기 게이트 전극은 트랜지스터의 부분들을 형성하고, 상기 트랜지스터는 상기 포토 다이오드와 상기 소스/드레인 영역 간의 전기 접속을 턴 온(turn on) 및 턴 오프(turn off)하도록 구성되는 것인 디바이스.
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