KR100835113B1 - 바이폴라 접합 트랜지스터 및 그 제조 방법과, 이를 갖는씨모스 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 수평형 바이폴라 접합 트랜지스터 소자(BJT) 및 이를 갖는 씨모스 이미지 센서는 포토 다이오드 형성과 동시에 바이폴라 접합 트랜지스터를 형성할 수 있을 뿐만 아니라 콜렉터 전류가 수평으로 균일하게 흐르기 때문에 전체 전류의 양이 증가하게 되므로 기존 바이폴라 접합 트랜지스터 소자와 동일면적으로 제작했을 때 큰 전류이득을 구현할 수 있다.
또한, 본 발명은 에미터 영역과 콜렉터 영역의 적층 수를 변화시키거나 베이스 층의 폭을 변화시킴으로써 다양한 전류이득을 갖는 바이폴라 접합 트랜지스터 소자를 제조할 수 있다.
수평형 바이폴라 접합 트랜지스터, 포토 다이오드
Description
도 1은 종래 수평형 NPN 바이폴라 접합 트랜지스터 소자를 보여주는 평면도.
도 2는 도 1에서 종래 수평형 NPN 바이폴라 접합 트랜지스터 소자를 보여주는 단면도.
도 3은 본 발명에 따른 씨모스 이미지 센서에서, 포토 다이오드 영역과 바이폴라 접합 트랜지스터 영역을 보여주는 단면도.
도 4는 도 3의 바이폴라 접합 트랜지스터 영역의 평면도.
도 5a 내지 도 5l은 본 발명에 따른 바이폴라 접합 트랜지스터를 제조하는 공정을 보여주는 순서도.
본 발명은 씨모스(CMOS, 이하 '씨모스'라 함) 이미지 센서에 대한 것으로서, 상세하게는, 포토다이오드 영역과 동시에 큰 전류이득을 얻을 수 있는 수평형 바이폴라 접합 트랜지스터(bipolar junction transistor) 및 그 제조 방법과, 이를 갖 는 씨모스 이미지 센서 및 그 제조 방법에 대한 것이다.
일반적으로 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로써, 개별 모스(MOS:metaloxide-silicon) 캐패시터(capacitor)가 서로 매우 근접한 위치에 있으면서 전하캐리어가 캐패시터에 저장되고 이송되는 이중결합소자(CCD:charge coupled device)와 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로에 사용하는 씨모스(CMOS)기술을 이용하여 화소수 만큼 모스 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 씨모스(CMOS:complementary MOS) 이미지 센서가 있다.
상기 씨모스 이미지 센서는 단위 화소 내에 포토다이오드와 모스(MOS) 트랜지스터를 형성시켜 스위칭 방식으로 신호를 검출함으로써 이미지를 구현하게 된다.
종래에는 상기와 같은 씨모스 이미지 센서 제조 공정에서 에피층에 씨모스 공정을 사용하여 일반적인 NPN 소자를 제조할 수 있었다.
도 1은 종래 수평형 NPN 바이폴라 접합 트랜지스터 소자를 보여주는 평면도이고, 도 2는 도 1에서 종래 수평형 NPN 바이폴라 접합 트랜지스터 소자를 보여주는 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 종래 수평형 NPN 바이폴라 접합 트랜지스터 소자는 P형 반도체 기판(100) 상에 소자 격리 영역인 STI(shallow trench isolation)영역(160)을 형성하고, P-웰(112) 및 N-웰(110)을 형성한다.
상기 P-웰(112) 안에 N형 에미터(E)와 P형 베이스(B) 및 N형 콜렉터(C)를 형 성하고, 상기 P-웰을 주변과 이격시키기 위한 N형 가드 링(guard ring, N-ISO)을 상기 N-웰 (110)에 형성한다.
상기 에미터(E)와 베이스(B), 콜렉터(C) 및 N형 가드 링(N-ISO) 사이에는 각 영역을 구분지어주는 STI영역(160)이 형성되어 있다.
그리고, 상기 에미터(E)와 베이스(B) 및 콜렉터(C) 영역의 각 상층에는 고농도의 N형 이온이 주입된 에미터 콘택 영역(126) 및 콜렉터 콘택 영역(130), P형 이온이 주입된 베이스 콘택 영역(128)이 형성되어 있다. 또한, 상기 N형 가드 링(N-ISO) 영역의 상층에는 고농도의 N형 이온이 주입된 가드 링 콘택 영역(122)이 형성되어 있다.
상기 에미터 콘택 영역(126) 및 콜렉터 콘택 영역(130), 베이스 콘택 영역(128)상기 N형 가드 링(N-ISO) 영역은 각각 금속 전극(133a, 133b, 133c, 133d)과 접촉한다.
상기 P-웰에는 상기 에미터와 콜렉터가 함께 형성되어 있어 상기 N형 에미터(E)로부터 주입된 전자는 N형 콜렉터(C) 쪽으로 흐름으로써 정상 동작모드(active mode)에서 수평 콜렉터 전류(IC)를 형성한다.
그러나, 일반적으로 바이폴라 접합 트랜지스터 소자(BJT)에서 베이스 전류(IB)와 콜렉터 전류(IC)의 비, 즉 IC/IB를 공통 에미터 전류이득(common emitter current gain, beta)이라고 하며, 소자의 DC성능을 결정하는 중요한 스펙(SPEC)이라고 할 수 있다.
종래 수평형 바이폴라 접합 트랜지스터(BJT) 소자의 전류이득은 넓은 베이스 층을 가지기 때문에 큰 전류이득을 얻을 수 없는 문제점이 있다. 통상 콜렉터 전류(IC)가 수직하게 흐르는 수직형 바이폴라 접합 트랜지스터 소자의 경우보다 더 작은 전류 이득을 갖게 된다.
또한, 소자 구조상 전류 흐름이 비균일하게 흐르기 때문에 전류 예측 및 모델링이 어려운 문제점이 있다.
본 발명은 포토 다이오드와 동시에 형성하여 제조 공정이 단순할 뿐만 아니라 전류이득이 크고 전류예측이 용이한 바이폴라 접합 트랜지스터과 그 제조 방법, 그리고 이를 갖는 씨모스 이미지 센서 및 그 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 바이폴라 접합 트랜지스터는, 반도체 기판 상에 적어도 하나 이상의 에피층이 형성된 반도체 소자에서, 상기 반도체 기판과 에피층 중 적어도 둘 이상의 층에 수직으로 적층되어 형성된 제 1 도전형의 콜렉터 영역; 상기 콜렉터 영역 인근에 상기 반도체 기판과 에피층 중 적어도 둘 이상의 층에 수직으로 적층되어 형성된 제 1 도전형의 에미터 영역; 및 상기 반도체 기판과 상기 에피층에 형성된 제 2 도전형의 베이스 영역을 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 바이폴라 접합 트랜지 스터의 제조 방법은, 제 2 도전형 기판을 준비하는 단계; 상기 제 2 도전형 기판에 제 1 도전형의 이온을 주입하여 제 1 콜렉터 영역과 제 1 에미터 영역을 형성하는 단계; 상기 제 2 도전형 기판 상에 제 1 에피층을 형성하고 제 1 도전형의 이온을 주입하여 상기 제 1 콜렉터 영역과 연결된 제 2 콜렉터 영역 및 상기 제 1 에미터 영역과 연결된 제 2 에미터 영역을 형성하는 단계; 상기 제 1 에피층에 제 1 도전형의 이온을 주입하여 상기 제 2 콜렉터 영역과 연결된 제 3 콜렉터 영역 및 상기 제 2 에미터 영역과 연결된 제 3 에미터 영역을 형성하는 단계; 상기 제 1 에피층 상에 제 2 에피층을 형성하고, STI영역을 형성하는 단계; 상기 제 2 에피층에 제 2 도전형의 불순물을 주입하여 P-웰을 형성하고, 제 1 도전형의 불순물을 주입하여 제 3 콜렉터 영역과 연결된 제 4 콜렉터 영역, 상기 제 3 에미터 영역과 연결된 제 4 에미터 영역을 형성하는 단계; 상기 제 2 에피층에 제 1 도전형의 이온을 주입하여 상기 제 4 콜렉터 영역 상에 콜렉터 콘택 영역, 그리고 상기 제 4 에미터 영역 상에 에미터 콘택 영역을 형성하는 단계; 및 상기 제 2 에피층에 제 2 도전형의 이온을 주입하여 베이스 콘택 영역을 형성하는 단계를 형성하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서는, 제 2 도전형 기판에 형성된 제 1 도전형의 적색 포토 다이오드 및 제 1 도전형의 제 1 콜렉터 영역 및 제 1 도전형의 제 1 에미터 영역; 상기 적색 포토 다이오드와 연결된 제 1 도전형의 제 1 플러그 및 상기 제 1 콜렉터 영역과 연결된 제 2 콜렉터 영역, 상기 제 1 에미터 영역과 연결된 제 2 에미터 영역을 가지는 제 1 에피층; 상기 제 1 에피층 상에 이온주입되어 형성된 제 1 도전형의 녹색 포토 다이오드 및 상기 제 2 콜렉터 영역과 연결된 제 3 콜렉터 영역, 제 2 에미터 영역과 연결된 제 1 도전형의 에미터 영역; 상기 녹색 포토 다이오드와 연결된 제 1 도전형의 제 2 플러그 및 상기 제 3에미터 영역과 연결된 제 4 에미터 영역, 상기 제 3 콜렉터 영역과 연결된 제 4 콜렉터 영역을 가지는 제 2 에피층; 상기 제 2 에피층 상에 형성된 제 1 도전형의 청색 포토 다이오드 및 상기 제 4 에미터 영역과 연결된 제 1 도전형의 에미터 콘택 영역, 상기 제 4 콜렉터 영역과 연결된 콜렉터 콘택 영역; 및 상기 제 2 에피층 상에 형성된 제 2 도전형의 베이스 콘택 영역을 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서의 제조 방법은, 포토 다이오드 영역과 바이폴라 접합 트랜지스터 형성 영역을 정의하는 씨모스 이미지 센서의 제조 방법에 있어서, 제 2 도전형 기판을 준비하는 단계; 상기 제 2 도전형 기판에 제 1 도전형의 이온을 주입하여 적색 포토 다이오드와 제 1 콜렉터 영역과 제 1 에미터 영역을 형성하는 단계; 상기 제 2 도전형 기판 상에 제 1 에피층을 형성하고 상기 제 1 에피층에 제 1 도전형의 이온을 주입하여 상기 적색 포토 다이오드와 연결된 제 1 플러그 및 상기 제 1 콜렉터 영역과 연결된 제 2 콜렉터 영역, 상기 제 1 에미터 영역과 연결된 제 2 에미터 영역을 형성하는 단계; 상기 제 1 에피층에 제 1 도전형의 이온을 주입하여 녹색 포토 다이오드 및 상기 제 2 콜렉터 영역과 연결된 제 3 콜렉터 영역, 상기 제 2 에미터 영역과 연결된 제 2 에미터 영역을 형성하는 단계; 상기 제 1 에피층 상에 제 2 에피층을 형성하고, STI영역을 형성하는 단계; 상기 제 2 에피 층에 제 2 도전형의 불순물을 주입하여 웰(well)을 형성하고, 제 1 도전형의 불순물을 주입하여 제 2 플러그 및 상기 제 3 콜렉터 영역과 연결된 제 4 콜렉터 영역, 상기 제 3 에미터 영역과 연결된 제 4 에미터 영역을 형성하는 단계; 상기 제 2 에피층에 제 1 도전형의 이온을 주입하여 청색 포토 다이오드 및 상기 제 4 콜렉터 영역과 연결된 콜렉터 콘택 영역, 상기 제 4 에미터 영역과 연결된 에미터 콘택 영역을 형성하는 단계; 및 상기 제 2 에피층에 제 2 도전형의 이온을 주입하여 베이스 콘택 영역을 형성하는 단계를 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 바이폴라 접합 트랜지스터와 씨모스 이미지 센서에 대해서 구체적으로 설명한다.
도 3은 본 발명에 따른 씨모스 이미지 센서에서, 포토 다이오드 영역과 바이폴라 접합 트랜지스터 영역을 보여주는 단면도이고, 도 4는 도 3의 바이폴라 접합 트랜지스터 영역의 평면도이다.
도 3에 도시된 바와 같이, 포토 다이오드 영역에서 반도체 기판 상에 형성된 P형 반도체 기판(200)에 적색 포토 다이오드 영역(red photo diode area)(252)을 형성하고 제 1 에피층(210)을 성장시키고, 제 1 에피층(210)에 P형 이온 주입되어 형성된 P형 제 1 에피층(210)에 상기 적색 포토 다이오드 영역(252)과 연결되어 신호(signal)를 추출하도록 P형 제 1 에피층(210)에 고농도의 이온을 주입하여 제 1 플러그(254)를 형성한다.
이후, 상기 P형 제 1 에피층(210)상에 감광막 패턴(도시하지 않음)을 하고 일부에 이온주입하여 상기 P형 제 1 에피층(210)에 녹색 포토 다이오드 영역(green photo diode area)(256)을 형성하고, 상기 녹색 포토 다이오드 영역(256)을 포함한 P형 제 1 에피층(210) 상에 제 2 에피층(220)을 성장시키고, 액티브 영역을 정의하도록 상기 제 2 에피층(220)에 STI(shallow trench isolation)영역(260)을 형성한다.
상기 제 2 에피층(220) 상에 감광막 패턴(도시하지 않음)을 형성하고 이온주입하여 제 2 에피층(220)에 제 2 플러그(258)를 형성한다.
이 후에 웰(well)공정을 진행하여 STI영역(260)을 포함하는 P형 제 2 에피층(220) 상에 감광막 패턴(도시하지 않음)을 형성하고 이온 주입하여 적색 포토 다이오드 영역(252)과 연결된 제 1 플러그(254) 상에 제 2 플러그(258)를 형성하고, 상기 녹색 포토 다이오드 영역(256)과 연결되는 제 2 플러그(258)를 형성한다.
이후, 상기 P형 제 2 에피층(220) 상에 감광막 패턴을 형성하고 이온 주입하여 청색 포토 다이오드 영역(blue photo diode area)(259)을 형성한다.
상기 적색 포토 다이오드 영역(252), 녹색 포토 다이오드 영역(256), 청색 포토 다이오드 영역(259)은 수직하게 배열되어 하나의 픽셀(pixel)을 형성한다.
도 3 및 도 4를 참조하면, 각각 에미터 영역과 콜렉터 영역 및 베이스 영역(공통)으로 이루어진 제 1, 2 NPN 바이폴라 접합 트랜지스터가 도시되어 있다.
상기 제 1 NPN 바이폴라 접합 트랜지스터에서 제 1 에미터 영역(E1)에서 제 1 콜렉터 영역(C1)으로 콜렉터 전류(IC)가 흐르게 되며, 이때 상기 제 1 에미터 영역(E1)과 제 1 콜렉터 영역(C1)은 마주하는 면적이 크므로 이에 상당한 많은 전류가 균일하게 흐르게 된다.
또한, 상기 제 2 NPN 바이폴라 접합 트랜지스터에서 제 2 에미터 영역(E2)에서 제 2 콜렉터 영역(C2)으로 콜렉터 전류(IC)가 흐르게 되며, 이때 상기 제 2 에미터 영역(E2)과 제 2 콜렉터 영역(C2)은 마주하는 면적이 제 1 NPN 바이폴라 접합 트랜지스터보다 작으므로 상기 제 1 NPN 바이폴라 접합 트랜지스터보다 작은 콜렉터 전류가 균일하게 흐르게 된다.
이때, 상기 제 1, 2 NPN 바이폴라 접합 트랜지스터의 베이스 영역(B)은 공통으로 사용한다.
이와 같이, 본 발명에 따르면 다양한 전류이득을 가지는 바이폴라 접합 트랜지스터가 형성될 수 있다.
상기 포토 다이오드 영역 제조 공정에 따라 형성되는 NPN 바이폴라 접합 트랜지스터 영역에서 P형 반도체 기판(200)에 적색 포토 다이오드 영역(252) 형성시, 제 1 NPN 바이폴라 접합 트랜지스터에서 N형의 제 1 콜렉터 영역(202) 및 제 1 에미터 영역(214)을 형성한다.
이후, 상기 제 1 플러그(254) 형성시에, 상기 제 1 NPN 바이폴라 접합 트랜지스터에서 상기 제 1 콜렉터 영역(202)과 연결되도록 N형의 제 2 콜렉터 영역(203)과 상기 제 1 에미터 영역(214)과 연결되도록 N형의 제 2 에미터 영역(215)을 형성한다.
그리고, 제 1 에피층(210) 상에 상기 녹색 포토 다이오드 영역(256) 형성시에, 상기 제 1 NPN 바이폴라 접합 트랜지스터에서 상기 제 2 에미터 영역(215)과 연결되도록 N형의 제 3 에미터 영역(216)과 상기 제 2 콜렉터 영역(203)과 연결되 도록 N형의 제 3 콜렉터 영역(204)을 형성한다.
동시에, 상기 제 2 NPN 바이폴라 접합 트랜지스터에 제 3 에미터 영역(216a), 제 3 콜렉터 영역(204a)이 형성된다.
이때, 상기 제 1 NPN 바이폴라 접합 트랜지스터에서 상기 제 1 내지 제 3 에미터 영역(214, 215, 216)은 수직한 방향으로 연결되며 형성되고, 상기 제 1 내지 제 3 콜렉터 영역(202, 203, 204)은 수직한 방향으로 연결되며 형성된다.
그리고, 상기 제 1 NPN 바이폴라 접합 트랜지스터에서, 상기 제 2 플러그(258) 형성시에 상기 제 3 콜렉터 영역(204)과 접촉되며 상부층으로 연결될 수 있도록 제 4 콜렉터 영역(205)을 형성하고, 상기 제 3 에미터 영역(217)과 접촉되며 상부층으로 연결될 수 있도록 제 4 에미터 영역(218)을 형성한다.
동시에, 상기 제 2 NPN 바이폴라 접합 트랜지스터에서, 상기 제 3 에미터 영역(216a)과 연결되도록 제 4 에미터 영역(217a)과 제 3 콜렉터 영역(204a)과 연결되는 제 4 콜렉터 영역(205a)을 형성한다.
이후, 제 2 에피층(220) 상에 상기 청색 포토 다이오드 영역(259) 형성시에 상기 제 4 에미터 영역(217) 상에 N형 에미터 콘택 영역(218)을 형성하고 상기 제 4 콜렉터 영역(205)와 접촉되도록 N형 콜렉터 콘택 영역(206)을 형성한다.
그리고, 상기 에미터 영역(214) 및 콜렉터 영역(224) 등에 별도의 감광막 패턴을 형성하고 P형의 베이스 콘택 영역(228)을 형성한다.
그리고, 상기 에미터(E)와 베이스(B) 및 콜렉터(C) 사이에는 각 영역을 구분지어주는 STI영역(260)이 형성되어 있다.
상기 베이스 영역(B)은 반도체 기판(200), 제 1 에피층(210), 제 2 에피층(220)으로 이루어진다.
따라서, 상기 제 1 NPN 바이폴라 접합 트랜지스터는 제 1 내지 제 4 에미터 영역(214, 215, 216, 217)에서 제 1 내지 제 4 콜렉터 영역(202, 203, 204, 205)으로 전자들이 주입되어 이동하게 된다.
그러므로, NPN 바이폴라 접합 트랜지스터 소자(BJT)에서 베이스 전류(IB)와 콜렉터 전류(IC)의 비, 즉 IC/IB를 공통 에미터 전류이득(common emitter current gain, beta)이라고 하므로, 본 발명의 NPN 바이폴라 접합 트랜지스터 구조에 따라 콜렉터 전류가 수평으로 균일하게 흐르기 때문에 전체 전류의 양이 증가하게 되므로 기존 바이폴라 접합 트랜지스터 소자와 동일면적으로 제작했을 때 큰 전류이득을 구현할 수 있는 장점이 있다.
또한, 제 1 NPN 바이폴라 접합 트랜지스터와 제 2 NPN 바이폴라 접합 트랜지스터에서 알 수 있듯이, 에미터 영역(E)과 콜렉터 영역(C)을 수를 변화시키거나 베이스 층의 폭을 변화시킴으로써 다양한 전류이득을 갖는 바이폴라 접합 트랜지스터 소자를 제조할 수 있다.
도 5a 내지 도 5m은 본 발명에 따른 바이폴라 접합 트랜지스터를 제조하는 공정을 보여주는 순서도이다.
먼저, 도 5a에 도시된 바와 같이, 반도체 기판(200)을 준비하여 P형 이온 예를 들어, B(Boron) 이온을 주입하여 P형 반도체 기판(200)을 준비한다.
도 5b에 도시된 바와 같이, 상기 P형 반도체 기판(200) 상에 제 1 감광막 패 턴(281)을 형성하고, 상기 제 1 감광막 패턴(281)의 개구부를 통해 노출된 상기 P형 반도체 기판(200)에 N형 이온, 예를 들어 As 이온을 수십keV 에너지로 주입하여 적색 포토 다이오드(252, 도 3 참조)를 형성함과 동시에 제 1 콜렉터 영역(202) 및 제 1 에미터 영역(214)을 형성한다.
상기 제 1 감광막 패턴(281)을 제거한다.
이후, 도 5c에 도시된 바와 같이, 상기 제 1 콜렉터 영역(202)이 형성된 P형 반도체 기판(200) 상에 제 1 에피층(210a)을 형성한다
그리고, 도 5d에 도시된 바와 같이, 상기 제 1 에피층에 P형 이온 예를 들어, B(Boron) 이온을 주입하여 P형 제 1 에피층(210)을 준비한다.
도 5e에 도시된 바와 같이, 상기 P형 제 1 에피층(210) 상에 제 2 감광막 패턴(282)을 형성하고 상기 제 2 감광막 패턴(282)의 개구부를 통해 노출된 상기 제 1 에피층(210) 상에 N형 이온, 예를 들어 As 이온을 수백~수천keV 에너지로 주입하여 제 1 플러그(254, 도 3 참조)를 형성함과 동시에 제 2 콜렉터 영역(203) 및 제 2 에미터 영역(215)을 형성한다.
상기 제 2 감광막 패턴(282)을 제거한다.
이후, 도 5f에 도시된 바와 같이, 상기 P형 제 1 에피층(210) 상에 제 3 감광막 패턴(283)을 형성하고, 상기 제 3 감광막 패턴(283)의 개구부를 통해 노출된 상기 P형 제 1 에피층(210)에 N형 이온, 예를 들어 As 이온을 수십keV 에너지로 주입하여 녹색 포토 다이오드(256, 도 3 참조)를 형성함과 동시에 제 3 콜렉터 영역(204)과 제 3 에미터 영역(216)을 형성한다.
상기 제 3 감광막 패턴(283)을 제거한다.
이후, 도 5g에 도시된 바와 같이, 상기 P형 제 1 에피층(210) 상에 제 2 에피층(220)을 형성한다.
그리고, 상기 제 2 에피층(220a) 상에 격리 영역인 STI(shallow trench isolation)(260)를 형성한다.
이후, 도 5h에 도시된 바와 같이, 상기 제 2 에피층(220) 상에 제 4 감광막 패턴(284)을 형성하고, 상기 제 2 에피층(220)에 P형 이온을 주입하여 P-웰(221)을 형성한다.
이후, 도 5i에 도시된 바와 같이, 상기 P-웰(221)이 형성된 제 2 에피층(220)에 제 4 감광막 패턴(284)을 형성하고, 상기 제 4 감광막 패턴(284)의 개구부를 통해 노출된 상기 제 2 에피층(220) 상에 N형 이온, 예를 들어 As 이온을 수백~수천keV 에너지로 주입하여 제 2 플러그(도 3 참조)를 형성함과 동시에 제 4 콜렉터 영역(205) 및 제 4 에미터 영역(217)을 형성한다.
상기 제 4 감광막 패턴(284)을 제거한다.
이후, 도 5k에 도시된 바와 같이, 상기 제 2 에피층(220)에 제 5 감광막 패턴(285)을 형성하고 N형 이온을 주입하여 청색 포토 다이오드 영역(259, 도 3 참조)을 형성함과 동시에 상기 제 4 에미터 영역(217) 상에 에미터 콘택 영역(218)을 형성하고, 상기 제 4 콜렉터 영역(205) 상에 콜렉터 콘택 영역(206)을 형성한다.
상기 제 5 감광막 패턴(285)을 제거한다.
그리고, 도 5l에 도시된 바와 같이, 상기 제 2 에피층(220) 상에 제 6 감광 막 패턴(286)을 형성하고 상기 제 6 감광막 패턴(286)의 개구부를 통하여 상기 제 2 에피층(220)의 일부에 P형 이온을 주입하여 베이스 콘택 영역(228)을 형성하여 최종적으로 도 5m과 같이 포토 다이오드 공정을 이용한 이중 베이스 구조의 NPN 바이폴라 접합 트랜지스터를 형성할 수 있다.
이후, 상기 제 6 감광막 패턴(286)을 제거한다.
그러므로, 본 발명의 NPN 바이폴라 접합 트랜지스터 구조에 따라 콜렉터 전류가 수평으로 균일하게 흐르기 때문에 전체 전류의 양이 증가하게 되므로 기존 바이폴라 접합 트랜지스터 소자와 동일면적으로 제작했을 때 큰 전류이득을 구현할 수 있는 장점이 있다.
또한, 제 1 NPN 바이폴라 접합 트랜지스터와 제 2 NPN 바이폴라 접합 트랜지스터에서 알 수 있듯이, 에미터 영역과 콜렉터 영역을 수를 변화시키거나 베이스 층의 폭을 변화시킴으로써 다양한 전류이득을 갖는 바이폴라 접합 트랜지스터 소자를 제조할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 수평형 바이폴라 접합 트랜지스터(bipolar junction transistor) 및 그 제조 방법과, 이를 갖는 씨모스 이미지 센서 및 그 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명에 따른 수평형 바이폴라 접합 트랜지스터 소자(BJT) 및 이를 갖는 씨모스 이미지 센서는 포토 다이오드 형성과 동시에 바이폴라 접합 트랜지스터를 형성할 수 있을 뿐만 아니라 콜렉터 전류가 수평으로 균일하게 흐르기 때문에 전체 전류의 양이 증가하게 되므로 기존 바이폴라 접합 트랜지스터 소자와 동일면적으로 제작했을 때 큰 전류이득을 구현할 수 있는 효과가 있다.
또한, 본 발명은 에미터 영역과 콜렉터 영역의 적층 수를 변화시키거나 베이스 층의 폭을 변화시킴으로써 다양한 전류이득을 갖는 바이폴라 접합 트랜지스터 소자를 제조할 수 있는 다른 효과가 있다.
Claims (17)
- 상부 영역에 이온 주입되어 형성된 제 1 도전형의 제 1 콜렉터 영역 및 상기 제 1 콜렉터 영역과 이격되어 형성된 제 1 도전형의 제 1 에미터 영역을 갖는 반도체 기판;상기 반도체 기판 상에 형성되며, 상기 제 1 콜렉터 영역과 접촉되며 표면까지 형성된 제 1 도전형의 제 2 콜렉터 영역 및 상기 제 1 에미터 영역과 접촉되며 표면까지 형성된 제 1 도전형의 제 2 에미터 영역을 갖는 제 1에피층;상기 반도체 기판 및 상기 제1에피층에 형성된 제 2 도전형의 베이스 영역; 및상기 제 1 에피층 상에 형성된 제 2 에피층을 포함하며,상기 제 2 에피층은 상기 제 2 콜렉터 영역과 연결되며 표면까지 형성된 제 1 도전형의 제 3 콜렉터 영역, 상기 제 2 에미터 영역과 연결되어 표면까지 형성된 제 1 도전형의 제 3 에미터 영역, 상기 제 3 콜렉터 영역의 상부 영역에 이온 주입된 제 1 도전형의 콜렉터 콘택 영역, 상기 제 3 에미터 영역의 상부 영역에 이온 주입된 제 1 도전형의 에미터 콘택 영역 및 상기 제 2 에피층 상부 영역 일부에 이온 주입되어 형성된 제 2 도전형의 베이스 콘택 영역을 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
- 제 1항에 있어서,상기 제 1 및 제 2 콜렉터 영역과 상기 제 1 및 제 2 에미터 영역은 N형 이온이 주입되고, 상기 베이스 영역은 P형 이온이 주입된 것을 특징으로 하는 바이폴라 접합 트랜지스터.
- 삭제
- 제 2 도전형 기판을 준비하는 단계;상기 제 2 도전형 기판의 일부 상에 제 1 도전형의 이온을 주입하여 제 1 콜렉터 영역과 제 1 에미터 영역을 형성하는 단계;상기 제 2 도전형 기판 상에 제 2 도전형의 제 1 에피층을 형성하고 상기 제 1 에피층의 일부 상에 제 1 도전형의 이온을 주입하여 상기 제 1 콜렉터 영역과 접촉된 제 2 콜렉터 영역 및 상기 제 1 에미터 영역과 접촉된 제 2 에미터 영역을 형성하는 단계;상기 제 2 콜렉터 영역 및 상기 제 2 에미터 영역에 제 1 도전형의 이온을 주입하여 상기 제 2 콜렉터 영역의 상부 영역에 형성된 제 3 콜렉터 영역 및 상기 제 2 에미터 영역의 상부 영역에 형성된 제 3 에미터 영역을 형성하는 단계;상기 제 1 에피층 상에 제 2 도전형의 제 2 에피층을 형성하고, STI(shallow trench isolation)영역을 형성하는 단계;상기 제 2 에피층에 제 2 도전형의 불순물을 주입하여 웰을 형성하고, 상기 제 2 에피층의 일부 상에 제 1 도전형의 불순물을 주입하여 상기 제 3 콜렉터 영역과 접촉된 제 4 콜렉터 영역, 상기 제 3 에미터 영역과 접촉된 제 4 에미터 영역을 형성하는 단계;상기 제 4 콜렉터 영역 및 상기 제 4 에미터 영역에 제 1 도전형의 이온을 주입하여 상기 제 4 콜렉터 영역의 상부 영역에 콜렉터 콘택 영역, 상기 제 4 에미터 영역의 상부 영역에 에미터 콘택 영역을 형성하는 단계; 및상기 제 2 에피층의 일부에 제 2 도전형의 이온을 주입하여 베이스 콘택 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
- 제 4항에 있어서,상기 제 1 내지 제 4 에미터 영역에서 상기 제 1 내지 제 4 콜렉터 영역으로 전류가 흐르는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
- 제 4항에 있어서,상기 반도체 기판, 상기 제 1 에피층, 상기 제 2 에피층은 제 2 도전형의 베이스 영역을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
- 제 4항에 있어서,상기 제 1 도전형은 N형 이온이 주입되고 상기 제 2 도전형은 P형 이온이 주입된 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
- 기판과 상기 기판 상에 형성된 제 1 에피층, 상기 제 1 에피층 상에 형성된 제 2 에피층을 포함하는 반도체 소자에서,상기 기판의 상부 영역에 각각 형성된 적색 포토 다이오드, 제 1 콜렉터 영역 및 제 1 에미터 영역;상기 제 1 에피층에 형성되며, 상기 제 1 콜렉터 영역 상에 형성된 제 2 콜렉터 영역 및 상기 제 1 에미터 영역 상에 형성된 제 2 에미터 영역;상기 제 1 에피층의 상부 영역에 형성된 녹색 포토 다이오드, 상기 제 1 에피층의 상기 제 2 콜렉터 영역 상에 형성된 제 3 콜렉터 영역 및 제 1 에피층의 상기 제 2 에미터 영역 상에 형성된 제 3 에미터 영역;상기 제 2 에피층에 형성되며, 상기 제 3 콜렉터 영역 상에 형성된 제 4 콜렉터 영역 및 상기 제 3 에미터 영역 상에 형성된 제 4 에미터 영역;상기 제 2 에피층의 상부 영역에 형성된 청색 포토 다이오드, 상기 제 2 에피층의 상기 제 4 에미터 영역 상에 형성된 에미터 콘택 영역 및 상기 제 2 에피층의 상기 제 4 콜렉터 영역 상에 형성된 콜렉터 콘택 영역; 및상기 제 2 에피층의 상부 영역 일부에 형성된 베이스 콘택 영역을 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서.
- 제 8항에 있어서,상기 기판, 상기 제 1 에피층, 상기 2 에피층 및 상기 베이스 콘택 영역은 제 2 도전형으로 형성되며, 상기 제 1 내지 제 4 에미터 영역과 상기 제 1 내지 제 4 콜렉터 영역은 제 1 도전형인 것을 특징으로 하는 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서.
- 제 8항에 있어서,상기 반도체 기판, 상기 제 1 에피층, 상기 제 2 에피층은 상기 베이스 콘택 영역과 연결된 베이스 영역인 것을 특징으로 하는 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서.
- 제 8항에 있어서,상기 제 2 에피층은 상기 에미터 콘택 영역, 상기 콜렉터 콘택 영역, 상기 베이스 콘택 영역을 격리시키는 STI(shallow trench isolation) 영역이 더 형성된 것을 특징으로 하는 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서.
- 제 9항에 있어서,상기 제 1 도전형은 N형 이온이 주입되고 상기 제 2 도전형은 P형 이온이 주입된 것을 특징으로 하는 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서.
- 포토 다이오드 영역과 바이폴라 접합 트랜지스터 형성 영역을 정의하는 씨모스 이미지 센서의 제조 방법에 있어서,제 2 도전형 기판을 준비하는 단계;상기 제 2 도전형 기판의 일부에 제 1 도전형의 이온을 주입하여 상기 포토 다이오드 영역에 적색 포토 다이오드를, 상기 바이폴라 접합 트랜지스터 형성 영역에 제 1 콜렉터 영역과 제 1 에미터 영역을 각각 형성하는 단계;상기 제 2 도전형 기판 상에 제 1 에피층을 형성하고 상기 제 1 에피층에 제 1 도전형의 이온을 주입하여 상기 적색 포토 다이오드와 연결된 제 1 플러그 및 상기 제 1 콜렉터 영역과 연결된 제 2 콜렉터 영역, 상기 제 1 에미터 영역과 연결된 제 2 에미터 영역을 형성하는 단계;상기 제 1 에피층에 제 1 도전형의 이온을 주입하여 상기 포토 다이오드 영역에 녹색 포토 다이오드를, 상기 바이폴라 접합 트랜지스터 형성 영역에 상기 제 2 콜렉터 영역과 연결된 제 3 콜렉터 영역, 상기 제 2 에미터 영역과 연결된 제 2 에미터 영역을 형성하는 단계;상기 제 1 에피층 상에 제 2 에피층을 형성하고, STI영역을 형성하는 단계;상기 제 2 에피층에 제 2 도전형의 불순물을 주입하여 웰(well)을 형성하고, 제 1 도전형의 불순물을 주입하여 상기 제 1 플러그와 연결된 제 2 플러그 및 상기 제 3 콜렉터 영역과 연결된 제 4 콜렉터 영역, 상기 제 3 에미터 영역과 연결된 제 4 에미터 영역을 형성하는 단계;상기 제 2 에피층에 제 1 도전형의 이온을 주입하여 청색 포토 다이오드 및 상기 제 4 콜렉터 영역과 연결된 콜렉터 콘택 영역, 상기 제 4 에미터 영역과 연결된 에미터 콘택 영역을 형성하는 단계; 및상기 제 2 에피층에 제 2 도전형의 이온을 주입하여 베이스 콘택 영역을 형성하는 단계;를 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서의 제조 방법.
- 제 13항에 있어서,상기 제 1 내지 제 4 에미터 영역에서 상기 제 1 내지 제 4 콜렉터 영역으로 전류가 흐르는 것을 특징으로 하는 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서의 제조 방법.
- 제 13항에 있어서,상기 반도체 기판, 상기 제 1 에피층, 상기 제 2 에피층은 제 2 도전형의 베이스 영역을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터를 가지는 씨모스 이미지 센서의 제조 방법.
- 제 13항에 있어서,상기 바이폴라 접합 트랜지스터는 NPN형인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 13항에 있어서,상기 제 1 도전형은 N형 이온이 주입되고 상기 제 2 도전형은 P형 이온이 주입된 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243207A (en) * | 1991-03-15 | 1993-09-07 | Texas Instruments Incorporated | Method to integrate HBTs and FETs |
| US5681763A (en) | 1995-12-29 | 1997-10-28 | Lucent Technologies Inc. | Method for making bipolar transistors having indium doped base |
| KR19980027681A (ko) * | 1996-10-17 | 1998-07-15 | 김광호 | 반도체 장치 및 그 제조 방법 |
| KR19980086382A (ko) * | 1997-05-30 | 1998-12-05 | 윤종용 | 버퍼층을 이용한 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4549196A (en) * | 1982-08-04 | 1985-10-22 | Westinghouse Electric Corp. | Lateral bipolar transistor |
| EP0883187A1 (en) * | 1997-06-04 | 1998-12-09 | Interuniversitair Micro-Elektronica Centrum Vzw | A detector for electromagnetic radiation, pixel structure with high sensitivity using such detector and method of manufacturing such detector |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243207A (en) * | 1991-03-15 | 1993-09-07 | Texas Instruments Incorporated | Method to integrate HBTs and FETs |
| US5681763A (en) | 1995-12-29 | 1997-10-28 | Lucent Technologies Inc. | Method for making bipolar transistors having indium doped base |
| KR19980027681A (ko) * | 1996-10-17 | 1998-07-15 | 김광호 | 반도체 장치 및 그 제조 방법 |
| KR19980086382A (ko) * | 1997-05-30 | 1998-12-05 | 윤종용 | 버퍼층을 이용한 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조방법 |
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