KR19980027681A

KR19980027681A - 반도체 장치 및 그 제조 방법

Info

Publication number: KR19980027681A
Application number: KR1019960046529A
Authority: KR
Inventors: 권태훈; 전창기
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-10-17
Filing date: 1996-10-17
Publication date: 1998-07-15
Also published as: KR100194691B1

Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 기판 위에 형성되어 있는 절연막 상부에 실리콘을 증착하여 이미터, 컬렉터 및 베이스 영역을 형성하는 SOI 트랜지스터 및 그 제조 방법에 관한 것이다. 제1 절연막이 형성되어 있는 기판 위에 고농도 제1 도전형의 매몰층 및 저농도 제1 도전형 에피층을 적층하고 트렌치를 형성하고 트렌치의 측벽 중 에피층에 고농도 제1 도전형 싱크 영역을 형성하고 에피층의 중앙 상부에 제2 도전형 베이스 영역을 형성하고 베이스 영역 내에 제1 도전형 이미터 영역을 형성하고 싱크 영역 상부에 제1 도전형 컬렉터 영역을 형성한다. 따라서 본 발명에 따른 SOI 트랜지스터 그 제조 방법에서는 트렌치 구조를 이용하여 에피층의 측벽부에만 균일한 폭으로 싱크 영역을 형성하여 종래보다 싱크 영역이 차지하는 폭이 균일하게 형성되므로 소자가 차지하는 면적을 최소화할 수 있는 효과가 있다.

Description

반도체 장치 및 그 제조 방법

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 기판 위에 형성되어 있는 절연막 상부에 실리콘을 증착하여 이미터, 컬렉터 및 베이스 영역을 형성하는 SOI 트랜지스터 및 그 제조 방법에 관한 것이다.

첨부한 도면을 참고로 하여 종래의 SOI 트랜지스터의 구조에 대하여 더욱 자세하게 살펴보면 다음과 같다.

도1은 종래의 기술에 따른 SOI 트랜지스터의 구조를 도시한 단면도이다.

도1에서 보는 바와 같이, 종래의 SOI 트랜지스터의 구조는 실리콘 기판(1) 위에 산화막으로 이루어진 절연막(3)이 형성되어 있고, 절연막(3) 상부에는 동일한 폭으로 양쪽에 개구부를 갖는 매몰층(5)과 에피층(7)이 연속하여 형성되어 있다. 여기서, 매몰층(5)은 N형의 불순물로 도핑되어 있으며 중앙의 에피층(7) 양끝에는 N형으로 도핑되어 있는 N형 싱크 영역(9)이 매몰층(5)의 깊이까지 우물 모양으로 형성되어 있다.

이러한 종래의 SOI 트랜지스터의 제조 방법은 절연막(3)이 형성되어 있는 기판(1) 위에 트렌치(trench) 구조의 N형 매몰층(5)과 에피층(7)을 형성하고 마스크를 이용하여 중앙의 에피층(7) 양쪽 가장자리에 N형 불순물로 이온 주입한다. 이어 열확산을 실시하면 불순물은 밑으로 매몰층(5)의 깊이까지 확산되어 N형 실크 영역(9)을 형성된다.

그러나, 이러한 종래의 SOI 트랜지스터의 제조 방법에서는 열확산을 실시하는 단계에서 불순물이 아래로뿐 아니라 옆으로도 확산되기 때문에 소자가 차지하는 면적이 크다는 문제점을 가지고 있다.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 좁은 폭의 싱크 영역을 형성하여 좁은 면적을 차지하는 반도체 장치를 제작하는 데 있다.

도1은 종래의 기술에 따른 SOI(silicon on insulator) 트랜지스터의 구조를 도시한 단면도이고,

도2는 본 발명의 실시예에 따른 SOI 트랜지스터의 구조를 도시한 단면도이고,

도3 (가) 내지 (사)는 본 발명의 실시예에 따른 SOI 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.

이러한 본 발명에 따른 SOI 트랜지스터는 반도체 기판 위에 형성되어 있는 제1 절연막이 형성되어 있고 그 위에 제1 도전형의 매몰층이 형성되어 있다. 매몰층 상부에 제1 도전형의 에피층이 형성되어 있고 에피층과 매몰층이 만드는 트렌치 측벽부에 분리형 제2 절연막이 형성되어 있고 에피층의 표면 중앙에는 제2 도전형의 베이스 영역이 형성되어 있다. 베이스 영역의 내부에 제1 도전형 이미터 영역이 형성되어 있고 에피층의 표면 가장자리에 제1 도전형 컬렉터 영역이 형성되어 있고 트렌치의 측벽부 중 에피층에 컬렉터 영역과 매몰층을 연결하는 제1 도전형 싱크 영역이 형성되어 있다.

이러한 본 발명에 따른 SOI 트랜지스터의 제조 방법은 제1 절연막이 형성되어 있는 기판 위에 고농도 제1 도전형의 매몰층 및 저농도 제1 도전형 에피층을 적층하고 트렌치를 형성하고 트렌치의 측벽 중 에피층에 고농도 제1 도전형 싱크 영역을 형성하고 에피층의 중앙 상부에 제2 도전형 베이스 영역을 형성하고 베이스 영역 내에 제1 도전형 이미터 영역을 형성하고 싱크 영역 상부에 제1 도전형 컬렉터 영역을 형성한다.

여기서 본 발명에 따른 SOI 트랜지스터의 제조 방법은 싱크 영역을 형성한 다음 열산화를 통하여 트렌치의 내부에 제2 절연막을 형성하고, 이어 다결정 실리콘을 증착하여 트랜치에 다결정 실리콘층을 형성하는 단계를 더 포함하고 있다.

또한, 싱크 영역은 트랜치에 다결정 실리콘을 증착한 다음, 고농도 제1 도전형 불순물을 다결정 실리콘층에 침전시키고 확산시키는 방법으로 형성한다.

이러한 본 발명에 따른 SOI 트랜지스터의 제조 방법에서는 제1 도전형 컬렉터 영역과 매몰층을 연결하는 제1 도전형 싱크 영역은 트렌치 구조에 다결정 실리콘층을 형성하고 고농도 제1도전형 불순물을 침전 확산시키므로 에피층의 측벽부에만 균일하게 형성된다.

그러면 첨부한 도면을 참고로 하여 본 발명에 따른 반도체 장치 및 그 제조 방법의 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.

도2는 본 발명의 실시예에 따른 SOI 트랜지스터의 구조를 도시한 단면도이다.

도2에서 보는 바와 같이, 본 발명의 실시예에 따른 SOI 트랜지스터의 구조는 기판(10) 위에 전면적으로 산화막으로 이루어진 제1 절연막(30)이 형성되어 있고, 제1 절연막(3) 상부에는 트렌치 구조(100)를 가지며 N형 불순물이 고농도로 도핑되어 있는 매몰층(50)과 N형 불순물이 저농도로 도핑되어 있는 에피층(70)이 동일한 폭으로 연속하여 형성되어 있다. 에피층(70)의 상부 중앙에는 중앙에 N형 불순물로 도핑되어 있는 이미터 영역(110)을 포함하며 P형 불순물로 도핑되어 있는 베이스 영역(90)이 형성되어 있고, 트렌치 구조(100)의 에피층(70) 상부 가장자리에는 N형 불순물로 도핑되어 있는 컬렉터 영역(130)이 형성되어 있으며 저농도 N형의 에피층(70) 내의 측벽부에는 컬렉터 영역(130)과 매몰층(50)을 연결하며 N형 불순물이 고농도로 도핑되어 있는 싱크 영역(150)이 균일한 폭으로 형성되어 있다. 그리고 트렌치 구조(100)의 측벽에는 소자를 구분하는 제2 절연막(170)이 형성되어 있으며 트렌치 구조(100)의 내부에는 다결정 실리콘층(190)이 형성되어 있다.

이러한 본 발명에 따른 SOI 트랜지스터의 제조 방법은 다음과 같이 이루어진다.

우선, 도핑되지 않은 실리콘 기판(10) 위에 산화막으로 이루어진 제1 절연막(30)을 형성하고, N형의 불순물로 도핑되어 있으며, 에피층(70)이 되는 다른 실리콘 기판 위에 고농도 N형 이온을 전면에 주입한 후에 확산시켜 고농도 N형 매몰층(50)을 형성한다. 제1 절연막(30)이 형성된 면에 매몰층(50)을 매개로 하여 에피층(70)의 N형 기판을 접착한 다음, 매몰층(50)이 형성되어 있는 에피층(70)을 소자의 특성에 맞는 높이로 깍아내고 평탄화한다[도3 (가) 참조].

다음, 기판(10) 전면에 도핑되지 않은 산화막을 형성하고 트렌치용 마스크를 이용하여 일부를 식각하여 트렌치용 산화막(20)을 형성한다. 이러한 트렌치용 산화막(20)을 마스크로 이용하여 제1 절연막(30)의 일부가 노출되도록 에피층(70) 및 매몰층(50)의 일부를 식각하여 트렌치 구조(100)를 형성한다[도3 (나) 참조].

이어, 기판(10)의 전면에 다결정 실리콘을 증착하여 다결정 실리콘층(40)을 형성한다[도3 (다) 참조].

다음은 기판(10)을 덮는 다결정 실리콘층(40)에 고농도 N형 불순물인 POCl₃(산화 염화 인)(phosphorus oxychloride)을 침전시킨 후, 확산을 실시하여 트렌치 구조(100)의 측벽에 다결정 실리콘(40)과 접하고 있는 에피층(70)까지 N형 불순물을 확산시켜 고농도 N형 싱크 영역(150)을 형성한다[도3 (라) 참조].

이어 도3 (마)에서 보는 바와 같이, 식각을 통하여 POCl₃이 침전된 다결정 실리콘층(40)과 트렌치용 산화막(20)을 제거하고 열산화를 통하여 트렌치 구조(100)의 측벽부에 산화막으로 이루어진 제2 절연막(170)을 성장시키고 기판(10)의 전면에 도핑되지 않은 다결정 실리콘을 증착한 다음, 평탄화 작업을 실시하여 트랜치 구조(100) 내부에 다결정 실리콘층(190)을 형성한다.

이어, 도3 (바)에서 보는 바와 같이, 기판(10) 위에 산화막을 증착하고 사진작업을 실시하여 에피층(70) 상부에 개구부를 형성한 다음, P형 불순물로 이온 주입하고 확산을 실시하여 에피층(70) 중앙 상부에 P형 베이스 영역(90)을 형성한 후 산화막을 제거한다.

마지막으로, 도3 (사)에서 보는 바와 같이, 기판(10) 상부에 전면적으로 산화막을 형성한 다음, 사진 작업을 실시하여 베이스 영역(90)의 일부 위 및 싱크 영역(150) 상부에 개구부를 형성한다. 그리고 N형 불순물로 이온 주입하고 확산하여 베이스 영역(90) 내에 N형 이미터 영역(110)을 형성하고 고농도 N형 싱크 영역(150) 상부에 N형 컬렉터 영역(130)을 형성한다.

따라서 본 발명에 따른 SOI 트랜지스터 그 제조 방법에서는 트렌치 구조를 이용하여 에피층의 측벽부에만 균일한 폭으로 싱크 영역을 형성하여 종래보다 싱크 영역이 차지하는 폭이 균일하게 형성되므로 소자가 차지하는 면적을 최소화할 수 있는 효과가 있다.

Claims

반도체 기판 위에 형성되어 있는 제1 절연막,

상기 제1 절연막 상부에 형성되어 있는 제1 도전형의 매몰층,

상기 제1 도전형의 매몰층 상부에 형성되어 있는 제1 도전형의 에피층,

상기 에피층과 매몰층이 만드는 트렌치 측벽부에 형성되어 있는 분리형 제2 절연막,

상기 에피층의 표면 중앙에는 형성되어 있는 제2 도전형의 베이스 영역,

상기 베이스 영역의 내부에 형성되어 있는 제1 도전형 이미터 영역,

상기 에피층의 표면 가장자리에 형성되어 있는 제1 도전형 컬렉터 영역,

상기 트렌치의 측벽부 중 상기 에피층에 형성되어 있으며 상기 컬렉터 영역과 상기 매몰층을 연결하는 제1 도전형 싱크 영역

을 포함하고 있는 SOI 트랜지스터.
청구항 1에서, 상기 트렌치 내부에 형성되어 있는 다결정 실리콘층을 더 포함하는 SOI 트랜지스터.
제1 절연막이 형성되어 있는 반도체 기판 위에 고농도 제1 도전형의 매몰층 및 저농도 제1 도전형 에피층을 적층하고 트렌치를 형성하는 단계,

상기 트렌치의 측벽 중 상기 에피층에 고농도 제1 도전형 싱크 영역을 형성하는 단계,

상기 에피층의 중앙 상부에 제2 도전형 베이스 영역을 형성하는 단계,

상기 베이스 영역 내에 제1 도전형 이미터 영역을 형성하는 단계,

상기 싱크 영역 상부에 제1 도전형 컬렉터 영역을 형성하는 단계

를 포함하는 SOI 트랜지스터의 제조 방법.
청구항 3에서, 상기 매몰층 및 에피층은 제1 도전형 기판 위에 고농도 제1 도전층을 형성한 후 상기 제1 도전층을 상기 제1 절연막 상부에 부착하여 형성하는 SOI 트랜지스터의 제조 방법.
청구항 3에서, 상기 트렌치를 형성하는 단계는,

상기 에피층 상부에 도핑되지 않은 산화막을 증착한 후 일부를 식각하여 개구부를 형성하는 단계와

상기 산화막을 마스크로 하여 상기 제1 절연막의 일부가 노출되도록 상기 에피층 및 매몰층을 식각하는 단계를 포함하는 SOI 트랜지스터의 제조 방법.
청구항 3에서, 상기 싱크 영역은 상기 트렌치 내부에 상기 기판 위에 다결정 실리콘층을 형성하고 고농도 제1 도전형 불순물을 상기 다결정 실리콘층에 침전시키고 확산시키는 방법으로 형성하는 SOI 트랜지스터의 제조 방법.
청구항 5 또는 청구항 7에서, 상기 산화막 및 다결정 실리콘층을 제거하고 상기 트렌치의 측벽부에 제2 절연막을 형성하는 단계,

상기 기판 위에 다결정 실리콘층을 형성한 후 상기 에피층이 노출되도록 평탄화를 실시하는 단계,

를 더 포함하는 SOI 트랜지스터의 제조 방법.
청구항 7에서, 상기 제2 절연막은 열산화로 형성하는 SOI 트랜지스터의 제조 방법.