TW201737480A - 積體晶片結構及其形成方法 - Google Patents

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Abstract

在本發明的某些實施例中，是關於積體晶片結構，其具有導體遮蔽結構的配置，以避免第一裸晶中的裝置製造的輻射影響第二裸晶中的影像感應元件。導體接合結構具有附有一個或多個半導體裝置的第一積體晶片裸晶以及附有影像感應元件陣列的第二積體晶片裸晶。混合接合界面區排列於第一積體晶片裸晶與第二積體晶片裸晶之間。導體接合結構排列於混合接合界面區之中，且配置為將第一積體晶片裸晶電性連接於第二積體晶片裸晶。導體遮蔽結構排列於混合接合界面區之中，且在一個或多個半導體裝置與影像感應元件陣列之間橫向延伸。

Description

積體晶片結構及其形成方法
本發明實施例是關於積體電路技術，特別是關於積體晶片結構及其形成方法。
具有影像感應器的積體電路，是廣泛地用於現今的電子裝置，例如相機與行動電話。用於積體電路的影像感應器經常包含電荷耦合裝置(charge coupled devices；CCDs)或互補式金屬-氧化物-半導體(complementary metal-oxide semiconductor；CMOS)裝置。上述裝置都是根據光電效應而作動，將入射的輻射轉換為電性訊號。近年來，互補式金屬-氧化物-半導體影像感應器已變得普及，由於其低耗能、尺寸小、資料處理快速、直接輸出資料及低製造成本。
一實施例是提供一種積體晶片結構，包含：一第一積體晶片裸晶，具有一個或多個半導體裝置；一第二積體晶片裸晶，具有一影像感應元件陣列；一混合接合界面區，排列於上述第一積體晶片裸晶與上述第二積體晶片裸晶之間；一導體接合結構，排列於上述混合接合界面區之中，且配置為將上述第一積體晶片裸晶電性連接於上述第二積體晶片裸晶；以及一導體遮蔽結構，排列於上述混合接合界面區之中，且在上述 一個或多個半導體裝置與上述影像感應元件陣列之間橫向延伸。
另一實施例是提供一種積體晶片結構，包含：複數個第一金屬互連層，排列在具有一個或多個半導體裝置的一第一基板上方的一第一介電結構中；複數個第二金屬互連層，排列在一第二介電結構中，上述第二介電結構排列在上述第一介電結構與具有一影像感應元件陣列的一第二基板之間；一導體接合結構，排列在上述第一介電結構與上述第二介電結構之間，配置為將上述複數個第一金屬互連層電性連接於上述複數個第二金屬互連層；以及一導體遮蔽結構，在鉛直方向是排列於上述第一介電結構與上述第二介電結構之間，且在一第一方向及直交於上述第一方向的上述第二方向橫向延伸而經過上述一個或多個半導體裝置或上述影像感應元件陣列。
又另一實施例是提供一種形成積體晶片結構的方法，包含：形成具有一個或多個半導體裝置的一第一積體晶片裸晶；在上述第一積體晶片裸晶的上方形成一導體遮蔽結構，其中上述導體遮蔽結構在一第一方向及直交於上述第一方向的上述第二方向延伸而經過上述一個或多個半導體裝置；以及沿著包含上述導體遮蔽結構的一混合接合界面區，將上述第一積體晶片裸晶接合於具有一影像感應元件陣列的一第二積體晶片裸晶。
100、200、400‧‧‧堆疊的積體晶片結構
102‧‧‧第一積體晶片裸晶
104‧‧‧第二積體晶片裸晶
106‧‧‧第一半導體基板
108‧‧‧半導體裝置
110‧‧‧複數個第一金屬互連層
110a‧‧‧接點
110b‧‧‧金屬線
110c‧‧‧金屬介層
112‧‧‧第一介電結構
112a、112b、112c、112d‧‧‧介電層
114‧‧‧第二半導體基板
114b‧‧‧背面
116‧‧‧影像感應元件陣列
118‧‧‧第二介電結構
120‧‧‧複數個第二金屬互連層
122、202、401、1102、2102‧‧‧混合接合界面區
124‧‧‧導體接合結構
126‧‧‧鈍化結構
128、216、226、228‧‧‧連接墊
130、222‧‧‧連接墊開口
132‧‧‧導體凸塊
134‧‧‧連接線
136、416‧‧‧導體遮蔽結構
136a、416a‧‧‧第一區
136b、416b‧‧‧連接區
136c、416c‧‧‧遮蔽區
136s‧‧‧側壁
138‧‧‧輻射
204、402、702、806、806’‧‧‧第一蝕刻停止層
206、404、704、808、808’‧‧‧第一鈍化層
208、406、902、1002、1804、2002‧‧‧第二鈍化層
210、410、1106、1902、2006‧‧‧第三鈍化層
212、408、1108、1806、2004‧‧‧第二蝕刻停止層
214‧‧‧單鑲嵌導體接合結構
214a‧‧‧第一單鑲嵌導體接合結構
214b‧‧‧第二單鑲嵌導體接合結構
218、220‧‧‧鈍化層
224、500、600、700、800、812、814、816、900、1000、1100、1200、1300、1500、1600、1700、1800、1802、1808、1810、1900、2000、2100、2200、2300‧‧‧剖面圖
300、422‧‧‧俯視圖
302、424、802‧‧‧第一開口
304、426、804‧‧‧第二開口
306、428‧‧‧長度
308、430‧‧‧第一方向
310、432‧‧‧寬度
312、434‧‧‧第二方向
412、2106、2204‧‧‧第四鈍化層
414、2108、2202‧‧‧第三蝕刻停止層
418‧‧‧雙鑲嵌導體接合結構
418a、420a‧‧‧介層部
418b、420b‧‧‧導線部
810、1202‧‧‧蝕刻劑
904、1004、1904、2008、2208‧‧‧第一硬罩幕層
1104、2104、2210‧‧‧第二硬罩幕層
1400、2400‧‧‧方法
1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1422、1424、1426、1428‧‧‧步驟
2110‧‧‧第二導體接合結構
2402、2404、2406、2408、2410、2412、2414、2416、 2418、2420、2422、2424、2426、2428、2430、2432‧‧‧步驟
d1‧‧‧第一距離
d2‧‧‧第二距離
h1‧‧‧第一厚度
h2、h2’‧‧‧第二厚度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比 例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構，其具有一導體遮蔽結構的配置，以避免一第一裸晶中的一裝置製造的輻射影響一第二裸晶中的一影像感應元件。
第2A圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構，其具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第2B圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構，其具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第3圖是一俯視圖，顯示對應於第2A圖或第2B圖所示的本發明某些實施例的堆疊的積體晶片結構。
第4A~4B圖是一剖面圖及俯視圖，顯示本發明某些實施例的堆疊的積體晶片結構，其具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第5圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第6圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性 連接於一單鑲嵌的導體接合結構。
第7圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第8A圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第8B圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第9圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第10圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第11圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性 連接於一單鑲嵌的導體接合結構。
第12圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第13圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第14圖顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟的流程圖，所形成的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
第15圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第16圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第17圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性 連接於一雙鑲嵌的導體接合結構。
第18A圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第18B圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第19圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第20圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第21圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第22圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性 連接於一雙鑲嵌的導體接合結構。
第23圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
第24圖是顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的流程圖，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵 之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
現代的影像感應器通常是使用半導體材料形成。這是因為半導體材料具有的能帶間隙允許使光子有效率地轉換為電荷載子。例如，在以矽(具有1.1電子伏特的能帶間隙)製造的影像感應器中，具有大於1.1電子伏特的能量的光子碰撞且被矽吸收，將會在矽之中製造一個電子電洞對。當具有大範圍的波長的可見光入射於一影像感應器時，會製造不定量的電子及/或電洞，其是撞擊此影像感應器的入射光的波長與強度的函數。上述電子可被轉換成上述入射光表現的影像。
已知關於一CMOS基板中的堆疊的影像感應器(就是置於一半導體裸晶中的影像感應器，其中此半導體裸晶是疊於另一個半導體裸晶上)裝置，可能在操作過程中製造輻射(例如熱或光)。例如，熱電子誘發電子一電洞對再結合，將使一電晶體裝置發出可在任何方向傳播的光。由上述CMOS裸晶(die)中的裝置所產生的輻射，可能具有足夠的能量而在一影像感應器中誘發不必要的電流。對於一影像感應器，此不必要的電流可能會成為一額外的暗電流源，因而對此影像感應器的性能造成負面影響。
本發明的某些實施例是關於堆疊的積體晶片(integrated chip；IC)結構，其具有導體遮蔽結構的配置，以避免一第一裸晶(die)中的一裝置製造的輻射影響一第二裸晶中 的一影像感應元件。在某些實施例中，上述積體晶片結構包含：一第一積體晶片裸晶，具有一個或多個半導體裝置；以及一第二積體晶片裸晶，具有一影像感應元件陣列。一混合接合界面區排列於上述第一積體晶片裸晶與上述第二積體晶片裸晶之間。一導體接合結構排列於上述混合接合界面區之中，且配置為將上述第一積體晶片裸晶電性連接於上述第二積體晶片裸晶。一導體遮蔽結構排列於上述混合接合界面區之中，且在上述一個或多個半導體裝置與上述影像感應元件陣列之間橫向延伸。上述導體遮蔽結構是配置來阻擋來自上述一個或多個半導體裝置的輻射，避免其到達上述影像感應元件，藉此避免上述輻射在上述影像感應元件陣列內誘發不必要的電流。
第1圖是一剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構100，其具有一導體遮蔽結構的配置，以避免一第一裸晶中的一裝置製造的輻射影響一第二裸晶中的一影像感應元件。
堆疊的積體晶片結構100包含一第一積體晶片裸晶102與一第二積體晶片裸晶104。第一積體晶片裸晶102包含一第一半導體基板106，第一半導體基板106具有一個或多個半導體裝置108(例如為電晶體裝置、電容器、電感器等)。複數個第一金屬互連層(metal interconnect layers)110是排列在一第一介電結構112中，第一介電結構112包含排列在第一半導體基板106的上方的一或多個介電材料(例如為一低介電常數介電材料、二氧化矽等)。第二積體晶片裸晶104包含一第二半導體基板114，第二半導體基板114具有一影像感應元件(例如為光二 極體)陣列116。複數個第二金屬互連層120是排列在一第二介電結構118中，第二介電結構118包含排列在第一介電結構112與第二半導體基板114之間的一或多個介電材料。
第一積體晶片裸晶102是沿著包含一鈍化結構(passivation structure)126的一混合接合界面區(hybrid bonding interface region)122，在鉛直方向堆疊至第二積體晶片裸晶104上。混合接合界面區122包含一導體接合結構124，導體接合結構124排列在鈍化結構126之中。導體接合結構124是配置為將複數個第一金屬互連層110電性連接於複數個第二金屬互連層120。在某些實施例中，是將第一積體晶片裸晶102以一面對面(face-to-face；F2F)配置堆疊至第二積體晶片裸晶104上，因此第一介電結構112面對第二介電結構118。
一連接墊128可在橫向偏離導體接合結構124的位置，置於鈍化結構126之中。連接墊128包含一導體材料(例如為鋁等的金屬)，此導體材料具有被一連接墊開口130曝露的一上表面，連接墊開口130延伸而穿過第二積體晶片裸晶104與鈍化結構126。連接墊128是與複數個第一金屬互連層110電性接觸，並在堆疊的積體晶片結構100與一外部裝置之間提供電性連接。例如，可將一導體凸塊132形成至連接墊128上，以藉由一連接線134而將連接墊128連接於一積體晶片封裝體的一外部輸入/輸出銷(pin)。
一導體遮蔽結構136是在延伸於一個或多個半導體裝置108與影像感應元件陣列116之間、且橫向偏離導體接合結構124與連接墊128的位置，排列在鈍化結構126之中。在某 些實施例中，可將導體遮蔽結構136排列在複數個第一金屬互連層110的上方(例如在一頂部金屬互連層的上方)。導體遮蔽結構136是配置為阻擋由第一積體晶片裸晶102中的一個或多個半導體裝置108產生的輻射138(例如為光、熱等)，避免其到達第二積體晶片裸晶104中的影像感應元件陣列116。藉由阻擋輻射138，導體遮蔽結構136避免在影像感應元件陣列116之中產生不必要的電流。
第2A~2B圖是剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構，其具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
堆疊的積體晶片結構200包含一第一積體晶片裸晶102與一第二積體晶片裸晶104。第一積體晶片裸晶102包含一第一半導體基板106，第一半導體基板106具有一個或多個半導體裝置108(例如為電晶體裝置、電容器、電感器等)以及一第一介電結構112，第一介電結構112具有複數個第一金屬互連層110。第二積體晶片裸晶104包含一第二半導體基板114，第二半導體基板114具有一影像感應元件(例如為光二極體)陣列116以及一第二介電結構118，第二介電結構118具有複數個第二金屬互連層120。在某些實施例中，上述光二極體可包含p-n接面(p-n junctions)，上述p-n接面可用於經由一傳送電晶體(transfer transistor)(未繪示)連接於記憶體節點(也就是在第二半導體基板114中的一摻雜區)。
在各種實施例中，複數個第一金屬互連層110與複數個第二金屬互連層120可包含一或多種導體材料，例如銅、 鋁、鎢或上述之任一組合。在某些實施例中，複數個第一金屬互連層110與複數個第二金屬互連層120可包含置於複數個接點(contacts)110a及/或複數個金屬介層(metal vias)110c之間的複數條金屬線110b。在某些實施例中，金屬線110b、接點110a及金屬介層110c可具有傾斜的側壁，其傾斜而使金屬線110b、接點110a及金屬介層110c的寬度隨著與第一半導體基板106的距離的增加而增加。在各種實施例中，第一介電結構112與第二介電結構118可具有一或多層的介電層，包含一氧化物(例如為二氧化矽)、一極低介電常數介電材料(ultra-low k dielectric material)(例如，介電常數為2.0~2.5的介電材料)及/或一低介電常數介電材料(例如，SiCO等的介電常數為2.5~3.0的介電材料)。
第一積體晶片裸晶102是沿著包含一連接墊216、一單鑲嵌(single-damascene)導體接合結構214及一導體遮蔽結構136的一混合接合界面區202，在鉛直方向堆疊至第二積體晶片裸晶104上。在某些實施例中，混合接合界面區202包含一第一蝕刻停止層(etch stop layer；ESL)204與一第一鈍化層206，第一蝕刻停止層204是位於第一介電結構112的上方，第一鈍化層206是位於第一蝕刻停止層204的上方。在某些實施例中，第一蝕刻停止層204可包含一氮化物層(例如為氮化矽)。一第二鈍化層208是排列在第一鈍化層206的上方，一第三鈍化層210是排列在第二鈍化層208的上方。在某些實施例中，第一鈍化層206、第二鈍化層208及第三鈍化層210可包含一介電層(例如為氧化物、聚醯亞胺等)。一第二蝕刻停止層212是排列在第三鈍 化層210與第二介電結構118之間。
連接墊216延伸而穿過第一蝕刻停止層204與第一鈍化層206以在一第一位置連接於複數個第一金屬互連層110。在某些實施例中，如第2A圖的剖面圖所示，連接墊216是電性連接於一頂部金屬互連線(也就是，在第一介電結構112之中，離第一半導體基板106最遠的一金屬互連線)。在其他實施例中，如第2B圖的剖面圖224所示，連接墊226是電性連接於上述頂部金屬互連線的下方的一金屬互連線。一連接墊開口222延伸而穿過第二積體晶片裸晶104與混合接合界面區202，到達連接墊216的一上表面。在某些實施例中，連接墊開口222具有一上部，一或多個鈍化層218與220沿著此上部排列。在某些實施例中，一或多個鈍化層218與220可包含例如一氧化物及/或一氮化物。
在某些實施例中，連接墊216可包含一導體金屬，例如鋁。在其他實施例中，連接墊216可包含一凸塊下金屬(under-bump metallurgy；UBM)層，此凸塊下金屬層包含作為一擴散層、一阻障層、一潤濕層及/或一抗氧化層的堆疊的不同的金屬層。一導體凸塊132排列於連接墊216上。在某些實施例中，導體凸塊132是一軟焊料(solder)凸塊、一銅凸塊、包含鎳或金的一金屬凸塊或上述之組合。
單鑲嵌導體接合結構214延伸而穿過混合接合界面區202，以將複數個第一金屬互連層110電性連接於複數個第二金屬互連層120。單鑲嵌導體接合結構214具有一第一單鑲嵌導體接合結構214a，第一單鑲嵌導體接合結構214a包含以實質 上定值的角度傾斜的側壁，第一單鑲嵌導體接合結構214a在一第二位置延伸而穿過第一蝕刻停止層204、第一鈍化層206及第二鈍化層208，上述第二位置是橫向偏離於上述第一位置。單鑲嵌導體接合結構214更具有一第二單鑲嵌導體接合結構214b，第二單鑲嵌接合結構214b包含以實質上定值的角度傾斜的側壁，第二單鑲嵌導體接合結構214b延伸而穿過第二蝕刻停止層212與第三鈍化層210。在某些實施例中，單鑲嵌導體接合結構214是電性連接於頂部金屬互連線。在各種實施例中，單鑲嵌導體接合結構214可包含一導體金屬，例如銅。
導體遮蔽結構136是排列在混合接合界面區202之中，並在一個或多個半導體裝置108與影像感應元件陣列116之間。導體遮蔽結構136與第一半導體基板106相距一第一距離d1，此第一距離d1大於或等於在第一半導體基板106與連接墊216的一底面之間的一第二距離d2。藉此，連接墊216可連接於第一金屬互連層110的任何一層的金屬，並可以在同一個製程步驟一起形成導體遮蔽結構136與連接墊216，不需要再多設置特別用於形成連接墊216的製程步驟。此外，藉由使第一距離d1大於或等於第二距離d2，可以將連接墊216的厚度加厚，以增進連接於此連接墊216的構件(例如連接線134)與此連接墊216的接合強度(bondability)，還可避免將連接墊216設置在具有影像感應元件的半導體基板所造成的階差(step height)、各層薄膜的縫隙(seam)的問題。在某些實施例中，可將導體遮蔽結構136排列在第一鈍化層206與第二鈍化層208之間。在某些實施例中，導體遮蔽結構136可具有傾斜的側壁136s，側壁136s 傾斜而使導體遮蔽結構136的寬度隨著與第一介電結構112的距離的增加而減少，可以幫助後續在薄膜成長時，減少或避免縫隙(seam)的形成。這樣，導體遮蔽結構136所具有的側壁136s之傾斜方式，是與複數個第一金屬互連層110中的一頂部金屬互連線的側壁及第一單鑲嵌導體接合結構214a的側壁的傾斜方式相反。
在某些實施例中，導體遮蔽結構136延伸而穿過第一蝕刻停止層204與第一鈍化層206中的一開口，以在一第三位置電性連接於複數個第一金屬互連層110，上述第三位置是橫向偏離於上述第一位置與上述第二位置。在這樣的實施例中，由來自一個或多個半導體裝置108的輻射產生的熱，可被傳導而遠離影像感應元件陣列116，以減少影像感應元件陣列116上的輻射的熱衝擊。在某些實施例中，導體遮蔽結構136可被電性連接於複數個第一金屬互連層110之中的一被接地的金屬線。
在各種實施例中，導體遮蔽結構136可包含一金屬，例如鋁、銅及/或鎢。在某些實施例中，導體遮蔽結構136具有一第一厚度h1。第一厚度h1之厚度是足以阻擋來自一個或多個半導體裝置108的輻射，以免其到達影像感應元件陣列116。例如在某些實施例中，其中導體遮蔽結構136包含鋁，第一厚度h1可以是在約100nm至約200nm之間的範圍。在其他實施例中，其中導體遮蔽結構136是包含一不同的材料，第一厚度h1可大於或等於約200nm。在某些實施例中，如第2A圖的剖面圖所示，導體遮蔽結構136的第一厚度h1可小於或等於連接 墊216的一第二厚度h2。在其他實施例中，如第2B圖的剖面圖224所示，連接墊226所具有的第二厚度h2’是大於或等於導體遮蔽結構136的第一厚度h1。
第3圖是一俯視圖300，顯示對應於第2A圖或第2B圖(第2A圖沿著第3圖的A-A’線顯示)所示的本發明某些實施例的堆疊的積體晶片結構。
如俯視圖300所示，一連接墊216是排列在第一鈍化層(例如第2A圖的第一鈍化層206)與第一蝕刻停止層(例如第2A圖的第一蝕刻停止層204)中的一第一開口302之中。連接墊216延伸至下層的複數個第一金屬互連層110的一層。一導體凸塊132是排列至連接墊216上。一或多個單鑲嵌導體接合結構214是在偏離於連接墊216的一位置，延伸穿過上述第一鈍化層與上述第一蝕刻停止層。
一導體遮蔽結構136從上述第一鈍化層與上述第一蝕刻停止層中的一第二開口304，延伸至橫向偏離於第二開口304的一遮蔽區136c。在某些實施例中，導體遮蔽結構136具有在第二開口304中的一第一區136a，第一區136a經由一連接區136b而連接於遮蔽區136c，其中連接區136b的寬度小於第二開口304的寬度。
遮蔽區136c具有在一第一方向308延伸的長度306與在一第二方向312延伸的寬度310。遮蔽區136c的長度306與寬度310大於第一開口302及/或第二開口304的長度與寬度。在某些實施例中，遮蔽區136c的寬度大於其下層之複數個第一金屬互連層的金屬互連線的寬度。由於遮蔽區136c的寬度大於其 下層之複數個第一金屬互連層的金屬互連線的寬度，遮蔽區136c可阻擋上述金屬互連線所未能阻擋的輻射。在某些實施例中，遮蔽區136c在第一方向308與第二方向312延伸，而經過一個或多個半導體裝置108及/或影像感應元件陣列(未繪示)。這使得遮蔽區136c覆蓋一個或多個半導體裝置108，藉此阻擋由一個或多個半導體裝置108的操作所產生的輻射的傳播，避免上述輻射到達影像感應元件陣列。
第4A~4B圖是一剖面圖及俯視圖，顯示本發明某些實施例的堆疊的積體晶片結構，其具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
堆疊的積體晶片結構400包含沿著一混合接合界面區401堆疊至一第二積體晶片裸晶104上的一第一積體晶片裸晶102。第一積體晶片裸晶102包含一第一半導體基板106與一第一介電結構112，第一半導體基板106具有一個或多個半導體裝置108，第一介電結構112具有複數個第一金屬互連層110。第二積體晶片裸晶104包含一第二半導體基板114與一第二介電結構118，第二半導體基板114具有一影像感應元件陣列116，第二介電結構118具有複數個第二金屬互連層120。
在某些實施例中，混合接合界面區401包含一第一蝕刻停止層402與一第一鈍化層404，第一蝕刻停止層402是位於第一介電結構112的上方，第一鈍化層404是位於第一蝕刻停止層402的上方。一第二鈍化層406是排列在第一鈍化層404的上方，一第二蝕刻停止層408是排列在第二鈍化層406的上方。 一第三鈍化層410是排列在第二蝕刻停止層408的上方。一第四鈍化層412是排列在第三鈍化層410的上方，且一第三蝕刻停止層414是排列在第四鈍化層412與第二介電結構118之間。在某些實施例中，第一鈍化層404、第二鈍化層406、第三鈍化層410及第四鈍化層412可包含氧化物及/或聚醯亞胺，而第一蝕刻停止層402、第二蝕刻停止層408及第三蝕刻停止層414可包含氮化物。
一連接墊228是排列在混合接合界面區401之中。連接墊228是在一第一位置連接於複數個第一金屬互連層110。一連接墊開口222延伸而穿過第二積體晶片裸晶104與混合接合界面區401，到達連接墊228。
一導體遮蔽結構416是排列在混合接合界面區401之中，且在一個或多個半導體裝置108與影像感應元件陣列116之間。在某些實施例中，可將導體遮蔽結構416排列在第一鈍化層404與第二鈍化層406之間。在某些實施例中，導體遮蔽結構416延伸而穿過第一蝕刻停止層402與第一鈍化層404中的開口，以電性連接於複數個第一金屬互連層110。
雙鑲嵌導體接合結構延伸而穿過混合接合界面區401，以將複數個第一金屬互連層110電性連接於複數個第二金屬互連層120。在某些實施例中，上述雙鑲嵌導體接合結構可延伸而穿過導體遮蔽結構416中的開口。上述雙鑲嵌導體接合結構具有帶有階梯狀的側壁的第一雙鑲嵌導體接合結構與第二雙鑲嵌導體接合結構。上述第一雙鑲嵌導體接合結構包含一介層部418a與一導線部418b，導線部418b從介層部418a的側壁 向外擴張並突出。上述第二雙鑲嵌導體接合結構包含一介層部420a與一導線部420b，導線部420b從介層部420a的側壁向外擴張並突出。在某些實施例中，介層部418a、420a的寬度可在約200nm至約500nm之間的範圍，導線部418b、420b的寬度可在約1000nm至約2500nm之間的範圍。在某些實施例中(未繪示)，導線部418b、420b可藉由第三鈍化層410而在鉛直方向與橫向與第二蝕刻停止層408分離。
第4B圖是繪示對應於第4A圖的堆疊的積體晶片結構的一俯視圖422的某些實施例(第4A圖是沿著第4B圖的線A-A’顯示)。
如俯視圖422所示，一連接墊228是排列在第一鈍化層(例如第4A圖的第一鈍化層404)與第一蝕刻停止層(例如第4A圖的第一蝕刻停止層402)中的一第一開口424之中。連接墊228延伸至下層的複數個第一金屬互連層110的一層。一導體凸塊132是排列至連接墊228上。
一導體遮蔽結構416從上述第一鈍化層與上述第一蝕刻停止層中的一第二開口426，延伸至橫向偏離於第二開口426的一遮蔽區416c。在某些實施例中，導體遮蔽結構416具有在第二開口426中的一第一區416a，第一區416a經由一連接區416b而連接於遮蔽區416c，其中連接區416b的寬度小於第二開口426的寬度。遮蔽區416c具有(在一第一方向430延伸的)長度428與(在一第二方向434延伸的)寬度432，而使遮蔽區416c在第一方向430與第二方向434延伸，而經過一個或多個半導體裝置108及/或影像感應元件陣列(未繪示)。
一或多個雙鑲嵌導體接合結構418是在偏離連接墊228的位置，延伸而穿過上述第一鈍化層與上述第一蝕刻停止層。在某些實施例中，第一複數個雙鑲嵌導體接合結構418是在偏離遮蔽區416c的位置，延伸而穿過上述第一鈍化層與上述第一蝕刻停止層；而第二複數個雙鑲嵌導體接合結構418則延伸而穿過上述第一鈍化層、上述第一蝕刻停止層以及遮蔽區416c。
第5~13圖是剖面圖500~1300，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一單鑲嵌的導體接合結構。
如剖面圖500所示，將複數個半導體裝置108形成在一第一半導體基板106之中。如此處所述，一半導體基板可以是任何形式的半導體物體(例如：矽、矽鍺、絕緣層上覆半導體)，例如為一半導體晶圓及/或在晶圓上的一個或多個裸晶，以及其所帶有的任何形式的金屬層、裝置、半導體及/或磊晶層等等。上述半導體積可包含具有第一摻雜型(例如一n型摻雜或一p型摻雜)的本質摻雜的半導體基板。
在某些實施例中，是藉由將一閘介電層形成於第一半導體基板106上、其後在上述閘介電層的上方形成一閘極層，而形成複數個半導體裝置108。接下來，根據一微影製程(photolithography process)將上述閘介電層與上述閘極層圖形化，形成一閘極結構。可藉由一磊晶製程或藉由以例如硼或磷等的摻雜物選擇性地摻雜第一半導體基板106的一摻雜製程， 形成源極區與汲極區。接下來，可藉由高溫熱退火，驅使上述摻雜物進入第一半導體基板106。
如剖面圖600所示，在形成於第一半導體基板106上方的一第一介電結構112之中，形成複數個第一金屬互連層110。在某些實施例中，複數個第一金屬互連層110可包含複數個金屬互連線，上述金屬互連線排列在複數個金屬接點及/或介層之間。在某些實施例中，第一介電結構112包含複數個堆疊的介電層112a~112d(也就是堆疊的介電層112a、介電層112b、介電層112c及介電層112d)。
在某些實施例中，是使用個別的沈積製程來形成複數個堆疊的介電層112a~112d。在其沈積製程後，在複數個堆疊的介電層112a~112d之一內蝕刻出複數個介層孔及/或溝槽。將一導體材料(例如銅、鎢及/或鋁)沈積於上述介層孔及/或溝槽之中，以形成複數個第一金屬互連層110。在某些實施例中，可使用一沈積製程將一種子層形成於上述介層孔之中，接下來藉由一後續的鍍敷製程(例如一電鍍製程或一無電鍍(electro-less plating)製程)，將金屬材料形成至填滿上述介層孔及/或溝槽的厚度。在某些實施例中，可使用一化學機械研磨(chemical mechanical polishing；CMP)，以從複數個堆疊的介電層112a~112d的上表面移出多餘的金屬材料。在各種實施例中，可藉由一雙鑲嵌製程(如圖所示)或一單鑲嵌製程(未繪示)來形成複數個第一金屬互連層110。
如剖面圖700所示，在第一介電結構112的上方，形成一第一蝕刻停止層702與一第一鈍化層704。在某些實施例 中，第一蝕刻停止層702可包含藉由一沈積製程(例如化學氣相沈積、電漿增益化學氣相沈積、原子層沈積、物理氣相沈積等)形成的一氮化物層。在某些實施例中，第一鈍化層704可包含藉由一沈積製程形成的一氧化物層。
第8A~8B圖顯示形成連接墊與導體遮蔽結構的各種實施例的剖面圖。
如剖面圖800所示，形成一第一開口802與一第二開口804，其穿過第一蝕刻停止層806與第一鈍化層808(分別對應於剖面圖700所示的第一蝕刻停止層702與第一鈍化層704)，至接觸複數個第一金屬互連層110之一的位置。在某些實施例中，可藉由以一罩幕層(未繪示)而選擇式地使基板曝露於一蝕刻劑810，而形成第一開口802與第二開口804。在各種實施例中，上述罩幕層可包含使用一微影製程被圖形化的光阻或氮化物(例如Si3N4、SiN)。在各種實施例中，蝕刻劑810可包含一乾蝕刻劑或一溼蝕刻劑(例如氫氟酸(HF)或氫氧化四甲銨(Tetramethylammonium hydroxide；TMAH))，此乾蝕刻劑具有一蝕刻化學物質，此蝕刻化學物質包含氟系物質(例如CF4、CHF3、C4F8等等)。
如剖面圖812所示，在第一開口802之中形成一連接墊216，在第二開口804之中形成一導體遮蔽結構136。連接墊216與導體遮蔽結構136是從第一開口802與第二開口804之中延伸至第一鈍化層808的上方。在某些實施例中，連接墊216與導體遮蔽結構136可包含鋁。在其他實施例中，連接墊216與導體遮蔽結構136可包含銅、鎢或類似的材料。在某些實施例 中，連接墊216與導體遮蔽結構136可藉由單一的沈積製程及/或單一的鍍敷製程來形成。
如剖面圖814所示，在一第一開口之中形成一連接墊228，此第一開口穿過第一蝕刻停止層806’與第一鈍化層808’(分別對應於剖面圖700所示的第一蝕刻停止層702與一第一鈍化層704)，至接觸複數個第一金屬互連層110之一的位置。在某些實施例中，可藉由一第一蝕刻製程加上後續的一第一沈積製程及/或一第一鍍敷製程，來形成連接墊228。
如剖面圖816所示，在一第二開口之中形成一導體遮蔽結構136，此第二開口穿過第一蝕刻停止層806與第一鈍化層808(分別對應於剖面圖814所示的第一蝕刻停止層806’與第一鈍化層808’)，至接觸複數個第一金屬互連層110之一的位置。在某些實施例中，可藉由一第二蝕刻製程加上後續的一第二沈積製程及/或一第二鍍敷製程，來形成導體遮蔽結構136。
如剖面圖900所示，在連接墊228與導體遮蔽結構136的上方，形成一第二鈍化層902。在某些實施例中，第二鈍化層902可包含藉由一沈積製程形成的一介電材料(例如為氧化物)。可在第二鈍化層902的上方形成一第一硬罩幕層904。在某些實施例中，第一硬罩幕層904可包含藉由一沈積製程形成的氧氮化矽層。
如剖面圖1000所示，形成一第一單鑲嵌導體接合結構214a。可藉由將基板曝露於一蝕刻劑，以形成穿過第一蝕刻停止層204、第一鈍化層206、第二鈍化層1002與第一硬罩幕層1004(分別對應於剖面圖900所示的第一蝕刻停止層806、第 一鈍化層808、第一硬罩幕層904與第一硬罩幕層904)的一開口，形成第一單鑲嵌導體接合結構214a。在某些實施例中，上述開口可具有傾斜的側壁，而使此開口的寬度隨著與第一半導體基板106的距離的減少而減少。隨後，在此開口之中沈積導體材料。在某些實施例中，可在沈積上述導體材料之後施行一平坦化製程，以從第一硬罩幕層1004的上方移除多餘的導體材料，並形成第一單鑲嵌導體接合結構214a。在某些實施例中，上述導體材料可包含銅。
如剖面圖1100所示，沿著一混合接合界面區1102，將第二積體晶片裸晶104接合於第一積體晶片裸晶102。第二積體晶片裸晶104包含一第二半導體基板114，第二半導體基板114具有一影像感應元件(例如為光二極體)陣列116。複數個第二金屬互連層120是排列在一第二介電結構118中，第二介電結構118包含排列在第二半導體基板114的上方的一或多個介電材料。可在第二半導體基板114與第一硬罩幕層1004之間，排列一第二蝕刻停止層1108、一第三鈍化層1106與一第二硬罩幕層1104。
在某些實施例中，可經由一混合接合製程，將第二積體晶片裸晶104接合於第一積體晶片裸晶102。在某些實施例中，上述混合接合製程包含在第一硬罩幕層1004與第二硬罩幕層1104之間的一熔融接合(fusion bonding)製程以及在第一單鑲嵌導體接合結構214a與一第二單鑲嵌導體接合結構214b之間的一接合製程。在某些實施例中，第二單鑲嵌導體接合結構214b可具有傾斜的側壁，其傾斜的方式與第一單鑲嵌導體接 合結構214a的側壁的傾斜方式相反。
如剖面圖1200所示，形成一連接墊開口130，其穿過第二積體晶片裸晶104，以曝露出連接墊228。在某些實施例中，可藉由以一罩幕層(未繪示)而選擇式地使第二半導體基板114的一背面114b曝露於一蝕刻劑1202(例如HF、KOH、TMAH等)，以形成連接墊開口130。其中，第二鈍化層208、第三鈍化層210、第二蝕刻停止層212，是分別對應於剖面圖1100所示的第二鈍化層1002、第三鈍化層1106與第二蝕刻停止層1108。
在某些實施例中，在形成連接墊開口130之前，會先減少第二半導體基板114的厚度。可藉由一蝕刻製程及/或機械性地研磨第二半導體基板114的背面114b，將第二半導體基板114薄化。在某些實施例中，是將基板厚度從約700μm的一第一厚度減少至在約1μm與10μm之間的範圍內的一第二厚度。
如剖面圖1300所示，在連接墊228上形成一導體凸塊132。在各種實施例中，導體凸塊132可包含一軟焊料凸塊、一銅凸塊、包含鎳或金的一金屬凸塊或上述之組合。在某些實施例中，上述軟焊料凸塊包含一無鉛的預塗軟焊料(pre-solder)層-SnAg或是一軟焊材料，此軟焊材料包含錫、鉛、銀、銅、鎳、鉍或上述任意組合的合金。在某些實施例中，導體凸塊132是一軟焊料凸塊，其藉由將一軟焊球植在連接墊228上，然後回焊(reflow)此軟焊球而形成。
第14圖顯示本發明某些實施例的堆疊的積體晶片結構的形成方法1400的步驟的流程圖，所形成的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之 間且電性連接於一單鑲嵌的導體接合結構。雖然是藉由參考第5~13圖來說明方法1400，但應理解的是，方法1400並不限於這些特定結構，且可相反地獨立成為不依存於第5~13圖的結構之方法。
另外，在此藉由圖示與文字敘述而揭露的方法(例如方法1400與2400)是以一系列的步驟、動作或事件的形式，但應瞭解的是，所繪示的這樣的步驟、動作或事件的順序並不被解釋為一限制條件。例如，某些步驟、動作或事件可能會以不同順序發生及/或與其他步驟、動作或事件同時發生而與此處繪示及/或敘述的步驟、動作或事件分開。此外，並非所有繪示的步驟、動作或事件都是此處敘述的一或多個形態或實施例所必須包含者。還有，此處描繪的一或多個步驟、動作或事件，可能以一或多個分離的動作及/或階段來實行。
在步驟1402，形成具有一個或多個半導體裝置(例如：電晶體裝置)的一第一積體晶片裸晶。在某些實施例中，可根據步驟1404~1408來施作步驟1402。
在步驟1404，在一基板之中，形成一個或多個半導體裝置。第5圖是繪示對應於步驟1404的某些實施例的剖面圖。
在步驟1406，在上述基板上方的一介電結構之中，形成複數個第一金屬互連層。第6圖是繪示對應於步驟1406的某些實施例的剖面圖。
在步驟1408，對一頂部金屬互連層施以一平坦化製程。第6圖是繪示對應於步驟1408的某些實施例的剖面圖。
在步驟1410，在上述第一積體晶片裸晶的上方，形成一連接墊、一導體遮蔽結構以及一單鑲嵌導體接合結構。在某些實施例中，可根據步驟1412~1422來施作步驟1410。
在步驟1412，在上述頂部金屬互連層的上方，形成一第一蝕刻停止層。第7圖是繪示對應於步驟1412的某些實施例的剖面圖。
在步驟1414，在上述第一蝕刻停止層的上方，形成一第一鈍化層。第7圖是繪示對應於步驟1414的某些實施例的剖面圖。
在步驟1416，在上述第一鈍化層的上方及上述一個或多個半導體裝置的上方，形成一導體遮蔽結構。上述導體遮蔽結構在一第一方向與正交於上述第一方向的一第二方向延伸，經過上述一個或多個半導體裝置。第8A~8B圖是繪示對應於步驟1416的某些實施例的剖面圖。
在步驟1418，在上述複數個第一金屬互連層的上方、且在橫向偏離於上述導體遮蔽結構的位置，形成一連接墊。第8A~8B圖是繪示對應於步驟1418的某些實施例的剖面圖。
在步驟1420，在上述導體遮蔽結構與上述連接墊的上方，形成一第二鈍化層與一第一硬罩幕層。第9圖是繪示對應於步驟1420的某些實施例的剖面圖。
在步驟1422，形成一第一單鑲嵌導體接合結構。上述第一單鑲嵌導體接合結構延伸而穿過上述第一鈍化層、上述第二鈍化層以及上述第一蝕刻停止層。第10圖是繪示對應於 步驟1422的某些實施例的剖面圖。
在步驟1424，沿著一混合接合界面，將上述第一積體晶片裸晶接合於包含一影像感應元件陣列的一第二積體晶片裸晶。第11圖是繪示對應於步驟1424的某些實施例的剖面圖。
在步驟1426，形成一連接墊開口，其延伸而穿過上述第二積體晶片裸晶與上述混合接合界面的一部份，到達上述連接墊。第12圖是繪示對應於步驟1426的某些實施例的剖面圖。
在步驟1428，在上述連接墊上形成一導體凸塊。第13圖是繪示對應於步驟1428的某些實施例的剖面圖。
第15~22圖繪示一系列之剖面圖，顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的步驟，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。
如剖面圖1500所示，將複數個半導體裝置108形成在一第一半導體基板106之中。在某些實施例中，是如關於剖面圖500的前述內容，形成複數個半導體裝置108。
如剖面圖1600所示，在形成於第一半導體基板106上方的一第一介電結構112之中，形成複數個第一金屬互連層110。在某些實施例中，是如關於剖面圖600的前述內容，形成複數個第一金屬互連層110與第一介電結構112。
如剖面圖1700所示，在第一介電結構112的上方，形成一第一蝕刻停止層702與一第一鈍化層704。在某些實施例 中，是如關於剖面圖700的前述內容，形成第一蝕刻停止層702與第一鈍化層704。
第18A~18B圖顯示形成連接墊與導體遮蔽結構的各種實施例的剖面圖。
如剖面圖1800所示，形成一第一開口802與一第二開口804，其穿過第一蝕刻停止層806與第一鈍化層808(分別對應於剖面圖1700所示的第一蝕刻停止層702與第一鈍化層704)，至接觸複數個第一金屬互連層110之一的位置。
如剖面圖1802所示，在第一開口802之中形成一連接墊216，在第二開口804之中形成一導體遮蔽結構136。在某些實施例中，連接墊216與導體遮蔽結構136可藉由單一的沈積製程及/或單一的鍍敷製程來形成。連接墊216與導體遮蔽結構136是從第一開口802與第二開口804之中延伸至第一鈍化層808的上方。在第一鈍化層808的上方形成一第二鈍化層1804，在第二鈍化層1804的上方形成一第二蝕刻停止層1806。
如剖面圖1808所示，在一第一開口之中形成連接墊228，上述第一開口穿過第一蝕刻停止層806與第一鈍化層808，至接觸複數個第一金屬互連層110之一的位置。
如剖面圖1810所示，在一第二開口之中形成一導體遮蔽結構136，上述第二開口穿過第一蝕刻停止層806’與第一鈍化層808’(分別對應於剖面圖1700所示的第一蝕刻停止層702與一第一鈍化層704)，至接觸複數個第一金屬互連層110之一的位置。在第一鈍化層808(對應於上述的第一鈍化層808)的上方形成一第二鈍化層1804，在第二鈍化層1804的上方形成一 第二蝕刻停止層1806。
如剖面圖1900所示，在連接墊228與導體遮蔽結構136的上方，形成一第三鈍化層1902(例如為介電層)。可在第三鈍化層1902的上方形成一第一硬罩幕層1904。在某些實施例中，第三鈍化層1902與第一硬罩幕層1904可藉由沈積製程形成。
如剖面圖2000所示，形成一第一雙鑲嵌導體接合結構，其包含一介層部418a與一導線部418b。可藉由將基板曝露於一第一蝕刻劑(使用一第一罩幕層)，以形成延伸而穿過第一蝕刻停止層402、第一鈍化層404與第二鈍化層2002(分別對應於剖面圖1900所示的第一蝕刻停止層806、第一鈍化層808與第二鈍化層1804)的一介層孔，並在其後將基板曝露於一第二蝕刻劑(使用一第二罩幕層)，以形成延伸而穿過第二蝕刻停止層2004、第三鈍化層2006與第一硬罩幕層2008(分別對應於剖面圖1900所示的第二蝕刻停止層1806、第三鈍化層1902與第一硬罩幕層1904)的一溝槽，形成上述第二單鑲嵌導體接合結構。其後，在上述介層孔與上述溝槽之中，沈積導體材料。在某些實施例中，可在沈積上述導體材料之後施行一平坦化製程，以從第一硬罩幕層2008的上方移除多餘的導體材料，並形成上述第一雙鑲嵌導體接合結構。在某些實施例中，上述導體材料可包含銅。
如剖面圖2100所示，沿著一混合接合界面區2102，將第二積體晶片裸晶104接合於第一積體晶片裸晶102。第二積體晶片裸晶104包含一第二半導體基板114，第二半導體 基板114具有一影像感應元件(例如為光二極體)陣列116。複數個第二金屬互連層120是排列在一第二介電結構118中，第二介電結構118包含排列在第二半導體基板114的上方的一或多個介電材料。可在第二半導體基板114與第一硬罩幕層2008之間，排列一第三蝕刻停止層2108、一第四鈍化層2106與一第二硬罩幕層2104。
在某些實施例中，可經由一混合接合製程，將第二積體晶片裸晶104接合於第一積體晶片裸晶102。在某些實施例中，上述混合接合製程包含在第一硬罩幕層2008與第二硬罩幕層2104之間的一熔融接合(fusion bonding)製程以及在上述第一雙鑲嵌導體接合結構與第二導體接合結構2110之間的一接合製程。
如剖面圖2200所示，形成一連接墊開口222，其穿過第二積體晶片裸晶104，以曝露出連接墊228。在某些實施例中，可藉由以一罩幕層(未繪示)而選擇式地使第二半導體基板114的一背面114b曝露於一蝕刻劑2202，以形成連接墊開口222。在某些實施例中，在形成連接墊開口222之前，會先減少第二半導體基板114的厚度。在某些實施例中，可藉由一蝕刻製程及/或機械性地研磨第二半導體基板114的背面114b，將第二半導體基板114薄化。在某些實施例中，是如關於剖面圖1200的前述內容，形成連接墊222。其中，第三蝕刻停止層2202、第四鈍化層2204、第二硬罩幕層2210、第一硬罩幕層2208、第三鈍化層410、第二蝕刻停止層408與第二鈍化層406，是分別對應於剖面圖2100所示的第三蝕刻停止層2108、第四鈍化層 2106、第二硬罩幕層2104、第一硬罩幕層2008、第三鈍化層2006、第二蝕刻停止層2004與第二鈍化層2002。
如剖面圖2300所示，在連接墊228上形成一導體凸塊132。在某些實施例中，是如關於剖面圖1300的前述內容，形成導體凸塊132。
第24圖是顯示本發明某些實施例的堆疊的積體晶片結構的形成方法的流程圖，所製造的堆疊的積體晶片結構具有一導體遮蔽結構，此導體遮蔽結構是排列在裸晶之間且電性連接於一雙鑲嵌的導體接合結構。雖然是藉由參考第15~23圖來說明方法2400，但應理解的是，方法2400並不限於這些特定結構，且可相反地獨立成為不依存於第15~23圖的結構之方法。
在步驟2402，形成具有一個或多個半導體裝置(例如：電晶體裝置)的一第一積體晶片裸晶。在某些實施例中，可根據步驟2404~2408來施作步驟2402。
在步驟2404，在一基板之中，形成一個或多個半導體裝置。第15圖是繪示對應於步驟2404的某些實施例的剖面圖。
在步驟2406，在上述基板上方的一介電結構之中，形成複數個第一金屬互連層。第16圖是繪示對應於步驟2406的某些實施例的剖面圖。
在步驟2408，對一頂部金屬互連層施以一平坦化製程。第16圖是繪示對應於步驟2408的某些實施例的剖面圖。
在步驟2410，在上述第一積體晶片裸晶的上方，形成一連接墊、一導體遮蔽結構以及一雙鑲嵌導體接合結構。 在某些實施例中，可根據步驟2412~2424來施作步驟2410。
在步驟2412，在上述頂部金屬互連層的上方，形成一第一蝕刻停止層。第17圖是繪示對應於步驟2412的某些實施例的剖面圖。
在步驟2414，在上述第一蝕刻停止層的上方，形成一第一鈍化層。第17圖是繪示對應於步驟2414的某些實施例的剖面圖。
在步驟2416，在上述第一鈍化層的上方及上述一個或多個半導體裝置的上方，形成一導體遮蔽結構。上述導體遮蔽結構在一第一方向與正交於上述第一方向的一第二方向延伸，經過上述一個或多個半導體裝置。第18A~18B圖是繪示對應於步驟2416的某些實施例的剖面圖。
在步驟2418，在上述第一鈍化層的上方、且在橫向偏離於上述導體遮蔽結構的位置，形成一連接墊。第18A~18B圖是繪示對應於步驟1418的某些實施例的剖面圖。
在步驟2420，在上述導體遮蔽結構與上述連接墊的上方，形成一第二鈍化層。第18A~18B圖是繪示對應於步驟2420的某些實施例的剖面圖。
在步驟2422，在上述第二鈍化層的上方，形成一第二蝕刻停止層。第18A~18B圖是繪示對應於步驟2422的某些實施例的剖面圖。
在步驟2424，在上述第二蝕刻停止層的上方，形成一第三鈍化層與一第一硬罩幕層。第19圖是繪示對應於步驟2424的某些實施例的剖面圖。
在步驟2426，形成一第一雙鑲嵌導體接合結構。上述第一雙鑲嵌導體接合結構具有一介層部與一導線部。上述介層部延伸而穿過上述第一鈍化層、上述第二鈍化層以及上述第一蝕刻停止層。上述導線部延伸而穿過上述第三鈍化層以及上述第二蝕刻停止層。第20圖是繪示對應於步驟2426的某些實施例的剖面圖。
在步驟2428，沿著一混合接合界面，將上述第一積體晶片裸晶接合於包含一影像感應元件陣列的一第二積體晶片裸晶。第21圖是繪示對應於步驟2428的某些實施例的剖面圖。
在步驟2430，形成一連接墊開口，其延伸而穿過上述第二積體晶片裸晶與上述混合接合界面的一部份，到達上述連接墊。第22圖是繪示對應於步驟2430的某些實施例的剖面圖。
在步驟2432，在上述連接墊上形成一導體凸塊。第23圖是繪示對應於步驟2432的某些實施例的剖面圖。
如上，本發明的某些實施例中是關於堆疊的積體晶片結構，其具有導體遮蔽結構的配置，以避免第一裸晶中的裝置製造的輻射影響第二裸晶中的影像感應元件。
本發明的某些實施例是關於一種積體晶片結構。上述積體晶片結構包含：一第一積體晶片裸晶，具有一個或多個半導體裝置；以及一第二積體晶片裸晶，具有一影像感應元件陣列。一混合接合界面區是排列於上述第一積體晶片裸晶與上述第二積體晶片裸晶之間；一導體接合結構是排列於上述混 合接合界面區之中，且配置為將上述第一積體晶片裸晶電性連接於上述第二積體晶片裸晶；一導體遮蔽結構亦排列於上述混合接合界面區之中，且在上述一個或多個半導體裝置與上述影像感應元件陣列之間橫向延伸。
本發明的另一實施例是關於一種積體晶片結構。上述積體晶片結構包含：複數個第一金屬互連層，排列在具有一個或多個半導體裝置的一第一基板上方的一第一介電結構中；以及複數個第二金屬互連層，排列在一第二介電結構中，上述第二介電結構排列在上述第一介電結構與具有一影像感應元件陣列的一第二基板之間。上述積體晶片結構更包含：一導體接合結構，排列在上述第一介電結構與上述第二介電結構之間，配置為將上述複數個第一金屬互連層電性連接於上述複數個第二金屬互連層。上述積體晶片結構更包含：一導體遮蔽結構，在鉛直方向是排列於上述第一介電結構與上述第二介電結構之間，且在一第一方向及直交於上述第一方向的上述第二方向橫向延伸而經過上述一個或多個半導體裝置或上述影像感應元件陣列。
本發明的又另一實施例是關於一種形成積體晶片結構的方法。此方法包含形成具有一個或多個半導體裝置的一第一積體晶片裸晶。此方法更包含在上述第一積體晶片裸晶的上方形成一導體遮蔽結構，其中上述導體遮蔽結構在一第一方向及直交於上述第一方向的上述第二方向延伸而經過上述一個或多個半導體裝置。此方法更包含沿著包含上述導體遮蔽結構的一混合接合界面區，將上述第一積體晶片裸晶接合於具有 一影像感應元件陣列的一第二積體晶片裸晶。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100‧‧‧堆疊的積體晶片結構
102‧‧‧第一積體晶片裸晶
104‧‧‧第二積體晶片裸晶
106‧‧‧第一半導體基板
108‧‧‧一個或多個半導體裝置
110‧‧‧複數個第一金屬互連層
112‧‧‧第一介電結構
114‧‧‧第二半導體基板
116‧‧‧影像感應元件陣列
118‧‧‧第二介電結構
120‧‧‧複數個第二金屬互連層
122‧‧‧混合接合界面區
124‧‧‧導體接合結構
126‧‧‧鈍化結構
128‧‧‧連接墊
130‧‧‧連接墊開口
132‧‧‧導體凸塊
134‧‧‧連接線
136‧‧‧導體遮蔽結構
138‧‧‧輻射

Claims (10)

  1. 一種積體晶片結構，包含：一第一積體晶片裸晶，具有一個或多個半導體裝置；一第二積體晶片裸晶，具有一影像感應元件陣列；一混合接合界面區，排列於上述第一積體晶片裸晶與上述第二積體晶片裸晶之間；一導體接合結構，排列於上述混合接合界面區之中，且配置為將上述第一積體晶片裸晶電性連接於上述第二積體晶片裸晶；以及一導體遮蔽結構，排列於上述混合接合界面區之中，且在上述一個或多個半導體裝置與上述影像感應元件陣列之間橫向延伸。
  2. 如申請專利範圍第1項所述之積體晶片結構，更包含：一第一鈍化層，排列於上述第一積體晶片裸晶的上方，其中上述導體遮蔽結構具有一橫向段與一鉛直段，上述橫向段在上述第一鈍化層上，上述鉛直段延伸而穿過上述第一鈍化層中的一開口以電性連接於上述第一積體晶片裸晶中的複數個第一金屬互連層中的一個；以及一第二鈍化層，排列於上述第一鈍化層的上方與上述導體遮蔽結構的上方。
  3. 如申請專利範圍第2項所述之積體晶片結構，其中上述導體遮蔽結構電性連接於上述複數個第一金屬互連層中的一個電性接地的第一金屬互連層。
  4. 如申請專利範圍第2項所述之積體晶片結構，更包含： 一第一蝕刻停止層，排列於上述第一鈍化層與上述第一積體晶片裸晶之間，其中上述導體遮蔽結構延伸而穿過上述第一蝕刻停止層中的一開口。
  5. 如申請專利範圍第1至4項任一項所述之積體晶片結構，更包含：一連接墊，在偏離上述導體遮蔽結構的位置電性連接於上述第一積體晶片裸晶中的複數個第一金屬互連層；以及一連接墊開口，其延伸穿過上述第二積體晶片裸晶及上述混合接合界面區的一部分，而延伸至上述連接墊的一上表面。
  6. 如申請專利範圍第1至4項任一項所述之積體晶片結構，其中上述導體接合結構延伸而穿過上述導體遮蔽結構中的一開口。
  7. 一種積體晶片結構，包含：複數個第一金屬互連層，排列在具有一個或多個半導體裝置的一第一基板上方的一第一介電結構中；複數個第二金屬互連層，排列在一第二介電結構中，上述第二介電結構排列在上述第一介電結構與具有一影像感應元件陣列的一第二基板之間；一導體接合結構，排列在上述第一介電結構與上述第二介電結構之間，配置為將上述複數個第一金屬互連層電性連接於上述複數個第二金屬互連層；以及一導體遮蔽結構，在鉛直方向是排列於上述第一介電結構與上述第二介電結構之間，且在一第一方向及直交於上述 第一方向的上述第二方向橫向延伸而經過上述一個或多個半導體裝置或上述影像感應元件陣列。
  8. 如申請專利範圍第7項所述之積體晶片結構，更包含：一第一鈍化層，排列於上述第一介電結構的上方，其中上述導體遮蔽結構具有一橫向段與一鉛直段，上述橫向段在上述第一鈍化層上，上述鉛直段延伸而穿過上述第一鈍化層中的一開口以電性連接於上述第一介電結構中的複數個第一金屬互連層中的一個；以及一第二鈍化層，排列於上述第一鈍化層的上方與上述導體遮蔽結構的上方。
  9. 如申請專利範圍第7或8項所述之積體晶片結構，更包含：一連接墊，在偏離上述導體遮蔽結構的位置電性連接於上述複數個第一金屬互連層；以及一連接墊開口，其延伸穿過上述第二基板，而延伸至上述連接墊的一上表面。
  10. 一種形成積體晶片結構的方法，包含：形成具有一個或多個半導體裝置的一第一積體晶片裸晶；在上述第一積體晶片裸晶的上方形成一導體遮蔽結構，其中上述導體遮蔽結構在一第一方向及直交於上述第一方向的上述第二方向延伸而經過上述一個或多個半導體裝置；以及沿著包含上述導體遮蔽結構的一混合接合界面區，將上述第一積體晶片裸晶接合於具有一影像感應元件陣列的一第二積體晶片裸晶。
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