JP6422508B2 - 支持部材を有する積層半導体ダイアセンブリと、関連するシステムおよび方法 - Google Patents

支持部材を有する積層半導体ダイアセンブリと、関連するシステムおよび方法 Download PDF

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Description

開示された実施形態は、半導体ダイアセンブリおよびこのようなアセンブリ内の支持部材に関する。幾つかの実施形態においては、本技術は、コントローラダイと、コントローラダイの上に支持されたメモリダイとを含むことが出来るダイアセンブリに関する。
メモリチップ、マイクロプロセッサチップおよびイメージャチップを含むパッケージ化された半導体ダイは、パッケージ基板上に取り付けられた半導体ダイを含むことが出来る。半導体ダイは、プラスチック保護カバー内に入れられ、各ダイは、メモリセル、プロセッサ回路およびイメージャデバイスなどの機能的フィーチャを含む。機能的フィーチャと、外部回路にダイを接続することを可能とするパッケージ基板上の端子との間に、ダイ上のボンドパッドは、電気的に接続される。
パッケージ内のダイの密度を増加させるために、ダイは、ケーシング内で互いに積層することが出来る。しかしながら、垂直に積層されたダイの有する一つの課題は、ダイが異なるサイズまたはフットプリントを有し得ることである。例えば、メモリパッケージ内で、メモリコントローラダイは、パッケージ内のメモリダイよりも小さいフットプリントを有することがある。メモリコントローラダイは、メモリダイからずらされるために、ワイヤボンドすることがより困難であり得る。また、メモリダイは、より小さいメモリコントローラダイの上に積層されるときに時には傾斜することがある。
本技術の一実施形態により構成された半導体ダイアセンブリの断面図である。 アセンブリから除去されたケーシングおよび半導体ダイ積層を有する、図１Ａのアセンブリの上面図である。 本技術の一実施形態による半導体ダイアセンブリの支持部材を形成するために切断された半導体ウェーハの上面図である。 本技術の一実施形態による製造の様々な段階における、図１Ａの半導体ダイアセンブリを図示する断面図である。 本技術の一実施形態による製造の様々な段階における、図１Ａの半導体ダイアセンブリを図示する断面図である。 本技術の一実施形態による製造の様々な段階における、図１Ａの半導体ダイアセンブリを図示する断面図である。 本技術の別の実施形態により構成された半導体ダイアセンブリの断面図である。 本技術の別の実施形態により構成された半導体ダイアセンブリの上面図である。 本技術の幾つかの実施形態により構成された半導体ダイアセンブリを図示する上面図である。 本技術の幾つかの実施形態により構成された半導体ダイアセンブリを図示する上面図である。 本技術の別の実施形態により構成された半導体ダイアセンブリを含むシステムの概略図である。
スペーサ支持部材を有する積層半導体ダイアセンブリおよび関連するシステムと方法の幾つかの実施形態の具体的な詳細事項が以下に記述される。“半導体ダイ”という語は、集積回路もしくは集積コンポーネント、データ記憶素子、処理コンポーネントおよび／または半導体基板上に製造された他のフィーチャを有するダイを一般的に指す。例えば、半導体ダイは、集積回路メモリおよび／または論理回路を含むことが出来る。半導体ダイパッケージ内の半導体ダイおよび／または他のフィーチャは、二つの構造が熱を介してエネルギーを交換できる場合に、互いに“熱的に接触している”と言うことが出来る。本技術はさらなる実施形態を有することが出来ることと、本技術は、図１−図７を参照して以下に記述される実施形態の詳細のうちの幾つかがなくても実践できることを、当業者は理解するであろう。
本明細書で用いられるように、“縦方向（ｖｅｒｔｉｃａｌ）”、“横方向（ｌａｔｅｒａｌ）”、“より上（ｕｐｐｅｒ）”、“より下（ｌｏｗｅｒ）”という語は、図面内に図示される方向を考慮して、半導体ダイアセンブリ内のフィーチャの相対的な方向または位置を指すことが出来る。例えば、“より上（ｕｐｐｅｒ）”または“最も上（ｕｐｐｅｒｍｏｓｔ）”とは、別のフィーチャよりもページの上部により近接して配置されたフィーチャを指すことが出来る。しかしながら、これらの用語は、その側面上にひっくり返されるか、または反転されるなど、他の方向の半導体デバイスを含むように広く解釈されるべきである。
図１Ａは、本技術の一実施形態により構成された半導体ダイアセンブリ１００（“アセンブリ１００”）の断面図である。図示されるように、アセンブリ１００は、第一の半導体ダイまたはコントローラダイ１０３を担持するパッケージ基板１０２と、コントローラダイ１０３の反対側にある第一および第二の支持部材１３０ａおよび１３０ｂ（まとめて“支持部材１３０”）とを含む。支持部材１３０は、コントローラダイ１０３の上の積層として配置された、第一および第二の半導体ダイ、または第一および第二のメモリダイ１０６ａおよび１０６ｂ（まとめて“メモリダイ１０６”）を担持する。パッケージ基板１０２は、第一のメモリダイ１０６ａのフットプリント内（例えば、直接下にある）複数の第一のボンドパッド１０８ａと、第一のメモリダイ１０６ａのフットプリント外（例えば、直接的に下にあるのではない）複数の第二のボンドパッド１０８ｂとを含む。第一のボンドパッド１０８ａは、第一のワイヤボンド１１１ａによってコントローラダイ１０３上で対応するボンドパッド１０９ａに結合され、第二のボンドパッド１０８ｂは、第二のワイヤボンド１１１ｂによって、メモリダイ１０６の各々の上で対応するボンドパッド１０９ｂに結合される。パッケージ基板１０２は、例えば、金属トレース、ビアもしくは他の適切なコネクタなどの電気的コネクタ１０４（概略的に図示される）を有するプリント回路基板または他の適切な基板を含むことが出来る。電気的コネクタ１０４は、パッケージ基板１０２の反対側で、パッケージ接点１１３および相互接続１１４（例えば、バンプボンド）を介して、外部回路（図示せず）に第一のボンドパッド１０８ａおよび／または第二のボンドパッド１０８ｂを結合することが出来る。幾つかの実施形態においては、電気的コネクタ１０４は、また、個々の第一のボンドパッド１０８ａを個々の第二のボンドパッド１０８ｂと結合することも出来、メモリダイ１０６とコントローラダイ１０３を電気的に相互接続する。
アセンブリ１００は、コントローラダイ１０３、メモリダイ１０６および支持部材１３０を少なくとも部分的に封入する封止剤１１６で構成されたパッケージケーシング１１５をさらに含む。図示された実施形態においては、封止剤１１６は、また、パッケージ基板１０２と第一のメモリダイ１０６ａとの間の空洞１１８内に延びて、コントローラダイ１０３および支持部材によって占有されていない第一のメモリダイ１０６ａの下の領域を少なくとも部分的に充填する。幾つかの実施形態においては、封止剤１１６のうちの空洞１１８内の部分は、支持部材１３０を強化し、第一のメモリダイ１０６ａの下のさらなる機械的支持を提供することが出来る。封止剤１１６は、例えば、熱硬化性材料、エポキシレジン、または、機械的支持、周辺環境から（例えば、湿度）からの遮蔽および／もしくは（例えば、ワイヤボンド間の）電気的絶縁を提供する他の適切な化合物を含むことが出来る。
コントローラダイ１０３およびメモリダイ１０６は、シリコン、シリコン・オン・インシュレータ、化合物半導体（例えば、窒化ガリウム）などの半導体基板または他の適切な基板から各々形成することが出来る。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、スタティックランダムアクセスメモリ（ＳＲＡＭ）と、フラッシュメモリと、メモリ、処理回路、イメージングコンポーネントおよび／もしくは他の半導体デバイスを含む他の形式の集積回路デバイスと、など様々な集積回路コンポーネントまたは機能的フィーチャのうちの任意のものを有する半導体ダイに、半導体基板を切断またはシンギュレートすることが出来る。選択された実施形態においては、アセンブリ１００は、メモリとして構成することが出来、メモリダイ１０６は、データストレージ（例えば、ＮＡＮＤダイ）を提供し、コントローラダイ１０３は、メモリ制御（例えば、ＮＡＮＤ制御）を提供する。幾つかの実施形態においては、アセンブリ１００は、コントローラダイ１０３および／またはメモリダイ１０６のうちの一つ以上に加えて、および／または、コントローラダイ１０３および／またはメモリダイ１０６のうちの一つ以上の代わりに、他の半導体ダイを含むことが出来る。例えば、二つのメモリダイの代わりに、アセンブリ１００は、３以上のメモリダイ（例えば、４つのダイ、８つのダイなど）または唯一つのメモリダイを含むことが出来る。さらに、様々な実施形態においては、アセンブリ１００のダイは、様々なサイズを有することが出来る。例えば、幾つかの実施形態においては、メモリダイ１０６のうちの一方またはその双方は、一つ以上の側で支持部材１３０を超えて延びることが出来る。
図１Ａにさらに図示されるように、コントローラダイ１０３は、ダイアタッチ材料１４０（例えば、ダイアタッチフィルム）によってパッケージ基板１０２に接着される。第一の支持部材１３０ａは、ダイアタッチ材料１４１ａによってパッケージ基板１０２に接着され、第二の支持部材１３０ｂは、ダイアタッチ材料１４１ｂによってパッケージ基板１０２に接着される。メモリダイ１０６は、今度は、ダイアタッチ材料１４２によって、コントローラダイ１０３および支持部材１３０に接着され、フィルムオーバーワイヤ材料１４３（“オーバーワイヤ材料１４２”）によって互いに接着される。幾つかの実施形態においては、ダイアタッチ材料１４０、１４１ａ−ｂおよび１４２は、同一または類似の材料から形成することが出来る。幾つかの実施形態においては、オーバーワイヤ材料１４３は、同一または類似の材料１４０、１４１ａ−ｂ、１４２から形成することが出来るが、オーバーワイヤ材料１４３は、メモリダイ１０６の間で第一のワイヤボンド１１１ａのワイヤ部分１１２を収容するために、より大きい厚さを有することがある。選択された実施形態においては、ダイアタッチ材料１４０、１４１ａ−ｂ、１４２およびオーバーワイヤ材料１４３は、エポキシベースの材料のラミネートフィルムを各々含むことが出来る。このようなラミネートフィルムは、例えば、ダイアタッチフィルムまたはダイシング・ダイアタッチフィルム（其々、“ＤＡＦ”または“ＤＤＦ”として当業者に既知である）を含むことが出来る。一実施形態においては、ダイアタッチ材料および／またはフィルムオーバーワイヤ材料は、中国、上海のＨｅｎｋｅｌ ＡＧ＆Ｃｏ．によって提供されるＤＡＦまたはＤＤＦ（例えば、Ｍｏｄｅｌ Ｎｏｓ．Ａｂｌｅｓｔｉｃｋ ＡＴＢ−１００，１００Ｕ，１００Ａ，１００Ｕ）を各々含むことが出来る。
幾つかの従来のパッケージアセンブリにおいては、コントローラダイは、パッケージ基板とメモリダイの積層との間に配置することが出来る。この構成は、封止剤でコントローラダイを封入することによって典型的に形成され、その後、メモリダイは、封止剤の表面上に積層される。しかしながら、この段階でコントローラを封入することによる一つの課題は、それによって製造を複雑にすることである。例えば、封止剤の上の取り付け面は、平坦でないことがある。メモリダイが平坦ではない取り付け面に積層されると、それらは、保護ケーシングの外側にダイが突出するほど傾く、または傾斜することがある。また、アセンブリの反対側でワイヤボンドが異なる長さを有するため、ダイの傾斜は、ワイヤボンディングをさらに困難にし得る。別の従来の製造技術は、コントローラダイを挿入することが出来るパッケージ基板内に空洞を形成することを含む。この技術も、また、製造を複雑にし、コストを増加させ得る。なぜなら、空洞を形成するために、パッケージ基板を圧延またはエッチングする必要があるからである。
本技術の幾つかの実施形態により構成されたダイアセンブリの実施形態は、従来のダイアセンブリのこれらの制限および他の制限に対処することが出来る。例えば、利点の一つは、メモリダイ１０６の下にコントローラダイ１０３をまず封入する必要なく、支持部材１３０にメモリダイ１０６の積層を取り付けることが出来ることである。関連する利点は、コントローラダイを封入するための高温鋳造および硬化ステップを排除することが出来ることと、それによって、熱サイクリングを減少させることが出来ることである。したがって、製造は、幾つかの製造ステップを排除することが出来るために、より複雑でないようにすることが出来る。別の利点は、支持部材１３０が、メモリダイ１０６と類似または同一の熱膨張係数（ＣＴＥ）を有することが出来ることである。例えば、支持部材１３０は、シリコンなどの半導体材料から形成することが出来る。このようなＣＴＥのマッチングは、動作中のパッケージ内の熱ストレスを軽減する。さらに別の利点は、メモリダイ１０６は、傾斜しにくいことである。なぜなら、支持部材１３０は、同一の高さを有することが出来、ダイアタッチ材料１４０、１４１ａ−ｂおよび１４２は、均一の厚さでラミネートフィルムから形成することが出来るからである。
図１Ｂは、例示のために除去された図１Ａに図示されたケーシング１１５およびメモリダイ１０６を有するアセンブリ１００の上面図である。図示されるように、コントローラダイ１０３は、パッケージ基板１０２上に重ねられたメモリダイ１０６（図１Ａ）の積層の外周またはフットプリント１０７（隠線によって図示される）内に配置される。第一および第二の支持部材１３０ａおよび１３０ｂは、また、フットプリント１０７内に配置され、コントローラダイ１０３の第一および第二の側面１０５ａおよび１０５ｂに沿ってそれぞれ延びる。幾つかの実施形態においては、支持部材１３０は、インターポーザ基板、プリント回路基板、半導体ウェーハもしくはダイ、または別の適切な支持材料から形成された延長部材を各々含むことが出来る。以下により詳細に記述される一実施形態においては、支持部材１３０は、“ブランク”シリコンウェーハもしくはダイなどの、半導体ウェーハまたはダイから切断され（例えば、ダイシングまたはシンギュレートされ）た半導体材料の断片とすることが出来る。
図２は、本技術の一実施形態によるダイアタッチ材料１４１で支持部材１３０を形成するために切断された半導体ウェーハ２２０の上面図である。図示された実施形態においては、支持部材１３０は、ダイアタッチ材料２４０（例えば、ダイアタッチフィルム）で半導体ウェーハ２２０をまず被覆し、その後、複数のダイシングライン２２１に沿って、ウェーハ２２０およびダイアタッチ材料２４０を同時に切断することによって形成される。切断されると、支持部材１３０は、ダイアタッチ材料２４０の其々の部分から形成されるダイアタッチ材料１４１を介して、パッケージ基板１０２（図１Ａ）に接着することが出来る。一実施形態においては、支持部材１３０は、ブランクシリコンウェーハから形成することが出来る。別の実施形態においては、支持部材は、そうでない場合には廃棄されるはずの半導体ウェーハの部分から形成することが出来る。例えば、支持部材２３０は、ダイのシンギュレーションの後に残された半導体ウェーハ２２０の端部２２３から形成することが出来る。追加または代替の実施形態においては、非変形性または非機能性ダイは、また、個々のスペーサ部材を形成するために複数の断片に切断することが出来る。
図３Ａ−図３Ｃは、本技術の一実施形態による、製造の様々な段階におけるアセンブリ１００を図示する断面図である。図３Ａをまず参照すると、コントローラダイ１０３は、ダイアタッチ材料１４０でパッケージ基板１０２に接着され、第一および第二の支持部材１３０ａ−ｂは、ダイアタッチ材料１４１ａ−ｂでパッケージ基板に其々接着される。一実施形態においては、一つ以上のダイアタッチ材料１４０および１４１ａ−ｂは、閾値レベルの圧力を超えて（例えば、パッケージ基板１０２と支持部材１３０の各々との間で）圧縮されるとき、材料を互いに接着する圧力硬化フィルムを含むことが出来る。別の実施形態においては、一つ以上のダイアタッチ材料１４０および１４１ａ−ｂは、ＵＶ放射に対する暴露によって設定されるＵＶ硬化フィルムとすることが出来る。
図３Ｂは、パッケージ基板１０２の第一のボンドパッド１０８ａとコントローラダイ１０３の対応するボンドパッド１０９ａとの間に、第一のワイヤボンド１１１ａを形成した後のアセンブリ１００を図示する。図示されるように、支持部材１３０は、コントローラダイ１０３の第二の厚さｔ２よりも大きい第一の厚さｔ１を有することが出来る。幾つかの実施形態においては、第一のメモリダイ１０６ａが支持部材１３０に取り付けられるとき、第一のワイヤボンド１１１ａの各々のワイヤ部分３１２が、ダイアタッチ材料１４２と接触しないように、第一および第二のｔ１およびｔ２を選択することが出来る。別の実施形態においては、厚さｔ１およびｔ２は、ワイヤ部分３１２がダイアタッチ材料１４２に少なくとも部分的に突出するように選択することが出来る。其々の場合に、第一のワイヤボンド１１１ａが形成されると、第一のメモリダイ１０６ａは、ダイアタッチ材料１４２を介して支持部材１３０に接着することが出来る。
図３Ｃは、パッケージ基板１０２の第二のボンドパッド１０８ｂと第一のメモリダイ１０６ａの対応するボンドパッド１０９ｂとの間に第二のワイヤボンド１１１ｂを形成した後のアセンブリ１００を図示する。第二のワイヤボンド１１１ｂが形成された後、第二のメモリダイ１０６ｂは、オーバーワイヤ材料１４３で第一のメモリダイ１０６ａに接着することが出来る。メモリダイ１０６が互いに接着されると、処理は、その後の製造段階に継続することが出来る。例えば、パッケージ基板１０２に第二のメモリダイ１０６ｂをワイヤボンドし、ダイ積層の上にパッケージケーシング１１５（図１Ａ）をその後鋳造することによって、処理は継続することが出来る。幾つかの実施形態においては、一つ以上の追加のメモリダイ３０６（隠線によって図示される）は、第二のメモリダイ１０６ｂの上に積層し、パッケージ基板１０２の第二のボンドパッド１０８ｂにワイヤボンドすることが出来る。
図４は、本技術の別の実施形態により構成される半導体ダイアセンブリ４００（“アセンブリ４００”）の断面図である。アセンブリ４００は、詳細に上述されたアセンブリ１００とほぼ類似のフィーチャを含むことが出来る。例えば、アセンブリ４００は、ダイアタッチ材料１４０および１４１ａ−ｂによって、パッケージ基板１２０に接着されたコントローラダイ１０３および支持部材１３０を含む。図４に図示された配置においては、メモリダイ４０６の個々のボンドパッド４０９が、メモリダイ４０６の積層の少なくとも一端に沿って露出されるように、個々のメモリダイ４０６は、ずらして配列される。この実施形態の一態様においては、ワイヤボンド４１１は、露出されたボンドパッド４０９に結合することが出来、それらが、フィルムオーバーワイヤ材料（例えば、図１Ａのオーバーワイヤ材料１４３）によって被覆されないようにする。このように、メモリダイ４０６は、フィルムオーバーワイヤ材料よりも比較的薄いダイアタッチ材料４４０を用いて組み立てることが出来る。また、メモリダイ４０６の積層は、より厚いフィルムオーバーワイヤ材料でともに接着される同一数のメモリダイの積層よりも高さを低くすることが出来る。
図５は、本技術の別の実施形態により構成された半導体ダイアセンブリ５００（“アセンブリ５００”）の上面図である。アセンブリ５００は、詳細に上述されたアセンブリとほぼ類似のフィーチャを含むことが出来る。例えば、アセンブリ５００は、メモリダイ１０６（図１Ａ）のフットプリント１０７内に配置されたコントローラダイ１０３を含む。図５の図示された実施形態においては、アセンブリ５００は、また、フットプリント１０７内にあって、ボンドパッド５０８を介してパッケージ基板１０２に結合されたキャパシタ５５０も含むことが出来る。キャパシタ５５０は、例えば、モノリシック（例えば、セラミック）、集積回路または他の適切なキャパシタデバイスを含むことが出来る。幾つかの実施形態においては、キャパシタ５５０は、電力信号を調整し、または起動を容易にするように構成することが出来る。他の実施形態においては、アセンブリ５００は、追加または代替の回路素子（例えば、インダクタ、抵抗器および／もしくはダイオード）および／または、少なくとも部分的にフットプリント１０７内にある別の半導体ダイなどの回路コンポーネントを含むことが出来る。
図６Ａおよび図６Ｂは、本技術の幾つかの実施形態により構成される半導体ダイアセンブリ６００ａおよび６００ｂを其々図示する上面図である。アセンブリ６００ａおよび６００ｂは、詳細に上述されたアセンブリとほぼ類似のフィーチャを各々含むことが出来る。例えば、半導体ダイアセンブリ６００ａおよび６００ｂは、パッケージ基板１０２と支持部材１３０によって形成されたメモリダイ１０６（図１Ａ）との間に空洞１１８を各々含むことが出来る。
図６Ａを参照すると、半導体ダイアセンブリ６００ａは、支持部材１３０の各々に対してほぼ横の方向に延びる第三の支持部材６３０（例えば、延長部材）を含む。この実施形態の一態様においては、第三の支持部材６３０は、第三の支持部材６３０の反対側で間隙Ｇ１によって支持部材１３０から離隔することが出来、空洞１１８内への封止剤１１６の流れを促進し、ケーシング１１５（図１Ａ）を形成する。図６Ｂを参照すると、半導体ダイアセンブリ６００ｂは、コントローラダイ１０３の各々の側に配置された支持部材６３５を含むことが出来る。図６Ａに図示された第三の支持部材６３０に類似し、支持部材６３５は、間隙Ｇ２によって支持部材から離隔することが出来、空洞１１８への封止剤１１６の流れを促進する。
図１−図６Ｂを参照して上述された積層半導体ダイアセンブリのうちの任意のものを、多数のより大きいシステムおよび／またはより複雑なシステムのうちの任意のシステムに組み込むことが出来、その代表例は、図７に概略的に図示されたシステム７９０である。システム７９０は、半導体ダイアセンブリ７００と、電源７９２と、ドライバ７９４と、プロセッサ７９６および／または他のサブシステムもしくはコンポーネント７９８を含むことが出来る。半導体ダイアセンブリ７００は、上述された積層半導体ダイアセンブリのフィーチャとほぼ類似のフィーチャを含むことが出来る。その結果としてできるシステム７９０は、メモリストレージ、データ処理および／または他の適切な機能などの広範囲の様々な機能のうちの任意の機能を実施することが出来る。したがって、代表的システム７９０は、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダ、デジタル音声プレイヤー）、コンピュータ、家電製品を含むことが出来るが、そのいずれにも限定はされない。システム７９０のコンポーネントは、単一ユニット内に収容されてもよく、または複数の相互接続されたユニットにわたって（例えば、通信ネットワークを通じて）分散されてもよい。システム７９０のコンポーネントは、また、リモートデバイスと、様々な広範囲のコンピュータ可読媒体のうちの任意の可読媒体を含むことが出来る。
前述から、本技術の具体的な実施形態は、例示として本明細書に記述されてきたが、本開示から逸脱することなく様々な改変が行われてもよいことを理解されたい。また、具体的な実施形態の文脈で記述された新規技術のある態様は、他の実施形態で組み合わせられてもよいし、または排除されてもよい。さらに、新規技術のある実施形態と関連する利点は、その実施形態の文脈で記述されてきたが、他の実施形態もまた、このような利点を示すことが出来、本技術の範囲内にあるこのような利点を必ずしも全ての実施形態が示す必要はない。したがって、本開示および関連する技術は、本明細書に明示的に図示、または記述されていない他の実施形態を包含することが出来る。

Claims (19)

  1. 半導体ダイアセンブリを製造する方法であって、
    パッケージ基板に第一の半導体ダイを接着することと、
    前記第一の半導体ダイの異なる側に、第一の支持部材および第二の支持部材を配置することと、
    前記第一および第二の支持部材に第二の半導体ダイを接着することであって、前記第一および第二の支持部材が、前記第一の半導体ダイの上に前記第二の半導体ダイを担持するようにする、ことと、
    を含み、
    前記第一の支持部材および前記第二の支持部材を配置することは、
    ダイアタッチ材料で半導体ウェーハを被覆することと、
    そこに接着された前記ダイアタッチ材料の部分を各々有する延長半導体部材を形成するために、前記半導体ウェーハを切断することと、
    前記延長半導体部材の各々に接着された前記ダイアタッチ材料の前記部分を介して、前記パッケージ基板に前記延長半導体部材を接着することと、
    を含む、
    方法。
  2. 前記第一の半導体ダイの対応するボンドパッドに、前記パッケージ基板の第一のボンドパッドをワイヤボンドすることと、
    前記第二の半導体ダイの対応するボンドパッドに、前記パッケージ基板の第二のボンドパッドをワイヤボンドすることと、
    をさらに含み、
    前記第一のボンドパッドは、前記第二の半導体ダイのフットプリント内にある、
    請求項１に記載の方法。
  3. 前記第一および第二の支持部材、前記第二の半導体ダイおよび前記パッケージ基板は、前記第二の半導体ダイの下の空洞をともに画定し、前記方法は、前記空洞に封止剤を流すことをさらに含む、
    請求項１に記載の方法。
  4. 前記パッケージ基板に前記第一の半導体ダイを接着することは、ダイアタッチフィルムで前記パッケージ基板に前記第一の半導体ダイを接着することを含む、
    請求項１に記載の方法。
  5. 前記第二の半導体ダイを前記第一および第二の支持部材に接着することは、前記第二の半導体ダイならびに前記第一および第二の支持部材の各々にダイアタッチフィルムを接着することを含むが、前記ダイアタッチフィルムを前記第一の半導体ダイには接着しない、
    請求項１に記載の方法。
  6. 前記パッケージ基板と前記第一の半導体ダイを電気的に結合するワイヤボンドを形成することをさらに含み、前記ワイヤボンドの一部は、前記ダイアタッチフィルムに突出する、
    請求項５に記載の方法。
  7. 半導体ダイアセンブリを製造する方法であって、
    パッケージ基板に複数の支持部材を接着することと、
    前記パッケージ基板の一部にコントローラダイを接着することであって、前記パッケージ基板の前記一部は、前記パッケージ基板の上の前記複数の支持部材によって画定される外周内にある、ことと、
    前記複数の支持部材にメモリダイを取り付けることと、
    を含み、
    前記パッケージ基板に前記複数の支持部材を接着することは、第一のダイアタッチ材料で前記パッケージ基板に第一の支持部材を接着することと、第二のダイアタッチ材料で前記パッケージ基板に第二の支持部材を接着することと、を含み、
    前記第一および第二の支持部材ならびに前記第一および第二のダイアタッチ材料は、前記第一および第二のダイアタッチ材料の素となるダイアタッチ材料で前記第一および第二の支持部材の素となる半導体ウェーハを被覆することと、前記ダイアタッチ材料および前記半導体ウェーハを切断することとを含むことにより、形成される、
    方法。
  8. 前記パッケージ基板の前記部分に前記コントローラダイを接着することは、第三のダイアタッチ材料で前記パッケージ基板の前記部分に前記コントローラダイを接着することを含み、
    前記複数の支持部材に前記メモリダイを搭載することは、第四のダイアタッチ材料で前記第一および第二の支持部材の双方に前記メモリダイを接着することを含む、
    請求項７に記載の方法。
  9. 前記第一、第二、第三および第四のダイアタッチ材料は、ダイアタッチフィルムを各々含む、
    請求項８に記載の方法。
  10. 前記第一、第二、第三、および第四のダイアタッチ材料は、圧力硬化ダイアタッチフィルムを各々含む、
    請求項８に記載の方法。
  11. 前記パッケージ基板に前記コントローラダイを電気的に結合するために、前記メモリダイの下にワイヤボンドを形成することをさらに含む、
    請求項７に記載の方法。
  12. 前記複数の支持部材に前記メモリダイを搭載することは、前記ワイヤボンドに接触するが、前記コントローラダイには接触しないダイアタッチ材料を形成することを含む、
    請求項１１に記載の方法。
  13. 前記メモリダイは、第一のメモリダイであり、前記方法は、前記第一のメモリダイの上部に第二のメモリダイを積層することをさらに含む、
    請求項７に記載の方法。
  14. 前記第一のメモリダイの上部に前記第二のメモリダイを積層することは、前記第二のメモリダイが前記第一のメモリダイに対してずらされるように、前記第二のメモリダイを積層することを含む、
    請求項１３に記載の方法。
  15. 前記基板上の前記複数の支持部材によって画定される少なくとも外周の内にある、前記パッケージ基板の部分に回路コンポーネントを接着することをさらに含む、
    請求項７に記載の方法。
  16. 前記回路コンポーネントはキャパシタを含む、
    請求項１５に記載の方法。
  17. 前記第一および第二のメモリダイは、複数のボンドパッドをそれぞれ含み、
    前記第二のメモリダイは、前記第一のメモリダイの前記複数のボンドパッドが露出されるように、前記第一のメモリダイに対してずらされて積層されている、
    請求項１４に記載の方法。
  18. 前記パッケージ基板を封止剤で前記第一の支持部材、前記第二の支持部材および前記メモリダイを含んで覆うことをさらに含むことにより、前記封止剤を、前記コントローラダイ、前記第一の支持部材、前記第二の支持部材、前記メモリダイおよび前記パッケージ基板により区画される空洞に流し込む、
    請求項７に記載の方法。
  19. 前記パッケージ基板に前記複数の支持部材を接着することは、第三のダイアタッチ材料で前記パッケージ基板に第三の支持部材を、前記第一および第二の支持部材の間に接着することをさらに含む、
    請求項７に記載の方法。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150039284A (ko) * 2013-10-02 2015-04-10 삼성전자주식회사 멀티-칩 패키지
US9418974B2 (en) 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
US9627367B2 (en) * 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
KR20170053416A (ko) 2015-11-06 2017-05-16 주식회사 엘지화학 반도체 장치 및 반도체 장치의 제조 방법
US9875993B2 (en) 2016-01-14 2018-01-23 Micron Technology, Inc. Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
WO2018058416A1 (en) 2016-09-29 2018-04-05 Intel Corporation Prepackaged stair-stacked memory module in a chip scale system in package, and methods of making same
US20190229093A1 (en) * 2016-10-01 2019-07-25 Intel Corporation Electronic device package
US10147705B2 (en) 2017-02-21 2018-12-04 Micron Technology, Inc. Stacked semiconductor die assemblies with die substrate extensions
WO2018182752A1 (en) * 2017-04-01 2018-10-04 Intel Corporation Electronic device package
US20190013214A1 (en) * 2017-07-10 2019-01-10 Powertech Technology Inc. Package structure and manufacturing method thereof
US10217726B1 (en) * 2017-08-31 2019-02-26 Micron Technology, Inc. Stacked semiconductor dies including inductors and associated methods
US10312219B2 (en) 2017-11-08 2019-06-04 Micron Technology, Inc. Semiconductor device assemblies including multiple shingled stacks of semiconductor dies
US10504854B2 (en) * 2017-12-07 2019-12-10 Intel Corporation Through-stiffener inerconnects for package-on-package apparatus and methods of assembling same
US10548230B2 (en) * 2018-01-04 2020-01-28 Micron Technology, Inc. Method for stress reduction in semiconductor package via carrier
KR20190121560A (ko) 2018-04-18 2019-10-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR102592327B1 (ko) * 2018-10-16 2023-10-20 삼성전자주식회사 반도체 패키지
WO2020100308A1 (ja) * 2018-11-16 2020-05-22 日立化成株式会社 半導体装置及びその製造方法、並びに半導体装置の製造に使用される構造体
US11557541B2 (en) * 2018-12-28 2023-01-17 Intel Corporation Interconnect architecture with silicon interposer and EMIB
US10978426B2 (en) * 2018-12-31 2021-04-13 Micron Technology, Inc. Semiconductor packages with pass-through clock traces and associated systems and methods
WO2020168530A1 (en) * 2019-02-22 2020-08-27 Intel Corporation Film in substrate for releasing z stack-up constraint
WO2020217397A1 (ja) 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置の製造方法、支持片の製造方法及び積層フィルム
SG11202110100WA (en) * 2019-04-25 2021-11-29 Showa Denko Materials Co Ltd Method for manufacturing semiconductor device having dolmen structure, method for manufacturing support piece, and laminate film for support piece formation
WO2020217394A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
WO2020217411A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
WO2020217401A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
WO2020217395A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、支持片の製造方法、並びに、支持片形成用積層フィルム
CN113574667A (zh) 2019-04-25 2021-10-29 昭和电工材料株式会社 具有支石墓结构的半导体装置的制造方法及支撑片的制造方法
KR102711424B1 (ko) 2019-04-25 2024-09-26 가부시끼가이샤 레조낙 돌멘 구조를 갖는 반도체 장치 및 그 제조 방법
US11424212B2 (en) 2019-07-17 2022-08-23 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US11424169B2 (en) * 2019-08-08 2022-08-23 Micron Technology, Inc. Memory device including circuitry under bond pads
JP7452545B2 (ja) 2019-08-29 2024-03-19 株式会社レゾナック 支持片の製造方法、半導体装置の製造方法、及び支持片形成用積層フィルム
JP2021044362A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置
CN110634850A (zh) * 2019-09-27 2019-12-31 华天科技（西安）有限公司 一种ssd堆叠封装结构及其制备方法
US11456289B2 (en) 2019-12-27 2022-09-27 Micron Technology, Inc. Face-to-face semiconductor device with fan-out porch
US11942460B2 (en) 2020-12-29 2024-03-26 Micron Technology, Inc. Systems and methods for reducing the size of a semiconductor assembly
CN114691555A (zh) * 2020-12-30 2022-07-01 华为技术有限公司 一种存储设备和计算机设备
JPWO2023136004A1 (ja) 2022-01-11 2023-07-20
JP2023102570A (ja) 2022-01-12 2023-07-25 株式会社レゾナック 個片化体形成用積層フィルム及びその製造方法、並びに半導体装置の製造方法
CN118280952A (zh) * 2024-05-31 2024-07-02 甬矽电子(宁波)股份有限公司 芯片封装结构及其制作方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100592784B1 (ko) 2000-01-14 2006-06-26 삼성전자주식회사 멀티 칩 패키지
US6507115B2 (en) * 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
JP2002222889A (ja) * 2001-01-24 2002-08-09 Nec Kyushu Ltd 半導体装置及びその製造方法
US7220615B2 (en) 2001-06-11 2007-05-22 Micron Technology, Inc. Alternative method used to package multimedia card by transfer molding
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
TW567601B (en) * 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
TWI236117B (en) * 2003-02-26 2005-07-11 Advanced Semiconductor Eng Semiconductor package with a heat sink
SG143931A1 (en) * 2003-03-04 2008-07-29 Micron Technology Inc Microelectronic component assemblies employing lead frames having reduced-thickness inner lengths
US20050196907A1 (en) 2003-09-19 2005-09-08 Glenn Ratificar Underfill system for die-over-die arrangements
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
JP2005327789A (ja) * 2004-05-12 2005-11-24 Sharp Corp ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法
TWI292617B (en) * 2006-02-03 2008-01-11 Siliconware Precision Industries Co Ltd Stacked semiconductor structure and fabrication method thereof
CN101419963B (zh) * 2006-06-06 2011-05-25 南茂科技股份有限公司 晶片-晶片封装体及其制造方法
US20080054451A1 (en) * 2006-09-06 2008-03-06 Michael Bauer Multi-chip assembly
TWI331390B (en) 2007-03-09 2010-10-01 Powertech Technology Inc Multi-chip stack package efficiently using a chip attached area on a substrate and its applications
US7863090B2 (en) * 2007-06-25 2011-01-04 Epic Technologies, Inc. Packaged electronic modules and fabrication methods thereof implementing a cell phone or other electronic system
US20090051043A1 (en) 2007-08-21 2009-02-26 Spansion Llc Die stacking in multi-die stacks using die support mechanisms
US7705476B2 (en) 2007-11-06 2010-04-27 National Semiconductor Corporation Integrated circuit package
WO2010032529A1 (ja) * 2008-09-22 2010-03-25 日立化成工業株式会社 半導体装置及びその製造方法
KR101491138B1 (ko) * 2007-12-12 2015-02-09 엘지이노텍 주식회사 다층 기판 및 이를 구비한 발광 다이오드 모듈
US7750459B2 (en) 2008-02-01 2010-07-06 International Business Machines Corporation Integrated module for data processing system
CN101232011B (zh) * 2008-02-21 2010-09-08 日月光半导体制造股份有限公司 堆栈式芯片封装结构及其制作方法
KR100894173B1 (ko) 2008-03-31 2009-04-22 주식회사 이녹스 반도체 패키지용 접착필름
US7956449B2 (en) * 2008-06-25 2011-06-07 Stats Chippac Ltd. Stacked integrated circuit package system
US8923004B2 (en) 2008-07-31 2014-12-30 Micron Technology, Inc. Microelectronic packages with small footprints and associated methods of manufacturing
CN101661927A (zh) * 2008-08-26 2010-03-03 南茂科技股份有限公司 芯片封装
US7732252B2 (en) 2008-10-09 2010-06-08 Stats Chippac Ltd. Multi-chip package system incorporating an internal stacking module with support protrusions
KR20100134354A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
KR101703747B1 (ko) * 2009-12-30 2017-02-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 반도체 메모리 장치, 반도체 패키지 및 시스템
US20110193243A1 (en) 2010-02-10 2011-08-11 Qualcomm Incorporated Unique Package Structure
US20120133381A1 (en) * 2010-11-30 2012-05-31 Electro Scientific Industries, Inc. Stackable semiconductor chip with edge features and methods of fabricating and processing same
US20120219262A1 (en) 2011-02-28 2012-08-30 Walter Mark Hendrix Optical Fiber Management Drawer with Slack Management Features
KR20120137051A (ko) 2011-06-10 2012-12-20 삼성전자주식회사 솔리드 스테이트 드라이브 패키지 및 그의 제조 방법
US8642382B2 (en) * 2011-06-20 2014-02-04 Stats Chippac Ltd. Integrated circuit packaging system with support structure and method of manufacture thereof
US8378483B2 (en) 2011-07-01 2013-02-19 Powertech Technology Inc. Fabrication process and device of multi-chip package having spliced substrates
JP5673423B2 (ja) * 2011-08-03 2015-02-18 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
KR101774938B1 (ko) 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법
TWI481001B (zh) 2011-09-09 2015-04-11 Dawning Leading Technology Inc 晶片封裝結構及其製造方法
US8368192B1 (en) 2011-09-16 2013-02-05 Powertech Technology, Inc. Multi-chip memory package with a small substrate
JP5840479B2 (ja) * 2011-12-20 2016-01-06 株式会社東芝 半導体装置およびその製造方法
TW201340113A (zh) 2012-03-29 2013-10-01 Innodisk Corp 嵌入式記憶體模組及其插設之主機板
JP5680128B2 (ja) 2012-04-13 2015-03-04 東京応化工業株式会社 接着剤組成物、接着フィルム、及び貼付方法
KR101655353B1 (ko) 2012-05-07 2016-09-07 샌디스크 세미컨덕터 (상하이) 컴퍼니, 리미티드 독립적인 드라이브들을 갖는 반도체 다이 라미네이팅 디바이스
CN103633076B (zh) * 2013-11-21 2017-02-08 三星半导体(中国)研究开发有限公司 包封件上芯片型封装件
US9418974B2 (en) 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods

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