JP6408038B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は実施の形態の半導体装置の構造の一例を示す斜視図、図2は図1の半導体装置の表面側の構造の一例を示す平面図、図3は図1の半導体装置の側面側の構造の一例を示す側面図、図4は図1の半導体装置の裏面側の構造の一例を示す裏面図、図5は図1の半導体装置の構造の一例を封止体を透過して示す平面図である。また、図6は図1のA−A線に沿って切断した構造の一例を示す断面図、図7は図1のB−B線に沿って切断した構造の一例を示す断面図、図8は図1のC−C線に沿って切断した構造の一例を示す断面図、図9は図1のD−D線に沿って切断した構造の一例を示す断面図である。さらに、図10は図1のE−E線に沿って切断した構造の一例を示す断面図、図11は図1のA−A線におけるリード断面構造とめっき構造の一例を示す部分断面図および拡大部分断面図、図12は図1のB−B線におけるリード断面構造とめっき構造の一例を示す部分断面図および拡大部分断面図である。
1a 表面(主面)
1b 裏面
1c 電極パッド
1ca 第1電極パッド
1cb 第2電極パッド
2 半導体チップ
2a 表面(主面)
2b 裏面
2c 電極パッド
3 リードフレーム
3a ダイパッド
3aa 上面
3ab 下面
3ac 第1辺
3ad 第2辺
3ae 第3辺
3af 第4辺
3ag 切り欠き部
3ah,3ai 突起部
3aj 凹部
3aja 突起部
3ak V溝
3am 接合部
3b インナリード
3ba 第1リード
3baa,3bab 中心線
3bb 第2リード
3bba 延在部
3bbb 傾斜部
3bc ステッチ部(ワイヤ接合部)
3bd 第1領域
3be 第2領域
3c アウタリード
3d 吊りリード
3e 放熱板
3f タイバー
4 封止体
4a 裏面
5 ダイボンド材
6 ワイヤ
6a Auワイヤ(第1ワイヤ)
6b Alワイヤ(第2ワイヤ)
7 パッケージ(半導体装置)
8a Niめっき(第2めっき)
8b Agめっき(第1めっき)
9 外装めっき
10,11 マスキングテープ
12 クランパ
13,14 パッケージ(半導体装置)
Claims (10)
- (a)上面を有するダイパッドと、前記ダイパッドの横に並んで配置され、かつそれぞれ前記ダイパッド側の先端にワイヤ接合部を有する複数のリードとを備えたリードフレームを準備する工程と、
(b)前記(a)工程の後、主面および前記主面に形成された複数の電極パッドを有する半導体チップを前記ダイパッドの前記上面に搭載する工程と、
(c)前記(b)工程の後、前記半導体チップの前記複数の電極パッドのうちの第1電極パッドと、前記複数のリードのうちの第1リードとを第1ワイヤによって電気的に接続し、前記半導体チップの前記複数の電極パッドのうちの第2電極パッドと、前記複数のリードのうちの第2リードとを第2ワイヤによって電気的に接続する工程と、
を有し、
(a−1)前記(a)工程において、前記複数のリードのそれぞれの前記ワイヤ接合部にNiめっきを帯状に形成する工程と、
(a−2)前記(a−1)工程の後、前記複数のリードのそれぞれの前記Niめっきが形成された前記ワイヤ接合部の一部にAgめっきを帯状に形成する工程と、
を有し、
前記複数のリードのそれぞれの前記ワイヤ接合部は、前記ダイパッド側に配置され、かつ最表面に前記Niめっきが施された第2領域と、前記第2領域より前記ダイパッドから離れた位置に配置され、かつ最表面に前記Agめっきが施された第1領域とを備え、
前記第2リードの前記ワイヤ接合部の前記第2領域は、前記第1リードの前記ワイヤ接合部の前記第2領域より前記ダイパッドに近づく方向に延びた延在部を有し、
前記(c)工程において、Auを主成分とする前記第1ワイヤを前記第1リードの前記第1領域に接続し、Alを主成分とする前記第2ワイヤを前記第2リードの前記第2領域に接続し、さらに前記第2リードの前記第2領域に前記第2ワイヤを電気的に接続する際に、前記第2リードの前記ワイヤ接合部の前記第2領域の前記延在部をクランパによって押さえた状態で接続する半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記複数のリードのそれぞれの前記ワイヤ接合部の前記第1領域の最表面に第1めっきがストライプめっきによって施され、
前記複数のリードのそれぞれの前記ワイヤ接合部の前記第2領域の最表面に第2めっきがストライプめっきによって施されている半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1リードの前記第2領域の平面視の面積は、前記第1リードの前記第1領域の平面視の面積より大きく、
前記第2リードの前記第2領域の平面視の面積は、前記第2リードの前記第1領域の平面視の面積より大きい半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1リードの前記ワイヤ接合部の前記第2領域には、前記複数のリードと対向する前記ダイパッドの一辺が延在する第1方向に沿って溝が形成されており、
前記第2リードの前記ワイヤ接合部の前記第2領域は、前記第1方向に沿った前記溝を有していない半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第2リードの前記ワイヤ接合部の平面視の面積は、前記第1リードの前記ワイヤ接合部の平面視の面積より大きい半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
前記第1リードの前記ワイヤ接合部の前記第2領域の平面視の面積は、前記第1リードの前記ワイヤ接合部の前記第1領域の平面視の面積より大きい半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
前記第2リードの前記ワイヤ接合部の前記第2領域の平面視の面積は、前記第2リードの前記ワイヤ接合部の前記第1領域の平面視の面積より大きい半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
更に、前記第1および第2ワイヤ、前記ダイパッドの一部、前記半導体チップ、および前記複数のリードの一部を樹脂で封止する封止体を有し、
前記封止体は、前記複数のリードと対向する前記ダイパッドの一辺に対向する側面を有し、
前記側面より前記複数のリードのそれぞれの一部が露出しており、
前記第2リードの長さは、前記一辺の延在方向に直交する方向において前記第1リードの長さより長い半導体装置の製造方法。 - 請求項1乃至8に記載の半導体装置の製造方法において、
前記第2ワイヤの太さは、前記第1ワイヤの太さより太い半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1領域において、最上層の前記Agめっきは、前記Niめっき上に形成されている半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017001812A JP6408038B2 (ja) | 2017-01-10 | 2017-01-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017001812A JP6408038B2 (ja) | 2017-01-10 | 2017-01-10 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012243289A Division JP6121692B2 (ja) | 2012-11-05 | 2012-11-05 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017069584A JP2017069584A (ja) | 2017-04-06 |
JP6408038B2 true JP6408038B2 (ja) | 2018-10-17 |
Family
ID=58495306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017001812A Active JP6408038B2 (ja) | 2017-01-10 | 2017-01-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6408038B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115380375A (zh) * | 2020-03-30 | 2022-11-22 | 罗姆股份有限公司 | 半导体装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5568646A (en) * | 1978-11-20 | 1980-05-23 | Hitachi Ltd | Clamper for ultrasonic bonding |
WO1998021751A2 (de) * | 1996-11-11 | 1998-05-22 | Siemens Aktiengesellschaft | Optimierung der leistungsverbindung zwischen chip und leiterrahmen für leistungsschalter |
US5998856A (en) * | 1996-11-28 | 1999-12-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
JP3772744B2 (ja) * | 2002-01-15 | 2006-05-10 | サンケン電気株式会社 | リードフレーム組立体及びそれを使用した半導体装置 |
JP2005353976A (ja) * | 2004-06-14 | 2005-12-22 | Denso Corp | 電子装置 |
JP4760509B2 (ja) * | 2006-04-21 | 2011-08-31 | サンケン電気株式会社 | リードフレーム組立体 |
JP5011879B2 (ja) * | 2006-08-09 | 2012-08-29 | サンケン電気株式会社 | 半導体装置及びリードフレーム組立体の製法 |
WO2011039795A1 (ja) * | 2009-09-29 | 2011-04-07 | パナソニック株式会社 | 半導体装置とその製造方法 |
JP2011129875A (ja) * | 2009-11-20 | 2011-06-30 | Panasonic Corp | 半導体装置及びそのリードフレーム |
-
2017
- 2017-01-10 JP JP2017001812A patent/JP6408038B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017069584A (ja) | 2017-04-06 |
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A621 | Written request for application examination |
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