JP6378398B2 - ヘテロ接合バイポーラトランジスタ - Google Patents

ヘテロ接合バイポーラトランジスタ Download PDF

Info

Publication number
JP6378398B2
JP6378398B2 JP2017107666A JP2017107666A JP6378398B2 JP 6378398 B2 JP6378398 B2 JP 6378398B2 JP 2017107666 A JP2017107666 A JP 2017107666A JP 2017107666 A JP2017107666 A JP 2017107666A JP 6378398 B2 JP6378398 B2 JP 6378398B2
Authority
JP
Japan
Prior art keywords
base
layer
emitter
gaas
base layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017107666A
Other languages
English (en)
Other versions
JP2017195386A5 (ja
JP2017195386A (ja
Inventor
信一郎 高谷
信一郎 高谷
ジュイ・ピン チウ
ジュイ・ピン チウ
チア・ター チャン
チア・ター チャン
Original Assignee
ウィン セミコンダクターズ コーポレーション
ウィン セミコンダクターズ コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウィン セミコンダクターズ コーポレーション, ウィン セミコンダクターズ コーポレーション filed Critical ウィン セミコンダクターズ コーポレーション
Publication of JP2017195386A publication Critical patent/JP2017195386A/ja
Publication of JP2017195386A5 publication Critical patent/JP2017195386A5/ja
Application granted granted Critical
Publication of JP6378398B2 publication Critical patent/JP6378398B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/737Hetero-junction transistors
    • H01L29/7371Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804Emitter regions of bipolar transistors
    • H01L29/0817Emitter regions of bipolar transistors of heterojunction bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004Base region of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、ヘテロ接合バイポーラトランジスタに関し、特に、GaAs基板上にエピタキシャル成長した化合物半導体層からなるGaAs基板上擬似格子整合型ヘテロ接合バイポーラトランジスタ(pseudomorphic heterojunction biopolar transistor)に関する。
ヘテロ接合バイポーラトランジスタ(以下、HBTと略す)は、内部のエミッタとベースとの間のヘテロ接合を形成するために異種の半導体材料を用いるバイポーラ接合トランジスタ(BJT)の一種である。HBTの利点は、高い電流増幅率及び低いベース抵抗である。さらに、GaAs基板上にエピタキシャル成長した化合物半導体層からなるHBT(以下、GaAsHBTと略す)は、これらの層の材料特性により電子移動度が高く、高周波用途に非常に有利である。例えば、GaAsHBTは、一般に、RF電力増幅器や他のモノリシックマイクロ波集積回路(MMIC)として、携帯電話端末機、WiFi端末及びそれらのベースステーションにおいて使用される。GaAsHBTの性能は、歪み(擬似格子整合型)半導体層又は傾斜組成を有する半導体層を用いた、ベース、エミッタ、及び/又はコレクタのバンドギャップエンジニアリングにより著しく向上する。これにより、HBTの伝導電子走行時間が減少し、より高い電流利得遮断周波数(以下、fT)や最大振動周波数(以下、fmax)等の高周波性能の改善をもたらす。
二重HBT(以下、DHBTと略す)もHBTの一種であり、エミッタ及びコレクタのバンドギャップがともにベースのバンドギャップよりも広くなっている。GaAs基板上に形成されるInGaP/GaAs/AlGaAsDHBTは、コレクタ−エミッタ間電圧(Vce)が小さく、且つコレクタ電流(I)が高いバイアス領域(即ち、ニー(knee)領域)におけるベース−コレクタ間容量Cbcを低減させることができることが知られている。Cbcの低減は、例えばWiFi信号変調における低いエラーベクトル振幅(EVM)といった、電力増幅器における高い線形性をもたらす(第13回GAASシンポジウム、パリ、2005年、205−208頁を参照)。Cbcの低減は、ベース−コレクタ接合での価電子帯オフセットによる正孔阻止に起因すると説明されている。コレクタのバンドギャップはベースのバンドギャップより大きいため、DHBTのベース−コレクタ接合に価電子帯オフセットが存在し、これがコレクタ内への正孔の拡散を妨げて拡散容量を低減させる。しかしながら、InGaP/GaAs/AlGaAsDHBTのfT及びfmaxはそれぞれ30GHz及び57GHzであり、典型的なGaAsHBTのfT及びfmax(fTは40GHzを上回り、fmaxは100GHzを上回る)より小さい。HBTのfT及びfmaxは、ベースの形成に用いる材料の電子移動度及びコレクタの形成に用いる材料の飽和電子速度(saturation electron velocity)に依存する。DHBTの動作速度を改善するためには、電子移動度がより高い材料を用いてベースを形成し、飽和電子速度がより高い材料を用いてコレクタを形成することが不可欠である。
上記のように、InGaP/GaAs/AlGaAsDHBTはI−V曲線のニー領域におけるCbcを低減させることができ、これによりHBTの線形性の改善がもたらされる。InGaAsやGaAsSb等の擬似格子整合型ベース層を備えるGaAsHBTも、それら材料のバンドギャップがGaAsのバンドギャップより小さいため、コレクタの材料がGaAsであってもDHBTと似た構造を形成する。電子飽和速度はAlGaAsよりもGaAsの方が高いため、擬似格子整合型ベース層及びGaAsコレクタ層を用いることにより、高周波性能と線形性の両方を同時に改善することができる。特に、擬似格子整合型InGaAsベース層を備えるGaAsHBTは、InGaAsの電子移動度が高いため、高周波性能を実質的に改善できる。そこで、線形性が改善された高速GaAsHBTを得るために、本発明は、擬似格子整合型の層を用いてベース層を形成することを提案する。擬似格子整合型ベース層、例えばInGaAs、を用いたGaAsHBT(以下、擬似格子整合型GaAsHBT)では、ベース層が所与のインジウム含有量に対する臨界厚さより薄くなるように、インジウム含有量及びベース層の厚さを自己矛盾なく最適化しなければならない。インジウム含有量の増加に伴い、InGaAsのバルク格子定数が増加する。ここで、「バルク格子定数」とは、バルク形態である、即ち、歪んでいない場合の材料の固有の格子定数を意味する。GaAs基板上のInGaAsの擬似格子整合成長に対する臨界厚さは、2つの材料間のバルク格子定数の違いにより決まるものであり、このバルク格子定数の違いは、格子不整合とも呼ばれ、InGaAsのインジウム含有量の関数である。1)ベース層とGaAs基板との格子不整合に起因した、半導体層の成長中のミスフィット転位の形成を可能な限り避けるため、また、2)長期間のデバイス動作中のミスフィット転位の増殖を防ぐため、ベース層は臨界厚さよりも薄くなければならない。
高周波動作及び高い線形性の潜在的な利点にもかかわらず、InGaAsがベース材料として用いられる限り、Vceオフセット(以下、Vceoffと略す)を低減させることは困難である。Vceoffは、Ic−Vce特性において電流がターンオンするオフセット電圧、即ち、図15に図示したように、IcがゼロとなるVceである。デバイスが電力増幅器として使用される場合、Vceoffは小さいほど望ましい。図15に示すように、Vceoffが小さいほど、電流−電圧平面のより広い領域を増幅動作における負荷線に使用することができる。このとき、線形性、最大出力電力及び電力付加効率を改善することができる。一般に、DHBTは、通常のHBTと比較して、より低いVceoffをもたらすと考えられている。しかしながら、本願発明者は、エミッタ材料としてInGaPを用いたGaAsHBTのベース材料としてInGaAsを用いることにより、実際にはVceoffが増加することを見出した。図6Dは、Vceoffの二次元シミュレーションの結果を示している。格子整合したInGaPとGaAsをそれぞれエミッタとベースとして備えた従来のGaAsHBTにおいて、Vceoffは197mVである。しかしながら、InGaAsベースが用いると、Vceoffは、インジウム含有量が10%の場合は223mV、インジウム含有量が12%の場合は228mVに増加する。これは、ベース層に組み込まれたInGaAsが、エミッタ−ベース接合とコレクタ−ベース接合での順方向接合電子流間のバランスポイントを変えてしまうためである。図16は、GaAsベースを用いたGaAsHBT(実線)とInGaAsベースを用いたGaAsHBT(破線)の伝導帯端(ECBM)プロファイルを示している。太矢印は、エミッタ−ベース接合とコレクタ−ベース接合を通る順方向接合電子流を示す。順方向接合電子流は、伝導電子に対するエネルギー障壁により決まる。エミッタ−ベース接合では、エネルギー障壁はInGaPエミッタの伝導帯端によって決まり、これは、GaAsベースでもInGaAsベースでも同じである。しかしながら、コレクタ−ベース接合では、InGaAsベースの場合は、伝導帯端は組成傾斜したInGaAs層によって滑らかに接続されている。結果として、InGaAsベースの場合、順方向接合電子流に対するエネルギー障壁が低減し、順方向接合電子流の不均衡が増す。かくして、Vceoffが増大する。
本発明の第1の目的は、ミスフィット転位の減少又は消滅、ベース−コレクタ容量Cbcの低減、及びDC電流増幅率の増加を同時に行うように設計された組成傾斜を有する擬似格子整合型ベース層を備えたGaAsHBTの提供であり、これにより、HBTのDC・RF性能が大幅に改善される。
本発明の第2の目的は、オフセット電圧Vceoffを低減させるように設計された組成プロファイルを有する擬似格子整合型ベース層を備えたGaAsHBTの提供である。
本発明の第3の目的は、GaAsのバルク格子定数より大きいバルク格子定数でGaAsに擬似格子整合したベース層と、GaAsのバルク格子定数より小さいバルク格子定数でGaAsに擬似格子整合したエミッタ層とを備えたGaAsHBTの提供である。このとき、HBT構造の機械的不安定性を低減させることができる。かくして、長期間のデバイス動作中のミスフィット転位の形成及び増殖を防止することができる。
上記第1の目的を達成するために、本発明は、GaAs基板上にエピタキシャル成長され、前記GaAs基板上にコレクタ、該コレクタ上にベース、該ベース上にエミッタを形成する複数の半導体層を備えたHBTであって、前記ベースは、さらに、インジウム含有量iが0<i<1の範囲であるInGa1−iAsからなる第1ベース層と、前記第1ベース層と前記エミッタとの間に挿入され、インジウム含有量jが0<j<1の範囲であるInGa1−jAsからなる第2ベース層とをさらに備え、前記インジウム含有量iは、該インジウム含有量iがエミッタ側からコレクタ側に向けて増加するときを正と定義した第1傾斜s1で前記エミッタ側から前記コレクタ側にかけて変動し、前記インジウム含有量jは、該インジウム含有量jがエミッタ側からコレクタ側に向けて増加するときを正と定義した第2傾斜s2で前記エミッタ側から前記コレクタ側にかけて変動し、前記インジウム含有量iの平均は前記インジウム含有量jの平均より大きく、前記第2傾斜s2の平均は正であり、前記第1傾斜s1の平均は前記第2傾斜s2より小さい正であり、その値は前記第2傾斜s2の平均の2分の1以下であることを特徴とするHBTを提供する。
実施において、第1傾斜s1はゼロである。
実施において、第1ベース層のインジウム含有量iは0.03〜0.2である。
上記第2の目的を達成するために、本発明は、GaAs基板上にエピタキシャル成長し、前記GaAs基板上にコレクタ、該コレクタ上にベース、該ベース上にエミッタを形成する複数の半導体層を備えたヘテロ接合バイポーラトランジスタであって、前記ベースは、さらに、インジウム含有量mが0<m<1の範囲であるInGa1−mAsからなる第ベース層と、前記第ベース層と前記エミッタとの間に挿入され、インジウム含有量nが0<n<1の範囲であるInGa1−nAsからなる第ベース層とを備え、前記第ベース層のインジウム含有量nの平均は、前記第ベース層内の第ベース層側のインジウム含有量mより大きいことを特徴とするヘテロ接合バイポーラトランジスタを提供する。
実施において、第ベース層のインジウム含有量nは第ベース層側からエミッタ側にかけて増加する。
実施において、第ベース層のインジウム含有量mは0.03〜0.2である。
実施において、エミッタは、GaAsに格子整合した第1エミッタ層を備え、さらに、第ベース層と第1エミッタ層との間に挿入された第2エミッタ層を備え、第2エミッタ層は、インジウム含有量vが0.53〜0.8であるInGa1−vPからなる。
上記第3の目的を達成するために、本発明は、GaAs基板上にエピタキシャル成長し、前記GaAs基板上にコレクタ、該コレクタ上にベース、該ベース上にエミッタを形成する複数の半導体層を備えたヘテロ接合バイポーラトランジスタであって、前記ベースは、GaAsのバルク格子定数より0.15%以上大きい第1バルク格子定数でGaAsに擬似格子整合した第ベース層を備え、前記エミッタは、GaAsのバルク格子定数より0.15%以上小さい第2バルク格子定数でGaAsに擬似格子整合した第エミッタ層を備えることを特徴とするヘテロ接合バイポーラトランジスタを提供する。
実施において、第エミッタ層は、インジウム含有量x及びリン含有量yが0〜1であるInGa1−xAs1−yであって、第エミッタ層のバルク格子定数はGaAsのバルク格子定数より0.15%以上小さいという条件を満たすようxとyとを組み合わせたInGa1−xAs1−yからなる。
実施において、第エミッタ層は、インジウム含有量xが0.1〜0.44であるInGa1−xPからなる。
実施において、第エミッタ層は、インジウム含有量xが0.1〜0.44であるInGa1−xPからなり、エミッタは、さらに、第ベース層と第エミッタ層との間に挿入された第エミッタ層を備え、第エミッタ層は、インジウム含有量zが0.53〜0.8であるInGa1−zPからなる。
実施において、第エミッタ層は、リン含有量yが0.03〜0.5であるGaAs1−yからなる。
実施において、第ベース層は、インジウム含有量o及びアンチモン含有量pが0〜1のInGa1−oAs1−pSbであって、第ベース層のバルク格子定数はGaAsのバルク格子定数より0.15%以上大きいという条件を満たすようoとpとを組み合わせたInGa1−oAs1−pSbからなる。
実施において、第ベース層は、インジウム含有量oが0.03〜0.2であるInGa1−oAsからなる。
実施において、第ベース層は、インジウム含有量oが0.03〜0.2であるInGa1−oAsからなり、ベースは、さらに、第ベース層と第エミッタ層との間に挿入された第ベース層を備え、第ベース層は、平均インジウム含有量qが第ベース層内の第ベース層側のインジウム含有量oより大きいInGa1−qAsからなる。
実施において、第ベース層のインジウム含有量qは第ベース層側からエミッタ側にかけて増加する。
実施において、第ベース層は、アンチモン含有量pが0.03〜0.2であるGaAs1−pSbからなる。
本発明は、以下の、図面及び好ましい実施形態についての詳細な説明を参照することにより、より深く理解されるであろう。
本発明の実施形態にかかるGaAsHBTの断面図である。 図1に示したGaAsHBTの一実施形態におけるベース層のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 図1に示したGaAsHBTの一実施形態におけるベース層のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 本発明の実施形態にかかるGaAsHBTの断面図である。 図3Aに示したHBTの実施形態におけるベース層のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 bcの二次元デバイスシミュレーションの結果を、図3Aに示したGaAsHBTの第2ベース層の厚さtgradの関数としてプロットして示した図である。 本発明の実施形態にかかるGaAsHBTを示した図である。 図4Aに示したGaAsHBT構造(円)とGaAsベースを有するGaAsHBT(三角形)について、測定されたCbcをIの関数としてプロットして示した図である。 図4Aに示したGaAsHBT(実線)とGaAsベースを有するGaAsHBT(破線)について、測定された電力付加効率(PAE)を出力電力(Pout)の関数としてプロットして示した図である。 図4Aに示したGaAsHBT(実線)とGaAsベースを有するGaAsHBT(破線)について、WiFiIEEE802.11変調に対して測定されたエラーベクトル振幅(EVM)を示した図である。 本発明の実施形態にかかるGaAsHBTの断面図である。 図5Aに示したGaAsHBTの一実施形態におけるベース層のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 図5Aに示したGaAsHBTの一実施形態におけるベース層のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 図5Aに示したGaAsHBTの一実施形態におけるベース層のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 本発明の実施形態にかかるGaAsHBTの断面図である。 図6Aに示したGaAsHBTの実施形態における第及び第ベース層のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 図6Aに示したGaAsHBTの実施形態における第1及び第2エミッタ層中のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 5つの従来のGaAsHBTと本発明の2つの実施形態について、二次元デバイスシミュレーションによって算出されたVceoffを示した図である。 本発明の実施形態にかかるGaAsHBTを示した図である。 図7Aに示したGaAsHBT(実線)とGaAsベースを有するGaAsHBT(破線)について、測定されたコレクタ電流Icをコレクタ電圧Vceの関数としてプロットして示した図である。 図7Aに示したGaAsHBT(円)とGaAsベースを有するGaAsHBT(三角形)について、測定されたCbcの曲線をIの関数としてプロットして示した図である。 図7Aに示したGaAsHBT(円)とGaAsベースを有するGaAsHBT(三角形)について、測定された電力付加効率(PAE)を出力電力(Pout)の関数としてプロットして示した図である。 本発明の実施形態にかかるGaAsHBTの断面図である。 (a)は本発明の実施形態にかかるGaAsHBTの断面図であり、(b)は、(a)に示したGaAsHBTの実施形態における、半導体層の積層方向に沿った第エミッタ層中のインジウム含有量の分布及びそれに伴う伝導帯端ECBMのプロファイルを示した図である。 (a)は本発明の実施形態にかかるGaAsHBTの断面図であり、(b)は、(a)に示したGaAsHBTの実施形態における、半導体層の積層方向に沿った第エミッタ層中のインジウム含有量の分布及びそれに伴う伝導帯端ECBMのプロファイルを示した図である。 (a)は本発明の実施形態にかかるGaAsHBTの断面図であり、(b)は、(a)に示したGaAsHBTの実施形態における、半導体層の積層方向に沿った第エミッタ層中のインジウム含有量の分布及びそれに伴う伝導帯端ECBMのプロファイルを示した図である。 (a)は本発明の実施形態にかかるGaAsHBTの断面図であり、(b)は、(a)に示したGaAsHBTの実施形態における第及び第エミッタ層中のインジウム含有量の分布を半導体層の積層方向に沿って示した図である。 従来のInGaAsベースを有するGaAsHBTを示した図である。 本発明の実施形態にかかるGaAsHBTを示した図である。 本発明の実施形態にかかるGaAsHBTを示した図である。 図13Aに示したGaAsHBTについての高温動作寿命(high−temperature operation lifetime,HTOL)試験の結果を示した図である。 図13Bに示したGaAsHBTについてのHTOL試験の結果を示した図である。 図13Cに示したGaAsHBTについてのHTOL試験の結果を示した図である。 本発明の実施形態にかかるGaAsHBTを示した図である。 従来のInGaAsベースを有する擬似格子整合型GaAsHBTを示した図である。 図14Aに示した本発明の実施形態にかかるGaAsHBTについてのHTOL試験の結果を示した図である。 図14Bに示した従来のInGaAsベースを有するGaAsHBTについてのHTOL試験の結果を示した図である。 図14Aに示したGaAsHBT(円)とGaAsベースを有するGaAsHBT(三角形)について、測定されたCbcをIの関数としてプロットして示した図である。 Vceオフセット(Vceoff)を示すコレクタ電流(Ic)・コレクタ電圧(Vce)特性を図示しており、RF電力増幅器として動作するデバイスにかかる負荷線も併せて図示している。 GaAsベースを有する従来のGaAsHBTとInGaAsベースを有する従来の擬似格子整合型GaAsHBTの伝導帯端(ECBM)プロファイルを図示しており、矢印は順方向接合電子流の流れを示す。
以下、本発明にかかる実施形態について、図面を参照しながら説明する。
図1は、本発明により提供されるGaAsヘテロ接合バイポーラトランジスタ(HBT)100の実施形態を示す。このGaAsHBT100は、GaAs基板110と、該GaAs基板110上にエピタキシャル成長した複数の半導体層とを備える。複数の半導体層は、サブコレクタ120、コレクタ130、ベース140及びエミッタ150を連続的に形成しており、ベース140は、第1ベース層141と、第2ベース層142とを備える。第1ベース層141はコレクタ130上に形成され、第2ベース層142は第1ベース層141とエミッタ150との間に形成される。
第1ベース層141は、インジウム含有量iが0<i<1の範囲であるInGa1−iAsからなり、第2ベース層142は、インジウム含有量jが0<j<1の範囲であるInGa1−jAsからなる。第1ベース層141のインジウム含有量iは、第1傾斜s1でエミッタ側からコレクタ側にかけて変動し、第2ベース層142のインジウム含有量jは、第2傾斜s2でエミッタ側からコレクタ側にかけて変動する。ここで、傾斜s1及びs2の符号は、インジウム含有量がエミッタ側からコレクタ側に向けて増加するときを正として定義される。第2ベース層142は、平均が正となる傾斜s1を有するように設計される。一方、第1ベース層141は、本発明においては、第2ベース層142よりはるかに大きい平均インジウム含有量とはるかに小さい正の組成傾斜を有するように構成される。本発明の好ましい実施形態では、第1傾斜s1の平均は第2傾斜s2の平均の2分の1以下である。極端な場合、第1傾斜s1はゼロである。他の極端な場合、第1傾斜s1はごくわずかに負であっても良い。いくつかの実施形態では、第1ベース層141のインジウム含有量iは0.03〜0.2である。図1に示すように、y軸は、複数の半導体層の積層方向に沿ってエミッタ側からコレクタ側に向けられている。
図2A及び図2Bは、y軸に沿ったインジウム含有量i及びjの分布について2つの実施形態を示す。図2Aに示した実施形態において、第2傾斜s2の平均は正であり、第1傾斜s1の平均は第2傾斜s2の平均の2分の1を下回っている。図2Bは極端な実施形態を示しており、インジウム含有量の傾斜は第2ベース層142にのみ存在し、第1ベース層141中のインジウム含有量は均一であり、これは第1傾斜s1の平均がゼロであることを示している。ベース全体が第1ベース層の平均インジウム含有量と同じ平均インジウム含有量を有する単一のInGaAs層から構成される場合と比較すると、本発明により提供されるベース140中のインジウムの総量は減少している。結果として、ミスフィット転位が減少又は消滅する。ベースの全厚さは変わらないため、ベースのシート抵抗も変わらない。さらに、第2ベース層142の第2傾斜s2により生じる内蔵ドリフト電界は、エミッタ/ベース接合での電子と正孔の再結合を防止することで電流増幅率の増加に寄与する。一方、インジウム含有量の大きい第1ベース層141は、ベース−コレクタ容量Cbcを低減させる。これは、InGaP/GaAs/AlGaAsDHBTに関して示唆したように、拡散容量が低減すること、及び/又は、ベース開始電圧Vbeの低減により空乏層容量が低減することによるものである。かくして、RF性能が改善される。
図3Aは、本発明により提供されるGaAsHBT100の他の実施形態を示しており、エミッタ150は、InGaAsコンタクト層151と、GaAs層152と、インジウム含有量が0.48である格子整合したInGaP層153から構成される。0.48又は0.49が、GaAsと整合した格子定数を与えるインジウム含有量と考えられている。本発明においては、0.48を格子整合したInGaPのインジウム含有量とする。InGaP層151の厚さ及びドーピング濃度は、それぞれ40nm及び2×1017cm−3である。第2ベース層142の厚さtgradは変動するが、全ベース厚さは70nmで固定されている。図3Bに示すように、インジウム含有量は、第2ベース層142では0から0.1まで直線的に傾斜しており、第1ベース層141では0.1で固定されている。ベース−コレクタ接合には、ベース側からコレクタ側にかけて0.1から0まで傾斜したインジウム含有量を有する薄いInGaAsコレクタ層131が存在する。この層は、ベースとコレクタとの間の伝導帯端を滑らかに接続するために導入される。InGaAsコレクタ層131の厚さは通常5nm〜30nmである。コレクタ層132は厚さが1μmのGaAsからなる。
図3Aに示したGaAsHBT構造について、ニー領域(低コレクタ電圧/高コレクタ電流領域)におけるベース−コレクタ容量Cbcのシミュレーションを行う。図3Cに、エミッタサイズが3μm×40μm×3指、Vce=0.5V、及びI=100mAの場合のCbcの二次元デバイスシミュレーションの結果を第2ベース層142の厚さtgradの関数としてプロットして示す。ベース層全体が直線的に傾斜している(即ち、tgrad=70nm)極端な場合と比較して、均一な組成を有するベース層(第1ベース層)の厚さが増加すると、Cbcが低減する。tgradが0を上回り且つ70nmを下回るときは、Cbcが低減すると同時にミスフィット転位も減少又は消滅させることができる。
図4Aは、図3Aに示したGaAsHBT100の実施形態を示しており、半導体層は、有機金属気相成長法によってGaAs基板上に成長したエピタキシャルウェハを用いて構成されている。第2ベース層142のインジウム含有量は、第1ベース層側からエミッタ側にかけて0.07から0まで直線的に傾斜している。第1ベース層141のインジウム含有量は0.07で固定されている。コレクタ層131は、コレクタ側から第1ベース層側にかけて0から0.07まで傾斜したインジウム含有量を有する。図4A及び、デバイス構造を示す他の表において、2つの数の間の矢印、例えば0.07→0は、当該成分の含有量が層の最下部から最上部にかけて0.07から0まで連続的に傾斜していることを意味する。第1及び第2ベース層の厚さを最適化すると、第1ベース層及び第2ベース層がそれぞれ50nm及び20nmであるときに、140というDC電流増幅率が達成される。図4Bに、エミッタサイズが3μm×40μm×3指でありVce=0.5Vの場合の、図4Aに示したGaAsHBT(円)とベース材料がGaAsである従来のGaAsHBT(三角形)について、測定されたCbcをIの関数としてプロットして示す。Cbcは、特にIが大きいとき、即ち、ニー領域にあたるときに、従来のGaAsHBTより本発明のGaAsHBTの方が小さいことが示されている。
図4Aに示したGaAsHBTのRF性能を評価する。周波数を0.9GHz、エミッタサイズを3μm×40μm×3指、Vを3.6V、Iを10mAとして、デバイスのロードプル測定を行う。図4Cに、本発明(実線)とベース材料がGaAsであるGaAsHBT(破線)について、電力付加効率(PAE)を出力電力(Pout)の関数としてプロットして示す。本発明にかかるGaAsHBTについては、高電力領域における最大PAEが向上している。これはニー領域におけるCbcの低減によるものであり、これにより高電力での利得抑制が低減されるためである。
図4Dは、WiFiIEEE802.11a変調で動作する電力増幅器のエラーベクトル振幅(EVM)を示す。EVMは、周波数を5.8GHz、エミッタサイズを3μm×40μm×3指、Vを5V、Iを23mAとして、図4Aに示したGaAsHBTを用いて製造された電力増幅器(実線)とベース材料がGaAsであるGaAsHBTを用いて製造された電力増幅器(破線)に関して評価されている。本発明のGaAsHBTを用いて製造された電力増幅器の、所与のEVMにおける出力電力(Pout)は、EVMがIEEE802.11規格において要求される1.8%〜3%であるとき、約0.8dB改善している。
図5Aは、本発明により提供されるGaAsHBT200の実施形態を示す。GaAsHBT200は、GaAs基板210と、該GaAs基板210上にエピタキシャル成長した複数の半導体層とを備える。複数の半導体層は、サブコレクタ220、コレクタ230、ベース240及びエミッタ250を連続的に形成しており、ベース240は、さらに、第ベース層241と第ベース層242とを備える。第ベース層241はコレクタ230上に形成されており、第ベース層242は第ベース層241とエミッタ250の間に形成されている。
ベース層241は、インジウム含有量mが0<m<1の範囲であるInGa1−mAsからなり、第ベース層242は、インジウム含有量nが0<n<1の範囲であるInGa1−nAsからなる。第ベース層242の平均インジウム含有量nは、第ベース層241内の第ベース層側のインジウム含有量mより大きい。図5Aに示すように、y軸は、複数の半導体層の積層方向に沿ってエミッタ側からコレクタ側に向けられている。いくつかの実施形態では、第ベース層242のインジウム含有量nは、図5B、図5C及び図5Dに示すように、第ベース層側からエミッタ側にかけて連続的に増加する。一方、第ベース層のインジウム含有量mは、均一であっても、第ベース層側からコレクタ層側にかけて増加又は減少しても良い。いくつかの好ましいインジウム含有量プロファイルを図5B、図5C及び図5Dに示す。図5Bにおいて、第ベース層のインジウム含有量mは均一である。図5Cにおいて、インジウム含有量mは第ベース層側からコレクタ層側にかけて増加している。図5Dにおいて、インジウム含有量mは、第ベース層側から増加し、その後、コレクタ側の近傍で均一になっている。図5Dに示した第ベース層中のインジウム含有量プロファイルは、その組成プロファイルが図2Bに示されている本発明の他の実施形態(GaAsHBT100)における第1及び第2ベース層に相当する。本実施形態においては、InGaAsベースのインジウム含有量は、該ベース内部よりもエミッタ−ベース接合の近傍でインジウムを多く含むように設計されている。いくつかの実施形態では、第ベース層241のインジウム含有量mは0.03〜0.2である。
図6Aは、本発明により提供されるGaAsHBT200の他の実施形態を示しており、エミッタ250は、InGaAsコンタクト層251、GaAs層252及び第1エミッタ層253を備える。第1エミッタ層253は、インジウム含有量0.48でGaAsに格子整合している。第1エミッタ層253の厚さ及びドーピング濃度は、それぞれ40nm及び2×1017cm−3である。インジウム含有量のプロファイルは、図6Cに示したインジウム含有量vのプロファイルを有するインジウムを多く含むInGa1−vPからなる第2エミッタ層254を形成するように変更されてもよい。一方、図6Bに示すように、In n Ga 1−n Asからなるベース層242のインジウム含有量は、エミッタ側から第ベース層側にかけて0.12から0.1まで直線的に傾斜しており、In Ga 1−m Asからなるベース層241ではインジウム含有量mは0.1で固定されている。ベース−コレクタ接合には、ベース側からコレクタ側にかけて0.10から0まで傾斜したインジウム含有量を有する薄いInGaAsコレクタ層231が存在する。この層は、ベースとコレクタとの間の伝導帯端を滑らかに接続するために導入される。コレクタ231の厚さは通常5nm〜30nmである。コレクタ層232は厚さが1μmのGaAsからなる。
図6Dは、種々のデバイスについてのVceoffの二次元デバイスシミュレーションの結果である。図6Dにおけるベース層及びエミッタ層は図6Aに示したHBT構造を参照している。図6DにおけるTは各層の厚さである。第4ベース層のTがゼロであるデバイスは従来のHBTに相当する。ベースが44nmのGaAsからなり、エミッタが40nmの格子整合したInGaPからなる従来のGaAsベースGaAsHBTにおいて、シミュレーションされたVceoffは197mVである。ベースをインジウム含有量が0.1であるInGaAsと置き換えると、Vceoffは223mVに増加する。インジウム含有量が0.12であれば、Vceoffはより一層大きくなる(228mV)。一方、図6Dに示した実施形態1では、全ベース厚さは変えずに第ベース層を導入しており、Vceoffは214mVに低減している。実施形態2では、インジウムを多く含むInGaP第2エミッタ層も導入しており、Vceoffは181mVに低減している。尚、第2エミッタ層のみを導入すると、Vceoffは、第ベース層のインジウム含有量が0.1の場合には190mV、0.12の場合には196mVという結果になる。Vceoffのは、デバイスが第ベース層と第2エミッタ層の両方を備える場合に最も著しい。
図7Aは、図6Aに示したGaAsHBT200の実施形態を示しており、GaAsHBTは、有機金属気相成長法によりGaAs基板上に成長したエピタキシャルウェハを用いて構成されている。第ベース層242のインジウム含有量は、第ベース層側からエミッタ側にかけて0.1から0.12まで直線的に傾斜している。第ベース層241のインジウム含有量は0.10で固定されている。図7Bは、エミッタサイズが3μm×40μm×3指である図7AのGaAsHBT(実線)とベース材料がGaAsである従来のGaAsHBT(破線)について、測定されたIをVceの関数としてプロットして示している。Vceoffは従来のデバイスよりも本発明の方が小さい。図7Cは、エミッタサイズが3μm×40μm×3指、Vce=0.5Vの場合の、図7Aに示したGaAsHBT(円)とベース材料がGaAsである従来のGaAsHBT(三角形)について、測定されたCbcをIの関数としてプロットして示している。Cbcは、特にIが大きいとき、即ち、ニー領域にあたるときに、従来のデバイスよりも、ベース材料がInGaAsである本発明のGaAsHBTの方が小さい。
図7Aに示したGaAsHBTのRF性能を評価する。周波数を1.95GHz、Vcを3.4V、Iを6.4mAとして、エミッタサイズが3μm×40μm×3指であるデバイスについてロードプル測定を行う。図7Dは、本発明(円)とベース材料がGaAsであるGaAsHBT(三角形)について、電力付加効率(PAE)を出力電力(Pout)の関数としてプロットして示している。最大PAEは、本発明にかかるGaAsHBTの場合に増加している。これは、ニー領域におけるCbcの低減によるものであり、これにより高電力動作での利得抑制が低減されるためである。
図8は、本発明により提供されるGaAsHBT300の実施形態を示している。GaAsHBT300は、GaAs基板310と、該GaAs基板310上にエピタキシャル成長した複数の半導体層とを備える。複数の半導体層は、サブコレクタ320、コレクタ330、ベース340及びエミッタ350を連続的に形成している。ベース340は、GaAsのバルク格子定数より0.15%以上大きい第1バルク格子定数でGaAsに擬似格子整合した第ベース層341を備える。エミッタ350は、GaAsのバルク格子定数より0.15%以上小さい第2バルク格子定数でGaAsに擬似格子整合した第エミッタ層351を備える。擬似格子整合型エミッタ層は、擬似格子整合型ベース層内の圧縮歪みを相殺する引張歪みを発生させる。かくして、機械的不安定性が低減され、デバイス動作中のミスフィット転位の形成及び増幅を回避できる。
実施形態において、第エミッタ層351は、インジウム含有量x及びリン含有量yが0〜1であり、且つ第エミッタ層351のバルク格子定数はGaAsのバルク格子定数より0.15%以上小さいという条件を満たすInGa1−xAs1−yで構成してもよい。
実施形態において、第エミッタ層351は、インジウム含有量xが0.1〜0.44であるInGa1−xPで構成してもよい。インジウム含有量xが0.1であるInGa1−xP及びインジウム含有量xが0.44であるInGa1−xPは、それぞれGaAsより2.8%及び0.3%小さいバルク格子定数を有する。
実施形態において、第エミッタ層351は、リン含有量yが0.03〜0.5であるGaAs1−yで構成してもよい。GaAs1−yは、リン含有量yが0.5を下回ると直接バンドギャップを有する。したがって、GaAs1−y層を通過する伝導電子に対する高い抵抗を回避できる。
実施形態において、第ベース層341は、インジウム含有量o及びアンチモン含有量pが0〜1であり、且つ第ベース層341のバルク格子定数はGaAsのバルク格子定数より0.15%以上大きいという条件を満たすInGa1−oAs1−pSbで構成してもよい。
実施形態において、第ベース層341はインジウム含有量oが0.03〜0.2であるInGa1−oAsで構成される。インジウム含有量が0.03であるInGa1−oAs及びインジウム含有量が0.2であるInGa1−oAsは、それぞれバルク状態のGaAsより0.2%及び1.4%大きいバルク格子定数を有する。
実施形態において、第ベース層341は、アンチモン含有量pが0.03〜0.2であるGaAs1−pSbで構成される。
上記のエミッタ材料とベース材料のいかなる組み合わせにおいても、ベース層内の圧縮歪みはエミッタ層内の引張歪みにより相殺される。
図9(a)は、図8に示したGaAsHBTの実施形態を示している。この実施形態において、第エミッタ層351は、ガリウムを多く含むInGa1−xPからなる。ガリウムを多く含むInGa1−xPは、第ベース層341内の圧縮歪みを相殺する引張歪みを有する。インジウム含有量xは、第エミッタ層351の一方から他方にかけて変動する。例えば、インジウム含有量xは、InGa1−xP層の中央で最小となるように傾斜させてもよい。図9(b)は、y軸を複数の半導体層の積層方向に沿ってエミッタ側からコレクタ側に向けて定義して、第エミッタ層の中心付近が最小となるようy軸に沿って傾斜したインジウム含有量x及びそれに伴う伝導帯端ECBMのプロファイルを示している。この実施形態において、図9(b)に示すように、インジウム含有量xは0.3以上である。これは、InGaPは、インジウム含有量が0.3を下回ると間接バンドギャップを有するためである。かくして、InGaP層を通過する伝導電子に対する高い抵抗を回避できる。
伝導帯端のプロファイルを滑らかにするために、高ガリウム含有量領域に高濃度のn型ドーピングを導入してもよい。図10(a)は、図8に示したGaAsHBT300の実施形態であり、さらに、インジウム含有量プロファイルが最小となる位置、即ち、ガリウム含有量プロファイルが最大となる位置に高濃度のn型ドーピング360が導入されている。図10(b)は、インジウム含有量の分布が図9(b)に示したものと同じであり、且つインジウム含有量プロファイルが最小となる位置に平面的なn型ドーピング360がある場合に生じる伝導帯端ECBMのプロファイルを示している。図9(b)に示した結果と比較すると、伝導電子はより滑らかにエミッタからベースに流れることができ、その結果、より良い高周波動作が得られる。
図11(a)は、図8に示したGaAsHBT300の他の実施形態であり、第エミッタ層351は、インジウム含有量xが0.3である、ガリウムを多く含む厚いInGa1−xP層を備える。第エミッタ層351は、さらに、図11(b)に示す如く伝導帯端プロファイルを滑らかにするために、インジウム含有量xが0.3である層の両側に2つの平面的なn型ドーピング360を備える。ガリウムを多く含む厚いInGaP層は、擬似格子整合型ベース層内に生じる圧縮歪みを強力に相殺する。デバイス動作中のミスフィット転位の形成及び増殖がより効果的に防止される。
図12(a)は、図8に示したGaAsHBT300の他の実施形態を示している。図12(a)において、第エミッタ層351とベース340との間に、In Ga 1−z Pからなるエミッタ層352が導入されている。第エミッタ層352において、Vceoffを低減させるために、ベース側のインジウム含有量は、図12(b)に示すように、GaAsに整合した格子を有する層よりも大きくなっている。この場合、第エミッタ層352は付加的な圧縮歪みを導入する。しかしながら、機械的不安定性は、第エミッタ351内のガリウムを多く含む領域の引張歪みにより低減させることができる。ガリウムを多く含む厚いInGaPにより生じる強力な引張歪みは、第ベース341と第エミッタ352の両方における圧縮歪みを相殺し、これにより機械的安定性が確保される。エミッタからベースまでの伝導帯端プロファイルを滑らかにするために、2つの平面的なn型ドーピング領域360が導入されている。
図13A、図13B及び図13Cは、本発明の引張歪エミッタ層による歪み補償の効果を試験するために構成されたGaAsHBTの半導体層構造を示している。図13B及び図13Cは、本発明の実施形態にかかるGaAsHBTを示している。半導体層は、有機金属気相成長法によるエピタキシャル層成長を用いて構成されている。図13Aに示したGaAsHBTでは、エミッタは、インジウム含有量が0.48である格子整合したInGaP層と、該格子整合したInGaPエミッタとベースとの間の付加的なインジウムを多く含むIn Ga 1−z P層とを備える。インジウムを多く含むエミッタ層のインジウム含有量は、ベース側からエミッタ側にかけて0.65から0.48まで傾斜している。図13Bに示したGaAsHBTでは、ベース及びインジウムを多く含むIn Ga 1−z Pエミッタ内で生じる圧縮歪みを補償するために、インジウム含有量プロファイルが図9(b)に示したものと類似したガリウムを多く含むIn Ga 1−x Pエミッタ層が導入されている。ガリウムを多く含むIn Ga 1−x Pからなるこの2つの層は、図9(a)の第エミッタ層351に相当し、インジウムを多く含むIn Ga 1−z P層は、図12(a)の第エミッタ352に相当する。この実施形態のIn Ga 1−o Asからなるベースは第ベース層に相当する。図13Cに示したGaAsHBTでは、第エミッタ層は、より強力に歪みを補償するために、ガリウムを多く含む厚いIn Ga 1−x
P層を備える。携帯端末機器用電力増幅器の一般的な動作条件において、高温動作寿命(HTOL)試験を行う。このHTOL試験におけるバイアス条件は、Vce=3V、I=20mAである。試験デバイスのエミッタサイズは、2μm×20μm×2指である。試験中の接合温度は約210℃である。各デバイスについて、45のサンプルを試験する。図13D、図13E及び図13Fは、それぞれ図13A、図13B及び図13Cに示したGaAsHBTについてのHTOL試験の結果を示した図である。初期値に正規化したDC電流増幅率がストレス時間の関数としてプロットされている。歪み補償を行わない場合、図13Dに示すように、160時間の試験後に多数のサンプルが不具合を示している。しかしながら、歪み補償を行う場合、図13E及び図13Fに示すように、不具合の数は補償の度合いの強さの順に減少している。
図14Aは、図12に示したGaAsHBT300の実施形態を示しており、半導体層は、有機金属気相成長法によるエピタキシャル成長を用いて構成されている。第エミッタ層は、インジウム含有量が0.3であるガリウムを多く含む厚いIn Ga 1−x P層と、2つの平面的なn型ドーピング領域とを備える。GaAsHBTは、さらに、インジウム含有量が0.65から0.48まで傾斜したIn Ga 1−z Pからなるエミッタ層を備える。ベースは、0.1の均一なインジウム含有量を有するIn Ga 1−o As層(第ベース層)と、図7Aに示した第ベース層と同様の、0.1から0.12まで傾斜したインジウム含有量を有するIn Ga 1−q As層(第ベース層)とを備える。第ベース層を挿入した目的は、Vceoffを低減させるためである。InGaAsからなる第ベース層を用いるのは、GaAsHBT100及びGaAsHBT200のInGaAsベース層と同様に、Cbcを低減させるためである。この実施形態において、第及び第ベース層並びに第エミッタ層により生じる大きな圧縮歪みは、ガリウムを多く含む厚いIn Ga 1−x P層を備えた第エミッタ層により効果的に補償される。携帯端末機器用電力増幅器の一般的な動作条件でのHTOL試験を、図14Aに示したGaAsHBTに対して行う。また、従来技術に基づく擬似格子整合型InGaAsベースを有するGaAsHBTである、図14Bに示したGaAsHBTに対してもHTOL試験を行う。図14Bにおいて、ベース層はインジウム含有量を0.10で固定したInGaAsから構成されており、エミッタは格子整合したInGaPを備える。本発明についてのHTOL試験の結果を図14Cに示し、従来技術についてのHTOL試験の結果を図14Dに示す。従来技術のいくつかのサンプルは200時間後に機能しなくなる一方、本発明の実施形態にかかるGaAsHBTは、1000時間後でさえも全く不具合を示していない。全ベース厚さが同じであっても、図14Aに示したGaAsHBTのベース層中のインジウムの総量は、図14Bに示したGaAsHBTのそれよりも大きいことに注目すべきである。さらに、エミッタ−ベース接合近傍のInGaPエミッタのインジウム含有量は、図14Aに示したGaAsHBTの方が大きい。したがって、全圧縮歪みは、図14Bに示したGaAsHBTよりも図14Aに示したGaAsHBTも方がはるかに大きい。それにもかかわらず、図14Aに示したGaAsHBTは試験を通過する。
図14Eは、図14Aに示したGaAsHBT(円)とベース材料がGaAsである従来のHBT(三角形)について、測定されたCbcをIの関数としてプロットして示している。エミッタサイズは3μm×40μm×3指であり、Vceは0.5Vである。図14Eに示すように、ベースがInGaAsからなる図14Aに示したGaAsHBTのCbcは、特にIが大きいとき、即ち、ニー領域にあたるときに、ベースがGaAsからなる従来のHBTのCbcよりはるかに低い。
要約すると、本発明は以下の利点を有する。
1.擬似格子整合型InGaAsベース層を備えたGaAsHBTにおいて、エミッタ側からコレクタ側にかけて増加するインジウム含有量の傾斜を変化させたため、インジウムの総量が均一の、又は直線的に傾斜したインジウム含有量を有する単一のベース層と比較して少ない。結果として、格子不整合に起因するミスフィット転位が減少又は消滅する。しかも、コレクタ側に位置する高いインジウム含有量を有する第1ベース層により、Cbcが低減する。かくして、RF性能が改善される。一方、エミッタ側に位置する、インジウム含有量の傾斜が大きい第2ベース層にかかるドリフト電界は、DC電流増幅率の増加に寄与する。
2.エミッタ−ベース接合近傍にインジウムを多く含む領域を持つ擬似格子整合型InGaAsベース層を備えたGaAsHBTでは、Ic−Vce特性におけるターンオン電圧オフセットVceoffが低減されるが、一方、擬似格子整合型InGaAsベースを有する従来のGaAsHBTではこれは低減されない。かくして、電力増幅器のRF性能が改善される。InGaAsベースは、Cbcも低減させ、RF性能を改善する。
3.GaAsのバルク格子定数より大きいバルク格子定数でGaAsに擬似格子整合したベース層と、GaAsのバルク格子定数より小さいバルク格子定数でGaAsに擬似格子整合したエミッタ層とを備えたHBTでは、擬似格子整合型エミッタ層が、擬似格子整合型ベース層内の圧縮歪みを相殺する引張歪みを発生させる。かくして、機械的不安定性が低減し、長期間のデバイス動作中のミスフィット転位の形成及び増殖が防止される。
要約すると、本発明により提供されるHBTは、DC・RF特性が改善され、長期間動作中の機械的安定性が向上し、高周波動作が良くなったGaAsHBTとして、実際に、期待された目的を達成することができる。
図面についての上述の説明は、本発明の好ましい実施形態に関するものに過ぎない。依然として、当業者により本発明の主旨から逸脱しない多くの同等の局所的変形及び修正が可能であり、これらの変形及び修正は添付の特許請求の範囲によって定義される範囲に含まれると見なされるべきである。
100 GaAsHBT
110 GaAs基板
120 サブコレクタ
130 コレクタ
140 ベース
141 第1ベース層
142 第2ベース層
150 エミッタ

Claims (4)

  1. GaAs基板上にエピタキシャル成長され、前記GaAs基板上にコレクタ、前記コレクタ上にベース、前記ベース上にエミッタを形成する複数の半導体層を備えたヘテロ接合バイポーラトランジスタであって、
    前記ベースは、
    インジウム含有量mが0<m<1の範囲内であるInGa1−mAsからなる第ベース層と、
    前記第ベース層と前記エミッタとの間に挿入され、インジウム含有量nが0<n<1の範囲であるInGa1−nAsからなる第ベース層とを備え、
    前記第ベース層の平均インジウム含有量nは、前記第ベース層内の第ベース層側における前記インジウム含有量mより大きいことを特徴とするヘテロ接合バイポーラトランジスタ。
  2. 前記第ベース層の前記インジウム含有量nは第ベース層側からエミッタ側にかけて増加することを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
  3. 前記第ベース層の前記インジウム含有量mは0.03〜0.2であることを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
  4. 前記エミッタはGaAsに格子整合した第1エミッタ層を備え、前記エミッタは、さらに、前記第ベース層と前記第1エミッタ層との間に挿入された第2エミッタ層を備え、前記第2エミッタ層は、インジウム含有量vが0.53〜0.8であるInGa1−vPからなることを特徴とする請求項1記載のヘテロ接合バイポーラトランジスタ。
JP2017107666A 2015-09-04 2017-05-31 ヘテロ接合バイポーラトランジスタ Active JP6378398B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/846,110 US10256329B2 (en) 2015-09-04 2015-09-04 Heterojunction bipolar transistor
US14/846,110 2015-09-04

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016037147A Division JP2017050521A (ja) 2015-09-04 2016-02-29 ヘテロ接合バイポーラトランジスタ

Publications (3)

Publication Number Publication Date
JP2017195386A JP2017195386A (ja) 2017-10-26
JP2017195386A5 JP2017195386A5 (ja) 2018-01-11
JP6378398B2 true JP6378398B2 (ja) 2018-08-22

Family

ID=58190283

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2016037147A Pending JP2017050521A (ja) 2015-09-04 2016-02-29 ヘテロ接合バイポーラトランジスタ
JP2017107666A Active JP6378398B2 (ja) 2015-09-04 2017-05-31 ヘテロ接合バイポーラトランジスタ
JP2017107687A Active JP6676008B2 (ja) 2015-09-04 2017-05-31 ヘテロ接合バイポーラトランジスタ
JP2017107678A Active JP6462770B2 (ja) 2015-09-04 2017-05-31 ヘテロ接合バイポーラトランジスタ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2016037147A Pending JP2017050521A (ja) 2015-09-04 2016-02-29 ヘテロ接合バイポーラトランジスタ

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2017107687A Active JP6676008B2 (ja) 2015-09-04 2017-05-31 ヘテロ接合バイポーラトランジスタ
JP2017107678A Active JP6462770B2 (ja) 2015-09-04 2017-05-31 ヘテロ接合バイポーラトランジスタ

Country Status (4)

Country Link
US (1) US10256329B2 (ja)
JP (4) JP2017050521A (ja)
CN (1) CN106505100B (ja)
TW (1) TWI580037B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11201233B2 (en) 2019-07-19 2021-12-14 Shinichiro Takatani Compound semiconductor heterojunction bipolar transistor

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649088A (zh) * 2019-09-30 2020-01-03 厦门市三安集成电路有限公司 外延结构和低开启电压晶体管
US11990536B2 (en) 2021-12-31 2024-05-21 Nxp B.V. Bipolar transistors with multilayer collectors

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03124033A (ja) * 1989-10-09 1991-05-27 Fujitsu Ltd ヘテロ接合バイポーラ・トランジスタ
JPH04315437A (ja) * 1991-04-15 1992-11-06 Sumitomo Electric Ind Ltd ヘテロ接合バイポーラトランジスタ
JPH0669220A (ja) * 1991-10-09 1994-03-11 Furukawa Electric Co Ltd:The ヘテロ接合GaAs系バイポーラトランジスタ
JPH06104289A (ja) * 1992-09-18 1994-04-15 Hitachi Ltd 半導体装置およびそれを用いた増幅回路
JPH07254612A (ja) * 1994-03-14 1995-10-03 Furukawa Electric Co Ltd:The ヘテロ接合バイポーラトランジスタ
JPH0883806A (ja) * 1994-09-12 1996-03-26 Toshiba Corp ヘテロ接合バイポーラトランジスタ
JPH08241896A (ja) * 1995-03-06 1996-09-17 Toshiba Corp ヘテロ接合バイポーラトランジスタ(hbt)
JPH09102501A (ja) * 1995-10-05 1997-04-15 Fujitsu Ltd マルチエミッタ型ヘテロバイポーラトランジスタ
JPH09246281A (ja) * 1996-03-14 1997-09-19 Toshiba Corp ヘテロ接合バイポーラトランジスタ
JPH10178021A (ja) * 1996-12-18 1998-06-30 Fujitsu Ltd ヘテロバイポーラトランジスタ及びその製造方法
JPH11121461A (ja) * 1997-10-08 1999-04-30 Fujitsu Ltd ヘテロ接合バイポーラトランジスタ
JP2001135642A (ja) * 1999-11-04 2001-05-18 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合バイポーラトランジスタおよびその作製方法
JP2003273118A (ja) * 2002-03-15 2003-09-26 Hitachi Cable Ltd へテロ接合バイポーラトランジスタ
JP2004079679A (ja) * 2002-08-13 2004-03-11 Sumitomo Chem Co Ltd 化合物半導体及びそれを用いたバイポーラトランジスタ
JP4134715B2 (ja) * 2002-12-19 2008-08-20 住友電気工業株式会社 バイポーラトランジスタ
JP4158683B2 (ja) * 2003-11-18 2008-10-01 日立電線株式会社 ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハ
TWI229452B (en) * 2004-07-15 2005-03-11 Univ Nat Central Heterojunction bipolar transistor
JP2006210452A (ja) * 2005-01-26 2006-08-10 Sony Corp 半導体装置
TW200744206A (en) * 2006-05-30 2007-12-01 Univ Nat Cheng Kung Heterojunction bipolar transistor
TW200832699A (en) * 2007-01-18 2008-08-01 Univ Nat Central Heterojunction bipolar transistor having (In) (Al) GaAsSb/InGaAs base-collector structure
US20100006143A1 (en) * 2007-04-26 2010-01-14 Welser Roger E Solar Cell Devices
TW201212228A (en) * 2010-09-13 2012-03-16 Visual Photonics Epitaxy Co Ltd Heterojunction Bipolar Transistor structure with GaPSbAs base
CN103456780A (zh) * 2012-06-01 2013-12-18 稳懋半导体股份有限公司 伪晶型高电子迁移率晶体管和异质接面双极晶体管磊晶改良结构及其加工方法
JP2015095552A (ja) * 2013-11-12 2015-05-18 日立金属株式会社 ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハ及びヘテロ接合バイポーラトランジスタ素子
US9231088B2 (en) * 2014-01-16 2016-01-05 Triquint Semiconductor, Inc. Emitter contact epitaxial structure and ohmic contact formation for heterojunction bipolar transistor
JP6254046B2 (ja) * 2014-05-26 2017-12-27 住友化学株式会社 ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハ及びヘテロ接合バイポーラトランジスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11201233B2 (en) 2019-07-19 2021-12-14 Shinichiro Takatani Compound semiconductor heterojunction bipolar transistor

Also Published As

Publication number Publication date
CN106505100B (zh) 2020-06-19
JP6676008B2 (ja) 2020-04-08
JP6462770B2 (ja) 2019-01-30
CN106505100A (zh) 2017-03-15
JP2017195387A (ja) 2017-10-26
JP2017195388A (ja) 2017-10-26
US20170069739A1 (en) 2017-03-09
JP2017050521A (ja) 2017-03-09
TW201711189A (zh) 2017-03-16
JP2017195386A (ja) 2017-10-26
TWI580037B (zh) 2017-04-21
US10256329B2 (en) 2019-04-09

Similar Documents

Publication Publication Date Title
US7038250B2 (en) Semiconductor device suited for a high frequency amplifier
JP6378398B2 (ja) ヘテロ接合バイポーラトランジスタ
CN109671769B (zh) 异质结双极晶体管
US10002950B1 (en) Bipolar transistor and method for producing the same
JP2017195386A5 (ja)
JP2017195387A5 (ja)
JP2017195388A5 (ja)
Snodgrass et al. Graded base type-II InP/GaAsSb DHBT with f T= 475 GHz
Welser et al. Role of neutral base recombination in high gain AlGaAs/GaAs HBT's
US20070096150A1 (en) Heterojunction bipolar transistor
US11955518B2 (en) Epitaxial structure and transistor including the same
JP7403201B2 (ja) 化合物半導体ヘテロ接合バイポーラトランジスタ
JP3629247B2 (ja) ダブルヘテロ接合バイポーラ・トランジスタ
US5572049A (en) Multi-layer collector heterojunction transistor
JP5217110B2 (ja) 半導体装置
JP2021019089A5 (ja)
Jin et al. Current transport mechanisms and their effects on the performances of InP-based double heterojunction bipolar transistors with different base structures
US10818781B2 (en) Heterojunction bipolar transistor structure with a bandgap graded hole barrier layer
Mueller et al. TCAD Simulation of InP DHBTs With an In 53.2 Ga 46.8 As Base and InGaAsP Collector Grading
Wu et al. A Comparative Study of DC and Microwave Characteristics of Lattice-Matched InP HBTs and Metamorphic HBTs Grown by MBE
JP2014183145A (ja) ヘテロ接合バイポーラトランジスタ
JP2004022835A (ja) ヘテロ接合バイポーラトランジスタ用エピタキシャルウェハ及びヘテロ接合バイポーラトランジスタ
JP2007294782A (ja) 半導体装置
JP2001044213A (ja) ヘテロバイポーラトランジスタ用エピタキシャルウエハ
JP2013008914A (ja) トランジスタ素子

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171117

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180626

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180726

R150 Certificate of patent or registration of utility model

Ref document number: 6378398

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250