JP6318568B2 - 半導体チップをフォイルから取り外すための方法 - Google Patents

半導体チップをフォイルから取り外すための方法 Download PDF

Info

Publication number
JP6318568B2
JP6318568B2 JP2013236821A JP2013236821A JP6318568B2 JP 6318568 B2 JP6318568 B2 JP 6318568B2 JP 2013236821 A JP2013236821 A JP 2013236821A JP 2013236821 A JP2013236821 A JP 2013236821A JP 6318568 B2 JP6318568 B2 JP 6318568B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
foil
image
steps
removal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013236821A
Other languages
English (en)
Other versions
JP2014107555A (ja
Inventor
アーンスト バルメットラー
アーンスト バルメットラー
アーヴィン ロドリゲス
アーヴィン ロドリゲス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Besi Switzerland AG
Original Assignee
Besi Switzerland AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Besi Switzerland AG filed Critical Besi Switzerland AG
Publication of JP2014107555A publication Critical patent/JP2014107555A/ja
Application granted granted Critical
Publication of JP6318568B2 publication Critical patent/JP6318568B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67132Apparatus for placing on an insulating substrate, e.g. tape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B43/00Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
    • B32B43/006Delaminating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67288Monitoring of warpage, curvature, damage, defects or the like
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/756Means for supplying the connector to be connected in the bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757Means for aligning
    • H01L2224/75753Means for optical alignment, e.g. sensors
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10S156/918Delaminating processes adapted for specified product, e.g. delaminating medical specimen slide
    • Y10S156/93Semiconductive product delaminating, e.g. delaminating emiconductive wafer from underlayer
    • Y10S156/931Peeling away backing
    • Y10S156/932Peeling away backing with poking during delaminating, e.g. jabbing release sheet backing to remove wafer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10S156/934Apparatus having delaminating means adapted for delaminating a specified article
    • Y10S156/941Means for delaminating semiconductive product
    • Y10S156/943Means for delaminating semiconductive product with poking delaminating means, e.g. jabbing means
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/11Methods of delaminating, per se; i.e., separating at bonding face
    • Y10T156/1105Delaminating process responsive to feed or shape at delamination
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/11Methods of delaminating, per se; i.e., separating at bonding face
    • Y10T156/1168Gripping and pulling work apart during delaminating
    • Y10T156/1179Gripping and pulling work apart during delaminating with poking during delaminating [e.g., jabbing, etc.]
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/19Delaminating means
    • Y10T156/1978Delaminating bending means
    • Y10T156/1983Poking delaminating means

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Die Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

本発明は、いわゆる予備剥離段階中に薄い半導体チップをフォイルから取り外すための方法に関する。
半導体チップは一般的にフレームによって保持されるフォイル上に供給され、それはまた、半導体実装機器、いわゆるダイボンダ上の処理のための、テープとしてこの分野で知られている。半導体チップは、このフォイルに接着する。フォイルを備えたフレームが、移動可能なウエハテーブルによって収容される。ウエハテーブルは、ある位置で次々に半導体チップを供給するために移動され、および、供給された半導体チップはチップグリッパーによって取り上げられて基板上に循環配置される。フォイルからの供給された半導体チップの除去は、フォイルの下に配置される(ダイエジェクタとしてこの分野で知られている)チップエジェクタで支えられる。
半導体チップの取り外しは、一般的に2段階、すなわち、半導体チップがチップグリッパーによる補助なしでダイエジェクタによってフォイルから少なくとも部分的に取り外される第1の段階、およびチップグリッパーが半導体チップをつかんでかつそれをフォイルから完全に取り外す第2の段階で生じる。第1の段階は、「予備剥離」段階として専門家によって知られている。ダイエジェクタは、針または移動可能なキャリッジまたは昇降することができるいくつかのプレートのような機械的に移動可能な手段、および、セットアップ段階で決定され、設定される必要がある機械手段が移動される方法を決定するいくつかのパラメータを備える。パラメータは、予備剥離プロセスが一方では最も短い可能な期間内に生じ、および他方では半導体チップが損傷を受けないような方法で設定される必要がある。予備剥離プロセスがあまりに迅速に実行される場合、半導体チップがバラバラになる可能性がある。
スイス特許出願第453/12号明細書 特開2010−114441A号広報 特開2010−171426A号広報
予備剥離段階中のフォイルからの半導体チップの取り外しを改善することが、本発明の目的である。
本発明は、一般に予備剥離段階中に半導体チップをフォイルから取り外すための方法に関する。予備剥離段階は、チップグリッパーが取り外しに関与していない段階である。第1の態様に従って、本発明は取り外しプロセスの予備剥離ステップの継続期間を各々規定する時間間隔を決定して設定するためのセットアップ段階を含むような方法に関し、各予備剥離ステップ中に半導体チップの少なくとも1つの領域が、まずフォイルにくっついたままで曲げられ、その後フォイルから外れる。セットアップ段階は、以下の諸ステップを含む:
半導体チップの表面上へ実質的に垂直に当る光によって、除去されるべき半導体チップを照明するステップ;
その持続期間が決定されるべき各予備剥離ステップの間以下の諸ステップを実施するステップ:
予備剥離ステップを開始するステップ;
チェックが半導体チップのどの周辺領域も所定の輝度値より暗くない結果に至るまで
2つのステップ:
半導体チップの画像の録画および時間間隔の予備剥離ステップの開始から経過した画像への割り当てステップ、および
画像内で半導体チップの周辺領域が所定の輝度値より暗いかどうかをチェックするステップ;を繰り返すステップ;
ならびに最後の録画された画像と関連する時間間隔またはそこから生じる時間間隔を予備剥離ステップに割り当てるステップ。
第2の態様に従って、本発明は、フォイルの取り外しが予備剥離段階中にリアルタイムで監視される方法に関する。この方法は、以下の諸ステップを含む:
半導体チップの表面上へ実質的に垂直に当る光によって除去されるべき半導体チップを照明するステップ;
少なくとも1つの予備剥離ステップを実施するステップであって、半導体チップの少なくとも1つの領域がまずフォイルにくっついたままで曲げられ、その後フォイルから外れ、少なくとも1つの予備剥離ステップの各々が、以下の諸ステップを含むステップ:
予備剥離ステップを開始するステップ;
チェックが半導体チップのどの周辺領域も所定の輝度値より暗くない結果になるまで
2つのステップ:
半導体チップの画像の録画ステップおよび
画像内で半導体チップの周辺領域が所定の輝度値より暗いかどうかをチェックするステップ;を繰り返すステップ;ならびに
最後の予備剥離ステップの終わりにチップグリッパーによって半導体チップを握持してかつフォイルからの半導体チップの取り外しを完了するステップ。
予備剥離段階でのフォイルからの半導体チップの取り外しが、例えば昇降可能プレートを備えたダイエジェクタを用いて生じる。この場合、予備剥離ステップでの上述した開始は、まだ降ろされてない最も外側のプレートの降下を含有する。
予備剥離段階でのフォイルからの半導体チップの取り外しは、また、フォイルの表面と平行して移動可能であるキャリッジを用いて実行されることができる。この場合、予備剥離ステップでの上述した開始は、所定の距離だけのキャリッジの移動を含む。
本明細書の一部に組み込まれてそれを構成する添付の図面が、本発明の1つ以上の実施態様を例示し、かつ詳細な説明と共に、本発明の原理および実現を説明するのに役立つ。図は、一定の比率でない。図面の説明は以下の通りである:
本発明に従うプロセスを実行するために必要とされる半導体実装装置の構成要素の相互の配置を例証として図式的に示す; 昇降可能プレートの配置の平面図を示す、および カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。 カメラによって録画される画像を示す。
序文ですでに言及されたように、ウエハの半導体チップはフレームに締着されるフォイルに接着する。フォイルを備えたフレームが、ウエハテーブルによって収容される。チップグリッパーを用いて取られるべき次のそれぞれの半導体チップが、ピック位置でウエハテーブルによって利用可能にされる。フォイルからの供給された半導体チップの取り外しは、フォイルの下に配置されるダイエジェクタで支えられる。半導体実装装置は、その視野がピック位置に向けられてかつ供給された半導体チップの位置を決定するために用いられるカメラを含有する。このカメラは、本発明に従ってかつ取り外しプロセスの最適化および/または監視に関する異なるプロセスに対して半導体チップの直接照明と組み合わせて用いられる。これらのプロセスは、以下の通りである:
−ダイエジェクタに対する半導体チップの正確な位置合わせ;
−半導体チップの接着挙動の決定;
−半導体チップをフォイルから取り外すためにダイエジェクタを制御するパラメータの決定;
−フォイルからのチップの取り外しの監視、および
−各半導体チップに対するフォイルからの取り外しプロセスの個々の制御。
これらのプロセスが、以下で詳細に説明される。
図1は、例証として本発明に従うプロセスを実行するために必要である半導体実装装置の構成要素の相互の配置を図式的に示す。これらの構成要素は、半導体チップ3を備えたフォイル2を収容するウエハテーブル1、ダイエジェクタ4、カメラ5、ならびに半透鏡6、光学素子7および光源8を備える照明装置、画像処理装置9を備える。カメラ5は、一般的に半導体チップとして供給され、および、光学素子7は、光源8がその焦点に配置される開口および/またはレンズである。光源8は、例えばLEDである。照明装置の光線10が、供給された半導体チップ3A上で、数度の所定の許容誤差値内で垂直に当たることが本発明にとって重要である。カメラ5は、それらがカメラ5の視野内に位置する限り、供給された半導体チップ3Aによって、更に、隣接する半導体チップ3Bによって垂直に反射される光線を検出してかつ画像処理装置9に録画された画像を供給する。
本特許出願の出願日になお未公開である(特許文献1)にて詳細に説明されたように、本発明はダイエジェクタ4を参照することで下に説明される。この種のダイエジェクタ4は、xおよびyによって指定される方向に平行にかつ垂直に位置合わせされるいくつかのプレート11、すなわちこの場合プレート11AおよびL字状プレート11Bを備える。図2は、z方向としてここで指定される、フォイル表面に垂直に延在する方向に昇降されることができるプレート11のこの種の配置を平面図で示す。z方向は、図2の描画面に垂直に延在する。フォイル2は、レベルz=0に位置している。制御装置によって制御される駆動装置が、プレート11を共に持ち上げて、その後所定の順序および所定の進行で時間とともに、最も外側のプレートから始めて一対ずつそれらを降ろすことを可能にする。
図3から13は、カメラ5によって録画される、中心半導体チップ3Aおよび隣接する半導体チップ3Bの画像を示す。これらのスナップショットのために用いられる半導体チップは、いわゆるダミーチップ、すなわち無構造チップである。
図3は、ダイエジェクタ4より上に位置している半導体チップ3Aおよび隣接する半導体チップ3Bの一部を示す。半導体チップ3A、更には隣接する半導体チップ3Bは平坦であり、それでそれらはチップに垂直に当たる照明装置の光線10を垂直な方向にカメラ5へ反射して、画像内に明るく見える。鋸引きによって生成された半導体チップ3間の溝12は、画像内に暗く見える。破線は、十字線の形でカメラ5の視野の中心を示す。図4は、その周辺領域13が下方へ曲げられている、ダイエジェクタ4より上の半導体チップ3Aを示す。半導体チップ3Aの中心平坦領域は、照明装置の光を垂直にカメラ5へ反射して、画像内に明るく見える。半導体チップ3Aの下方へ曲げられた周辺領域13は照明装置の光を角度方向に反射し、それでここで反射される光線がカメラ5に到達しない。半導体チップ3Aの下方へ曲げられた周辺領域13は、したがって、画像内に暗くまたは黒にさえ見える。ダイエジェクタ4より上に設けられる半導体チップ3Aの周辺領域13の挙動がカメラ5を用いて検出されて、かつ上述したプロセスの最適化および/またはチェックのために以下に記載するように用いられる。これは、以下のいくつかのプロセスに対して説明される:
1.ダイエジェクタに対する半導体チップの正確な位置合わせ
ウエハテーブル1は、自動半導体実装機械によって自動的にまたは手動でオペレータによって、半導体チップ3Aがダイエジェクタ4より上に位置するようにダイエジェクタ4に対して(移動および回転によって)配置されてかつ向けられ、半導体チップ3Aの縁部が、ダイエジェクタ4の外側L字状プレート11とできるだけ平行に位置合わせされる。理想的なセンタリングの場合、半導体チップ3Aは、一般的に0.3mmである所定の距離だけ全ての側面上で最も外側のプレート11を越えてはみ出る。ダイエジェクタ4に対する半導体チップ3Aの正確な位置合わせは、次に以下の諸ステップによって生じる:
−所定の高さz>0へのプレート11の持上げ。
高さzは有利には、半導体チップ3Aの周辺領域13がフォイル2から取り外されるように必要な大きさにされる。一度半導体チップ3Aの周辺領域13がフォイル2から外れると、半導体チップ3Aは、画像内に明るく見える。隣接する半導体チップ3Bの周辺領域14は、フォイル2によって上方へ曲げられて、したがって、画像内に黒い領域として見える。
−カメラ5による画像の録画。
半導体チップ3Aが中心におかれた時、画像内に黒く見える隣接する半導体チップ3Bの周辺領域14は全て等しい広さである。半導体チップ3Aがダイエジェクタ4に対して中心におかれない場合、図5にて図示したように、画像内に黒く見える直接隣接する半導体チップ3Bの周辺領域14は異なる幅を有する。
−4つの黒い周辺領域の幅BからBの決定。
−それによってウエハテーブル1がx方向およびy方向に移動される必要がある、補正値Δx=1/2(B−B)およびΔy=1/2(B−B)の算出、または、それによって半導体チップ3がダイエジェクタ4のプレート11に対して中心におかれるように、ダイエジェクタ4がx方向およびy方向に移動される必要がある、補正値Δx=1/2(B−B)およびΔy=1/2(B−B)の算出。
図6は、半導体チップ3Aおよび隣接する半導体チップ3Bの画像を示し、相互に反対側の隣接する半導体チップ3B1の周辺領域14Aが等しい広さ、および、相互に反対側の隣接する半導体チップ3B2の周辺領域14Bが等しい広さである。この場合、半導体チップ3Aはダイエジェクタ4に対して中心におかれる。
このステップは、センタリングを検証するおよび/または改善するために繰り返されることができる。
2.半導体チップの接着挙動の決定
フォイル2の粘着性がフォイル毎に変動するので、半導体チップ3は種々のウエハ内のフォイル2に、異なってより強い程度で接着する。半導体チップの接着挙動またはフォイルの粘着性は、以下の諸ステップによって決定されることができる:
1.所定の高さzへのプレート11の持上げ。
2.z=zの設定。
3.所定の持続期間Δtが経過することの許容。
4.カメラ5による画像の録画。
5.半導体チップの表面全体が画像内に明るく見えるかの検証。画像内に暗く見える周辺領域がなおある場合、これは周辺領域がフォイルになお接着していることを意味する。
6.これが事実ならば:
半導体チップがもはやいかなる暗い周辺領域も含有しないようになるまで以下の諸ステップを繰り返す:
6.1 所定の距離Δzだけのプレート11の更なる持上げ;
6.2 新規の値z=z+Δzの設定;
6.3 持続期間Δtが経過することの許容、および
6.4 カメラ5による画像の録画、および
6.5 半導体チップの表面全体が画像内に明るく見えるか、またはそれがなお暗い周辺領域を含有するかの検証。
決定された高さzは、粘着性に対する測度である。
3.予備剥離段階で半導体チップをフォイルから取り外すためにダイエジェクタを制御するパラメータの決定
フォイルからの半導体チップの取り外しに関するパラメータは、通常、実装プロセスの開始より前に各ウエハに対して個々に、または任意選択で1ロットのいくつかのウエハに対して決定される必要があり、かつ、自動半導体実装機械の上に設定される必要がある。パラメータは一方ではできるだけ迅速にかつ他方ではどの半導体チップも損傷されるかまたは破壊されることがないような遅さで、取り外しプロセスが生じるような方法で決定される必要がある。昇降可能プレート11を備えたダイエジェクタ4の選ばれた例では、プレート11が所定の順序および所定の時間的進行で最も外側のプレートから始めて、最初は所定の高さzに共同で持ち上げられ、その後、プレート11が降ろされるような方法でフォイル2からの半導体チップ3Aの取り外しプロセスが生じる。全てのプレート11が高さzに持ち上げられた時点が、t=0によって指定される。2つの最も外側のプレート11が降ろされる時点が、tによって指定される。第2の最も外側のプレート11が降ろされる時点が、tによって指定される。第3の最も外側のプレート11が降ろされる時点が、tによって指定される、など。
以下のパラメータが決定される必要がある:
−高さz
フォイル2が高さを増加させることによってより容易に半導体チップ3Aから外れるので、高さzは一方ではできるだけ高いべきである。他方では、取り外されるべき半導体チップ3Aに面するそれらの周辺領域14がこのプロセスで上方へ曲げられるので、高さzは、隣接する半導体チップ3B内の応力があまり高くならないようなだけの高さでなければならない。
−持続期間Δt=t−t、Δt=t−t、Δt=t−tなど
まだ降ろされてないプレート11を越えてはみ出る半導体チップ3Aの周辺領域がそれぞれの持続期間の終わりでフォイル2から完全に取り外されるような方法で、持続期間Δt、Δt、Δtなどの各々が決定されなければならない。この種の持続期間があまりに短い長さに設定される場合、半導体チップ3Aが更なる取り外しプロセス中に破壊される高い確率がある。持続期間があまりに長い長さに設定される場合、取り外しプロセスは必要以上に長くなり、それが自動半導体実装機械のスループットを低下させる。
高さzは、以下の諸ステップによって決定される:
1.所定の高さzへのプレート11の持上げ。
2.z=zの設定。
3.カメラ5による画像のYPS_英日・日英トライアル(特許)録画および直接隣接する半導体チップ3Bの黒い周辺領域14の幅B(i=1から4)の測定。幅BからBまで導かれる幅Bの決定。
4.決定された幅Bが所定の全幅を上回らない場合:
決定された幅Bが全幅より大きくなるまで、以下の諸ステップを繰り返す:
4.1 所定の距離Δzだけのプレート11の更なる持上げ;
4.2 新規の値z=z+Δzの設定、および
4.3 カメラ5による画像の録画および直接隣接する半導体チップ3Bの黒い周辺領域14の新規の幅BからBの決定;
4.4 新規の幅Bの決定;
4.5 決定された幅Bが全幅を上回るかのチェック。
5.最終値z=z−Δzまでの高さzの決定。
幅BからBに導かれる幅Bは、例えばBからBの平均または幅BからBの最大である。
図7から9は、次のように半導体チップ3Aおよび隣接する半導体チップ3Bの状態を示す:
図7:ステップ3の後、すなわちプレート11が高さzに持ち上げられた状態。
図8:ステップ4.1から4.5を通しての第1の経過の後、すなわちプレート11が高さz+Δzに持ち上げられた状態。
図9:ステップ4.1から4.5の3回経過の後、すなわちプレート11が高さz+3*Δzに持ち上げられた状態。
ダイエジェクタ4のプレート11を越えてはみ出る半導体チップ3Aの周辺領域がすでにフォイル2から取り外された時点で、図7から9内に示される録画が、それぞれなされた。
持続期間Δt、Δt、Δtなどは、プレート11が、高さzに持ち上げられおよび、なおまだ降ろされていないプレート11を越えてはみ出る半導体チップ3の周辺領域でフォイル2が完全に取り外される時点を決定するために、フォイル2からの半導体チップの取り外しがプレート11の段階的な降下中に監視されるように決定される。プレート11は少なくともそれらがフォイル2にもはや接触しないような程度までそれぞれ降ろされる。
これは、例えば以下の諸ステップによって生じる:
1.最も外側のプレート11の降下。
2.半導体チップ全体が初めて明るく見えるまで、以下の諸ステップの繰り返し:
2.1 カメラ5による画像の録画、および
2.2 半導体チップ3Aの周辺領域13の少なくとも1つがなお黒いかまたは半導体チップ3Aの全体が明るく見えるかどうかという点での画像処理装置9による画像の評価;
3.半導体チップ3A全体が明るく見えた第1の画像の録画までのステップ1でのプレート11の降下からの持続期間の決定。
ステップ2はまた、カメラ5が所定の時間的進行で次々に画像を録画し、および、画像がその後評価されるような方法で、実行されることができる。
図10から13は、次のように半導体チップ3Aおよび隣接する半導体チップ3Bの状態を示す:
図10:時点tで、すなわちプレート11の持上げのすぐ後、プレート11を越えてはみ出る半導体チップ3Aの周辺領域13がフォイル2からまだ外れていない状態。
図11:時点tで、プレート11を越えてはみ出る半導体チップ3Aの周辺領域13がフォイル2から外れ、したがって、また明るく見える状態。
図12:時点tの直後で、2つの最も外側のプレート11が降ろされた後で、かつ高さzにとどまっているプレート11を越えてはみ出る半導体チップ3Aの周辺領域13がフォイル2から外れる前の状態。
図13:時点tで、高さzにとどまっているプレート11を越えてはみ出る半導体チップ3Aの周辺領域13が、フォイル2から外れた状態。
時点tの直後の状態、2つの第2の最も外側のプレート11が降ろされた後、および高さzでとどまっているプレート11を越えてはみ出る半導体チップ3Aの周辺領域13がフォイル2から外れる前は、図4内に示される状態に対応する。時点tの状態は、図13内に再び示される状態に対応する。
半導体チップ3がフォイル2により強く接着するウエハの領域が、通常知られている。持続期間Δt、Δt、Δtなどはしたがって有利には、ウエハのいくつかの位置で決定され、および、その最も長いものが次いで最終の持続期間として選ばれてかつプロセスパラメータとして記憶される。代わりとして、決定された持続期間Δt、Δt、Δtなどから導かれる持続期間がプロセスパラメータとして記憶されることができる。導かれた持続期間は、例えば所定の安全持続期間Δtだけ延長された持続期間である。その後、ウエハは、次いでこのように決定された取り外しプロセスに対するパラメータによって処理される。
4.予備剥離段階でのフォイルからの半導体チップの取り外しの監視
フォイルからの半導体チップの取り外しがチップグリッパーのいかなる援助もなしで予備剥離として生じ、かつ、チップグリッパーがカメラ5の視野内にまだない限り、カメラ5が、例えば以下の諸ステップによって、取り外しプロセスを監視するために用いられることができる:
1.それぞれの持続期間ΔtまたはΔtまたはΔtなどの満了の後のカメラ5による画像の録画。
2.半導体チップ全体が画像内に明るく見えるかどうかの、画像処理装置9による画像の評価。
これが事実ならば:取り外しプロセスの継続。
これが事実でない場合:現在の取り外しプロセスの終了と警報の発行。
5.予備剥離段階での各半導体チップに対するフォイルからの取り外しプロセスの個々の制御
方法3および4は、各半導体チップに対する予備剥離段階中にフォイルからの取り外しプロセスを個々に制御するために組み合わせられてかつわずかに変更されることができる。これは、例えば以下の諸ステップによる方法によって提供される:
1.新規のウエハに対して個々にまたはウエハのロット全体に対してのどちらかで、方法3内に記述されるような高さzの決定。
2.以下の諸ステップによるウエハの半導体チップの処理:
2.1 高さzへのプレート11の持上げ。
2.2 以下を含む少なくとも1つの予備剥離ステップの実施
2.2.1 最も外側のプレート11の降下。
2.2.2 任意選択で、所定の持続期間の間の待機。
2.2.3 カメラ5による画像の録画。
2.2.4 半導体チップ全体が画像内に明るく見えるかどうかという点での画像処理装置9による画像の評価。
これが事実でない場合:ステップ2.2.2から2.2.4の繰り返し。
これが事実ならば:次の最も外側のプレートの降下、すなわちまだ降ろされていない次の最も外側のプレートに対するステップ2.2.1によって次の予備剥離ステップを続けるか、またはチップグリッパーによって半導体チップを握持し続け、かつフォイルからの半導体チップの取り外しを完了する。
このプロセスでは、まだ降ろされてないプレート11を越えてはみ出る半導体チップ3Aの周辺領域内の半導体チップ3Aからフォイル2が完全に外れるときはいつでも、次のプレート11が常に降ろされる。最後のプレートが降ろされるまで、またはチップグリッパーが半導体チップをつかむことが可能でかつ取り外しプロセスの最後の部分を支持するまで、これは生じる。
本発明は、上述したダイエジェクタ4に限定されず、フォイル2が段階的にまたは連続的に半導体チップから取り外される各プロセスに適用されることができる。特に、本発明に従う方法は、また、例えば(特許文献2)内に記述されるダイエジェクタのような降下可能プレートを備えた他のダイエジェクタに、または(特許文献3)内に記述されるダイエジェクタのような移動可能なキャリッジを備えたダイエジェクタに用いられることができる。この場合、プレートの段階的降下は、キャリッジの段階的移動に対応する。
本発明の実施態様および用途が図と共に記載されたとはいえ、前述されたものよりさらに多くの変更が本願明細書において発明の概念から逸脱することなく可能であることは、この開示の恩恵を有する当業者に明白である。本発明は、それゆえに添付の請求の範囲およびそれらの同等物の趣旨における以外制限されるべきでない。
1 ウエハテーブル
2 フォイル
3、3A、3B、3B1、3B2 半導体チップ
4 ダイエジェクタ
5 カメラ
6 半透鏡
7 光学素子
8 光源
9 画像処理装置
10 光線
11、11A、11B プレート
12 溝
13、14、14A、14B 周辺領域

Claims (4)

  1. 半導体チップをフォイルから取り外すための方法であって、前記方法が、各々が前記取り外しプロセスの予備剥離ステップの継続期間を規定する時間間隔を決定してかつ設定するためのセットアップ段階を含み、各予備剥離ステップ中に、前記半導体チップの少なくとも1つの領域が、まず前記フォイルにくっついたままでかつ曲げられ、かつその後前記フォイルから外れ、前記セットアップ段階が以下のステップ、すなわち:
    前記半導体チップの表面上へ実質的に垂直に当たる光によって除去されるべき半導体チップを照明するステップ;
    その持続期間が決定されるべき各予備剥離ステップに対して以下の諸ステップ、すなわち:
    前記予備剥離ステップを開始するステップ;
    下記チェックが前記半導体チップのどの周辺領域も所定の輝度値より暗くない結果に至るまで
    2つのステップ:
    前記半導体チップの画像の録画および前記予備剥離ステップの開始から経過した前記画像に時間間隔を割り当てるステップ、および、
    前記画像の中で、前記半導体チップの周辺領域が所定の輝度値より暗いかどうかチェックするステップ;を繰り返すステップ;ならびに
    前記予備剥離ステップを最後の録画された画像と関連する時間間隔またはそこから導かれる時間間隔に割り当てるステップを実施するステップを含むことを特徴とする方法。
  2. 半導体チップをフォイルから取り外すための方法であって、前記方法が、以下のステップ、すなわち:
    前記半導体チップの表面上へ実質的に垂直に当たる光によって除去されるべき半導体チップを照明するステップ;
    少なくとも1つの予備剥離ステップを実施するステップであって、前記半導体チップの少なくとも1つの領域が、まず前記フォイルにくっついたままでかつ曲げられ、かつその後前記フォイルから外れ、前記少なくとも1つの予備剥離ステップの各々が、以下の諸ステップ、すなわち:
    前記予備剥離ステップを開始するステップ;
    下記チェックが前記半導体チップのどの周辺領域も所定の輝度値より暗くない結果に至るまで
    2つのステップ、すなわち:
    半導体チップの画像の録画ステップおよび、
    前記画像の中で、前記半導体チップの周辺領域が所定の輝度値より暗いかどうかチェックするステップ;を繰り返すステップを含むステップ;ならびに
    最後の予備剥離ステップの終わりに、チップグリッパーによって前記半導体チップを握持してかつ前記フォイルからの前記半導体チップの取り外しを完了するステップを含むことを特徴とする方法。
  3. 前記方法がさらに、前記フォイル(2)からの前記半導体チップ(3)の前記取り外しのために昇降可能プレート(11)を備えたダイエジェクタ(4)を用いるステップであって、前記少なくとも1つの予備剥離ステップ内の上述した開始が、まだ降ろされていない最も外側のプレートの降下を含有するステップを含むことを特徴とする請求項1または2に記載の方法。
  4. 前記方法がさらに、前記フォイル(2)からの前記半導体チップ(3)の取り外しのために、前記フォイル(2)の表面と平行して移動可能であるキャリッジを備えたダイエジェクタ(4)を用いるステップであって、前記少なくとも1つの予備剥離ステップ内の上述した開始が、所定の距離だけの前記キャリッジの移動を含むステップを含むことを特徴とする請求項1または2に記載の方法。
JP2013236821A 2012-11-23 2013-11-15 半導体チップをフォイルから取り外すための方法 Active JP6318568B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CH02518/12A CH707236B1 (de) 2012-11-23 2012-11-23 Verfahren zum Ablösen von Halbleiterchips von einer Folie.
CH02518/12 2012-11-23

Publications (2)

Publication Number Publication Date
JP2014107555A JP2014107555A (ja) 2014-06-09
JP6318568B2 true JP6318568B2 (ja) 2018-05-09

Family

ID=50679141

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013236821A Active JP6318568B2 (ja) 2012-11-23 2013-11-15 半導体チップをフォイルから取り外すための方法

Country Status (10)

Country Link
US (1) US9240334B2 (ja)
JP (1) JP6318568B2 (ja)
KR (1) KR102163824B1 (ja)
CN (1) CN103839772B (ja)
CH (1) CH707236B1 (ja)
DE (1) DE102013112666A1 (ja)
FR (1) FR2998711B1 (ja)
MY (1) MY161210A (ja)
SG (1) SG2013079017A (ja)
TW (1) TWI606499B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023733B2 (ja) 2018-02-09 2022-02-22 株式会社Screenホールディングス 判定装置、判定方法、錠剤印刷装置および錠剤印刷方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH706280B1 (de) * 2012-03-30 2016-03-15 Esec Ag Verfahren zum Ablösen eines Halbleiterchips von einer Folie.
KR102231293B1 (ko) * 2014-02-10 2021-03-23 삼성전자주식회사 다이 본딩 장치
DE102016001602A1 (de) * 2016-02-11 2017-08-17 Mühlbauer Gmbh & Co. Kg Vorrichtung und Verfahren zum Lösen auf einem Substral bereitgestellter elektronischer Bauteile mittels einer Strahlenquelle
JP7274902B2 (ja) 2019-03-25 2023-05-17 ファスフォードテクノロジ株式会社 半導体製造装置および半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH643959A5 (de) * 1978-04-14 1984-06-29 Siemens Ag Verfahren und vorrichtung zur automatischen lageerkennung von halbleiterchips.
JPS6215831A (ja) * 1985-07-12 1987-01-24 Matsushita Electronics Corp 半導体ペレツト検出装置
JP2771190B2 (ja) * 1988-10-07 1998-07-02 株式会社日立製作所 スルーホール充填状態検査方法およびその装置
JP2589411B2 (ja) * 1990-12-27 1997-03-12 シャープ株式会社 チップ位置検出方法
KR19990038969U (ko) * 1998-04-01 1999-11-05 구자홍 미세칩 분리 장치
JPH11345865A (ja) * 1998-06-01 1999-12-14 Sony Corp 半導体製造装置
JP4151816B2 (ja) * 2000-08-25 2008-09-17 芝浦メカトロニクス株式会社 半導体製造装置
DE10347543B4 (de) * 2003-10-14 2006-07-13 Mühlbauer Ag Ablösevorrichtung zum Ablösen elektronischer Bauteile von einem Träger
US7240422B2 (en) * 2004-05-11 2007-07-10 Asm Assembly Automation Ltd. Apparatus for semiconductor chip detachment
JP5054949B2 (ja) * 2006-09-06 2012-10-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
MY150953A (en) * 2008-11-05 2014-03-31 Esec Ag Die-ejector
CH699851A1 (de) * 2008-11-05 2010-05-14 Esec Ag Chip-Auswerfer und Verfahren zum Ablösen und Entnehmen eines Halbleiterchips von einer Folie.
SG163493A1 (en) * 2009-01-22 2010-08-30 Esec Ag Die ejector
US8092645B2 (en) * 2010-02-05 2012-01-10 Asm Assembly Automation Ltd Control and monitoring system for thin die detachment and pick-up
CH706280B1 (de) * 2012-03-30 2016-03-15 Esec Ag Verfahren zum Ablösen eines Halbleiterchips von einer Folie.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023733B2 (ja) 2018-02-09 2022-02-22 株式会社Screenホールディングス 判定装置、判定方法、錠剤印刷装置および錠剤印刷方法

Also Published As

Publication number Publication date
TW201430924A (zh) 2014-08-01
US20140196853A1 (en) 2014-07-17
CN103839772B (zh) 2018-03-06
TWI606499B (zh) 2017-11-21
CN103839772A (zh) 2014-06-04
JP2014107555A (ja) 2014-06-09
FR2998711A1 (fr) 2014-05-30
DE102013112666A1 (de) 2014-05-28
US9240334B2 (en) 2016-01-19
SG2013079017A (en) 2014-06-27
MY161210A (en) 2017-04-14
KR20140066644A (ko) 2014-06-02
CH707236B1 (de) 2016-10-31
FR2998711B1 (fr) 2017-05-05
CH707236A1 (de) 2014-05-30
KR102163824B1 (ko) 2020-10-13

Similar Documents

Publication Publication Date Title
JP6318568B2 (ja) 半導体チップをフォイルから取り外すための方法
US7888239B2 (en) Semiconductor device manufacturing method
US9478465B2 (en) Wafer processing method
US9881910B2 (en) Apparatuses and methods for forming die stacks
US11967576B2 (en) Systems for thermally treating conductive elements on semiconductor and wafer structures
KR102501497B1 (ko) 턴테이블 방식의 프로브핀 레이저 본딩장치
JP2002096013A (ja) 樹脂塗布方法
KR20140136875A (ko) 레이저 가공 장치
CN116237611A (zh) 微型led焊盘残锡推平装置、方法及修复装置
KR20110086698A (ko) 테이프로부터 반도체 칩을 탈착 및 제거하기 위한 방법
JP6042175B2 (ja) ピックアップ方法およびピックアップ装置
JP6791580B2 (ja) 分割方法
JP5847410B2 (ja) ダイボンダ及び半導体製造方法
TW200823774A (en) Image capturing for pattern recognition of electronic devices
TWI509681B (zh) Method and apparatus for processing on wafers
JP4968849B2 (ja) レーザ加工方法
JP5826701B2 (ja) チップ位置決め装置、チップ位置決め方法、およびダイボンダ
KR102306763B1 (ko) 친수성 계측 장치, 친수성 계측 방법, 본딩 장치 및 본딩 방법
JP2024106269A (ja) 半導体製造装置、剥離ユニットおよび半導体装置の製造方法
CN117594480A (zh) 半导体制造装置及半导体器件的制造方法
JP2016195233A (ja) 半導体製造装置および半導体片の製造方法
JP6542553B2 (ja) 部品実装方法及び部品実装機
TW202416394A (zh) 半導體製造裝置,剝離單元及半導體裝置的製造方法
JPS63222438A (ja) ウエハ−表面欠陥検査装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180319

R150 Certificate of patent or registration of utility model

Ref document number: 6318568

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250