JP6264805B2

JP6264805B2 - パルストランス

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Inventors: 信雄 ▲高▼木; せつ土田; 祐御子神; 智直須藤
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Description

本発明はパルストランスに関し、特にドラムコア及び板状コアを用いて構成した表面実装型のパルストランスに関する。

パソコンなどの機器をＬＡＮや電話網などのネットワークに接続する場合、ケーブルを通して侵入するＥＳＤ(ElectroStatic Discharge，静電放電)や高電圧から機器を守る必要がある。そこで、ケーブルと機器の接続点を構成するコネクタにはパルストランスが用いられる。

上記のようなパルストランスとして、近年、高密度実装に適した表面実装型のものが多用されるようになっている。表面実装型のパルストランスは、ドラムコア及び板状コアを用いて構成される。ドラムコアは、巻芯部及びその両端に形成された一対の鍔部を有し、これらが一体形成された磁性体である。巻芯部にはコイルを構成する４本のワイヤが巻回され、これらのワイヤは、一対の鍔部の各下面に形成された端子電極にそれぞれ継線される。板状コアは、一対の鍔部の各上面に固着される磁性体であり、ドラムコアとの間に閉磁路を構成する。特許文献１には、このような表面実装型のパルストランスの例が開示されている。

特開２００９−３０２３２１号公報

ところで、イーサネットアライアンスの規格「ＩＥＥＥ−８０２．３」の第２５章に組み込まれている米国国家規格協会の規格「ＡＮＳＩＸ３．２６３：１９９５（ＴＰ−ＰＭＤ）」によれば、１００Ｂａｓｅ−ＴＸで使用されるパルストランスには、０ｍＡ〜８ｍＡのバイアス電流下で３５０μＨ以上のインダクタンスを実現することが要求されている。これは小型のパルストランスにとっては非常に高い値であり、実現するためには種々の工夫が必要となる。特許文献１に記載される技術もそのような工夫のひとつであり、互いの接触面に鏡面加工を施した板状コアとドラムコアを用いて磁路の磁気抵抗を低減することにより、上記規格値を実現している。

ここで、特許文献１の技術によって上記規格値を満足するインダクタンスが得られることの原理について、図１２を参照しながら説明する。なお、図１２は、バイアス電流とインダクタンスの関係について本願の発明者が有しているイメージを表したもので、実際の測定結果を示すものではない。

図１２の曲線ａは、板状コアとドラムコアの接触面に鏡面加工が施されておらず、かつ、接触面の全体に接着剤が塗布されているパルストランスにおける、インダクタンスとバイアス電流の関係の例を示している。この例におけるインダクタンスは、同図に示すように、バイアス電流の値によらず３５０μＨ未満となっている。つまり、上記規格を全く満たしていない。これは、研磨していないことにより板状コアとドラムコアの間にギャップが生じており、しかも、接着剤の厚み分、そのギャップが拡大していることによるものである。ギャップがあると、その分磁気抵抗が大きくなるため、インダクタンスは低下することになる。

図１２の曲線ｂは、板状コアとドラムコアの接触面に鏡面加工が施され、かつ、接触面の全体に接着剤が塗布されているパルストランスにおける、インダクタンスとバイアス電流の関係の例を示している。この例におけるインダクタンスは、曲線ａの例に比べれば大きいものの、やはりバイアス電流の値によらず３５０μＨ未満となっている。これは、板状コアとドラムコアの間に、接着剤の厚み分のギャップが生じていることによるものである。

これらの例に対し、図１２の曲線ｃは、特許文献１のパルストランスにおけるインダクタンスとバイアス電流の関係を示している。特許文献１のパルストランスでは、ドラムコア側の接触面に溝を設け、その内部にのみ接着剤を入れるようにし、しかも板状コアとドラムコアの接触面に鏡面加工を施しているので、溝以外の部分では板状コアとドラムコアが密着している。これにより、特許文献１のパルストランスでは接触面における磁気抵抗が小さく抑えられており、その結果として、図１２に示すように、０ｍＡ〜８ｍＡのバイアス電流下で３５０μＨを上回るインダクタンスが実現されている。

しかしながら、特許文献１の技術には、特許文献１に記載されるサイズ（４．５ｍｍ×３．２ｍｍ×２．９ｍｍ）のパルストランスでは上記規格値を満たすインダクタンスを実現できるものの、より小さいサイズ（例えば３．３ｍｍ×３．３ｍｍ×２．７ｍｍ）のパルストランスでは、特にバイアス電流が大きい場合に十分なインダクタンスを得られないという問題がある。以下、詳しく説明する。

図１２に示すように、曲線ｃにかかるインダクタンスは、０ｍＡ〜８ｍＡの範囲において、バイアス電流の増加に伴って減少している。これは、鏡面加工によって板状コアとドラムコアを密着させた結果、特許文献１のパルストランスでは磁気飽和が生じやすくなっていることによるものである。バイアス電流が大きくなるほど磁気飽和の量が大きくなり、それに伴ってインダクタンスも低下することになる。したがって、板状コアとドラムコアを密着させることによってインダクタンスを高める場合、この低下も考慮して、パルストランスの設計を行う必要がある。

そのようなパルストランスの設計における重要な要素のひとつが、バイアス電流が０ｍＡであるときのインダクタンス（以下、インダクタンス初期値という）である。インダクタンス初期値が十分に大きければ、磁気飽和によってバイアス電流の増加に反比例してインダクタンスが減少しても、図１２の曲線ｃのように、８ｍＡで３５０μＨ以上のインダクタンスを保つことができる。

インダクタンス初期値は、板状コアとドラムコアの接触面の状態が同じであるという条件の下では、接触面部分における磁路の断面積が大きいほど大きくなる。特許文献１のパルストランスでは、溝部分は磁路として機能しないもののそもそもサイズが大きいことから、接触面部分における磁路の断面が十分大きな値となっており、したがって、図１２の曲線ｃに示すようにインダクタンス初期値が十分大きな値（８ｍＡで３５０μＨ以上のインダクタンスを保てる値）となっている。

これに対し、サイズが３．３ｍｍ×３．３ｍｍ×２．７ｍｍと小さいパルストランスにおいては、仮に接着の必要性を無視して接着剤充填用の溝を設けないとしても、接触面部分における磁路の断面積を、磁気飽和によるインダクタンスの減少を補うのに十分なインダクタンス初期値が得られるほどに大きくすることは困難である。図１２に示した曲線ｄは、３．３ｍｍ×３．３ｍｍ×２．７ｍｍのパルストランスの例である。この例は、接着剤充填用の溝を設けないとした場合の仮想的な例であるが、８ｍＡのインダクタンスが３５０μＨを下回ってしまっている。このように、特許文献１の技術では、サイズの小さいパルストランスに関してインダクタンスの規格値を満たすことができない場合があり、改善が必要とされている。

したがって、本発明の目的のひとつは、３．３ｍｍ×３．３ｍｍ×２．７ｍｍ程度の小さなサイズであっても、０ｍＡ〜８ｍＡのバイアス電流下で３５０μＨ以上のインダクタンスを実現できるパルストランスを提供することにある。

上記目的を達成するための本発明によるパルストランスは、巻芯部、及び、それぞれ前記巻芯部の両端に設けられた第１及び第２の鍔部を有するドラムコアと、下面の第１の部分で前記第１の鍔部の上面と対向し、かつ、下面の第２の部分で前記第２の鍔部の上面と対向するように配置された板状コアと、それぞれ前記巻芯部に巻回され、パルストランスの一次巻線を構成する第１及び第２のワイヤと、それぞれ前記巻芯部に巻回され、パルストランスの二次巻線を構成する第３及び第４のワイヤとを備え、前記第１の鍔部の上面、前記第２の鍔部の上面、前記第１の部分、及び前記第２の部分は、前記第１及び第２のワイヤに８ｍＡのバイアス電流が印加されている場合のインダクタンスが３５０μＨ以上となるように、それぞれ研磨されていることを特徴とすることを特徴とする。

本発明によれば、意図的に粗く研磨する（具体的には、８ｍＡのバイアス電流下でのインダクタンスが３５０μＨ以上となるように研磨する）ことにより接触面に生ずるギャップが、磁気飽和を抑制する微小磁気ギャップとして機能するので、パルストランスのサイズが３．３ｍｍ×３．３ｍｍ×２．７ｍｍ程度と小さくても、０ｍＡ〜８ｍＡのバイアス電流下で３５０μＨ以上のインダクタンスを実現できる。

上記パルストランスにおいて、前記第１乃至第４のワイヤそれぞれのうち前記巻芯部に巻回された部分と前記板状コアとの間に配置された接着剤をさらに備えることとしてもよい。これによれば、特許文献１に記載されるような接着剤充填用の溝を設けなくて済むので、その分、上述したインダクタンス初期値を高めることが可能になる。

上記パルストランスにおいて、前記第１の鍔部の上面、前記第２の鍔部の上面、前記第１の部分、及び前記第２の部分は、前記ドラムコアと前記板状コアの間の平均ギャップ長が０．６０μｍ以上０．７５μｍ以下となるように研磨されていることとしてもよいし、さらに、前記第１の鍔部の上面及び前記第２の鍔部の上面は表面粗さが０．１以上０．２以下となるように研磨されており、前記第１の部分及び前記第２の部分は表面粗さが０．０５以上０．１以下となるように研磨されていることとしてもよい。

本発明の好ましい実施の形態によるパルストランス１の外観構成を示す略斜視図である。図１に示したパルストランス１の分解斜視図である。図１に示したパルストランス１に含まれる板状コア５の下面５ｌの平面図である。図１に示したパルストランス１を端子金具６ｃ，６ｄの側から見た場合の側面図である。図１に示したパルストランス１を実装面側から見た場合の略斜視図である。図１に示したパルストランス１の等価回路図である。図１に示したパルストランス１のインダクタンスと、鍔部４Ａの上面４Ａｕ、鍔部４Ｂの上面４Ｂｕ、板状コア５の下面５ｌの第１の部分５ｌａ、板状コア５の下面５ｌの第２の部分５ｌｂの研磨状態との関係を示す図である。図７に示した各サンプルについて、断面写真及びギャップ長を示す図である。図１に示したパルストランス１のインダクタンス測定系を示す図である。図１に示したパルストランスに関して、平均ギャップ長とインダクタンスの関係を示す図であり、（ａ）は図８に示した「平均１」ごとのインダクタンスを、（ｂ）は図８に示した「平均２」ごとのインダクタンスを、それぞれ示している。本発明の好ましい実施の形態の第１の変形例によるパルストランス８のを実装面側から見た場合の略斜視図である。バイアス電流とインダクタンスの関係を示す図であり、ａ〜ｄは比較例を、ｅは実施例をそれぞれ示している。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

本実施の形態によるパルストランス１は、図１〜図５に示すように、ドラムコア２と、板状コア５と、６つの端子金具６ａ〜６ｆと、ドラムコア２に巻回された４本のワイヤＳ１〜Ｓ４（第１〜第４のワイヤ）からなるコイル７とを備えている。特に限定されるものではないが、パルストランス１のＸ方向、Ｙ方向、及びＺ方向のサイズは、例えば３．３ｍｍ×３．３ｍｍ×２．７ｍｍである。

ドラムコア２は例えばＮｉ−Ｚｎ系フェライトなどの磁性材料からなり、コイル７が巻回された巻芯部３と、巻芯部３のＹ方向両端に設けられた第１及び第２の鍔部４Ａ，４Ｂとを有している。板状コア５もまたＮｉ−Ｚｎ系フェライトなどの磁性材料からなり、下面５ｌの第１の部分５ｌａ（図３）で第１の鍔部４Ａの上面４Ａｕ（図２）と対向し、かつ、下面５ｌの第２の部分５ｌｂ（図３）で第２の鍔部４Ｂの上面４Ｂｕ（図２）と対向するように配置されている。本発明の第一の特徴部分は、これらドラムコア２と板状コア５の接触面の研磨にある。詳しくは、後ほど別途説明する。

ドラムコア２と板状コア５とは、コイル７のうち巻芯部３に巻回された部分の上面７ｕ（図２）と板状コア５の下面５ｌ（第１の部分５ｌａと第２の部分５ｌｂの間の部分）との間に配置された接着剤８（図２、図４）によって固着している。本発明の第二の特徴部分は、このような接着剤８の配置にある。設着剤８をこのように配置することにより、パルストランス１では、ドラムコア２と板状コア５の接触面に接着剤８を配置する必要がなくなっており、したがって、特許文献１に記載されるような接着剤充填用の溝を設ける必要もなくなっている。

端子金具６ａ〜６ｆは、鍔部４Ａ，４Ｂの下面から外側側面にかけて延設されたＬ字型の金属片である。ここで、鍔部の外側側面とは、巻芯部３の取り付け面とは反対側に位置する面である。これらの端子金具６ａ〜６ｆは、一枚の金属板を加工して得られるリードフレームから切り出された部分であることが好ましい。端子金具６ａ〜６ｆはリードフレームの状態のままでドラムコア２に接着固定され、フレーム部から切り離されることにより、独立した端子となる。端子金具６ａ〜６ｆを用いることにより、導電粉含有ペーストを塗布した焼付け電極を用いる場合に比べて端子電極の形成が容易となるので、量産時のコスト面で有利となる。また、端子電極の位置精度を高くすることも可能になる。

端子金具６ａ〜６ｆのうち、３つの端子金具６ａ，６ｂ，６ｃは鍔部４Ａ側に設けられており、他の３つの端子金具６ｄ，６ｅ，６ｆは鍔部４Ｂ側に設けられている。端子金具６ａ，６ｂ，６ｃは鍔部４ＡにおいてＸ方向に配列されており、端子金具６ｄ，６ｅ，６ｆは鍔部４ＢにおいてＸ方向に配列されている。

３つの端子金具６ａ，６ｂ，６ｃのうち、２つの端子金具６ａ，６ｂは鍔部４ＡのＸ方向における一端寄り（図２においては右寄り）に設けられており、端子金具６ｃは鍔部４ＡのＸ方向における他端寄り（図２においては左寄り）に設けられている。つまり、端子金具６ａ，６ｂの間隔よりも、端子金具６ｂ，６ｃの間隔の方が広く、これにより１次側と２次側との間における絶縁耐圧が確保されている。同様に、３つの端子金具６ｄ，６ｅ，６ｆのうち、２つの端子金具６ｄ，６ｅは鍔部４ＢのＸ方向における他端寄り（図２においては左寄り）に設けられており、端子金具６ｆは鍔部４ＢのＸ方向における一端寄り（図２においては右寄り）に設けられている。つまり、端子金具６ｄ，６ｅの間隔よりも、端子金具６ｅ，６ｆの間隔の方が広く、これにより１次側と２次側との間における絶縁耐圧が確保されている。

図２に示すように、Ｌ字型の端子金具６ａ〜６ｆのそれぞれは、鍔部４Ａ，４Ｂの下面に接する底面部Ｔ_Ｂと、鍔部４Ａ，４Ｂの外側側面に接する側面部Ｔ_Ｓとを有している。そして図５に示すように、コイル７を構成する４本のワイヤＳ１〜Ｓ４それぞれの端部は、端子金具６ａ〜６ｆの底面部Ｔ_Ｂの表面に熱圧着されている。

ワイヤＳ１〜Ｓ４はいずれも被覆導線であり、巻芯部３に２層構造で巻回される。詳細には、ワイヤＳ１，Ｓ４がバイファイラ巻き（２本のワイヤを交互に並べて単層巻きすること）により１層目を構成し、ワイヤＳ２，Ｓ３がバイファイラ巻きにより２層目を構成する。ワイヤＳ１〜Ｓ４のターン数は互いに同一である。

ワイヤＳ１〜Ｓ４の巻回方向は、１層目と２層目とで異なっている。すなわち、例えば第１の鍔部４Ａから第２の鍔部４Ｂに向かう巻回方向を第１の鍔部４Ａ側から見た場合、ワイヤＳ１，Ｓ４の巻回方向は反時計回りであるのに対し、ワイヤＳ２，Ｓ３の巻回方向は時計回りであり、互いに逆になっている。このようにしているのは、巻き始めの際及び巻き終わりの際に各ワイヤを巻芯部３の一端から他端まで引き延ばさないで済むようにするためである。

ワイヤＳ１の一端Ｓ１ａ，他端Ｓ１ｂはそれぞれ端子金具６ａ，６ｆに接続される。ワイヤＳ２の一端Ｓ２ａ，他端Ｓ２ｂはそれぞれ端子金具６ｆ，６ｂに接続される。ワイヤＳ３の一端Ｓ３ａ，他端Ｓ３ｂはそれぞれ端子金具６ｅ，６ｃに接続される。ワイヤＳ４の一端Ｓ４ａ，他端Ｓ４ｂはそれぞれ端子金具６ｃ，６ｄに接続される。

以上の構成により、図６に示すように、ワイヤＳ１，Ｓ２はパルストランス１の一次巻線を構成し、ワイヤＳ３，Ｓ４はパルストランス１の二次巻線を構成する。端子金具６ａ，６ｂは、一対の平衡入力、つまり１次側のプラス側端子電極Ｐ１とマイナス側端子電極Ｎ１を構成する。また、端子金具６ｅ，６ｄは一対の平衡出力、つまり２次側のプラス側端子電極Ｐ２とマイナス側端子電極Ｎ２を構成する。端子金具６ｃ，６ｆは、それぞれ入力側，出力側のセンタータップＣＴ１，ＣＴ２を構成する。

以下、ドラムコア２と板状コア５の接触面の研磨について、実施例を挙げつつ詳しく説明する。

図７及び図８には、研磨状態を５通りに変化させた１０個のサンプル（サンプル番号１−１〜５−１，１−２〜５−２）のそれぞれについて、「研磨状態」、「インダクタンス測定値」、「断面写真」、及び「平均ギャップ長」を示している。

まず、「研磨状態」について説明すると、図７で「ドラムコア」とした欄には、第１の鍔部４Ａの上面４Ａｕと第２の鍔部４Ｂの上面４Ｂｕの研磨状態を示している。以下、これらの表面を「ドラムコア側表面」と総称する場合がある。また、図７で「板状コア」とした欄には、板状コア５の下面５ｌの第１の部分５ｌａ及び板状コア５の下面５ｌの第２の部分５ｌｂの研磨状態を示している。以下、これらの表面を「板状コア側表面」と総称する場合がある。

図７に示したＲａは、日本工業規格の「ＪＩＳＢ０６０１：１９９４」に規定される表面粗さ（算術平均粗さ）であり、図７には、図２に示したパルストランス１のＸ方向の中心線Ｃ２からその両側に向かって、均等に測定した結果を示している。また、「研磨状態」欄の角括弧内に示した番号は研磨に用いた砥石の番手であり、時間は研磨時間である。

図７に示すように、サンプル１−１，１−２は、ドラムコア側表面及び板状コア側表面ともに研磨を行っていない例であり、表面粗さＲａの測定結果は、ドラムコア側表面及び板状コア側表面ともに０．２以上となっている。また、サンプル２−１，２−２は、ドラムコア側表面について６００番の砥石を用いて１２０秒間の研磨を行う一方、板状コア側表面については研磨を行っていない例であり、表面粗さＲａの測定結果は、ドラムコア側表面で０．１＜Ｒａ＜０．２、板状コア側表面で０．２＜Ｒａとなっている。サンプル３−１，３−２は、ドラムコア側表面について６００番の砥石を用いて１２０秒間の研磨を行う一方、板状コア側表面について８００番の砥石を用いて３６秒間の研磨を行った例であり、表面粗さＲａの測定結果は、ドラムコア側表面で０．１＜Ｒａ＜０．２、板状コア側表面で０．０５＜Ｒａ＜０．１となっている。サンプル４−１，４−２は、ドラムコア側表面及び板状コア側表面ともに８００番の砥石を用いて７２秒間の研磨を行った例であり、表面粗さＲａの測定結果は、ドラムコア側表面及び板状コア側表面ともに０．０１＜Ｒａ＜０．０５となっている。サンプル５−１，５−２は、ドラムコア側表面及び板状コア側表面ともに２０００番の砥石を用いて３６０秒間の研磨を行った例であり、表面粗さＲａの測定結果は、ドラムコア側表面及び板状コア側表面ともにＲａ＜０．０１となっている。

次に、「インダクタンス測定値」は、米国国家規格協会の規格「ＡＮＳＩＸ３．２６３」に準拠した方法で測定した、パルストランスのインダクタンスである。図９を参照して具体的な測定方法について説明すると、まず測定装置としては、端子１２ａ，１２ｂを有するインピーダンスアナライザー１０を用いた。具体的にはアジレントテクノロジー社の「４２９４ＡＰＲＥＣＩＳＩＯＮＩｍｐｅｄａｎｃｅＡｎａｌｙｚｅｒ」を用いたが、他のインピーダンスアナライザーを用いることも可能である。そして、パルストランス１のプラス側端子電極Ｐ１（図６）を、キャパシタ１３を介してインピーダンスアナライザー１０の端子１２ａに接続するとともに、バイアス電流を生成する電流源１４の出力端にも接続した。また、パルストランス１のマイナス側端子電極Ｎ１（図６）を、インピーダンスアナライザー１０の端子１２ｂと、グランド電位が供給されるグランド配線とに接続した。測定は、電流源１４により０ｍＡ又は８ｍＡのバイアス電流（直流）を生成している状態（ワイヤＳ１，Ｓ２にバイアス電流を印加している状態）で、インピーダンスアナライザー１０により１００ｋＨｚ・１００ｍＶｒｍｓの条件で行った。

図７で「Ｂｉａｓ無」とした欄にはバイアス電流を印加しない状態（０ｍＡのバイアス電流を印加している状態）での測定結果を、「Ｂｉａｓ有」とした欄には８ｍＡのバイアス電流を印加している状態での測定結果を、それぞれ示している。また、図７で「変化率」とした欄には、「Ｂｉａｓ無」にかかる測定結果から「Ｂｉａｓ有」にかかる測定結果を減じ、さらに「Ｂｉａｓ無」にかかる測定結果で割った結果を示している。

次に、図８の「断面写真」は、図１に示した切断面Ｃ１を走査型電子顕微鏡（ＳＥＭ）により撮影したものである。ただし、図８には、切断面Ｃ１の全体ではなくドラムコア４と板状コア５の接触面近傍の一部分の写真のみを、領域「Ａ」〜「Ｅ」の５カ所に分けて図示している。領域「Ａ」は、ドラムコア４と板状コア５の接触面のうち、図１における最も奥側（左側）に対応する領域を示している。一方、領域「Ｅ」は、ドラムコア４と板状コア５の接触面のうち、図１における最も手前側（右側）に対応する領域を示している。領域「Ｂ」〜領域「Ｄ」は、これら領域「Ａ」及び領域「Ｅ」の間に、領域「Ａ」及び領域「Ｅ」も含めて等間隔で配置された領域である。

最後に、「平均ギャップ長」に関して、図８に示した断面写真ごとの数値は、走査型電子顕微鏡（ＳＥＭ）の測長機能を用いて、対応する断面写真に現れているギャップ（ドラムコア２と板状コア５の間のギャップ）の長さの平均値（平均ギャップ長）を測定した結果である。図８の「平均１」欄には、この平均ギャップ長から得られるサンプルごとの平均ギャップ長を示している。この「平均１」欄に示すように、サンプル１−１，１−２，２−１，２−２，３−１，３−２，４−１，４−２，５−１，５−２の平均ギャップ長は、それぞれ４．５４μｍ，５．４４μｍ，３．９３μｍ，２．４０μｍ，０．６０μｍ，０．７５μｍ，０．３８μｍ，０．２２μｍ，０．１１μｍ，０．００μｍとなっている。

また、図８の「平均２」欄には、「平均１」欄の数値から得られる研磨状態ごとの平均ギャップ長を示している。この「平均２」欄に示すように、サンプル１−１，１−２に対応する研磨状態の平均ギャップ長は４．９９μｍであり、サンプル２−１，２−２に対応する研磨状態の平均ギャップ長は３．１６μｍであり、サンプル３−１，３−２に対応する研磨状態の平均ギャップ長は０．６７μｍであり、サンプル４−１，４−２に対応する研磨状態の平均ギャップ長は０．３０μｍであり、サンプル５−１，５−２に対応する研磨状態の平均ギャップ長は０．０６μｍであった。これらの数値から理解されるように、研磨によって表面粗さＲａが小さくなるほど、接触面における平均ギャップ長が小さくなる。

さて、図７に示した「インダクタンス測定値」から理解されるように、まずバイアス電流が印加されていない場合の各サンプルのインダクタンスは、研磨によって表面粗さＲａが小さくなるほど、大きくなっている。サンプル３−１，３−２以降では３５０μＨを超えているので、少なくとも０ｍＡのバイアス電流下では、規格値が満たされていると言える。

一方、８ｍＡのバイアス電流が印加されている場合の各サンプルのインダクタンスについては、サンプル３−１，３−２で３５０μＨを超えているものの、他のサンプルでは３５０μＨを下回っている。サンプル４−１，４−２，５−１，５−２の平均ギャップ長がサンプル３−１，３−２のそれより小さいことを考慮すると、サンプル３−１，３−２の研磨状態よりさらに研磨を進めた場合、磁気飽和が発生し、インダクタンスの低下が発生したものと考えられる。

以上のことは、図１０（ａ）（ｂ）に示した平均ギャップ長とインダクタンスの関係を見ると、より明らかである。これらの図に示すように、バイアス電流が印加されていない場合には、平均ギャップ長が大きくなるほど、インダクタンスの測定値が大きくなっている。つまり、磁気飽和は発生していないと言える。一方、８ｍＡのバイアス電流が印加されている場合には、平均ギャップ長０．６μｍ付近にインダクタンスのピークがあり、そこから平均ギャップ長が小さくなっても大きくなっても、インダクタンスの測定値は小さくなっている。この結果から、８ｍＡのバイアス電流が印加されている場合には、平均ギャップ長が０．６μｍ程度を下回ると、磁気飽和によるインダクタンスの低下が発生すると言える。

以上の結果から、８ｍＡのバイアス電流下で３５０μＨ以上のインダクタンスを実現するためには、少なくとも平均ギャップ長が０．６０μｍ以上（サンプル３−１のケース）、０．７５μｍ以下（サンプル３−２のケース）となるように、研磨を行う必要があることが理解される。逆に言えば、本実施の形態によるパルストランス１では、平均ギャップ長が０．６０μｍ以上０．７５μｍ以下となるように研磨を行うことにより、８ｍＡのバイアス電流下で３５０μＨ以上のインダクタンスを実現することが可能になる。サンプル３−１，３−２に関して上述したように、このような平均ギャップ長は、ドラムコア側表面について０．１＜Ｒａ＜０．２となるよう研磨を行い、板状コア側表面について０．０５＜Ｒａ＜０．１となるよう研磨を行うことで、得ることができる。

以上説明したように、本実施の形態によるパルストランス１によれば、第１の鍔部４Ａの上面４Ａｕ、第２の鍔部４Ｂの上面４Ｂｕ、板状コア５の下面５ｌの第１の部分５ｌａ、及び、板状コア５の下面５ｌの第２の部分５ｌｂを、意図的に粗く研磨している（具体的には、８ｍＡのバイアス電流下でのインダクタンスが３５０μＨ以上となるように研磨している）ので、鏡面加工（通常、Ｒａ＜０．０１）を行う場合に比べて、ドラムコア２と板状コア５の接触面に生ずるギャップが大きくなっている。そして、このギャップが、磁気飽和を抑制する微小磁気ギャップとして機能するので、サイズが３．３ｍｍ×３．３ｍｍ×２．７ｍｍと小さいパルストランス１において、０ｍＡ〜８ｍＡのバイアス電流下で３５０μＨ以上のインダクタンスを実現することが可能になっている。

図１２の曲線ｅは、第１の鍔部４Ａの上面４Ａｕ、第２の鍔部４Ｂの上面４Ｂｕ、板状コア５の下面５ｌの第１の部分５ｌａ、及び、板状コア５の下面５ｌの第２の部分５ｌｂを、８ｍＡのバイアス電流下でのインダクタンスが３５０μＨ以上となるように研磨したパルストランス１における、インダクタンスとバイアス電流の関係の例を示している。曲線ｅを曲線ｃと比較すると理解されるように、このパルストランス１では、インダクタンス初期値は曲線ｃの例に比べて小さいものの、バイアス電流の増加に対するインダクタンスの減少幅が小さくなっており、その結果として、８ｍＡでも３５０μＨ以上のインダクタンスが実現されている。これは、意図的に粗く研磨することによって接触面に生じた比較的大きなギャップによって、磁気飽和が抑制されていることによるものである。

また、本実施の形態によるパルストランス１によれば、コイル７の上面７ｕと板状コア５の下面５ｌとの間に接着剤を配置しているので、特許文献１に記載されるような接着剤充填用の溝を設けなくて済む。したがって、接着剤充填用の溝を設ける場合に比べ、上述したインダクタンス初期値を高めることが可能になっている。

以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。

例えば、本発明は、図１１に示すパルストランス８のように、第１及び第２の鍔部４Ａ，４Ｂにそれぞれ４つずつの端子金具を取り付けるタイプのパルストランスにも好適に適用できる。以下、パルストランス８の構成について説明する。

図１１に示すように、パルストランス８は、パルストランス１において、端子金具６ｃを２つの端子金具６ｃ１，６ｃ２に分け、端子金具６ｆを２つの端子金具６ｆ１，６ｆ２に分けた構成を有している。この場合、ワイヤＳ３の他端Ｓ３ｂが端子金具６ｃ１に、ワイヤＳ４の一端Ｓ４ａが端子金具６ｃ２に、ワイヤＳ２の一端Ｓ２ａが端子金具６ｆ１に、ワイヤＳ１の他端Ｓ１ｂが端子金具６ｆ２に、それぞれ接続される。

端子金具６ｃ１と端子金具６ｃ２は、パルストランス８が実装されるプリント基板上のランドパターン（不図示）を介して、互いに短絡される。同様に、端子金具６ｆ１と端子金具６ｆ２も、パルストランス８が実装されるプリント基板上の別のランドパターン（不図示）を介して、互いに短絡される。これにより、パルストランス８は、上記実施の形態で説明したパルストランス１と同じ機能を実現することが可能とされている。

このようなパルストランス８においても、第１の鍔部４Ａの上面４Ａｕ、第２の鍔部４Ｂの上面４Ｂｕ、板状コア５の下面５ｌの第１の部分５ｌａ、及び、板状コア５の下面５ｌの第２の部分５ｌｂの研磨の度合いを調整することによって、パルストランス１と同様、８ｍＡのバイアス電流下で３５０μＨ以上のインダクタンスを実現できる。

また、パルストランス８においても、コイル７の上面７ｕと板状コア５の下面５ｌとの間に接着剤（不図示）を配置することにより、特許文献１に記載されるような接着剤充填用の溝を設けなくて済むこととなる。したがって、上述したインダクタンス初期値を高めることが可能とされている。

その他、上記実施の形態では、端子金具により端子電極を構成するパルストランスを例に取って本発明を説明したが、本発明は、焼き付け電極やスクリーン印刷による電極など、他の方法によって形成された端子電極を用いるパルストランスにも好適に適用可能である。

１，８パルストランス
２ドラムコア
４Ａ第１の鍔部
４Ａｕ第１の鍔部４Ａの上面
４Ｂ第２の鍔部
４Ｂｕ第２の鍔部４Ｂの上面
５板状コア
５ｌ板状コア５の下面
５ｌａ下面５ｌの第１の部分
５ｌｂ下面５ｌの第２の部分
６ａ〜６ｆ，６ｃ１，６ｃ２，６ｆ１，６ｆ２端子金具
７コイル
７ｕコイル７のうち巻芯部３に巻回された部分の上面
８接着剤
１０インピーダンスアナライザー
１２ａ，１２ｂインピーダンスアナライザーの端子
１３キャパシタ
１４電流源
ＣＴ１，ＣＴ２センタータップ
ＬＤ１，ＬＤ２ランド
Ｎ１マイナス側端子電極
Ｎ２マイナス側端子電極
Ｐ１プラス側端子電極
Ｐ２プラス側端子電極
Ｓ１〜Ｓ４ワイヤ

Claims

巻芯部、及び、それぞれ前記巻芯部の両端に設けられた第１及び第２の鍔部を有するドラムコアと、
下面の第１の部分で前記第１の鍔部の上面と対向し、かつ、下面の第２の部分で前記第２の鍔部の上面と対向するように配置された板状コアと、
それぞれ前記巻芯部に巻回され、パルストランスの一次巻線を構成する第１及び第２のワイヤと、
それぞれ前記巻芯部に巻回され、パルストランスの二次巻線を構成する第３及び第４のワイヤとを備え、
前記第１の鍔部の上面、前記第２の鍔部の上面、前記第１の部分、及び前記第２の部分は、前記ドラムコアと前記板状コアの間の平均ギャップ長が０．６０μｍ以上０．７５μｍ以下となるように研磨されており、これにより、前記第１及び第２のワイヤに８ｍＡのバイアス電流が印加されている場合のインダクタンスが３５０μＨ以上である
ことを特徴とするパルストランス。
前記第１乃至第４のワイヤそれぞれのうち前記巻芯部に巻回された部分と前記板状コアとの間に配置された接着剤をさらに備える
ことを特徴とする請求項１に記載のパルストランス。
前記第１の鍔部の上面及び前記第２の鍔部の上面は表面粗さが０．１μｍ超０．２μｍ未満となるように研磨されており、前記第１の部分及び前記第２の部分は表面粗さが０．０５μｍ超０．１μｍ未満となるように研磨されている
ことを特徴とする請求項１又は２に記載のパルストランス。