JP6262153B2 - 部品内蔵基板の製造方法 - Google Patents

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Description

本発明は、部品内蔵基板及びその製造方法に関する。
部品内蔵基板が特許文献１に記載されている。特許文献１に記載されているように、部品内蔵基板は導体パターンとなるべき導電層に電気又は電子的な部品を搭載し、これをプリプレグ等の絶縁層に埋設することで形成される。部品を埋設する際、当該部品部分がくり抜かれた孔あきプリプレグと孔あきコア材の孔に部品を通し、その上部に孔が形成されていないカバープリプレグを積層してプレスする。積層後、部品が有する電極端子まで到達する孔であるビアを形成してその内部をめっきするか、またはビアを用いずに半田によって端子と導体パターンとの導通を図る。
このビアの形成はＣＯ２レーザで加工する方法が一般的である。レーザ加工では、その時々に応じてパワーやパルス幅、ショット数等が設定される。
一方で、部品の両面（上下面）に対して導通を図りたい場合は、さらに反対側の面に対して部品端子に到達するビアを形成する。そして、このビアにめっき処理を施して部品端子と導体パターンとの導通を図る。
特許第４８７４３０５号公報
しかしながら、部品の上側はカバープリプレグがあり、このカバープリプレグは上述したように積層皺や平坦性、あるいは強度の観点から部品を通すための孔が形成されていない。したがって、ビアを形成する際はカバープリプレグ内にあるガラスクロスを貫通させる必要がある。積層時、カバープリプレグと部品正面との間にはスペースが設けられているので、この部分においてカバープリプレグが垂れてしまい、ガラスクロスもこれに伴い部品正面に近づくことになる。このガラスクロスを貫通させるためのレーザ加工では、その制御が困難であり、ガラスクロスと部品との距離が近いと部品自体を傷つけてしまうおそれがある。
本発明は、上記従来技術を考慮したものであり、ガラスクロスを貫通するビアが形成されている場合でも、ビア形成加工の際に部品が傷つくことがない部品内蔵基板及びその製造方法を提供することを目的とする。
前記目的を達成するため、本発明では、流動性を有する流動体及び剛性を有する剛性体からなる孔あき絶縁体、並びにシート状のガラスクロスが内蔵された孔なし絶縁体を形成材料として押圧・加熱してなる絶縁層と、該絶縁層に埋設された電気又は電子的な部品と、該部品が有する電極となる端子と、前記絶縁層の表面に形成された導体パターンと、該導体パターンと前記端子とを電気的に接続する導通ビアと、を備え、孔あき絶縁体において、前記流動体の厚みは前記孔あき絶縁体の厚みに対して３０％〜９０％であり、前記導通ビアは、前記導体パターンから前記端子に向けて大径の大径部と、この大径部より小径の小径部とで形成され、前記大径部と前記小径部との間には段差部が形成され、前記大径部は、前記絶縁層内に配されたシート状のガラスクロスを貫通して形成されていることを特徴とする部品内蔵基板を提供する。
また、本発明では、剛性を有する支持板上に金属膜を貼り付け、該金属膜上に電気又は電子的な部品を搭載する搭載工程と、前記部品が貫通する貫通孔が予め形成された孔あき絶縁体の前記貫通孔に前記部品を通し、シート状のガラスクロスが内蔵された孔なし絶縁体を前記貫通孔を塞ぐ位置に配するレイアップ工程と、前記孔あき絶縁体及び前記孔なし絶縁体とを互いに押圧して加熱することにより絶縁層を形成し、該絶縁層内に前記部品を埋設する積層工程と、前記絶縁層の外側から前記部品が有する端子に到達するビアを形成するビア形成工程と、前記絶縁層の表面に導体パターンを形成し、かつ前記ビア内に前記導体パターンと前記端子とを電気的に接続するための導電体を充填して導通ビアを形成するパターン形成工程と
を含み、前記レイアップ工程にて、前記孔あき絶縁体を流動性を有する流動体及び剛性を有する剛性体で形成し、前記流動体の厚みは前記孔あき絶縁体の厚みの３０％〜９０％とし、前記ビア形成工程にて、前記ガラスクロスを貫通する大径の大径ビアを形成した後、前記大径ビアに対して段差部を形成しつつ前記端子に到達する前記大径ビアより小径の小径ビアを形成することを特徴とする部品内蔵基板の製造方法を提供する。
好ましくは、前記ビア形成工程にて、前記ビア内に突出する前記ガラスクロスをガラスエッチング処理にて除去する。
好ましくは、前記レイアップ工程にて、前記孔なし絶縁体の溶融開始温度が前記孔あき絶縁体の溶融開始温度と同じかそれよりも高いものを用いる。
好ましくは、前記孔あき絶縁体及び前記孔なし絶縁体の厚みに対して４０％〜９０％の間で前記ガラスクロスの位置を制御する。
好ましくは、前記パターン形成工程の後、前記導体パターンの外側から絶縁樹脂材料からなる外側絶縁体を押圧して積層して多層基板を形成する外側積層工程をさらに行い、該外側積層工程で前記大径ビア及び前記小径ビアからなる前記導通ビア１個あたりに加わる圧力を５０ｇｆ以下とする。
好ましくは、前記パターン形成工程の後、前記導体パターンの外側から絶縁樹脂材料からなる外側絶縁体を押圧して積層して多層基板を形成する外側積層工程をさらに行い、前記大径ビア及び前記小径ビアの厚みは、前記多層基板の厚みに対して１５％以下である。
好ましくは、前記パターン形成工程の後、前記導体パターンの外側から絶縁樹脂材料からなる外側絶縁体を押圧して積層して多層基板を形成する外側積層工程をさらに行い、前記小径ビアが到達する前記端子の厚みを１２μｍ以上とする。
本発明によれば、導通ビアに大径部と小径部を設け、大径部はガラスクロスを貫通している。このような大径部と小径部はビア形成の際に大径ビア及び小径ビアとして形成される。したがって、ガラスクロス貫通のための孔あけ加工と、端子まで到達させるための孔あけ加工とをそれぞれ最適な条件で行うことができる。これら大径ビアと小径ビアとの間に段差部を設けることで、ガラスクロスがビア内（特に小径ビア内）に突出することを防止できる。このため、導通ビアとする際にめっき処理したとき、ビア内壁全面に確実にめっきを付着させることができる。
一方で、流動体の厚みを孔あき絶縁体の厚みに対して３０％〜９０％とすれば、積層工程にてまず流動体が貫通孔内に入り込むため、孔なし絶縁体が貫通孔内に垂れることを防止できる。このため積層工程にてガラスクロスが部品に近づくことを防止でき、ガラスクロスを貫通させる加工を部品から離れた位置で行うことができるようになる。したがって、ビア形成加工の際に部品が傷つくことを防止できる。
また、ビア内に突出するガラスクロスをガラスエッチング処理にて除去することで、さらなるビア内へのめっき付着を確実なものとすることができる。
また、孔なし絶縁体の溶融開始温度を孔あき絶縁体の溶融開始温度と同じかそれよりも高いものを用いることで、積層工程にて確実に孔あき絶縁体を最初に貫通孔内に流動させることができる。このため、孔なし絶縁体が垂れることを防止できる。
本発明に係る部品内蔵基板の製造方法を順番に説明する概略図である。 本発明に係る部品内蔵基板の製造方法を順番に説明する概略図である。 本発明に係る部品内蔵基板の製造方法を順番に説明する概略図である。 本発明に係る部品内蔵基板の製造方法を順番に説明する概略図である。 本発明に係る部品内蔵基板の製造方法を順番に説明する概略図である。 本発明に係る部品内蔵基板の製造方法を順番に説明する概略図である。 ビア形成工程を説明する詳細図である。 ビア形成工程を説明する詳細図である。 多層基板の例を示す概略図である。
まずは本発明に係る部品内蔵基板の製造方法について説明する。
図１及び図２に示すように、搭載工程を行う。まずは図１に示すように、剛性を有する支持板１上に金属膜２を貼付ける。金属膜２は将来導電パターンとなるべきものである。支持板１はプロセス条件にて必要とされる程度の剛性を有するものを用いる。例えば、剛性のあるＳＵＳ（ステンレス）板又はアルミ板等で形成される。金属膜２は、支持板１がＳＵＳ板であれば銅めっきを析出させて形成でき、アルミ板であれば銅箔を貼り付けて形成できる。そして図２に示すように、金属膜２上に絶縁材料からなる接着剤３を例えばディスペンサーや印刷等で塗布する。この接着剤３上に電気又は電子的な部品４を搭載する。なお、部品４の搭載は半田を用いて金属膜２上に行ってもよい。この例では、部品４には電極となる端子５、１５が両面に形成されている。
次に、図３に示すように、レイアップ工程を行う。まずは孔あき絶縁体６を準備する。この孔あき絶縁体６は、流動性を有する流動体７及び剛性を有する剛性体８が重なって形成されている。流動体７はプリプレグである。剛性体８はいわゆるコア材（アンクラッド材）であり、多層プリント配線板の内部に芯として入れられる金属板、又はパターンを形成した積層板で形成される。これら流動体７、剛性体８に部品４が挿通される貫通孔９を形成する。この貫通孔９はドリルやルータ、金型等を用いて形成される。図３では、２枚の流動体７に１枚の剛性体８を挟んで重ねた孔あき絶縁体６を示している。この孔あき絶縁体６の貫通孔９に部品４を挿通させる。そして、この貫通孔９を塞ぐように、孔なし絶縁体１０をさらにその上に重ねる。この孔なし絶縁体１０もプリプレグである。プリプレグであるがゆえ、孔なし絶縁体１０にはシート状のガラスクロス１１が内蔵されている。ガラスクロス１１は、ガラス繊維の糸で織った布である。なお、孔なし絶縁体１０の部品４と反対側の面には別の金属膜１３が配される。この金属膜１３も将来導体パターンとなるものである。なお、流動体７の厚みは、孔あき絶縁体６の厚みに対して３０％〜９０％に設定される。
次に、図４に示すように、積層工程を行う。この積層工程は、孔あき絶縁体６及び孔なし絶縁体１０とを互いに押圧して加熱することにより絶縁層１２を形成し、この絶縁層１２内に部品４を埋設する工程である。加熱によりプリプレグからなる孔なし絶縁体１０と流動体７は流動しながら一体となり、貫通孔９内に入り込む。このとき、剛性体８があることにより、押圧した際に部品４を適切に埋設できる。なお、上述したレイアップ工程にて、孔なし絶縁体１０の溶融開始温度が孔あき絶縁体６（特に流動体７）の溶融開始温度よりも高いものを用いれば、確実に流動体７を先に貫通孔９内に流動させて孔なし絶縁体１０の垂れを防止できる。支持板１は、その後除去される。このとき、ガラスクロス１１は孔あき絶縁体６及び孔なし絶縁体１０の厚みに対して４０％〜９０％の間でその位置が制御される。
積層工程完了後、孔なし絶縁体１０内に配されていたガラスクロス１１は、金属膜２や剛性体８と平行を保ったままである。すなわち、加熱により溶融してもガラスクロス１１は貫通孔９内に垂れていない。これは、上述したレイアップ工程にて、流動体７の厚みを孔あき絶縁体６厚みに対して３０％〜９０％としたためである。なお、流動体７の厚み上限を９０％としたのは、剛性体８の厚みが少なくとも孔なし絶縁体１０に対して１０％以上あることを考慮したものである。このように設定することで、積層工程にてまず流動体７が貫通孔９内に入り込む。この貫通孔９内に入り込んだ流動体７が孔なし絶縁体１０を支えることになり、ガラスクロス１１を含む孔なし絶縁体１０が垂れることを防止している。このため積層工程にてガラスクロス１１が部品４に近づくことを防止できる。これにより、次なるビア形成工程でガラスクロス１１を貫通させる大径ビア１４ａを形成する際に、その孔あけ加工を部品４から離れた位置で行うことができるようになる。したがって、ビア形成加工の際に部品が傷つくことを防止できる。好ましくは、ガラスクロス１１は部品４から３０μｍ〜７０μｍ以上離れていればよい。発明者らは、流動体７の厚みを孔あき絶縁体６の厚みに対して３０％未満としたときには孔なし絶縁体１０、ひいてはガラスクロス１１が垂れてしまうことを実験にて確認している。
次に、図５に示すように、ビア形成工程を行う。この工程は、絶縁層１２の外側から部品４が有する端子５、１５に到達するビア１４、１６を形成する工程である。接着剤３側の端子５まで到達するビア１６は、通常のレーザ加工により形成される。接着剤３と反対側の端子１５間で到達するビア１４は、以下のようにして形成される。まずは、図７に示すように、ガラスクロス１１を貫通し、部品４までは到達しない大径の大径ビア１４ａを形成する。この大径ビア１４ａは、加工深さの精度をそれほど必要としないため、ＣＯ２レーザを用いてもよいが、ＵＶ−ＹＡＧやエキシマ等の高周波レーザを用いてもよい。例えば、ＵＶ−ＹＡＧを用いる場合は、ビームモードはガウシアン、パワーは２．６Ｗ、ショット数は３ショットの条件で行う。大径ビア１４ａの深さは、例えば５０μｍ〜１００μｍである。
大径ビア１４ａを形成後、大径ビア１４ａ内にガラスクロス１１が突出している場合は、これをガラスエッチング処理にて除去することが好ましい。これにより、後工程でビア１４内にめっき処理をした際に、ビア１４内へのめっき付着を確実なものとすることができる。
次に、図８に示すように、大径ビア１４ａより小径の小径ビア１４ｂを形成する。この小径ビア１４ｂの形成に際しては、部品４を傷つけないために精度の高い高周波レーザを用いて行うことが好ましい。例えばＵＶ−ＹＡＧで行う場合には、ビームモードはトップハット、パワーは０．１Ｗ〜０．４Ｗ、ショット数は５ショット〜１０ショットの条件で行う。さらに、大径ビア１４ａと小径ビア１４ｂとの内壁は段差部１７を介して形成される。このように大径ビア１４ａと小径ビア１４ｂとの間に段差部１７を設けることで、例えば大径ビア１４ａを形成してガラスクロス１１が段差部１７の面上にあったとしても、ビア１４内（特に小径ビア１４ｂ内）にガラスクロス１１が突出することを防止できる。このため、後工程でビア１４内にめっき処理したとき、ビア１４の内壁全面に確実にめっきを付着させることができる。大径ビア１４ａの孔径は例えば８０μｍ〜１５０μｍであり、小径ビア１４ｂの孔径はこれより小さい範囲で５０μｍ〜１００μｍである。
このように本発明では、部品４の搭載側の面とは反対側の面に対して導通を図る場合に際し、そのためのビア１４を段差部１７を介した大径ビア１４ａと小径ビア１４ｂとで形成する。したがって、ガラスクロス１１貫通のための孔あけ加工（大径ビア１４ａの孔あけ加工）と、端子１５まで到達させるための孔あけ加工（小径ビア１４ｂの孔あけ加工）とをそれぞれ最適な条件で行うことができる。
次に、図６に示すように、パターン形成工程を行う。この工程は、ビア１４、１６内に導電体１９を充填し、絶縁層１２の表面に導体パターン１８を形成して端子５、１５と導体パターン１８とを導電体１９を介して電気的に接続する工程である。具体的には、必要に応じてビア１４、１６にデスミアやハーフエッチング処理を施して化学銅めっきや電気銅めっき等のめっき処理を施し、ビア１４、１６内にめっきを析出させて導電体１９を充填する。そして、絶縁層１２の両面に配された金属膜２、１３に対してエッチング処理を施すことで、導体パターン１８を形成する。
以上のようにして製造された部品内蔵基板２０は、絶縁層１２と、部品４と、導体パターン１８と、導通ビア２１とを備えている。絶縁層１２は絶縁樹脂材料たるプリプレグ（孔あき絶縁体６内の流動体、孔なし絶縁体１０）を含んでいる。部品４は電気又は電子的な部品であり、絶縁層１２に埋設されている。なお、部品４は受動部品、能動部品を問わない。この部品４には電極となる端子５、１５が形成されている。導体パターン１８は絶縁層１２の表面に回路パターンとして形成されている。導通ビア２１は導体パターン１８と端子５、１５とを電気的に接続する。特に、部品４の搭載面側と反対側の端子１５に接続される導通ビア２１は、導体パターン１８から端子１５に向けて大径の大径部２１ａと、この大径部２１ａより小径の小径部２１ｂとで形成されている。大径部２１ａは、絶縁層１２内に配されたシート状のガラスクロス１１を貫通して形成されている。そして、大径部２１ａと小径部２１ｂとの間には段差部１７が形成されている。
図９に示すように、パターン形成工程の後にさらに外側から外側絶縁体２２を積層する外側積層工程を行い、いわゆる多層基板２５とすることも可能である。この場合においても、外側絶縁体２２を積層した後、ビア２３を形成して外側絶縁体２２の表面に形成された導体パターン２４との導通を図る。導通は、導体パターン１８と導体パターン２４との間に形成されたビア２３にめっき処理を施して導通ビア２６を形成することで実現できる。この導通のはかり方は上述した例と同様である。外側絶縁体２２は上述した孔なし絶縁体１０と同様プリプレグを用いる。
ここで、外側積層工程で大径ビア１４ａと小径ビア１４ｂからなる導通ビア２１の１個あたりに加わる圧力を５０ｇｆ以下とすることが好ましい。また、大径ビア１４ａ及び小径ビア１４ｂの厚みは、多層基板２５の厚みに対して１５％以下であることが好ましい。また、小径ビア１４ｂが到達する端子１５の厚みを１２μｍ以上（多層基板の厚み４００μｍ）とすることが好ましい。
このように設定することで、多層基板２５とする際の外側積層工程で端子１５にクラックが発生することを防止できる。このようなクラックは、大径ビア１４ａ及び小径ビア１４ｂからなる導通ビア２１に加わる圧力を小さくすることで防止できることを発明者らは確認している。そのため、積層時の圧力を下げたり、ビア密度を高くしたり、ビア径を大きくしたり、導電体１９が充填されていないビアとすることで応力を緩和したりすることが考えられる。また、ビア１４の厚みを小さくすることで応力の分散を図ることも考えられる。また、端子１５の電極厚を厚くすることで応力を分散させることも考えられる。
１：支持板、２：金属膜、３：接着剤、４：電気又は電子的な部品、５：端子、６：孔あき絶縁体、７：流動体、８：剛性体、９：貫通孔、１０：孔なし絶縁体、１１：ガラスクロス、１２：絶縁層、１３：金属膜、１４：ビア、１４ａ：大径ビア、１４ｂ：小径ビア、１５：端子、１６：ビア、１７：段差部、１８：導体パターン、１９：導電体、２０：部品内蔵基板、２１：導通ビア、２１ａ：大径部、２１ｂ：小径部、２２：外側絶縁体、２３：ビア、２４：導体パターン、２５：多層基板、２６：導通ビア

Claims (6)

  1. 剛性を有する支持板上に金属膜を貼り付け、該金属膜上に電気又は電子的な部品を搭載する搭載工程と、
    前記部品が貫通する貫通孔が予め形成された孔あき絶縁体の前記貫通孔に前記部品を通し、シート状のガラスクロスが内蔵された孔なし絶縁体を前記貫通孔を塞ぐ位置に配するレイアップ工程と、
    前記孔あき絶縁体及び前記孔なし絶縁体とを互いに押圧して加熱することにより絶縁層を形成し、該絶縁層内に前記部品を埋設する積層工程と、
    前記絶縁層の外側から前記部品が有する端子に到達するビアを形成するビア形成工程と、
    前記絶縁層の表面に導体パターンを形成し、かつ前記ビア内に前記導体パターンと前記端子とを電気的に接続するための導電体を充填して導通ビアを形成するパターン形成工程と
    を含み、
    前記レイアップ工程にて、前記孔あき絶縁体を流動性を有する流動体及び剛性を有する剛性体で形成し、前記流動体の厚みは前記孔あき絶縁体の厚みに対して３０％〜９０％とし、
    前記ビア形成工程にて、前記ガラスクロスを貫通するパワーの第１のレーザー照射により大径の大径ビアを形成した後、前記第１のレーザー照射よりも低いパワーである第２のレーザー照射により前記大径ビアに対して段差部を形成しつつ前記端子に到達する前記大径ビアより小径の小径ビアを形成することを特徴とする部品内蔵基板の製造方法。
  2. 前記ビア形成工程にて、前記ビア内に突出する前記ガラスクロスをガラスエッチング処理にて除去することを特徴とする請求項１に記載の部品内蔵基板の製造方法。
  3. 前記レイアップ工程にて、前記孔なし絶縁体の溶融開始温度が前記孔あき絶縁体の溶融開始温度よりも高いものを用いることを特徴とする請求項１に記載の部品内蔵基板の製造方法。
  4. 前記パターン形成工程の後、前記導体パターンの外側から絶縁樹脂材料からなる外側絶縁体を押圧して積層して多層基板を形成する外側積層工程をさらに行い、
    該外側積層工程で前記大径ビア及び前記小径ビアからなる前記導通ビア１個あたりに加わる圧力を５０ｇｆ以下とすることを特徴とする請求項１に記載の部品内蔵基板の製造方法。
  5. 前記パターン形成工程の後、前記導体パターンの外側から絶縁樹脂材料からなる外側絶縁体を押圧して積層して多層基板を形成する外側積層工程をさらに行い、
    前記大径ビア及び前記小径ビアの厚みは、前記多層基板の厚みに対して１５％以下であることを特徴とする請求項１に記載の部品内蔵基板の製造方法。
  6. 前記パターン形成工程の後、前記導体パターンの外側から絶縁樹脂材料からなる外側絶縁体を押圧して積層して多層基板を形成する外側積層工程をさらに行い、
    前記小径ビアが到達する前記端子の厚みを１２μｍ以上とすることを特徴とする請求項１に記載の部品内蔵基板の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150366081A1 (en) * 2014-06-15 2015-12-17 Unimicron Technology Corp. Manufacturing method for circuit structure embedded with electronic device
KR102268388B1 (ko) * 2014-08-11 2021-06-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2016058472A (ja) * 2014-09-08 2016-04-21 イビデン株式会社 電子部品内蔵配線板及びその製造方法
CN107295746B (zh) * 2016-03-31 2021-06-15 奥特斯(中国)有限公司 器件载体及其制造方法
EP3481162B1 (en) * 2017-11-06 2023-09-06 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with two component carrier portions and a component being embedded in a blind opening of one of the component carrier portions
TWI706705B (zh) * 2019-06-21 2020-10-01 唐虞企業股份有限公司 電路板及其製造方法
WO2021146894A1 (zh) * 2020-01-21 2021-07-29 鹏鼎控股(深圳)股份有限公司 内埋电子元件的电路板及制作方法
US20240251507A1 (en) * 2023-01-24 2024-07-25 Simmonds Precision Products, Inc. Electrical circuit board assemblies

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5435121B2 (ja) 1971-12-29 1979-10-31
JP2006196840A (ja) * 2005-01-17 2006-07-27 Denso Corp 配線基板およびその製造方法
JP2007088009A (ja) 2005-09-20 2007-04-05 Cmk Corp 電子部品の埋め込み方法及び電子部品内蔵プリント配線板
JP4826248B2 (ja) * 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
US8737085B2 (en) 2006-05-24 2014-05-27 Dai Nippon Printing Co., Ltd. Wiring board with a built-in component and method for manufacturing the same
JP5404010B2 (ja) 2007-11-22 2014-01-29 味の素株式会社 多層プリント配線板の製造方法及び多層プリント配線板
US8024858B2 (en) * 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
JP5284147B2 (ja) * 2008-03-13 2013-09-11 日本特殊陶業株式会社 多層配線基板
JP4874305B2 (ja) 2008-07-22 2012-02-15 株式会社メイコー 電気・電子部品内蔵回路基板とその製造方法
JP5378380B2 (ja) * 2008-07-23 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JPWO2010024233A1 (ja) * 2008-08-27 2012-01-26 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
JP2010128934A (ja) * 2008-11-28 2010-06-10 Kyoei Sangyo Kk Ｒｆｉｄインレット、ｒｆｉｄタグ、ｒｆｉｄタグを製造する方法、ｒｆｉｄタグを含むプリント基板、および、プリント基板にｒｆｉｄタグを埋め込む方法
TWI392425B (zh) 2009-08-25 2013-04-01 Unimicron Technology Corp 內埋式線路板及其製造方法
KR20130115230A (ko) * 2010-10-01 2013-10-21 메이코 일렉트로닉스 컴파니 리미티드 부품 내장 기판의 제조 방법 및 이것을 이용한 부품 내장 기판
JP5855905B2 (ja) * 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
KR101181048B1 (ko) 2010-12-27 2012-09-07 엘지이노텍 주식회사 인쇄회로기판의 제조 방법
JP2012209340A (ja) * 2011-03-29 2012-10-25 Nec Corp 多層基板及び多層基板の製造方法

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