JP5698377B2 - 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板 - Google Patents

部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板 Download PDF

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Description

本発明は、電気又は電子的な部品を基板内に埋め込んだ部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板に関する。
近年、電子回路基板の高密度化、高機能化に伴い、電子部品を絶縁層である絶縁基板内に埋め込んだ構造の部品内蔵基板が注目されている。この部品内蔵基板は、その絶縁基板の表面に配線パターンが形成されており、この配線パターンの所定位置に他の各種電子部品が表面実装されてモジュール基板として使用することができ、また、ビルドアップ法で部品内蔵多層回路基板を製造するときのコア基板として使用することもできる。
上記した部品内蔵基板においては、前記配線パターンと、前記絶縁基板内の電子部品の端子とを電気的に接続する必要があり、この接続には、半田を用いることが知られている(例えば、特許文献1参照)。
ところで、モジュール基板や多層回路基板の製造においては、その製造工程中数度にわたって各種電子部品の表面実装が行われる。通常、電子部品の表面実装には、リフロー方式の半田付けが行われるので、部品内蔵基板は、電子部品を実装する度にリフロー炉に投入され、半田が溶ける温度まで加熱される。このため、特許文献1の部品内蔵基板における基板内の電子部品の端子と配線パターンとの接続部は、半田の溶融温度まで数度にわたって加熱されるので、前記接続部の信頼性が低下する虞がある。
そこで、部品内蔵基板における前記接続部の信頼性を向上させるために、基板内の電子部品の端子と基板表面の配線パターンとの電気的接続を銅めっきにより行うことが知られている。つまり、銅の融点は、半田の融点より高いので、部品内蔵基板がリフロー炉に投入されても接続部が溶けることはなく、前記接続部の信頼性は維持される。
このようなめっき法による銅を用いて基板内の電子部品の端子と絶縁基板表面の配線パターンとを電気的に接続する部品内蔵基板を製造する方法の一態様としては、例えば、特許文献2の部品内蔵基板の製造方法が知られている。
ここで、特許文献2に代表されるような部品内蔵基板の製造方法について、以下に説明する。
まず、銅箔等の金属層上に絶縁層を積層した層状体を形成し、この層状体にガイド孔を設ける。そして、前記ガイド孔を基準にして前記層状体における基板内部品が配設される予定の部品配設領域に接続孔を設ける。この接続孔には、後工程により銅が充填され基板内部品の端子と配線パターンとを電気的に接続する金属ジョイントが形成される。よって、この接続孔は、基板内部品の端子が位置付けられる予定箇所に対応して前記端子の数だけ設けられる。その後、前記部品配設領域に接着剤が塗布され、この接着剤を利用して基板内部品が固定される。このとき、基板内部品は、前記接続孔を利用して位置決めが行われる。ついで、基板内部品を載置した層状体にプリプレグ等の絶縁基材を積層し、基板内部品を内蔵した絶縁基板を形成する。得られた絶縁基板は、一方の面に前記金属層が存在しており、この金属層の所定位置には前記接続孔が開口している。この状態の絶縁基板に対し、前記接続孔内の接着剤を除去して基板内部品の端子を接続孔内で露出させたのち、絶縁基板の全体に銅のめっき処理を施す。これにより、前記接続孔内には、銅が成長して充填され絶縁基板の表面の金属層と基板内部品の端子とが電気的に接続される。この後、絶縁基板表面の金属層の一部をエッチングして配線パターンを形成することにより部品内蔵基板が形成される。
特開2010−027917号公報 特表2008−522396号公報
ところで、上記した製造方法においては、種々の孔を基準にして前記基板内部品の位置決めや前記接続孔の位置決めを行うので、前記基板内部品や前記接続孔の位置決め精度は比較的低くなるといった問題がある。
また、基板内部品を固定する接着剤は、部品配設領域に塗布された際、一部が前記接続孔内へ流れ込む。その結果、接着層の厚さが薄くなり、以下のような不具合が生じる虞がある。
まず、基板内部品を固定する接着剤は、硬化した後の接着層の強度を維持するためフィラーを含むものが通常用いられている。しかし、接着層の厚さがフィラーのサイズよりも薄くなると、フィラーが接着層から脱落しやすくなり所要の強度が得られなくなることがある。
また、接着層は、絶縁層としても用いられるので、その厚さが薄くなりすぎると所要の絶縁性の確保が困難となることがある。
このため、上記した製造方法においては、接続孔内へ流れ込みやすい低粘度タイプの接着剤は適しておらず、用いることのできる接着剤が限定される。
本発明は、上記の事情に基づいてなされたものであり、その目的とするところは、内蔵された部品に対して精度良く位置決めできるとともに、部品を固定する接着剤の選択の幅を拡げることができる部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板を提供することにある。
上記目的を達成するために、本発明によれば、表面に配線パターンを有する絶縁基板内に、前記配線パターンと電気的に接続された端子を有する電気又は電子的な部品が内蔵されている部品内蔵基板の製造方法であって、支持板上に前記配線パターンとなるべき金属層を形成し、この金属層の前記支持板に接する第1面とは反対側の第2面に金属製の柱状体からなるメインマークを形成するマーク形成工程と、前記金属層に対し前記メインマークを基準にして前記部品を位置決めし、前記部品及び前記端子と前記第2面との間に絶縁性の接着層を介在させて前記金属層の第2面に前記部品を搭載する部品搭載工程と、前記部品を搭載した前記金属層の第2面上に、前記部品及び前記メインマークを埋設させる前記絶縁基板としての埋設層を形成する埋設層形成工程と、前記金属層から前記支持板を剥離させた後、この剥離により露出した前記金属層の第1面側から前記金属層の一部を除去し、少なくとも前記メインマークと共に前記埋設層を部分的に露出させる第1のウィンドウを形成するウィンドウ形成工程と、前記第1のウィンドウから露出した前記メインマークを基準にして前記部品の端子の位置を特定し、前記端子まで到達する第1のビアホールを形成するビアホール形成工程と、前記第1のビアホールにめっき処理を施した後、金属を充填することにより第1の導通ビアを形成する導通ビア形成工程と、前記導通ビアを介して前記端子と電気的に接続された前記金属層を前記配線パターンに形成するパターン形成工程とを備えていることを特徴とする部品内蔵基板の製造方法が提供される(請求項1)。
ここで、前記部品内蔵基板の製造方法は、前記マーク形成工程にて、金属製の柱状体からなるサブマークを前記メインマークと同時に前記金属層の第2面上に形成し、前記ウィンドウ形成工程の前に、前記サブマークをX線を用いて特定し、前記金属層、前記サブマーク及び前記埋設層を共に貫通する貫通孔を形成する貫通孔形成工程を更に備え、前記ウィンドウ形成工程は、前記貫通孔を基準にして前記第1のウィンドウを形成する態様とすることが好ましい(請求項2)。
また、前記ウィンドウ形成工程は、前記部品の端子に対応する位置を含む前記接着層の部位を露出させる第2のウィンドウを更に形成し、前記ビアホール形成工程は、前記第2のウィンドウから露出した前記接着層に前記端子まで到達する前記第1のビアホールを形成する態様とすることが好ましい(請求項3)。
また、前記マーク形成工程にて、金属製の柱状体からなるサブマークを前記メインマークと同時に前記金属層の第2面上に形成し、前記ウィンドウ形成工程の前に、前記サブマークをX線を用いて特定し、前記金属層、前記サブマーク及び前記埋設層を共に貫通する貫通孔を形成する貫通孔形成工程を更に備え、前記ウィンドウ形成工程は、前記貫通孔を基準にして前記第1のウィンドウ及び前記第2のウィンドウを形成する態様とすることが好ましい(請求項4)。
また、前記マーク形成工程にて、前記金属層の第2面上における前記部品の搭載予定領域内で、且つ、前記端子が位置付けられるべき部分を除いた位置に、前記メインマークと同時に金属製の柱状体からなる台座を形成し、前記部品搭載工程にて、前記台座に前記部品を載置するとともに、前記部品及び前記端子と前記第2面との間に前記接着層を介在させる態様とすることが好ましい(請求項5)。
また、前記埋設層形成工程の前に、前記埋設層内に更に埋設されるべきインナー回路基板を準備する回路基板準備工程であって、前記インナー回路基板が、インナー絶縁板、前記インナー絶縁板の両面に設けられたインナー導電回路及び前記インナー絶縁板上の所定位置に設けられた整合マークを有する、回路基板準備工程を更に備え、前記埋設層形成工程にて、前記整合マークと前記メインマークとを前記部品内蔵基板の厚さ方向に関して整合させ且つ前記インナー回路基板を前記金属層の第2面との間に所定間隔を確保した状態で前記埋設層を形成し、前記ビアホール形成工程にて、前記第1のウィンドウから露出した前記メインマークを基準にして前記インナー導電回路の位置を特定し、前記インナー導電回路まで到達する第2のビアホールを更に形成し、前記導通ビア形成工程にて、前記第2のビアホールに金属をめっきして第2の導通ビアを更に形成する構成とすることが好ましい(請求項6)。
また、前記導通ビア形成工程にて、前記第2の導通ビアは前記第2のビアホールにビアフィルめっきを施して金属を充填してなるフィルドビアとされる構成とすることが好ましい(請求項7)。
また、前記導通ビア形成工程にて、前記第2の導通ビアを前記第1の導通ビアと同じかそれよりも大きい径に形成する構成とすることが好ましい(請求項8)。
また、前記柱状体は、めっきレジスト膜を用いたパターンめっきにより形成される構成とすることが好ましい(請求項9)。
また、前記接着層は、エポキシ系樹脂又はポリイミド系樹脂で形成される構成とすることが好ましい(請求項10)。
また、前記部品搭載工程は、前記部品の端子を前記第2面側に向けた状態で前記部品の搭載が行われる構成とすることが好ましい(請求項11)。
また、前記支持板には、アルミ板を用い、前記金属層には前記アルミ板に貼り付けられた銅箔を用いる構成とすることが好ましい(請求項12)。
また、前記支持板には、ステンレス板を用い、前記金属層には前記ステンレス板に析出された銅めっき膜を用いる構成とすることが好ましい(請求項13)。
また、本発明によれば、上記した部品内蔵基板の製造方法を用いて製造した部品内蔵基板が提供される(請求項14)。
ここで、前記部品内蔵基板は、前記メインマークと同時に形成された前記サブマークを更に備えている構成とすることが好ましく(請求項15)、より好ましくは、前記メインマークと同時に形成された前記台座を更に備えている構成とする(請求項16)、更に好ましくは、前記インナー回路基板を更に備えている構成とする(請求項17)。
本発明に係る部品内蔵基板の製造方法は、金属層に形成したメインマークを用いて電気又は電子的な部品の位置決めを行い、後工程であるビアホール形成工程でも同じメインマークを用いてビアホールを形成する。つまり、前記部品の位置決めの際及び前記部品が埋設層内に埋設された後に前記部品の端子の位置を特定する際に同一のマークを基準とするため、前記部品と配線パターンとの位置決め精度は極めて高くなる。
また、本発明に係る部品内蔵基板の製造方法は、前記部品を前記金属層に接着層を介して搭載した後に、硬化した接着層に孔あけ加工を施してビアホールを形成するので接着剤が流れ落ちることはない。このため、接着層の厚さを所要の厚さとすることができ、設計通りの接着強度及び絶縁性を確保することができる。つまり、本発明によれば、接着剤の選択の幅が広がる。
更に、本発明においては、マーク形成工程にて、サブマークを前記メインマークと同時に形成し、前記ウィンドウ形成工程の前に、前記サブマークをX線を用いて特定し、前記金属層、前記サブマーク及び前記埋設層を共に貫通する貫通孔を形成する。この貫通孔を基準にすれば、金属層に隠れているメインマークの位置及び前記部品の端子に対応する位置は、簡単に特定することができるので、前記第1のウィンドウ及び第2のウィンドウを容易に形成することができる。
また、本発明において、台座を備えた態様の場合、この台座が前記部品と前記金属層(配線パターン)との間のスペースを確保するスペーサとして機能するので、前記部品と前記金属層との間の接着層の厚さを一定に保つことができる。この結果、優れた接着強度及び絶縁性を有する接着層を安定して得ることができる。
また、本発明においては、金属製の柱状体からなる前記メインマーク、サブマーク及び前記台座は、めっきレジスト膜を用いたパターンめっきにより形成されるので、新たな製造設備の追加なしに簡単に形成できる。このため、本発明は、部品内蔵基板全体としての生産効率向上に寄与する。
また、本発明の部品内蔵基板は、上記した製造方法により得られるので、内蔵される部品と配線パターンとの位置決め精度が極めて高く、不良品の発生率が低い。
本発明の第1実施形態に係る部品内蔵基板の製造方法に用いる支持板を概略的に示す断面図である。 図1の支持板上に金属層を形成した状態を概略的に示す断面図である。 図2の金属層上にパターンめっき用のめっきレジスト膜を形成した状態を概略的に示す断面図である。 図2の金属層上にマークを形成した状態を概略的に示す断面図である。 図4の金属層上に接着剤を供給した状態を概略的に示す断面図である。 図5の接着剤上に電子部品を搭載した状態を概略的に示す断面図である。 電子部品が搭載された金属層上に絶縁基材及び銅箔を積層する状態を概略的に示す断面図である。 電子部品が搭載された金属層上に絶縁基材及び銅箔を積層し一体化した状態を概略的に示す断面図である。 金属層から支持板を剥離した状態を概略的に示す断面図である。 中間体にX線孔加工を施した状態を概略的に示す断面図である。 図10の中間体にウィンドウを形成した状態を概略的に示す断面図である。 図11の中間体にレーザービアホールを形成した状態を概略的に示す断面図である。 図12の中間体にめっき処理を施した状態を概略的に示す断面図である。 本発明の第1実施形態に係る部品内蔵基板を概略的に示す断面図である。 本発明の第2実施形態に係る部品内蔵基板の製造方法に用いる支持板上の金属層にマークと台座を形成した状態を概略的に示す断面図である。 図15の金属層上に接着剤を供給した状態を概略的に示す断面図である。 図16の台座上に電子部品を載置した状態を概略的に示す断面図である。 本発明の第2実施形態に係る部品内蔵基板を概略的に示す断面図である。 電子部品が搭載された金属層上に絶縁基材、インナー回路基板及び銅箔を積層する状態を概略的に示す断面図である。 電子部品が搭載された金属層上に絶縁基材、インナー回路基板及び銅箔を積層し一体化した状態を概略的に示す断面図である。 第3実施形態に係る中間体にX線孔加工を施し、ウィンドウを形成した状態を概略的に示す断面図である。 図21の中間体にレーザービアホールを形成した状態を概略的に示す断面図である。 図22の中間体にめっき処理を施した状態を概略的に示す断面図である。 本発明の第3実施形態に係る部品内蔵基板を概略的に示す断面図である。 第3実施形態に係る部品内蔵基板に基準マークを形成した態様を示す断面図である。
(第1実施形態)
本発明においては、まず、出発素材上に銅製の柱状体からなる位置決め用のマークを形成する(マーク形成工程)。ここで、出発素材は、例えば、次のようにして準備される。
まず、図1に示すように、支持板2を用意する。この支持板2は、例えばステンレス鋼製の薄板である。そして、図2に示すように、支持板2上に薄膜からなる第1金属層4を形成する。この第1金属層4は、例えば、電解めっきにより得られる銅めっき膜からなる。このようにして得られた銅張り鋼板6を出発素材とする。ここで、第1金属層4において、支持板2に接している面を第1面3とし、この第1面3とは反対側の面を第2面5とする。
なお、支持板2としては、アルミ製の薄板を用いることもできる。この場合、第1金属層4は、銅箔からなり、アルミ製の薄板の表面に貼り付けられる。
次に、図3に示すように、準備した銅張り鋼板6の第1金属層4上にマスク層8を形成する。このマスク層8は、例えば、所定厚みのドライフィルムからなるめっきレジストであり、所定位置に開口10が設けられており、この開口10から金属層4が露出している。そして、このようなマスク層8を有する銅張り鋼板6に対し銅の電解めっきを施すことにより、前記した露出部分に銅を優先的に析出させ、ドライフィルムの厚さと同等寸法の高さを有する柱状の銅ポストを形成する。この後、ドライフィルム(マスク層を除去することにより、第1金属層4の第2面5上の所定位置に銅ポストからなる位置決め用のマーク12が形成される(図4)。
このマーク12の設置位置は、任意に選定することができるが、絶縁基板内に内蔵すべき電子部品(以下、基板内部品という)14の位置決めを行う光学系位置決め装置(図示せず)の光学系センサーが認識しやすい位置に設けることが好ましい。本実施形態においては、図4に示すように、マーク12は、基板内部品14が搭載される予定の搭載予定領域Sを挟むように銅張り鋼板6の両端部に2個ずつ形成した。ここで、各マークにつき、図4中、搭載予定領域Sに近い側に位置付けられたものをインサイドマーク(メインマーク)A,B、これらインサイドマークA,Bを挟んで搭載予定領域Sとは反対側に位置付けられたものをアウトサイドマーク(サブマーク)C,Dと称する。
次に、銅張り鋼板6上に接着剤16を介して基板内部品14を搭載する(部品搭載工程)。
まず、図5に示すように、搭載予定領域Sに接着剤16が供給される。接着剤16は、搭載予定領域Sの全体を覆っていればよく、接着剤16の位置決め精度は、比較的低くてもよい。なお、接着剤16の位置決めを行う際、インサイドマークA,Bを基準にして搭載予定領域Sを特定し、特定された位置に接着剤16を塗布すると接着剤16の位置決め精度は向上するので好ましい。
上記した接着剤16は、硬化して所定厚さの接着層18となる。得られる接着層18は、基板内部品14を所定位置に固定するとともに、所定の絶縁性を有している。接着剤16としては、硬化後に所定の接着強度及び所定の絶縁性とを発揮するものであれば格別限定されないが、例えば、熱硬化型のエポキシ系樹脂又はポリイミド系樹脂にフィラーを添加したものが用いられる。このフィラーとしては、例えば、シリカ(二酸化ケイ素)、ガラス繊維等の微粉末が用いられる。
本発明において、搭載予定領域Sに供給される接着剤16の形態としては、特に限定されるものではなく、液体状の接着剤16を所定厚さで塗布する形態をとってもよいし、所定厚さのシート状の接着剤16を載置する形態をとってもよい。本実施形態においては、熱硬化型のエポキシ系樹脂にシリカの微粉末を添加した液体状の接着剤を使用した。
次に、図6に示すように、第1金属層4の第2面5上の搭載予定領域Sに接着剤16を塗布し、その上に基板内部品14を搭載する。このとき、基板内部品14は、インサイドマークA,Bを基準にして搭載予定領域Sに位置決めされる。この後、接着剤16は、リフロー炉や熱硬化炉などを使用し加熱されることで硬化し接着層18となる。これにより基板内部品14は所定位置に固定される。
詳しくは、図6から明らかなように、基板内部品14は、ICチップ等(図示せず)が樹脂で覆われた直方体状のパッケージ部品であり、このパッケージ部品の下部には複数の端子20が設けられている。そして、基板内部品14及び端子20と第1金属層4の第2面5との間には、接着層18が介在している。
次に、絶縁基材を積層して基板内部品14、インサイドマークA,B及びアウトサイドマークC,Dの埋設を行う(埋設層形成工程)。
まずは、図7に示すように、第1及び第2の絶縁基材22,24を用意する。これら絶縁基材22,24は、樹脂製である。ここで、絶縁基材22,24は、ガラス繊維に未硬化状態の熱硬化性樹脂を含浸させたシート状をなすいわゆるプリプレグである。この第1の絶縁基材22は、貫通孔30を有している。貫通孔30は、その開口部が基板内部品14を挿通可能な大きさに形成されているとともに、その高さ(絶縁基材22の厚さに相当)が基板内部品14の高さよりも高く設定されている。一方、第2の絶縁基材24は、図7に示すように、貫通孔が設けられていない平板状をなしている。
ついで、第1金属層4上に第1の絶縁基材22を積層し、この第1の絶縁基材22の上側に第2の絶縁基材24を重ね、更にこの第2の絶縁基材24の上側に第2金属層28となるべき銅箔を重ねて積層体とする。ここで、第1の絶縁基材22は、貫通孔30内に基板内部品14が位置付けられるように配設する。その後、前記積層体の全体に対し、加圧するとともに加熱するいわゆるホットプレスを行う。
これにより、プリプレグの未硬化状態の熱硬化性樹脂は、加圧されて貫通孔30等の隙間に充填された後、ホットプレスの熱により硬化する。その結果、図8に示すように、絶縁基材22,24からなる絶縁基板(埋設層)34が形成され、基板内部品14は絶縁基板34内に埋設される。ここで、絶縁基材22には、予め貫通孔30が設けられているため、ホットプレス時に基板内部品14にかかる圧力を回避することができる。このため、大型の基板内部品14であっても破損することなく絶縁基板内に埋設することができる。
次いで、図9に示すように、支持板2を剥離させる。これにより部品内蔵基板の中間体40が得られる。この中間体40は、内部に基板内部品14を含む絶縁基板34と、この絶縁基板34の一方の面(下面)36に形成された第1金属層4と、他方の面(上面)38に形成された第2金属層28とを備えている。ここで、第1金属層4においては、支持板2の剥離により第1面3が露出している。
次に、得られた中間体40に対し、第1金属層4の所定箇所を除去してウィンドウを形成する(ウィンドウ形成工程)。
まずは、図10に示すように、アウトサイドマークC,Dの位置を検出し、両金属層4,28、絶縁基板34及びアウトサイドマークC,Dを共に貫通する基準孔42,42をドリルを用いて形成する。ここで、アウトサイドマークC,Dの位置検出は、通常のX線孔加工の際に用いられるX線照射装置(図示せず)を用いて行われる。
この後、基準孔42を基準として、インサイドマークA,B及び基板内部品14の端子20が存在する部分(以下、端子存在部という)Tを特定し、特定した箇所につき、第1金属層4の第1面3側から第1金属層の一部を通常用いられるエッチング法により除去する。これにより、インサイドマークA,Bと共に絶縁基板34を部分的に露出させる第1ウィンドウW1及び端子存在部Tを含む接着層18の部位を露出させる第2ウィンドウW2が形成される。このとき、各ウィンドウW1、W2は、図11に示すように、これらインサイドマークA,B及び端子20,20よりも大きめに形成する。
次に、端子存在部Tの接着層18にビアホールを形成する(ビアホール形成工程)。
まず、露出したインサイドマークA,Bを光学系位置決め装置(図示せず)の光学系センサーで認識する。そして、インサイドマークA,Bの位置を基準として接着層18で隠れている基板内部品14の端子20の位置を特定する。その後、特定した端子位置の接着層18にレーザー、例えば、炭酸ガスレーザーを照射して接着層18を除去し、図12に示すように、端子20まで到達する第1レーザービアホール(以下、第1LVHという)46を形成する。これにより、基板内部品14の端子20が露出する。ここで、各ウィンドウW1、W2をインサイドマークA,B及び端子20,20よりも大きめに形成しているので、第1ウィンドウW1では、インサイドマークA,Bの全体を認識することができ、第2ウィンドウW2では、第1金属層4により反射されることなく効率良く目標箇所にレーザーを照射することができる。
上記した態様から明らかなように、本発明においては、基板内部品14の位置決めに使用したインサイドマークA,Bを第1LVH46の形成に再度使用することを特徴としている。つまり、本発明は、基板内部品14の位置決め及び第1LVH46の位置決めに共通したマークを用いているので、極めて高い位置決め精度を発揮することができ、接着層18に隠れている端子20に対し、正確な位置に第1LVH46を形成することができる。
次に、第1LVH46が形成された中間体40にデスミア処理により樹脂残渣を除去した後、めっき処理を施し中間体40表面へ銅を析出し、第1LVH46内に銅を充填する。これにより、基板内部品14の端子20と第1金属層4とを電気的に接続する導通ビアを形成する(導通ビア形成工程)。
まず、第1LVH46内に銅の無電解めっき処理を施し、第1LVH46の内壁面及び基板内部品14の端子20の表面を銅で覆う。その後、銅の電解めっき処理を施し、図13に示すように、第1LVH46内を含め第1金属層4の全体を覆う銅のめっき層48を成長させる。これにより、第1LVH46内は銅で充填されて第1導通ビア47が形成され、この第1導通ビア47が第1金属層4と一体化し、基板内部品14の端子20と第1金属層4とが電気的に接続される。
次に、絶縁基板34の表面の第1金属層4及び第2金属層28の一部を除去し、所定の配線パターン50を形成する(パターン形成工程)。
両金属層4,28の一部の除去は、通常のエッチング法が用いられる。これにより、図14に示すような、表面に所定の配線パターン50を有する絶縁基板34内に、この配線パターン50と電気的に接続された端子20を有する基板内部品14が内蔵されている部品内蔵基板1が得られる。
本発明においては、搭載予定領域Sに金属を充填するための孔を予めあけることは行わないので接着剤が流れ落ちることはない。よって、粘度の低い液体状の接着剤を含め各種接着剤を使用することができる。
以上のようにして得られた部品内蔵基板1は、表面に他の電子部品を表面実装してモジュール基板とすることができる。また、この部品内蔵基板1をコア基板として、通常行われるビルドアップ法を用いて多層回路基板を形成することもできる。
なお、第1実施形態は、ウィンドウ形成工程において、第1ウィンドウとともに第2ウィンドウを形成したが、本発明はこの態様に限定されるものではなく、第1ウィンドウのみ形成する態様でも構わない。この場合、第1ウィンドウから露出したメインマーク(インサイドマーク)を基準にして部品の端子位置を特定し、例えば、カッパーダイレクト法を利用し、金属層を含めて接着層を除去してビアホールを形成する。
(第2実施形態)
第2実施形態は、第1実施形態のマーク形成工程において、基板内部品14を載置するための台座60を更に形成する点のみで第1実施形態と相違する。よって、第2実施形態について説明するにあたり、既に説明した工程と同じ工程については、その詳細な説明を省略する。また、既に説明した構成部材及び部位と同一の機能を発揮する物については同一の参照符号を付し、その説明を省略する。
第2実施形態のマーク形成工程では、第1金属層4上に形成するマスク層8となるドライフィルムに対し、位置決めマーク用の開口の他に基板内部品14を搭載すべき搭載予定領域S内の所定位置に台座60用の開口を形成する。そして、このようなマスク層8を有する銅張り鋼板6に対し銅の電解めっきを施す。このようにして、銅製の柱状体からなるインサイドマークA,B、アウトサイドマークC,D及び台座60,60を同時に形成する(図15参照)。ここで、台座60は、その高さは、後工程で形成される接着層18に求められる厚さと同じ寸法に設定されている。ここで、台座60は、搭載予定領域S内において、その上に載置されるべき基板内部品14の端子20とオーバーラップしない位置に形成される。
次に、第2実施形態の部品搭載工程では、第1金属層4の第2面5上の搭載予定領域Sに接着剤16が供給される。このとき、供給される接着剤16は、液体状のものが好ましく、図16に示すように、僅かに台座60を覆う程度の厚さで、搭載予定領域Sの全体を覆うように塗布する。
この後、基板内部品14が搭載予定領域Sの所定位置に搭載される(図17参照)。このとき、基板内部品14は、自重により接着剤16中に部分的に沈み、その下面15が台座60の上端部に当接する。これにより、第1金属層4の第2面5と基板内部品14の下面15との間には、所定厚みのスペースが確保され、このスペースに接着層18が形成される。これにより、接着層18の厚さは、設計通りの厚さとなり、所要の接着強度と絶縁性が確保される。
ついで、第1実施形態と同様にして埋設層形成工程、ウィンドウ形成工程、ビアホール形成工程、導通ビア形成工程、パターン形成工程を経ることにより、図18に示すような部品内蔵基板31が得られる。詳しくは、部品内蔵基板31は、表面に所定の配線パターン50を有する絶縁基板34と、この絶縁基板34内に内蔵された基板内部品14であって、配線パターン50と電気的に接続された端子20を有する基板内部品14とを備えている。そして、この部品内蔵基板31は、第1金属層4上に柱状の銅ポストからなる台座60を有しており、この台座60の上に基板内部品14が載置されている。これにより、基板内部品14の下面15と第1金属層4の第2面5との間の寸法は、台座60の高さ寸法よりも短くなることはなく、この間に存在する接着層18の厚さは設計通りの厚さとなっている。
(第3実施形態)
第3実施形態は、埋設層形成工程の前にインナー回路基板70を準備する回路基板準備工程が追加されている点、及び、埋設層形成工程において、埋設層(絶縁基板34)内にインナー回路基板70を更に埋設する点で第1実施形態と相違する。よって、第3実施形態について説明するにあたり、既に説明した工程と同じ工程については、その詳細な説明を省略する。また、既に説明した構成部材及び部位と同一の機能を発揮する物については同一の参照符号を付し、その説明を省略する。
まず、回路基板準備工程で準備されるインナー回路基板70は、例えば、絶縁性の基板であるインナー絶縁板72の両面に所定パターンのインナー導電回路74が形成された2層回路基板である。このインナー回路基板70は、インナー絶縁板72を貫通し、且つ、インナー絶縁板72の両面のインナー導電回路74間を電気的に接続するインナービア76及びインナー絶縁板72の所定位置に設けられた整合マーク78を備えている。
このインナービア76は、インナー絶縁板72にレーザー加工を施して形成したインナービアホール80に、ビアフィリングめっきにより金属が充填されて形成されたフィルドビアである。ここで、インナービア76は、コンフォーマルめっきにより形成することも可能である。しかし、回路基板の高密度化の点でフィルドビアとした方が有利である。また、インナービアホール80は、高密度化を考慮した場合、レーザー加工による形成が望ましいが、生産性やコスト面などを考慮した場合には、貫通ドリルによる加工での対応も可能である。
インナー導電回路74は、めっきによりインナー絶縁板72の表面に金属層を形成し、この金属層を所定形状の配線パターンに加工することにより形成する。このとき、配線パターンの加工とともに、整合マーク78も一緒に形成する。この整合マーク78は、メインマーク(インサイドマークA,B)と整合させたときに、インナー回路基板70が、埋設層内において設計通りの位置に配設できる所定位置に設けられている。
また、インナー回路基板70は、図19から明らかなように、貫通孔82を有している。この貫通孔82は、基板内部品14が挿通可能な大きさに形成されている。
第3実施形態の埋設層形成工程では、まず、第1実施形態で用いた第1の絶縁基材22よりも薄い第3の絶縁基材84及び第1実施形態で用いた第2の絶縁基材24を用意する。ここで、第3の絶縁基材84は、基板内部品14が挿通可能な大きさの貫通孔86を有しており、この貫通孔86は、第3の絶縁基材84及びインナー回路基板70を積層したときに、インナー回路基板70の貫通孔82と連続するような位置に形成されている。そして、第3の絶縁基材84とインナー回路基板70とを積層したときの厚さが、基板内部品14の高さよりも高くなるように設定されている。
ついで、第1金属層4の上に、第3の絶縁基材84、インナー回路基板70、第2の絶縁基材24及び第2金属層28となるべき銅箔を順次積層していくレイアップ作業を行う。このレイアップ作業では、まず、第1金属層4の上方にインナー回路基板70を保持する。そして、第1金属層4上のインサイドマークA,B及びインナー回路基板上の整合マーク78を光学センサーで認識し、これらインサイドマークA,Bと整合マーク78とが、部品内蔵基板の厚さ方向に関して整合するようにインナー回路基板70を位置決めする。この後、第1金属層4とインナー回路基板70との間に第3の絶縁基材84を介在させた状態でインナー回路基板70を第1金属層4に向かって移動させ、インナー回路基板70を第3の絶縁基材84を介して第1金属層4上に載置する。ついで、このインナー回路基板70の上に第2絶縁基材24及び銅箔(28)を積層し、積層体を得る。ここで、基板内部品14は、第3の絶縁基材84の貫通孔86及びインナー回路基板70の貫通孔82内に挿通されている。続いて、前記積層体の全体をホットプレスする。
ホットプレス後、支持板2を剥離することにより、図20に示すように、基板内部品14、インサイドマークA,B及びアウトサイドマークC,Dとともにインナー回路基板70が絶縁基板34(埋設層)内に埋設された中間体90が得られる。
次に、得られた中間体90に対し、第1ウィンドウW1及び第2ウィンドウW2とともに、インナー導電回路74の所定位置、例えば、インナービア76が存在する部分に対応した位置に第3ウィンドウW3を形成する。この第3ウィンドウW3は、図21から明らかなように、第1金属層4側及び第2金属層28側の両方に形成される。第3ウィンドウW3は、基準孔42を基準にして第1ウィンドウW1と同時に形成することができるが、この態様に限定されるものではない。例えば、第1ウィンドウW1を形成した後、第1ウィンドウW1から露出したインサイドマークA,Bを基準にして第3ウィンドウW3を形成することもできる。
次に、第3ウィンドウW3により露出した部分の埋設層にビアホールを形成する。
まず、露出したインサイドマークA,Bを光学系位置決め装置(図示せず)の光学系センサーで認識する。そして、インサイドマークA,Bの位置を基準として埋設層で隠れているインナー回路基板70のインナー導電回路74の所定位置、例えば、インナービア76が存在している位置を特定する。その後、特定したインナー導電回路74の所定位置に対応する部分の埋設層にレーザー、例えば、炭酸ガスレーザーを照射して埋設層を除去し、図22に示すように、インナー導電回路74まで到達する第2レーザービアホール(以下、第2LVHという)92を形成する。これにより、インナー導電回路74の所定位置が露出する。
次に、第1LVH46及び第2LVH92が形成された中間体90にデスミア処理により樹脂残渣を除去した後、ビアフィルめっき処理を施し中間体90の表面へ銅を析出させるとともに、第1LVH46及び第2LVH92内に銅を充填する。これにより、基板内部品14の端子20と第1金属層4とを電気的に接続する第1導通ビア47を形成するとともに、インナー回路基板70のインナー導電回路74と第1金属層4及び第2金属層28とを電気的に接続する第2導通ビア94を形成する(図23参照)。
その後、絶縁基板34の表面の第1金属層4及び第2金属層28の一部を除去し、所定の配線パターン50を形成する。
このようにして、図24に示すような、インナー回路基板70を絶縁基板34(埋設層)内に埋設した部品内蔵基板100が得られる。
この第3実施形態の部品内蔵基板100は、層間の電気的接続を全てフィルドビアにより行っているので、所謂エニーレイヤー構造をなしている。エニーレイヤー構造の場合、導通ビアが金属で充填されており、その上に配線パターンを形成できるので、設計の自由度が高く、また、回路基板の高密度化に有効である。
また、部品内蔵基板100においては、図24から明らかなように、第2導通ビア94を第1導通ビア47よりも大きい径に形成してある。この場合、絶縁基材84、24は、部品を埋設する性質上、接着層18以上の厚みを設定することが想定される。従って、第2導通ビア94の深さは、第1導通ビア47以上の深さとなる可能性がある。その際には、めっき工程を考慮して第2導通ビア94のビア径を第1導通ビア47以上にすることでめっき液循環の悪化を防ぎ導通ビアのめっき品質を確保できるという利点がある。なお、第2導通ビア94の径は、第1導通ビア47と同じとしても構わない。
ここで、この第3実施形態では、第1金属層4上の所定位置にインサイドマークA,B及びアウトサイドマークC,Dとともにインナー回路基板70の位置決め用の基準マーク88を更に形成することができる(図25参照)。この基準マーク88は、メインマーク(インサイドマークA,B)と同じ精度で形成される。一方、インナー回路基板70の整合マーク78についても、基準マーク88と対応する所定位置に設ける。このため、レイアップ作業の際に基準マーク88と、インナー回路基板70の整合マーク78とを整合させることにより、インナー回路基板70を設計通りの所定位置に位置決めすることができる。このように、メインマークとは別に基準マーク88を設けた場合、次のような利点がある。例えば、前記したレイアップ作業の際にメインマークが光学センサーで認識し辛い位置に形成せざるを得ないときでも、基準マーク88を前記光学センサーで認識し易い位置に設ければ、この基準マーク88を利用することにより容易に、且つ、精度良くインナー回路基板70の位置決めが可能となる。
なお、上記した各実施形態では、基板内部品14の位置決め及びLVHの位置決めのマークとしてインサイドマークA及びインサイドマークBの両方を用いているが、本発明は、この実施形態に限定されるものではなく、基板内部品14及びLVHの位置決めには、インサイドマークA及びインサイドマークBのうちのどちらか一方だけ用いる態様でもよい。本発明は、基板内部品の位置決め及びLVHを設ける際の端子の位置の特定に同一マークを使用することに特徴があり、インサイドマークA及びインサイドマークBのうちのどちらか一方だけを用いても十分高い位置決め精度を発揮できる。上記した実施形態では、位置決め精度がより向上する好ましい態様として、インサイドマークA及びインサイドマークBの両方を使用する態様につき説明した。
また、本発明は、メインマークを搭載予定領域Sの近傍に設ける態様に限定されるものではなく、メインマークを搭載予定領域Sから離れた部分に設けても構わない。例えば、大判のワークピースに部品内蔵基板を複数個作り込み、その後、前記ワークピースから個々の部品内蔵基板を切り取って製造する場合、ワークピースの枠部分にメインマークを形成することができる。
また、本発明において、絶縁基板内に内蔵される部品としては、パッケージ部品に限定されるものではなく、チップ部品等他の各種電子部品を対象とすることができる。
1,31 部品内蔵基板
2 支持板
3 第1面
4 第1金属層
5 第2面
6 銅張り鋼板
8 マスク層
12 位置決め用のマーク
14 電子部品(基板内部品)
16 接着剤
18 接着層
20 端子
34 絶縁基板
40 中間体
46 レーザービアホール(LVH)
47 第1導通ビア
50 配線パターン
60 台座
70 インナー回路基板
72 インナー絶縁板
74 インナー導電回路
76 インナービア
78 整合マーク
80 インナービアホール
94 第2導通ビア
100 部品内蔵基板
S 搭載予定領域

Claims (17)

  1. 表面に配線パターンを有する絶縁基板内に、前記配線パターンと電気的に接続された端子を有する電気又は電子的な部品が内蔵されている部品内蔵基板の製造方法であって、
    支持板上に前記配線パターンとなるべき金属層を形成し、この金属層の前記支持板に接する第1面とは反対側の第2面に金属製の柱状体からなるメインマークを形成するマーク形成工程と、
    前記金属層に対し前記メインマークを基準にして前記部品を位置決めし、前記部品及び前記端子と前記第2面との間に絶縁性の接着層を介在させて前記金属層の第2面に前記部品を搭載する部品搭載工程と、
    前記部品を搭載した前記金属層の第2面上に、前記部品及び前記メインマークを埋設させる前記絶縁基板としての埋設層を形成する埋設層形成工程と、
    前記金属層から前記支持板を剥離させた後、この剥離により露出した前記金属層の第1面側から前記金属層の一部を除去し、少なくとも前記メインマークと共に前記埋設層を部分的に露出させる第1のウィンドウを形成するウィンドウ形成工程と、
    前記第1のウィンドウから露出した前記メインマークを基準にして前記部品の端子の位置を特定し、前記端子まで到達する第1のビアホールを形成するビアホール形成工程と、
    前記第1のビアホールにめっき処理を施した後、金属を充填することにより第1の導通ビアを形成する導通ビア形成工程と、
    前記導通ビアを介して前記端子と電気的に接続された前記金属層を前記配線パターンに形成するパターン形成工程と
    を備えていることを特徴とする部品内蔵基板の製造方法。
  2. 前記マーク形成工程にて、金属製の柱状体からなるサブマークを前記メインマークと同時に前記金属層の第2面上に形成し、
    前記ウィンドウ形成工程の前に、前記サブマークをX線を用いて特定し、前記金属層、前記サブマーク及び前記埋設層を共に貫通する貫通孔を形成する貫通孔形成工程を更に備え、
    前記ウィンドウ形成工程は、前記貫通孔を基準にして前記第1のウィンドウを形成することを特徴とする請求項1に記載の部品内蔵基板の製造方法。
  3. 前記ウィンドウ形成工程は、
    前記部品の端子に対応する位置を含む前記接着層の部位を露出させる第2のウィンドウを更に形成し、
    前記ビアホール形成工程は、
    前記第2のウィンドウから露出した前記接着層に前記端子まで到達する前記第1のビアホールを形成することを特徴とする請求項1に記載の部品内蔵基板の製造方法。
  4. 前記マーク形成工程にて、金属製の柱状体からなるサブマークを前記メインマークと同時に前記金属層の第2面上に形成し、
    前記ウィンドウ形成工程の前に、前記サブマークをX線を用いて特定し、前記金属層、前記サブマーク及び前記埋設層を共に貫通する貫通孔を形成する貫通孔形成工程を更に備え、
    前記ウィンドウ形成工程は、前記貫通孔を基準にして前記第1のウィンドウ及び前記第2のウィンドウを形成することを特徴とする請求項3に記載の部品内蔵基板の製造方法。
  5. 前記マーク形成工程にて、前記金属層の第2面上における前記部品の搭載予定領域内で、且つ、前記端子が位置付けられるべき部分を除いた位置に、前記メインマークと同時に金属製の柱状体からなる台座を形成し、
    前記部品搭載工程にて、前記台座に前記部品を載置するとともに、前記部品及び前記端子と前記第2面との間に前記接着層を介在させることを特徴とする請求項1〜4の何れかに記載の部品内蔵基板の製造方法。
  6. 前記埋設層形成工程の前に、前記埋設層内に更に埋設されるべきインナー回路基板を準備する回路基板準備工程であって、前記インナー回路基板が、インナー絶縁板、前記インナー絶縁板の両面に設けられたインナー導電回路及び前記インナー絶縁板上の所定位置に設けられた整合マークを有する、回路基板準備工程を更に備え、
    前記埋設層形成工程にて、
    前記整合マークと前記メインマークとを前記部品内蔵基板の厚さ方向に関して整合させ且つ前記インナー回路基板を前記金属層の第2面との間に所定間隔を確保した状態で前記埋設層を形成し、
    前記ビアホール形成工程にて、
    前記第1のウィンドウから露出した前記メインマークを基準にして前記インナー導電回路の位置を特定し、前記インナー導電回路まで到達する第2のビアホールを更に形成し、
    前記導通ビア形成工程にて、
    前記第2のビアホールに金属をめっきして第2の導通ビアを更に形成する
    ことを特徴とする請求項1〜5の何れかに記載の部品内蔵基板の製造方法。
  7. 前記導通ビア形成工程にて、
    前記第2の導通ビアは前記第2のビアホールにビアフィルめっきを施して金属を充填してなるフィルドビアとされることを特徴とする請求項6に記載の部品内蔵基板の製造方法。
  8. 前記導通ビア形成工程にて、
    前記第2の導通ビアを前記第1の導通ビアと同じかそれよりも大きい径に形成することを特徴とする請求項6又は7に記載の製造方法。
  9. 前記柱状体は、めっきレジスト膜を用いたパターンめっきにより形成されることを特徴とする請求項1〜8の何れかに記載の部品内蔵基板の製造方法。
  10. 前記接着層は、エポキシ系樹脂又はポリイミド系樹脂で形成されることを特徴とする請求項1〜9の何れかに記載の部品内蔵基板の製造方法。
  11. 前記部品搭載工程は、前記部品の端子を前記第2面側に向けた状態で前記部品の搭載が行われることを特徴とする請求項1〜10の何れかに記載の部品内蔵基板の製造方法。
  12. 前記支持板には、アルミ板を用い、前記金属層には前記アルミ板に貼り付けられた銅箔を用いることを特徴とする請求項1〜11の何れかに記載の部品内蔵基板の製造方法。
  13. 前記支持板には、ステンレス板を用い、前記金属層には前記ステンレス板に析出された銅めっき膜を用いることを特徴とする請求項1〜11の何れかに記載の部品内蔵基板の製造方法。
  14. 請求項1又は3に記載の製造方法を用いて製造した部品内蔵基板。
  15. 前記メインマークと同時に形成された請求項2又は4の前記サブマークを更に備えていることを特徴とする請求項14に記載の部品内蔵基板。
  16. 前記メインマークと同時に形成された請求項5の前記台座を更に備えていることを特徴とする請求項14又は15に記載の部品内蔵基板。
  17. 請求項6の前記インナー回路基板を更に備えていることを特徴とする請求項14〜16の何れかに記載の部品内蔵基板。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014034024A1 (ja) * 2012-08-30 2014-03-06 パナソニック株式会社 電子部品パッケージおよびその製造方法
CN104335343A (zh) 2012-09-05 2015-02-04 松下知识产权经营株式会社 半导体装置及其制造方法
JP2015130443A (ja) * 2014-01-08 2015-07-16 富士通株式会社 部品内蔵基板の製造方法
CN104394665B (zh) * 2014-10-15 2017-11-28 上海美维电子有限公司 超薄印刷线路板的制作方法及超薄印刷线路板
US9999136B2 (en) * 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module
TWI630665B (zh) * 2017-06-20 2018-07-21 恆勁科技股份有限公司 製作晶片封裝結構之方法
JP6838528B2 (ja) * 2017-08-31 2021-03-03 日亜化学工業株式会社 基板の製造方法と発光装置の製造方法
CN108040425B (zh) * 2017-12-14 2019-09-20 广东长盈精密技术有限公司 电子设备及其电路板
CN111341713A (zh) * 2018-12-18 2020-06-26 中芯集成电路(宁波)有限公司 一种封装方法和封装结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956564A (en) * 1997-06-03 1999-09-21 Ultratech Stepper, Inc. Method of making a side alignment mark
US7178229B2 (en) 2003-11-20 2007-02-20 E. I. Du Pont De Nemours And Company Method of making interlayer panels
FI20041680A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
FI20040592A (fi) 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
FI117369B (fi) 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Tdk株式会社 半導体ic内蔵基板及びその製造方法
JP2008159819A (ja) * 2006-12-22 2008-07-10 Tdk Corp 電子部品の実装方法、電子部品内蔵基板の製造方法、及び電子部品内蔵基板
US8225503B2 (en) * 2008-02-11 2012-07-24 Ibiden Co., Ltd. Method for manufacturing board with built-in electronic elements
US8024858B2 (en) * 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
FI123205B (fi) 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
JPWO2009147936A1 (ja) * 2008-06-02 2011-10-27 イビデン株式会社 多層プリント配線板の製造方法
JP4874305B2 (ja) 2008-07-22 2012-02-15 株式会社メイコー 電気・電子部品内蔵回路基板とその製造方法
US20110048777A1 (en) 2009-08-25 2011-03-03 Chien-Wei Chang Component-Embedded Printed Circuit Board
JP2011210912A (ja) * 2010-03-30 2011-10-20 Hitachi Ltd 多層プリント配線板の加工方法

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